JPH10276365A - 映像データ圧縮装置、映像記録再生装置および映像データの圧縮符号化方法 - Google Patents

Abstract

(57)【要約】 【課題】複数の映像データを予測符号化を用いて効率的
にデータ圧縮を行う。 【解決手段】記録時メモリ制御回路１３により、映像入
力端子１〜４に入力された映像データが時分割で混合さ
れた混合映像データＶＳＭＩｒを、映像入力端子１〜４
毎に切り分けて対応するメモリ６〜９に書き込む。ま
た、メモリ６〜９に書き込んだ混合映像データを、メモ
リ６〜９から順番に、所定フレーム数分まとめて読み出
す。そして、ＭＰＥＧ符号化回路１１で、当該読み出し
た所定フレーム数分毎に、フレーム間の予測符号化を行
う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、映像情報の圧縮符
号化装置に関するものであり、特に、監視システムなど
の、複数のビデオカメラで得られた映像情報を順次切り
換えて記録する映像記録装置に好適な圧縮符号化装置に
関する。

【０００２】

【従来の技術】従来より、複数のビデオカメラ（以下、
単にカメラとも称する）で撮像した映像をスイッチャ部
で切り替えて、長時間記録に対応したタイムラプスＶＴ
Ｒに時分割で記録する監視システムが用いられている。

【０００３】このような監視システムとして、特開昭６
４−６５９８９号公報記載のものや、特公平５−７３３
１２号公報記載のものなどがある。

【０００４】特開昭６４−６５９８９号公報記載のもの
では、基準信号などを使って複数のカメラを同期化する
ことで、映像信号切替時の不連続をなくすようにしてい
る。

【０００５】また、ＶＴＲの記録タイミングと、映像信
号の切り替えタイミングとを同期化することで、動作が
不安定になる期間を短くしている。これにより、結果的
に映像切り替えの周期を短くすることができるので、時
間的に密度の高い記録を可能にしている。

【０００６】さらに、映像信号にカメラの識別信号を重
畳して記録し、再生時に、その識別信号を検出すること
で、希望の映像のみを選択的にモニタすることができる
ようにしている。

【０００７】特公平５−７３３１２号公報記載のもので
は、２系統の映像選択手段と２系統の映像信号同期化手
段とを適当なタイミングで切り替えながら用いること
で、外部同期がかからないカメラや、同期化方式が異な
るカメラが混在する監視システムにおいて、任意の複数
の映像信号を同期化して切り替えるようにしている。

【０００８】なお、複数のカメラで撮像した映像を時分
割で切り替えて一つの混合映像信号として出力する装置
は、一般にフレームスイッチャと呼ばれ、既に多くの製
品がある。

【０００９】ところで、近年、デジタルの画像データを
記録したり再生したりデジタル映像記録再生装置が普及
しつつある。

【００１０】一般に、映像のデジタル記録では、情報量
が増大して記録できる時間が短くなるのを防ぐため、画
像データを圧縮して記録している。

【００１１】画像データの圧縮方法としては、ＪＰＥＧ
（Joint Photographic Experts Group）やＭＰＥＧ（Mo
ving Pictures Experts Group）等の規格がある。

【００１２】これらの圧縮技術に関しては多くの文献が
あるので、詳細の説明は省略するが、アルゴリズムのポ
イントのみを以下に簡単に説明する。

【００１３】まず、ＪＰＥＧについて説明する。

【００１４】ＪＰＥＧでは、画像を小ブロックに分割
し、ブロック毎にＤＣＴ（Discrete Cosine Transfer）
により２次元周波数成分に変換する。そして、変換後の
データを非線形量子化およびエントロピー符号化するこ
とで、データ量を削減する。

【００１５】画像のフレーム内相関が高いと、上記の２
次元周波数成分が集中するため、符号化効率が上がり、
画質劣化を生じさせることなくデータ量を削減すること
ができる。

【００１６】しかしながら、細かい絵柄の画像では、フ
レーム内相関が小さくなるので、圧縮効率が低くなる。
このため、ＪＰＥＧで画質劣化がほとんど認められない
圧縮率は数分の一〜十分の一程度といわれている。

【００１７】次に、ＭＰＥＧについて説明する。

【００１８】ＭＰＥＧでは、上述したＪＰＥＧと同様の
処理の他に、フレーム間の相関を利用してデータ量を削
減している。すなわち、フレーム間の差分をとり、差分
データに上記ＤＣＴなどの処理を行っている。これは、
一般に、フレーム間予測符号化と呼ばれている。

【００１９】ＭＰＥＧを用いた場合、動きの少ない映像
では、フレーム間の差分がほとんど生じないため、出力
すべきデータ量が非常に小さくなる。

【００２０】また、ＭＰＥＧでは、フレーム間の動きベ
クトルを検出して動き補償を行うので、動きのある映像
に対しても予測符号化の効率は非常に高くなる。

【００２１】この結果、一般に、数十分の一の圧縮でも
画質劣化がほとんど認められないといわれており、ＭＰ
ＥＧ圧縮符号化を用いた記録再生装置では、ＪＰＥＧを
用いた場合よりも、同等の画質の映像データを、長時間
記録することができる。

【００２２】

【発明が解決しようとする課題】従来の監視システムで
は、上述したように、アナログの映像信号を磁気テープ
上に記録するタイムラプスＶＴＲが主流であるが、上記
説明したデジタル記録装置を用いて監視システムを構成
することも可能である。

【００２３】すなわち、カメラが１台の場合は、その出
力映像信号をデジタル化し、その後、ＭＰＥＧ方式でデ
ータ圧縮してデータ量を削減して、ディスクやテープ上
に記録する。また、カメラが複数台の場合は、カメラ各
々に対応させてＭＰＥＧ圧縮符号化装置および記録再生
装置を設け、カメラ各々の映像信号をデジタル記録す
る。

【００２４】ところで、一般に、ＭＰＥＧ圧縮符号化装
置は非常に高価である。これを複数台用いると非常に高
価な監視システムになってしまう。したがって、システ
ムの低価格化のためには、従来の監視システムのよう
に、複数のカメラで得た映像信号を１台の圧縮符号化装
置でデータ圧縮して、記録することが好ましい。

【００２５】しかしながら、フレームスイッチャで作成
された混合映像信号をデジタル化してＭＰＥＧ圧縮しよ
うとすると以下に示す問題が生じる。

【００２６】通常、異なるカメラで得られた映像に相関
はない。したがって、異なるカメラで得られた映像間の
差分データ量は、同一のカメラで得られた映像間の差分
データ量よりも非常に大きくなる。

【００２７】このため、時分割により複数のカメラの映
像を頻繁に切り替えると、フレーム間予測符号化の効果
がなくなってしまう。映像データを効率的に圧縮して記
録することができない。

【００２８】本発明は上記事情に鑑みてなされたもので
あり、本発明の目的は、複数の映像データを、予測符号
化を用いて効率的にデータ圧縮を行うことができる映像
データ圧縮装置、映像記録再生装置、および映像データ
の圧縮符号化方法を提供することにある。

【００２９】

【課題を解決するための手段】上記課題を解決するため
に、本発明の第一の態様は、複数種の映像データが時分
割で混合された混合映像データを圧縮する映像データ圧
縮装置であって、前記複数種の映像データ毎にフレーム
あるいはフィールドを単位とする画像間の予測符号化を
行うことで、前記混合映像データを圧縮することを特徴
とする。

【００３０】たとえば、前記混合映像データを記憶する
第一の記憶手段と、前記記憶手段への前記混合映像デー
タの書き込みおよび読み出しを制御する第一の制御手段
と、前記混合映像データの画像間の予測符号化を行う予
測符号化手段と、を設ける。

【００３１】そして、前記第一の制御手段に、前記混合
映像データを前記複数種の映像データ毎に切り分けて、
前記第一の記憶手段に書き込ませるとともに、前記第一
の記憶手段に書き込まれた前記混合映像データを、前記
複数種の映像データ毎に、複数画像分まとめて順次読み
出させ、前記予測符号化手段に、前記第一の記憶手段か
ら複数画像分まとめて順次読み出された映像データの画
像間の予測符号化を行わせる。

【００３２】また、たとえば、前記混合映像データが、
前記複数種の映像データが任意画像数分毎に順次切り替
えられて混合されたものである場合、前記混合映像デー
タの画像間の予測符号化を行う予測符号化手段を設け
る。そして、当該予測符号化手段に、前記任意画像数に
前記複数種の映像データの数を乗算した値に、自然数を
乗算した値の画像数分離れた画像同士の予測符号化を行
わせる。

【００３３】本発明の第一の態様によれば、複数の映像
データが混合された混合映像データを、前記複数の映像
データ毎に画像間の予測符号化を行って圧縮するので、
当該混合映像データを効率よく圧縮することができる。

【００３４】また、本発明の第二の態様は、複数種の映
像データを圧縮する映像データ圧縮装置であって、フレ
ームあるいはフィールドを単位とする画像の所定数分の
映像データを、前記複数種の映像データから順次取得す
る映像データ取得手段と、前記映像データ取得手段で順
次取得した映像データの画像間の予測符号化を行うこと
で、前記混合映像データを圧縮する予測符号化手段と、
を備えていることを特徴とする。

【００３５】たとえば、前記映像データ取得手段に、前
記複数種の映像データを記憶する第一の記憶手段と、前
記第一の記憶手段への前記複数種の映像データの書き込
みおよび読み出しを制御する第一の制御手段と、を設け
る。

【００３６】そして、前記第一の制御手段に、前記複数
種の映像データ各々を、所定画像数間隔で切り出して、
前記第一の記憶手段に書き込ませるとともに、前記第一
の記憶手段に書き込まれた前記複数種の映像データ毎
に、複数画像分まとめて順次読み出させ、前記予測符号
化手段に、前記第一の記憶手段から複数画像分まとめて
順次読み出された映像データの前記画像間の予測符号化
を行わせる。

【００３７】本発明の第二の態様によれば、複数種の映
像データから画像の所定数分の映像データを順次取得
し、当該取得した映像データの画像間の予測符号化を行
なって圧縮するので、当該複数種の映像データを効率よ
く圧縮することができる。

【００３８】

【発明の実施の形態】以下に、本発明の第一実施形態に
ついて、図面を参照して説明する。

【００３９】図１は本発明の第一実施形態である映像デ
ータの記録再生装置の概略ブロック図である。

【００４０】ここで、符号１〜符号４は映像入力端子、
符号５は同期化切替回路、符号６〜符号９および符号１
６〜１９はメモリ、符号１１はＭＰＥＧ符号化回路、符
号１２はカメラコード判別回路、符号１３は記録時メモ
リ制御回路、符号１４は記録再生部、符号１５はＭＰＥ
Ｇ復号化回路、符号２１は再生時メモリ制御回路、符号
２３はカメラコード付加回路、符号２４は表示制御回
路、符号２５は映像出力端子、符号２６はビデオデコー
ダ回路、そして符号２７はビデオエンコーダ回路であ
る。また、符号１０は同期化切替回路５と表示制御回路
２４とでなるフレームスイッチャである。

【００４１】映像入力端子１〜４は、図示していないカ
メラから出力されたアナログの映像信号を入力する。

【００４２】同期化切替回路５は、映像入力端子１〜４
に入力された４つのアナログ映像信号をデジタル変換す
るとともに、当該４つの映像信号を同期させながら順次
切り替え、一つの混合映像信号として出力する。また、
当該４つの映像信号を識別するためのカメラコードを、
当該混合映像信号の対応する部分に付加する。

【００４３】ビデオデコーダ回路２６は、同期化切替回
路５から出力された混合映像信号を、ＭＰＥＧ符号化に
合わせた画素数の輝度信号および色差信号からなる映像
データＶＳＭＩｒに変換する。

【００４４】カメラコード判別回路１２は、同期化切替
回路５から出力された混合映像信号からカメラコードを
検出する。

【００４５】メモリ（１Ｒ）６〜メモリ（４Ｒ）９は、
映像データＶＳＭＩｒの対応する部分を各々格納する。

【００４６】記録時メモリ制御回路１３は、カメラコー
ド判別回路１２で判別されたカメラコードにしたがっ
て、ビデオデコーダ回路２６から出力された映像データ
ＶＳＭＩｒを格納するメモリを制御する。

【００４７】本実施形態では、カメラコードにしたが
い、映像データＶＳＭＩｒのうち、映像入力端子１に入
力された映像信号に相当する部分をメモリ（１Ｒ）６
に、映像入力端子２に入力された映像信号に相当する部
分をメモリ（２Ｒ）７に、映像入力端子３に入力された
映像信号に相当する部分をメモリ（３Ｒ）８に、そし
て、映像入力端子４に入力された映像信号に相当する部
分をメモリ（４Ｒ）９に、各々格納するようにメモリ
（１Ｒ）６〜メモリ（４Ｒ）９を制御している。

【００４８】また、記録時メモリ制御回路１３は、メモ
リ（１Ｒ）６〜メモリ（１Ｒ）９に順次アクセスして、
各々に格納された任意フレーム数分の映像データＶＳＭ
Ｉｒをまとめて読み出す。

【００４９】このようにすることで、ビデオデコーダ回
路２６から出力された映像データＶＳＭＩｒは、フレー
ムの順番が入れ替わった映像データ、すなわち、映像入
力端子１〜４に入力された映像信号に相当する映像デー
タ各々が、順次、任意フレーム数分ずつ連続して構成さ
れた映像データＶＳＭＯｒに変換される。

【００５０】ＭＰＥＧ符号化回路１１は、映像データＶ
ＳＭＯｒをＭＰＥＧ符号化し、ＭＰＥＧビットストリー
ムＢＳｒとして出力する。

【００５１】この際、ＭＰＥＧ符号化回路１１は、記録
時メモリ制御回路１３の指示にしたがって、ビットスト
リームＢＳｒに、当該ビットストリームＢｓｒに変換さ
れたＶＳＭＯｒの元となる映像信号のカメラコード情報
を付加する。

【００５２】記録再生部１４は、ＭＰＥＧ符号化回路１
１から出力されたビットストリームＢＳｒを、ディスク
やテープなど記録媒体に記録する。また、記録媒体に記
録したビットストリームを再生し、当該再生したビット
ストリームＢＳｐを出力する。

【００５３】ＭＰＥＧ復号化回路１５は、記録再生部１
４で再生されたビットストリームＢＳｐを復号して、輝
度信号および色差信号でなる映像データＶＳＭＩｐに変
換する。また、当該ビットストリームＢＳｐに付加され
たカメラコードを検出する。

【００５４】メモリ（１Ｐ）１６〜メモリ（１Ｐ）１９
は、ＭＰＥＧ復号化回路１５から出力された映像データ
ＶＳＭＩｐの対応する部分を各々記憶する。

【００５５】再生時メモリ制御回路２１は、ＭＰＥＧ復
号化回路１５で検出されたカメラコードにしたがって、
ＭＰＥＧ復号化回路１５から出力された映像データＶＳ
ＭＩｐを格納するメモリを制御する。

【００５６】本実施形態では、カメラコードにしたが
い、ＭＰＥＧ復号化回路１５で復号化されたＶＳＭＩｐ
のうち、映像入力端子１に入力された映像信号に相当す
る部分をメモリ（１Ｐ）１６に、映像入力端子２に入力
された映像信号に対応する部分をメモリ（２Ｐ）１７
に、映像入力端子３に入力された映像信号に対応する部
分をメモリ（３Ｐ）１８に、そして、映像入力端子４に
入力された映像信号に対応する部分をメモリ（４Ｐ）１
９に、各々格納するようにメモリ（１Ｐ）１６〜メモリ
（４Ｐ）１９を制御している。

【００５７】また、再生時メモリ制御回路２１は、メモ
リ（１Ｐ）１６〜メモリ（４Ｐ）１９に順次アクセスし
て、映像データＶＳＭＩｐをフレーム単位で順番に読み
出す。このようにすることで、映像入力端子１〜４の映
像信号に相当する映像データがフレーム毎に順次切り替
わって構成された映像データＶＳＭＯｐを生成する。

【００５８】ビデオエンコーダ２７は、映像データＶＳ
ＭＯｐを複合映像信号に変換する。

【００５９】カメラコード付加回路２３は、再生時メモ
リ制御回路２１の指示にしたがい、ビデオエンコーダ２
７で変換された複合映像信号の垂直ブランキング期間
に、対応するカメラコードを付加する。

【００６０】表示制御回路２４は、従来のフレームスイ
ッチャにおける再生処理と同様に、カメラコードを判別
して希望するカメラの映像のみを選択的に表示するよう
に、映像出力端子２５から映像信号を出力する。

【００６１】映像出力端子２５は、図示していない映像
を表示するモニタに接続される。

【００６２】次に、図１に示す映像データの記録再生装
置の各構成について更に詳細に説明する。

【００６３】まず、同期化切替回路５について説明す
る。

【００６４】図２は図１に示す同期化切替回路５の概略
構成図である。

【００６５】ここで、符号３１は映像選択回路Ａ、符号
３２は映像選択回路Ｂ、符号３３は入力タイミング発生
回路、符号３４、３５はＡ／Ｄコンバータ、符号３６、
３７は切替スイッチ、符号３８はＦＩＦＯ（First In F
irst Out）メモリＡ、符号３９はＦＩＦＯメモリＢ、符
号４０は書き込み制御回路Ａ、符号４１は書き込み制御
回路Ｂ、符号４２は読み出し制御回路Ａ、符号４３は読
み出し制御回路Ｂ、符号４４は出力選択回路、符号４５
は基準タイミング発生回路、そして、符号４７はカメラ
コード付加回路である。

【００６６】映像選択回路Ａ３１は、基準タイミング発
生回路４５の制御信号ＳＡにしたがって、入力端子１〜
４に各々入力されたアナログの映像信号ＶＳ１〜ＶＳ４
のうちのいずれか一つを選択する。

【００６７】映像選択回路Ｂ３９は、基準タイミング発
生回路４５の制御信号ＳＢにしたがって、入力端子１〜
４に各々入力されたアナログの映像信号ＶＳ１〜ＶＳ４
のうちのいずれか一つを選択する。

【００６８】Ａ／Ｄコンバータ３４は、映像選択回路Ａ
３１で選択されたアナログの映像信号をデジタル変換す
る。

【００６９】Ａ／Ｄコンバータ３５は、映像選択回路Ｂ
３２で選択されたアナログの映像信号をデジタル変換す
る。

【００７０】ＦＩＦＯメモリＡ３８は、書き込み制御回
路Ａ４０の制御信号ＭＷＡにしたがってＡ／Ｄコンバー
タ３４から出力された映像信号を書き込むとともに、読
み出し制御回路Ａ４２の制御信号ＭＲＡにしたがって、
書き込んだ映像信号ＶＱＡを読み出す。

【００７１】ＦＩＦＯメモリＢ３９は、書き込み制御回
路Ｂ４１の制御信号ＭＷＢにしたがってＡ／Ｄコンバー
タ３５から出力された映像信号を書き込むとともに、読
み出し制御回路Ｂ４３の制御信号ＭＲＢにしたがって、
書き込んだ映像信号ＶＱＢを読み出す。

【００７２】出力選択回路４４は、基準タイミング発生
回路４５の制御信号ＳＱにしたがって、ＦＩＦＯメモリ
Ａ３８から読み出された映像信号ＶＱＡおよびＦＩＦＯ
メモリＢ３９から読み出された映像信号ＶＱＢのうちの
いずれか一方を選択して出力する。

【００７３】基準タイミング発生回路４５は、たとえば
内蔵の水晶発振子などを用いて、サブキャリア（色副搬
送波）の４倍の周波数クロックである４ｆｓｃクロック
を生成する。そして、生成した４ｆｓｃクロックを基
に、各部へ供給する制御信号を生成する。

【００７４】カメラコード付加回路４７は、映像選択回
路Ａ３１、映像選択回路Ｂ３２、および出力選択回路４
４での映像選択情報に基づいてカメラコードを発生さ
せ、出力選択回路４４の出力映像信号ＶＯの垂直ブラン
キング期間にカメラコードを付加する。

【００７５】入力タイミング発生回路３３は、入力端子
１〜４各々に入力された映像信号ＶＳ１〜ＶＳ４から、
水平同期信号および垂直同期信号を分離する。そして、
分離した水平同期信号および垂直同期信号を基に映像信
号の１フレームの開始タイミングおよび終了タイミング
を生成する。また、映像信号ＶＳ１〜ＶＳ４各々に対
し、当該信号のサブキャリアに位相ロックした４ｆｓｃ
クロックを発生させる。

【００７６】なお、アナログ映像信号ＶＳ１〜ＶＳ４各
々について生成された、当該信号の１フレームの開始お
よび終了タイミングと、４ｆｓｃクロックとを、当該信
号の入力タイミングと呼ぶこととする。

【００７７】切替スイッチ３６は、基準タイミング発生
回路４５の制御信号ＳＡにしたがって、入力タイミング
発生回路３３で生成された映像信号ＶＳ１〜ＶＳ４各々
の入力タイミングの中から、いずれか１つの入力タイミ
ングを選択して出力する。

【００７８】切替スイッチ３７は、基準タイミング発生
回路４５の制御信号ＳＢにしたがって、入力タイミング
発生回路３３で生成された映像信号ＶＳ１〜ＶＳ４各々
の入力タイミングの中から、いずれか１つの入力タイミ
ングを選択して出力する。

【００７９】書き込み制御回路Ａ４０は、基準タイミン
グ発生回路４５の制御信号と、切替スイッチ３６から出
力された入力タイミングとにしたがい、ＦＩＦＯメモリ
Ａ３８が１フレーム分の映像信号を書き込むように制御
信号ＭＷＡを発生する。また、Ａ／Ｄコンバータ３４に
前記入力タイミングに含まれる４ｆｓｃクロックを供給
する。

【００８０】書き込み制御回路Ｂ４１は、基準タイミン
グ発生回路４５の制御信号と、切替スイッチ３７から出
力された入力タイミングとにしたがい、ＦＩＦＯメモリ
Ｂ３９が１フレーム分の映像信号を書き込むように制御
信号ＭＷＢを発生する。また、Ａ／Ｄコンバータ３５に
前記入力タイミングに含まれる４ｆｓｃクロックを供給
する。

【００８１】読み出し制御回路Ａ４２は、基準タイミン
グ発生回路４５の制御信号にしたがい、ＦＩＦＯメモリ
Ａ３８から映像信号を読み出すタイミングを特定する制
御信号ＭＲＡを発生する。

【００８２】読み出し制御回路Ｂ４３は、基準タイミン
グ発生回路４５の制御信号にしたがい、ＦＩＦＯメモリ
Ｂ３９から映像信号を読み出すタイミングを特定する制
御信号ＭＲＢを発生する。

【００８３】次に、図２に示す同期化切替回路５の動作
について説明する。

【００８４】ここでは、入力端子１〜４に各々入力され
る映像信号ＶＳ１〜ＶＳ４が互いに非同期（垂直同期の
位相がずれている）の場合の例について説明する。

【００８５】図３は図２に示す同期化切替回路５の動作
を説明するためのタイミング図である。

【００８６】図３において、１−１〜１−７は映像信号
ＶＳ１の１フレーム分の期間、２−１〜２−７は映像信
号ＶＳ２の１フレーム分の期間、３−０〜３−７は映像
信号ＶＳ３の１フレーム分の期間、そして、４−１〜４
−７は映像信号ＶＳ４の１フレーム分の期間を、それぞ
れ示している。

【００８７】基準タイミング発生回路４５は、２フレー
ム分の期間毎に、映像信号ＶＳ１とＶＳ３とを交互に選
択する制御信号ＳＡを生成する。

【００８８】したがって、映像選択回路Ａ３１で選択さ
れた映像信号ＶＳＡは、図３に示すように、２フレーム
分の期間毎に、映像信号ＶＳ１と映像信号ＶＳ３とが交
互に切り替わる混合映像信号となる。

【００８９】書き込み制御回路Ａ４０は、映像選択回路
Ａ３１で選択された映像信号ＶＳＡが切り替わった後、
最初のフレーム開始タイミングから当該フレームの終了
タイミングの間の映像信号（１フレーム分の映像信号）
に対応するデジタル映像データをＦＩＦＯメモリＡ３８
に書き込むように、制御信号ＭＷＡを生成する。

【００９０】これにより、ＦＩＦＯメモリＡ３８には、
１フレーム分の映像信号ＶＳ１と、１フレーム分の映像
信号ＶＳ３とが交互に書き込まれる。

【００９１】また、ＦＩＦＯメモリＡ３８は、読み出し
制御回路Ａ４２の制御信号にしたがい、格納した１フレ
ーム分の映像信号を読み出すことで、図３に示すよう
に、１フレーム分の映像信号ＶＳ１と、１フレーム分の
映像信号のＶＳ３とが、各々２フレーム毎に交互に同期
化された映像信号ＶＱＡを出力する。

【００９２】以上の動作がＢ側の回路（映像選択回路３
２、Ａ／Ｄコンバータ３５、ＦＩＦＯメモリＢ３９、切
替スイッチ３７、書き込み制御回路Ｂ４１、読み出し制
御回路４５）でも同様に行われる。

【００９３】これにより、ＦＩＦＯメモリＢ３９から出
力される映像信号ＶＱＢは、図３に示すように、１フレ
ーム分の映像信号ＶＳ２と、１フレーム分の映像信号Ｖ
Ｓ４とが、各々２フレーム毎に交互に同期化された信号
となる。

【００９４】基準タイミング発生回路４５は、１フレー
ム分の期間毎に、選択するデジタル映像データＶＱＡ、
ＶＱＢを切り替えるように制御信号ＳＱを生成する。

【００９５】これにより、出力選択回路４４から出力さ
れる映像信号ＶＯは、デジタル変換された映像信号ＶＳ
１〜ＶＳ４が同期化されて、１フレーム毎に順次切り替
えられた混合映像信号となる。

【００９６】その後、カメラコード付加回路４７は、垂
直ブランキング期間内の適当な部分に、当該ブランキン
グ期間に続く混合映像信号が、映像信号ＶＳ１〜ＶＳ４
のいずれに相当するものであるかを示すカメラコードを
付加する。

【００９７】図４にカメラコードを付加した映像信号の
例を示す。

【００９８】図４は垂直ブランキング内の任意の１Ｈ
（水平同期）期間の混合映像信号を示しており、符号５
１は水平同期信号、符号５２はカラーバースト信号、Ａ
〜Ｄの部分は情報信号である。

【００９９】図のＡ〜Ｄの部分をハイレベル（例えば８
０ＩＲＥ）、あるいはロウレベル（例えば０ＩＲＥ）に
設定することで、カメラの番号を示す４ビットの情報と
することができる。

【０１００】本実施形態では、映像信号ＶＳ１のときは
４ビットの情報が「１」、映像信号ＶＳ２のときは
「２」、映像信号ＶＳ３のときは「３」、そして映像信
号ＶＳ４のときは「４」となるように、カメラコードを
付加している。

【０１０１】以上に説明した同期化切替回路５の動作に
より、非同期の４つの映像信号を、同期化して、且つカ
メラコードを付加して、時分割で出力することができ
る。

【０１０２】次に、カメラコード判別回路１２について
説明する。

【０１０３】図５はカメラコード判別回路１２の概略構
成図である。

【０１０４】ここで、符号５３はコンパレータ、符号５
４はラッチ回路、符号５５は同期分離回路、そして、符
号５６はタイミング発生回路である。

【０１０５】同期分離回路５５は、同期化切替回路５か
ら出力された混合映像信号から、水平同期信号と垂直同
期信号とを分離して、出力する。

【０１０６】タイミング発生回路５６は、同期分離回路
５５から出力された水平同期信号および垂直同期信号を
基に、カメラコードの情報信号（図４のＡ〜Ｄの部分）
の検出タイミングを生成する。

【０１０７】コンパレータ５３は、同期化切替回路５か
ら出力された混合映像信号を、スレショールドレベル
（例えば５０ＩＲＥ）と比較することにより、当該信号
がハイレベルであるか、あるいはロウレベルであるか判
別する。判別された信号は、タイミング発生回路５６で
生成された検出タイミングでラッチされ、次のカメラコ
ードをラッチするまでの約１フレーム期間、保持され
る。

【０１０８】次に、メモリ（１Ｒ）６〜メモリ（４Ｒ）
９について説明する。

【０１０９】メモリ（１Ｒ）６〜メモリ（４Ｒ）９は、
書き込みと読み出しとを同時に行うことができるＦＩＦ
Ｏメモリである。ライトリセット入力にしたがって書き
込みアドレスをリセットし、ライトイネーブル入力がハ
イの期間のみ、書き込みアドレスをインクリメントしな
がらデータを書き込む。

【０１１０】同様に、リードリセット入力にしたがって
読み出しアドレスをリセットし、リードイネーブル入力
がハイの期間のみ、読み出しアドレスをインクリメント
しながらデータを読み出す。

【０１１１】次に、記録時メモリ制御回路１３について
説明する。

【０１１２】図６は記録時メモリ制御回路１３の概略構
成図である。

【０１１３】ここで、符号６１は６０進カウンタ回路、
符号６２はデコーダ回路、符号６３〜符号６６は一致検
出回路、符号６７はエッジ検出回路（ＤＥＧ）群、そし
て、符号６８はＯＲ回路である。

【０１１４】６０進カウンタ回路６１は、ＣＫ端子に入
力されたクロックの立ち上がりに同期してインクリメン
トする。

【０１１５】デコーダ回路６２は、Ｄ端子に入力された
カウント値が所定値になったときに所定の出力端子をハ
イレベルにする。

【０１１６】本実施形態では、図６において、出力「Ｑ
ｋ(ｋは自然数）」は、Ｄ端子に入力されたカウント値
が「ｋ」のときにハイレベルを出力するようにしてあ
る。たとえば、出力「Ｑ０」は、Ｄ端子に入力されたカ
ウント値が「０」のときにハイレベルを出力する。

【０１１７】また、出力「Ｑｋ−ｌ（ ｋ、ｌは自然
数）」は、Ｄ端子に入力されたカウント値がｋになって
から当該カウント値がｌになる間、ハイレベルを出力す
るようにしてある。たとえば、出力「Ｑ５１−５」は、
Ｄ端子に入力されたカウント値が「５１」になってから
当該カウント値が「５」になる間、ハイレベルを出力す
る。

【０１１８】一致検出回路６３〜６６は、２つの入力値
が一致したときにハイレベルを出力する。

【０１１９】エッジ検出回路群６７を構成するエッジ検
出回路（ＤＥＧ）各々は、入力パルスの立ち下がりの１
クロック期間のみハイレベルを出力する。

【０１２０】次に、図６に示す記録時メモリ制御回路１
３の動作について説明する。

【０１２１】まず、カウンタ回路６１は、ビデオデコー
ダ回路２６から出力された映像データＶＳＭＩｒのフレ
ーム基準タイミング（ＦＴ）に同期してインクリメント
する。そして、カウント値が５９に達すると、次のイン
クリメントでリセットされる。これにより、６０フレー
ム周期でメモリ制御のための基準カウント値を発生させ
る。

【０１２２】次に、デコーダ回路６２は、カウンタ回路
６１で生成された基準カウント値が「０」、「１５」、
「３０」、あるいは「４５」になったときに、対応する
出力端子「Ｑ０」、「Ｑ１５」、「Ｑ３０」、「Ｑ４
５」からハイレベルを出力する。

【０１２３】これらのデコード出力を受けたエッジ検出
回路群６７のエッジ検出回路は、当該デコード出力の立
ち下がりの１クロック期間のみハイレベルのパルスを出
力する。このパルスは、ライトリセット信号（図６に示
すＭＷＲ１Ｒ〜ＭＷＲ４Ｒ）としてメモリ（１Ｒ）６〜
メモリ（４Ｒ）９に供給される。

【０１２４】同様に、デコーダ回路６２は、カウンタ回
路６１で生成された基準カウント値が「５０」、
「５」、「２０」、あるいは「３５」になったときに、
対応する出力端子「Ｑ５０」、「Ｑ５」、「Ｑ２０」、
「Ｑ３５」からハイレベルを出力する。

【０１２５】これらのデコード出力を受けたエッジ検出
回路群６７のエッジ検出回路は、当該デコード出力の立
ち下がりの１クロック期間のみハイレベルのパルスを出
力する。このパルスは、リードリセット信号（図６に示
すＭＲＲ１Ｒ〜ＭＲＲ４Ｒ）としてメモリ（１Ｒ）６〜
メモリ（４Ｒ）９に供給される。

【０１２６】また、デコーダ回路６２は、カウンタ回路
６１で生成された基準カウント値が「５１」になってか
ら、当該カウント値が「５」になるまで、出力端子「Ｑ
５１−５」からハイレベルのパルスを出力する。このパ
ルスは、リードイネーブル信号（図６に示すＭＲ１Ｒ）
としてメモリ（１Ｒ）６に供給される。

【０１２７】同様に、デコーダ回路６２は、カウンタ回
路６１で生成された基準カウント値が「６」になってか
ら当該カウント値が「２０」になるまで、「２１」にな
ってから当該カウント値が「３５」になるまで、そし
て、「３６」になってから当該カウント値が「５０」に
なるまで、それぞれ対応する出力端子「Ｑ６−２０」、
「Ｑ２１−３５」、「Ｑ３６−５０」からハイレベルの
パルスを出力する。このパルスは、リードイネーブル信
号（図６に示すＭＲ２Ｒ〜ＭＲ４Ｒ）として、メモリ
（２Ｒ）７〜メモリ（４Ｒ）に供給される。

【０１２８】一方、一致回路６３は、カメラコード判別
回路１２で判別されたカメラコードＣＣＯＤＥが「１」
の場合のみ、出力をハイレベルにする。この一致回路６
３の出力は、ライトイネーブル信号（図６に示すＭＷ１
Ｒ）としてメモリ（１Ｒ）６に供給される。

【０１２９】一致回路６４は、カメラコード判別回路１
２で判別されたＣＣＯＤＥが「２」の場合のみ、出力を
ハイレベルにする。この一致回路６４の出力は、ライト
イネーブル信号（図６に示すＭＷ２Ｒ）としてメモリ
（２Ｒ）７に供給される。

【０１３０】一致回路６５は、カメラコード判別回路１
２で判別されたＣＣＯＤＥが「３」の場合のみ、出力を
ハイレベルにする。この一致回路６５の出力は、ライト
イネーブル信号（図６に示すＭＷ３Ｒ）としてメモリ
（３Ｒ）８に供給される。

【０１３１】一致回路６６は、カメラコード判別回路１
２で判別されたＣＣＯＤＥが「４」の場合のみ、出力を
ハイレベルにする。この一致回路６６の出力は、ライト
イネーブル信号（図６に示すＭＷ４Ｒ）としてメモリ
（４Ｒ）９に供給される。

【０１３２】上記説明した記録時メモリ制御回路１３の
動作をタイミング図で示すと、図７および図８のように
なる。

【０１３３】図７は、６０進カウンタ６１のカウント値
が０〜２０になるまでの期間、すなわち約２１フレーム
分の期間における各部の波形を示している。

【０１３４】ここで、「書込み領域１」はメモリ（１
Ｒ）６の複数の書込みアドレスを代表値で表したもので
あり、各領域には１フレーム分の映像データが記憶でき
るものとする。

【０１３５】したがって、「書込み領域１」の値は、１
フレーム分の映像データを書き込む毎に１つずつインク
リメントされ、書込みリセット信号ＭＷＲ１Ｒにより０
にリセットされる。

【０１３６】同様に、「書込み領域２」、「書込み領域
３」、「書込み領域４」は、それぞれメモリ（２Ｒ）
７、メモリ（３Ｒ）８、メモリ（４Ｒ）９の複数の書込
みアドレスを代表値で表したものである。

【０１３７】図７に示すように、カメラコードＣＣＯＤ
Ｅは、４フレーム周期で変化するので、ライトイネーブ
ル信号ＭＷ１Ｒ〜ＭＷ４Ｒは、４フレームに１回の割合
でハイになる。

【０１３８】６０進カウンタ６１の値ＣＴ６０が、０か
ら１に変わるタイミングにおいて、メモリ（１Ｒ）６の
ライトリセット信号ＭＷＲ１Ｒがハイになり、書込みア
ドレスがリセットされる。

【０１３９】そして、次のフレーム期間（ＣＴ６０が１
の期間）に、映像データＶＳＭＩｒの「１−１」部分
（映像信号ＶＳ１の１フレーム分に相当）が、メモリ
（１Ｒ）６の領域０に書き込まれる。

【０１４０】以後、メモリ（１Ｒ）６には、４フレーム
毎に、映像データＶＳＭＩｒから映像信号ＶＳ１の１フ
レームに相当する信号が書込まれる。

【０１４１】一方、メモリ（２Ｒ）７のライトリセット
信号ＭＷＲ２Ｒは、ＣＴ６０が１５から１６に変わるタ
イミングでハイになり、メモリ（２Ｒ）７の書込みアド
レスがリセットされる。

【０１４２】そして、次のフレーム期間（ＣＴ６０が１
８の期間）に映像データＶＳＭＩｒの「２−１８」部分
（映像信号ＶＳ２の１フレーム分に相当）が、メモリ
（２Ｒ）７の領域０に書き込まれる。

【０１４３】以後、メモリ（２Ｒ）７には、４フレーム
毎に、映像データＶＳＭＩｒから映像信号ＶＳ２の１フ
レームに相当する信号が書込まれる。

【０１４４】メモリ（３Ｒ）８、メモリ（４Ｒ）９のラ
イトリセット信号ＭＷＲ３Ｒ、ＭＷＲ４Ｒは、さらに１
５フレームずつずれたタイミングでハイになる。

【０１４５】そして、上記と同様の要領で、メモリ（３
Ｒ）８では映像信号ＶＳ３の１フレームに相当する映像
データが、そしてメモリ（４Ｒ）９では映像信号ＶＳ４
の１フレームに相当する映像データが、それぞれ４フレ
ーム毎に、領域０から順番に書き込まれる。

【０１４６】図８は、６０進カウンタ６１が３周弱回る
期間、すなわち約１７０フレーム分の期間における各部
の波形を示している。

【０１４７】なお、ここでは、図が煩雑になるのを防ぐ
ため、ＶＳＭＩｒおよびＣＣＯＤＥを省略してある。ま
た、６０進カウンタ６１のカウント値ＣＴ６０は、アナ
ログ値で図示した。

【０１４８】ＣＴ６０が「５０」から「５１」に変わる
タイミングにおいて、メモリ（１Ｒ）６のリードリセッ
ト信号ＭＲＲ１Ｒがハイになり（図示は省略）、読み出
しアドレスがリセットされる。

【０１４９】そして、次の１５フレーム期間（ＣＴ６０
が「５１」になってから「５」になるまでの期間）、リ
ードイネーブル信号ＭＲ１Ｒがハイになり、これによ
り、メモリ１Ｒ（６）に書き込まれたデータが領域０か
ら１５まで順次読み出される。

【０１５０】データ読み出し期間中も、４フレーム周期
で断続的に書込みが行われるが、ライトリセット信号Ｍ
ＷＲ１Ｒとリードリセット信号ＭＲＲ１Ｒの時間差を適
切に（ここでは、５０フレーム分）とってあるので、読
み出しアドレスが書込みアドレスを追い越すことはな
い。すなわち、一回の読み出し期間（１５フレーム）内
に新しいデータと古いデータとが混在することはない。

【０１５１】メモリ（２Ｒ）７〜メモリ（４Ｒ）９の動
作に関しては、図８に示すように、ライトリセット信
号、リードリセット信号およびリードイネーブル信号の
タイミングがほぼ１５フレームずつずれている点を除い
て、メモリ１Ｒ（６）の動作とほぼ同様である。

【０１５２】各々のメモリ（１Ｒ）６〜メモリ（４Ｒ）
９の出力イネーブル信号は、リードイネーブル信号と接
続されており、リードイネーブル信号がロウの場合、出
力がハイインピーダンスになるように制御されている。

【０１５３】したがって、映像データＶＳＭＯrは、図
８に示すように、１５フレーム分毎に、メモリ（１Ｒ）
６〜メモリ（４Ｒ）９から順次まとめて出力される。

【０１５４】以上に説明した記録時メモリ制御回路１３
の動作により、ビデオデコーダ回路２６から出力され
た、フレーム単位で順次時分割された映像信号ＶＳ１〜
ＶＳ４の映像データＶＳＭＩｒを、１５フレーム単位で
順次時分割された映像信号ＶＳ１〜ＶＳ４の映像データ
ＶＳＭＯｒに変換することができる。

【０１５５】次に、ＭＰＥＧ符号化回路１１について説
明する。

【０１５６】図９は、図１に示すＭＰＥＧ符号化回路１
１の概略構成図である。

【０１５７】ここで、符号７１は画像順並び変え回路、
符号７２は減算回路、符号７３および符号８３は切替回
路、符号７４はＤＣＴ（Discrete Cosine Transfer)変
換回路、符号７５は量子化回路、符号７６は可変長符号
化回路、符号７７はバッファメモリ、符号７８は逆量子
化回路、符号７９は逆ＤＣＴ変換回路、符号８０は加算
回路、符号８１は画像メモリ、符号８２は動き補償回
路、符号８４は画像タイプ決定回路、符号８５は情報量
制御回路、符号８６はカメラコード発生回路、そして、
符号８７はビデオ多重符号化回路である。

【０１５８】ＭＰＥＧ符号化では、フレーム間予測符号
化を行わないＩ（Intra-coded）ピクチャ、前方向フレ
ーム間予測符号化を行うＰ（Predictive-coded）ピクチ
ャ、および前後両方向フレーム間予測符号化を行うＢ
（Bidirectonally predictive-coded）ピクチャの三種
類の符号化を、周期的に繰り返す。

【０１５９】画像タイプ決定回路８４は、これらの画像
タイプに応じた処理が周期的に行われるように管理する
カウンタ回路である。記録時メモリ制御回路１３からの
ＲＥＳ信号（図６において、ＯＲ回路６８から出力され
る信号）によりリセットされ、ＧＯＰ（Group of Pictu
res）を周期として、上記各ピクチャに対応した制御信
号を各部に送出する。

【０１６０】画像順並び変え回路７１は、画像タイプ決
定回路８４から出力された制御信号にしたがって、映像
データＶＳＭＯｒの画面順序を並べ替える。

【０１６１】切替回路７３は、フレーム内符号化とフレ
ーム間符号化とに対応して入力映像データと差分データ
とを選択するものであり、画像タイプ決定回路８４から
の制御信号ＳＷＣＴＬに応じて切り替えられる。

【０１６２】切り替えられた映像データはＤＣＴ変換回
路７４において８画素×８ラインのブロック単位で空間
周波数領域に変換され、量子化回路７５で量子化マトリ
クスとの演算により量子化される。

【０１６３】量子化回路７５で量子化されたデータは、
可変長符号化回路７６において、動き補償回路８２から
の動きベクトルや符号化モード情報とともに可変長符号
化され、バッファ７７で蓄積された後、ビデオ多重符号
化回路８７に出力される。

【０１６４】情報量制御回路８５は、バッファメモリ７
７内のデータ量に応じた量子化スケールを設定して、量
子化回路７５および逆量子化回路７８に送出する。

【０１６５】また、量子化回路７５で量子化されたデー
タは、逆量子化回路７８、逆ＤＣＴ変換回路７９で局部
復号化され、画像メモリ８１に記憶される。ただし、Ｂ
ピクチャは参照画像として用いないので画像メモリ８１
に書き込まない。

【０１６６】このような書込み制御は、画像タイプ決定
回路８４からの制御信号にしたがって行われる。

【０１６７】切替回路８３は、フレーム内復号化とフレ
ーム間復号化を選択するための切替回路で、画像タイプ
決定回路８４からの制御信号に応じて切り替えられる。

【０１６８】動き補償回路８２は、画像順並び変え回路
７１からの映像データを基に入力映像の動きベクトルを
検出し、画像メモリ８１の画像データに対して動き補償
を行う。このとき、動き補償回路８２は前方向、後方向
及び両方向の動き補償のうち最適な補償を選択して行
い、またフレーム間の相関が非常に小さいと判断した場
合には「０」を出力する。

【０１６９】なお、Ｐピクチャでは、前方向の動き補償
のみにするなど、画像タイプにより処理を切り替える
が、この切り替えは画像タイプ決定回路８４からの制御
信号にしたがって行われる。

【０１７０】カメラコード発生回路８６は、記録時メモ
リ制御回路１３から出力されるリードイネーブル信号
（図６に示すＭＲ１Ｒ〜ＭＲ４Ｒ）に応じて、対応する
カメラコードを発生する。

【０１７１】たとえば、リードイネーブル信号ＭＲ１Ｒ
がハイのときは、図８のタイミング図から明らかなよう
に、入力端子１に入力された映像信号ＶＳ１に対応する
映像データが、映像データＶＳＭＯｒとして出力されて
いるので、「１」に相当するカメラコードを発生する。

【０１７２】このカメラコードは、ビデオ多重符号化回
路８７においてＭＰＥＧ規格で規定されているＧＯＰ層
のユーザデータとして付加され、バッファ７７からの映
像符号化データとともにＭＰＥＧビットストリームＢＳ
ｒとして出力される。

【０１７３】図１０は、図９に示すＭＰＥＧ符号化回路
の動作を示すタイミング図である。

【０１７４】ここで、図７に示に示す記録時メモリ制御
回路１３の動作とのタイミング関係を明確にするため
に、６０進カウンタ６１のカウンタ値ＣＴ６０、メモリ
（１Ｒ）６のリードイネーブル信号ＭＲ１Ｒ、映像デー
タＶＳＭＯｒ、およびＲＥＳ信号を示している。

【０１７５】図１０において、ＧＣＴは画像タイプ決定
回路８４内部のカウンタのカウント値、ＰＴＹＰＥ１は
映像データＶＳＭＯｒの画像タイプ、ＰＴＹＰＥ２は図
２に示す画像順並び替え回路７１の出力映像信号ＶＳＭ
ＯＡの画像タイプを示している。

【０１７６】ＧＣＴはＲＥＳ信号でリセットされるま
で、１フレーム毎にインクリメントする。

【０１７７】ＲＥＳ信号は、図７から分かるように、１
５フレーム周期でハイになるので、ＧＣＴは１５フレー
ム周期でカウント値が変化する。

【０１７８】図１０のＰＴＹＰＥ１で示すように、画像
タイプ決定回路８４は、ＧＣＴ＝０のときの映像データ
ＶＳＭＯｒ（１フレーム分の映像データ）がＩピクチャ
として符号化されるように各部に制御信号を送る。

【０１７９】同様に、ＧＣＴ＝１、２ときはＢピクチ
ャ、ＧＣＴ＝３ではＰピクチャとなるようにする。

【０１８０】画像順並び変え回路７１は、Ｂピクチャの
双方向予測符号化を可能にするために、図１０に示すよ
うに、Ｂピクチャが、予測に使われるＩ、Ｐピクチャよ
りも後になるように画像の順序を入れ替える。

【０１８１】この結果、画像順並び替え回路７１の出力
映像信号ＶＳＭＯＡのフレーム処理順序は、図１０に示
すＶＳＡのようになる。フレーム「１−１」や「２−
２」はＩピクチャとして符号化されるので、画像タイプ
決定回路８４の制御信号ＳＷＣＴＬをハイにして、切替
回路７２、８３がＢ側を選択するようにする。これによ
り、これらの画像を処理するときはフレーム間予測が行
われない。

【０１８２】上記説明したＭＰＥＧ符号化回路１１で
は、一つのカメラで得られた映像信号に対応する映像デ
ータ（例えば図１０に示すＶＳＭＯｒ「１−１」〜「１
−５７」）のみでＧＯＰを構成する。

【０１８３】他のＧＯＰの映像データは別のカメラで得
られた映像信号に対応するものであり、フレーム間予測
を行っても効果はないので、他のＧＯＰとのフレーム間
予測は行わないように、すなわちクローズドＧＯＰとす
る。

【０１８４】なお、本実施形態では、１５フレームでＧ
ＯＰを構成し、Ｐピクチャの間隔は３フレーム間隔とし
たが、これらの設定は一例にすぎず、他の設定でもよ
い。ただし、図６に示すカウンタ６１の最大カウント値
は、ＧＯＰ周期の４（カメラの数に相当）倍になるよう
に構成する必要がある。

【０１８５】次に、記録再生部１４について説明する。

【０１８６】記録再生部１４は、たとえば、ＶＨＳ（Vi
deo Home System）規格の機構系を基本としてデジタル
信号を記録再生できるようにしたＤ−ＶＨＳ（Digital-
Video Home System）規格のＶＴＲなどを用いることが
できる。あるいは、光ディスクやハードディスクなどの
ディスク媒体に記録する装置であってもよい。これら
は、記録時間、コスト、信頼性等の条件から最適なもの
を選べばよい。

【０１８７】理想的には、記録されるビットストリーム
ＢＳrと再生されるビットストリームＢＳpとが等しいこ
とが望まれる。

【０１８８】次に、ＭＰＥＧ復号化回路１５について説
明する。

【０１８９】図１１は図１に示すＭＰＥＧ復号化回路１
５の概略構成図である。

【０１９０】ここで、符号９１は加算回路、符号９２は
逆ＤＣＴ変換回路、符号９３は逆量子化回路、符号９４
は可変長復号化回路、符号９５はバッファメモリ、符号
９６はビデオ多重復号化回路、符号９７は画像メモリ、
符号９８は動き補償回路、符号９９は遅延保持回路、そ
して符号１００は画像順並び変え回路である。

【０１９１】記録再生部１４で再生されたＭＰＥＧビッ
トストリームＢＳｐはバッファメモリ９５に一時蓄積さ
れ、その後、ビデオ多重復号化回路９６に出力される。

【０１９２】ビデオ多重復号化回路９６は、ビットスト
リームＢＳｐから映像符号化データと各種コードを分離
する。そして、映像符号化データを可変長復号化回路９
４へ出力するとともに、各種コードを基に必要な制御信
号を発生して各部へ送出する。

【０１９３】また、ビデオ多重復号化回路９６は、ＧＯ
Ｐ層のユーザデータとして挿入されたカメラコードを検
出し、遅延・保持回路９９に出力する。

【０１９４】遅延・保持回路９９は、カメラコードを映
像信号の復号に要する時間分だけ遅延させ、画像順並び
変え回路１００からの出力に同期させる。また、１ＧＯ
Ｐ期間、その値（本実施形態では、１５フレーム期間）
保持して、再生時メモリ制御回路２１へ出力する。

【０１９５】ビデオ多重復号化回路９６で分離された映
像符号化データには、基本的に、ＭＰＥＧ符号化回路１
１での符号化処理と逆の処理が施される。この処理は通
常のＭＰＥＧ復号の動作と変わらないので、動作の概要
のみ簡単に説明する。

【０１９６】すなわち、可変長復号化回路９４で、マク
ロブロック符号化情報が復号されて、符号化モード、動
きベクトル、量子化情報および量子化ＤＣＴ係数が分離
される。

【０１９７】復号された８×８の量子化ＤＣＴ係数は、
逆量子化回路９３でＤＣＴ係数に復元され、その後、逆
ＤＣＴ回路９２により映像データに変換される。

【０１９８】なお、イントラ符号化モードの場合はその
まま出力される。

【０１９９】また、動き補償予測モードの場合は、動き
補償予測されたブロックデータが加算回路９１にて加算
される。

【０２００】Ｉ、Ｐピクチャについては、その後の復号
処理で参照画面として用いる必要があるため、画像メモ
リ９７に書き込まれる。

【０２０１】最後に、画像順並び変え回路１００におい
て、ＭＰＥＧ符化号回路１１での符号化処理で、最初に
行われたフレーム順の並び変えと逆の並び変えが行わ
れ、元のフレーム順序、すなわちＭＰＥＧ符号化回路１
１に入力された映像データＶＳＭＯｒと同じフレーム順
番の映像データＶＳＭＩｐを生成する。

【０２０２】次に、メモリ（１Ｐ）１６〜メモリ（４
Ｐ）１９について説明する。

【０２０３】メモリ（１Ｐ）１６〜メモリ（４Ｐ）１９
は、メモリ（１Ｒ）６〜メモリ（４Ｒ）９と同様に、Ｆ
ＩＦＯメモリで構成されており、再生時メモリ制御回路
２１が発生するライトリセット信号、ライトイネーブル
信号、リードリセット信号及びリードイネーブル信号に
よって制御される。

【０２０４】これにより、ＭＰＥＧ復号化された映像デ
ータは、フレーム単位で順序が入れ替えられて、メモリ
（１Ｐ）１６〜メモリ（４Ｐ）１９に書き込まれる。

【０２０５】この順序入れ替えは、映像データＶＳＭＩ
ｒのメモリ（１Ｒ）６〜メモリ（４Ｒ）９への書き込み
及び読み出し順序と逆の処理を行うものである。

【０２０６】次に、再生時メモリ制御回路２１について
説明する。

【０２０７】図１２は図１に示す再生時メモリ制御回路
２１の概略構成図である。

【０２０８】ここで、符号１０１〜符号１０４は一致検
出回路、符号１０５〜符号１０８は立ち上がり検出回
路、符号１０９〜符号１１２は遅延回路、符号１１３は
４進カウンタ、そして、符号１１４はデコーダ回路であ
る。

【０２０９】一致回路１０１は、図１１に示す遅延・保
持回路９９から出力されたカメラコード（ＣＣＯＤＥ
ｐ）が「１」のときにハイレベルを出力する。その出力
は、ライトイネーブル信号（ＭＷ１Ｐ）としてメモリ
（１Ｐ）１６に入力される。

【０２１０】一致回路１０２は、遅延・保持回路９９か
ら出力されたカメラコードＣＣＯＤＥｐが「２」のとき
にハイレベルを出力する。その出力は、ライトイネーブ
ル信号ＭＷ２Ｐとしてメモリ（２Ｐ）１７に入力され
る。

【０２１１】一致回路１０３は、遅延・保持回路９９か
ら出力されたカメラコードＣＣＯＤＥｐが「３」のとき
にハイレベルを出力する。その出力は、ライトイネーブ
ル信号ＭＷ３Ｐとしてメモリ（３Ｐ）１８に入力され
る。

【０２１２】一致回路１０４は、遅延・保持回路９９か
ら出力されたカメラコードＣＣＯＤＥｐが「４」のとき
にハイレベルを出力する。その出力は、ライトイネーブ
ル信号ＭＷ４Ｐとしてメモリ（４Ｐ）１９に入力され
る。

【０２１３】立ち上がり検出回路１０５はライトイネー
ブル信号ＭＷ１Ｐの立ち上がりの１クロック期間のみハ
イレベルにする。その出力は、ライトリセット信号ＭＷ
Ｒ１Ｐとしてメモリ（１Ｐ）１６に入力される。

【０２１４】立ち上がり検出回路１０６はライトイネー
ブル信号ＭＷ２Ｐの立ち上がりの１クロック期間のみハ
イレベルにする。その出力は、ライトリセット信号ＭＷ
Ｒ２Ｐとしてメモリ（２Ｐ）１７に入力される。

【０２１５】立ち上がり検出回路１０７はライトイネー
ブル信号ＭＷ３Ｐの立ち上がりの１クロック期間のみハ
イレベルにする。その出力は、ライトリセット信号ＭＷ
Ｒ３Ｐとしてメモリ（３Ｐ）１８に入力される。

【０２１６】立ち上がり検出回路１０８はライトイネー
ブル信号ＭＷ４Ｐの立ち上がりの１クロック期間のみハ
イレベルにする。その出力は、ライトリセット信号ＭＷ
Ｒ４Ｐとしてメモリ（４Ｐ）１９に入力される。

【０２１７】遅延回路１０９は、ライトリセット信号Ｍ
ＷＲ１Ｐを１フレーム分遅延させる。その出力はリード
リセット信号ＭＲＲ１Ｐとしてメモリ（１Ｐ）１６に入
力される。

【０２１８】遅延回路１１０は、ライトリセット信号Ｍ
ＷＲ２Ｐを１フレーム分遅延させる。その出力はリード
リセット信号ＭＲＲ２Ｐとしてメモリ（２Ｐ）１７に入
力される。

【０２１９】遅延回路１１１は、ライトリセット信号Ｍ
ＷＲ３Ｐを１フレーム分遅延させる。その出力はリード
リセット信号ＭＲＲ３Ｐとしてメモリ（３Ｐ）１８に入
力される。

【０２２０】遅延回路１１２は、ライトリセット信号Ｍ
ＷＲ４Ｐを１フレーム分遅延させる。その出力はリード
リセット信号ＭＲＲ４Ｐとしてメモリ（４Ｐ）１９に入
力される。

【０２２１】４進カウンタ１１３は、映像データＶＳＭ
Ｉｐのフレーム基準タイミングＦＴｐにしたがってカウ
ント値を１ずつインクリメントする。

【０２２２】デコーダ回路１１４は、４進カウンタ１１
３のカウント値が「０」、「１」、「２」、「３」にな
ったときに、それぞれ出力端子「Ｑ０」、「Ｑ１」、
「Ｑ２」、「Ｑ３」をハイレベルにする。出力端子「Ｑ
０」〜「Ｑ３」から出力されるハイレベルの信号は、そ
れぞれメモリ（１Ｐ）１６〜メモリ（４Ｐ）１９のリー
ドイネーブル信号ＭＲ１Ｐ〜ＭＲ４Ｐとなる。

【０２２３】次に、上記構成の再生時メモリ制御回路２
１による、映像データＶＳＭＩｐのメモリ（１Ｐ）１６
〜メモリ（４Ｐ）１９への書き込み動作および読み出し
動作について説明する。

【０２２４】図１３は再生時メモリ制御回路２１による
映像データＶＳＭＩｐのメモリ（１Ｐ）１６〜メモリ
（４Ｐ）１９への書き込み動作を説明するためのタイミ
ング図である。

【０２２５】メモリ（１Ｐ）１６〜メモリ（４Ｐ）１９
に入力される映像データＶＳＭＩｐは、図１３に示すよ
うに、入力端子１〜４に入力された映像信号ＶＳ１〜Ｖ
Ｓ４に対応する映像データが、１５フレーム毎に順次切
り替わった構成となっている。また、カメラコードＣＣ
ＯＤＥｐは、映像信号ＶＳ１〜ＶＳ４に対応した番号と
なっている。

【０２２６】まず、メモリ（１Ｐ）１６への書き込みの
動作および読み出し動作について説明する。

【０２２７】ライトイネーブル信号ＭＷ１Ｐは、カメラ
コードＣＣＯＤＥｐが値「１」を保持している期間、１
５フレーム分の期間中、ハイレベルとなる。

【０２２８】ライトリセット信号ＭＷＲ１Ｐは、ライト
イネーブル信号ＭＷ１Ｐの立上がりエッジ部分でハイと
なるので、映像信号ＶＳ１のフレーム「１−１」からフ
レーム「１−５７」までの１５フレーム分に相当する映
像データＶＳＭＩｐが連続してメモリ（１Ｐ）１６に書
き込まれることになる。

【０２２９】なお、図１３中の、ライトイネーブル信号
ＭＷ１Ｐにおける括弧内の数字は、書き込みが行われる
メモリ領域を示している。

【０２３０】リードリセット信号ＭＲＲ１Ｐは、ライト
リセット信号ＭＷＲ１Ｐの１フレーム後にハイレベルと
なる。

【０２３１】リードイネーブル信号ＭＲ１Ｐは、４フレ
ーム周期で１フレーム期間だけハイレベルになるので、
上記書き込み動作によりメモリ（１Ｐ）１６に書き込ま
れた映像データＶＳＭＩｐが、４フレーム周期で間欠的
に読み出される。

【０２３２】なお、図１３中の、リードイネーブル信号
ＭＲ１Ｐにおける括弧内の数字は、読み出しが行われた
メモリ領域を示している。

【０２３３】この結果、メモリ（１Ｐ）１６〜メモリ
（４Ｐ）１９から出力される映像データＶＳＭＯｐは、
図１３に示すように、最初の十数フレーム期間は、４フ
レーム周期で入力端子１に入力された映像信号ＶＳ１に
対応する映像データのみが出力される。

【０２３４】次に、メモリ（２Ｐ）１７への書き込み動
作および読み出し動作について説明する。

【０２３５】ライトリセット信号ＭＷＲ２Ｐおよびライ
トイネーブル信号ＭＷ２Ｐは、メモリ（１Ｐ）１６に対
するライトリセット信号ＭＷＲ１Ｐ、ライトイネーブル
信号ＭＷ１Ｐより１５フレーム遅れて発生する。

【０２３６】このため、メモリ（１Ｐ）１６に対する書
き込みから、１５フレーム遅れて、映像信号ＶＳ２のフ
レーム「２−２」からフレーム「２−５８」までの１５
フレーム分に相当する映像データＶＳＭＩｐが、連続し
てメモリ（２Ｐ）１７に書き込まれることになる。

【０２３７】また、リードリセット信号ＭＲＲ２Ｐが、
ライトリセット信号ＭＷＲ２Ｐから１フレーム期間遅れ
てハイレベルになり、その後のリードイネーブル信号Ｍ
Ｒ２Ｐがハイレベルの期間中に、上記書き込み動作で書
き込まれた、入力端子２に入力された映像信号ＶＳ２に
対応する映像データが、４フレーム周期で読み出され
る。

【０２３８】なお、図１３において、メモリ（３Ｐ）１
８およびメモリ（４Ｐ）１９の書き込みおよび読み出し
動作については、リードイネーブル信号ＭＲ３Ｐ、ＭＲ
４Ｐを示しているのみであるが、約１５フレームずつ遅
れて、上記説明したメモリ（１Ｐ）１６およびメモリ
（２Ｐ）１７の場合と同様の動作を行う。

【０２３９】以上に説明した再生時メモリ制御回路２１
の動作により、ＭＰＥＧ復号化回路１５から出力され
た、１５フレーム単位で順次時分割された映像信号ＶＳ
１〜ＶＳ４の映像データＶＳＭＩｐを、ビデオデコーダ
回路２６から出力された映像データＶＳＭＩｒと略同じ
フレーム順番のＶＳＭＯｐに変換することができる。

【０２４０】なお、図１３に示す映像データＶＳＭＯｐ
において、映像データ番号がない部分は、メモリへの最
初の書き込みが行われる前に、当該メモリのリードイネ
ーブル信号（ＭＲ２Ｐなど）がハイになって読み出され
た無効データである。この無効データ部分は、カメラコ
ード付加回路２３でカメラコードが付加されず、表示制
御回路２４でモニタ出力に表われないように処理され
る。

【０２４１】ところで、上記の再生時メモリ制御回路２
１では、復元された映像データＶＳＭＯｐのフレーム順
番が、ビデオデコーダ回路２６から出力された映像デー
タＶＳＭＩｒのフレーム順番と多少ずれることになる
が、使用上問題となる程度のものではない。ビデオデコ
ーダ回路２６から出力された映像データＶＳＭＩｒのフ
レーム順番と全く同じフレーム順番に復元するために
は、たとえば映像データＶＳＭＯｐをメモリなどに格納
して、各映像入力端子ＶＳ１〜ＶＳ４に入力した映像信
号に相当する映像データの出力タイミングを調節してや
ればよい。

【０２４２】次に、表示制御回路２４について説明す
る。

【０２４３】図１４は図１に示す表示制御回路２４の概
略構成図である。

【０２４４】ここで、符号１２１は映像信号入力端子、
符号１２２はＡ／Ｄコンバータ、符号１２３はビデオデ
コーダ、符号１２４はメモリ、符号１２５はビデオエン
コーダ、符号１２６はＤ／Ａコンバータ、符号１２７は
カメラコード分離回路、符号１２８はメモリ制御回路、
そして符号１２９は映像信号端子である。

【０２４５】メモリ（１Ｐ）１６〜メモリ（４Ｐ）１９
から読み出された映像データＶＳＭＯｐは、ビデオエン
コーダ回路２７で復号映像信号に変換された後、映像信
号入力端子１２１に入力される。

【０２４６】Ａ／Ｄコンバータ１２２は、映像信号入力
端子１２１に入力された復号映像信号を、デジタル変換
する。

【０２４７】ビデオデコーダ１２３は、Ａ／Ｄコンバー
タ１２２でデジタル変換された復号映像信号を、輝度信
号データと色差信号データとに分離する。

【０２４８】カメラコード分離回路１２７は、復号映像
信号の垂直同期部分に挿入されているカメラコードを分
離して、メモリ制御回路１２８に送出する。

【０２４９】メモリ制御回路１２８は、送られてくるカ
メラコードを基に、指定されたカメラ番号で特定される
映像信号の輝度信号データおよび色差信号データのみを
メモリ１２４に書き込むように制御信号を発生する。

【０２５０】また、読み出しは連続で行うように制御信
号を発生する。

【０２５１】ビデオエンコーダ１２５は、メモリ１２４
から読み出された輝度信号データおよび色差信号データ
をデジタルの復号映像信号に変換する。

【０２５２】Ｄ／Ａコンバータ１２９は、ビデオエンコ
ーダ１２５で変換したデジタル復号映像信号をアナログ
の復号映像信号に変換する。

【０２５３】そして、映像信号出力端子１２９から出力
されて、図示していないモニタに入力される。

【０２５４】以上の動作により、操作者が望むカメラ番
号の映像のみをモニタすることができる。あるいは、メ
モリ１２４への書き込み時に映像を水平・垂直に間引き
をし、４つに分割したメモリ領域に各カメラの映像デー
タを順次書き込むことにより、４台のカメラ映像を４分
割で一度にモニタすることもできる。これらの表示制御
回路２４の動作は従来のフレームスイッチャの再生処理
と同じなので、詳細の説明は省略する。

【０２５５】上記の第一実施形態では、同期化切替回路
５により、４台のビデオカメラで得た映像信号ＶＳ１〜
ＶＳ４がフレーム毎に順次切り替えられて生成された混
合映像信号ＶＯを、記録時メモリ制御回路１３により、
映像信号ＶＳ１〜ＶＳ４毎に、対応するメモリ（１Ｒ）
６〜メモリ（４Ｒ）９に、複数フレーム（ここで、１５
フレーム）分まとめて記憶させている。

【０２５６】そして、メモリ（１Ｒ）６〜メモリ（４
Ｒ）９に記憶した複数フレーム分の映像信号を、順次ま
とめて読み出して、ＭＰＥＧ符号化回路１１でＭＰＥＧ
符号化を行っている。

【０２５７】すなわち、映像信号ＶＳ１〜ＶＳ４は４フ
レーム間隔毎に間引きされながらメモリ（１Ｒ）１６〜
メモリ（４Ｒ）１９に書き込まれ、書き込まれた映像デ
ータは１５フレーム分連続して読み出され、１画像グル
ープ（ＧＯＰ）が構成される。

【０２５８】そして、この画像グループ内の画像データ
はフレーム間予測を用いてＭＰＥＧ圧縮処理される。

【０２５９】したがって、ＭＰＥＧ符号化回路１１に入
力される映像信号のフレーム間の相関が高くなるので、
一つの映像を圧縮符号化する場合と同様に、小さな画質
劣化で大きなデータ圧縮効率が得られる。

【０２６０】すなわち、第一実施形態によれば、４台の
ビデオカメラで得た映像信号ＶＳ１〜ＶＳ４がフレーム
毎に順次切り替えられて生成された混合映像信号のデー
タを１つのＭＰＥＧ符号化回路１１を用いて効率よく符
号化することができるので、これにより、低価格の映像
データ圧縮符号化装置または圧縮符号化回路を内蔵した
低価格の映像データ記録再生装置を提供することができ
る。

【０２６１】また、第一実施形態では、同期化切替回路
５や表示制御回路２４として、従来のタイムラプスＶＴ
Ｒ用のフレームスイッチャをそのまま使うことができ
る。同期化切替回路５の機能により、４台のカメラの同
期をとる必要はない。

【０２６２】なお、第一実施形態では、１ＧＯＰを１５
フレーム（ｎ＝１５）としたが、本発明はこの値に限定
されるものではない。また、カメラの数も４台（ｍ＝
４）に限定するものではない。上記のｍ、ｎが他の値の
場合には、図６に示す６０進カウンタ６１を（ｍ×ｎ）
進カウンタにし、デコーダ回路６２のデコード値を適当
な値に設定することで対応できる。

【０２６３】また、第一実施形態では、同期化切替回路
５で生成された混合映像データを圧縮するものについて
説明したが、同期化切替回路５は別段設けなくてもよ
い。

【０２６４】たとえば、映像入力端子１〜４に入力され
た映像信号各々をビデオデコーダでデコードした後、所
定フレーム数分の映像を、前記映像信号各々から順次取
得して、対応するメモリ６〜９に格納するようにしても
よい。各々の映像に対して、１フレーム分の映像データ
をメモリ６〜９に格納する（すなわち、書き込み動作を
行う）周期を４フレーム周期とすれば、メモリ６〜９に
格納される映像データは第一実施形態と同一になるの
で、メモリ６〜９読み出し制御以降の動作を第一実施形
態と同一にすることにより、第一実施形態と同じ効果が
得られる。

【０２６５】次に、本発明の第二実施形態について説明
する。

【０２６６】図１５は本発明の第二実施形態である映像
データの記録再生装置の概略ブロック図である。

【０２６７】図１５に示す映像データの記録再生装置が
図１に示す本発明の第一実施形態の装置と異なる点は、
メモリ（１Ｒ）６〜メモリ（４Ｒ）９、メモリ（１Ｐ）
１６〜メモリ（４Ｐ）１９を設けていないこと、およ
び、ＭＰＥＧ符号化回路１１、ＭＰＥＧ復号化回路１５
に代えてＭＰＥＧ符号化回路１３１、ＭＰＥＧ復号化回
路１３２を各々設けたことである。

【０２６８】その他の構成は、図１に示す映像データの
記録再生装置と同じである。そこで、その他の構成につ
いは、図１に示すものと同じ番号を付すことで、その詳
細な説明を省略する。

【０２６９】まず、ＭＰＥＧ符号化回路１３１について
説明する。

【０２７０】図１６はＭＰＥＧ符号化回路１３１の概略
構成図である。

【０２７１】ここで、符号１４３は４フレーム周期で画
像タイプを切り替える画像タイプ決定回路、符号１４１
は画像タイプ決定回路１４３で決定された画像タイプに
したがい、４フレーム単位でフレーム順を並べ変える画
像順並び替え回路、符号１４２は画像タイプ決定回路１
４３で決定された画像タイプにしたがい、４フレーム単
位で映像データを記憶する画像メモリ回路、符号１４４
は遅延回路である。

【０２７２】その他の構成は図９に示すＭＰＥＧ符号化
回路１１と同じである。そこで、その他の構成について
は、図９に示すものと同じ符号を付すことで、その詳細
な説明を省略する。

【０２７３】最初に、図１６に示す画像順並び替え回路
１４１について説明する。

【０２７４】図１７は図１６に示す画像順並び替え回路
１４１の概略構成図である。

【０２７５】ここで、符号１５１〜符号１５４はメモ
リ、符号１５５〜符号１５７は選択回路、符号１５８は
メモリ制御回路である。また、ＶＳＥＩはビデオデコー
ダ回路２６から出力された映像データである。

【０２７６】図１８は、図１７に示す画像順並び替え回
路１４１の動作を説明するためのタイミング図である。

【０２７７】ここで、映像データＶＳＥＩ内の数字は、
カメラコードＣＣＯＤＥの値、すなわち、映像入力端子
１〜４の番号を示している。

【０２７８】ＣＴ６０は、画像タイプ決定回路１４３に
内蔵された６０進カウンタであり、１フレーム毎にイン
クリメントする。そして、画像タイプ決定回路１４３に
入力されるカメラコードＣＣＯＤＥが１になる時に同期
してリセットされる。

【０２７９】ＰＴＹＰＥは、画像タイプ決定回路１４３
によって決定された画像タイプである。画像タイプ決定
回路１４３は、ＣＴ６０の値に応じて、４フレーム毎に
画像タイプＰＴＹＰＥを決定し、その結果を各部に送
る。

【０２８０】たとえば、ＣＴ６０が「０」から「３」の
期間はＩピクチャであり、１番目のＩピクチャというこ
とで、図では「Ｉ１」と示してある。以後、Ｂピクチャ
「Ｂ２」、Ｂピクチャ「Ｂ３」、Ｐピクチャ「Ｐ４」、
というように、４フレーム毎にピクチャタイプを決定す
る。

【０２８１】図１７に示すメモリ制御回路１５８は、Ｃ
Ｔ６０の値に基づいてメモリ１５１〜１５４の制御信号
を生成する。

【０２８２】具体的には、図１８に示すように、Ｉメモ
リ１５１のライトイネーブル信号であるｗｒｉｔｅ Ｉ
を生成する。これを受けて、Ｉメモリ１５１には、ｗｒ
ｉｔｅ Ｉがハイレベルの間、映像データが書き込まれ
る。

【０２８３】ここで、図１８に示すｗｒｉｔｅ Ｉでの
矢印は、メモリ制御回路１５８が生成したＩメモリ１５
１のライトリセット信号を示しており、矢印のタイミン
グでライトアドレスがリセットされる。

【０２８４】これにより、Ｉメモリ１５１は、図１８に
示すように、ＣＴ６０の値が「０」の始めのタイミング
でリセットされ、ＣＴ６０の値が「０」から「３」の間
で書き込みを行う。したがって、「Ｉピクチャ」と指定
された映像データのみを６０フレーム周期で４フレーム
分書き込むことになる。

【０２８５】また、メモリ制御回路１５８は、Ｉメモリ
１５１のリードイネーブル信号であるｒｅａｄ Ｉを生
成する。これを受けて、Ｉメモリ１５１から、ｒｅａｄ
Ｉがハイレベルの間、映像データが読み出される。

【０２８６】ここで、図１８に示すｒｅａｄ Ｉでの矢
印は、Ｉメモリ１５１のリードリセット信号を示してお
り、矢印のタイミングでリードアドレスがリセットされ
る。

【０２８７】したがって、Ｉメモリ１５１は、図１８に
示すように、４フレーム周期でリードアドレスをリセッ
トしながら常に読み出しをしていることになる。

【０２８８】また、メモリ制御回路１５８は、Ｂメモリ
１５４の制御信号であるｗｒｉｔｅＢおよびｒｅａｄ
Ｂ、ＰＡメモリ１５２の制御信号であるｗｒｉｔｅ Ｐ
Ａおよびｒｅａｄ ＰＡ、そして、ＰＢメモリ１５３の
制御信号であるｗｒｉｔｅ ＰＢ、ｒｅａｄ ＰＢを、図
１８に示すようなタイミングで生成する。

【０２８９】この結果、Ｂメモリ１５４には、「Ｂピク
チャ」と指定された映像データのみが書き込まれ、ＰＡ
メモリ１５２およびＰＢメモリ１５３には、「Ｐピクチ
ャ」と指定された映像データのみが書き込まれることに
なる。

【０２９０】なお、メモリ１５１〜１５４は、ライトリ
セットとリードリセットのタイミングが一致した場合に
は、旧データを読み出すものとする。読み出される映像
データの内容を図１８に示すｒｅａｄ Ｉでの文字で示
している。

【０２９１】したがって、たとえばＩメモリ１５１は、
ＣＴ６０の値が「４」の始めで映像データが更新され、
その後、６０フレーム期間、４フレーム周期で同じ映像
データを繰り返し読み出すことになる。

【０２９２】さらに、メモリ制御回路１５８は、上記の
メモリ制御信号のほかに、選択回路１５５〜１５７の選
択信号を生成する。

【０２９３】具体的には、図１８に示すように、選択回
路１５５が、その入力端子に入力された映像データを選
択するための選択信号ＳＥＬ Ｎを生成する。

【０２９４】ここで、「Ｉ」、「Ｖ」、「Ｂ」等は、図
１７において、これ等の文字で示されている入力端子に
入力される映像データを選択したことを示している。

【０２９５】また、「Ｎｏｕｔ」は、選択回路１５５の
Ｑ端子から出力される映像データを示しており、図１８
に示すように、通常のＭＰＥＧ符号化における画像タイ
プの処理順序（Ｉ、Ｐ、Ｂ、Ｂ、Ｐ、Ｂ・・・）の映像
データが出力される。

【０２９６】ただし、これ等の画像タイプの切り替わり
の周期は、４フレームであり、通常の１フレームではな
い。

【０２９７】なお、このＮｏｕｔは、符号化される映像
データＶＳＡとして、図１６に示す減算回路７２および
切替回路７３に供給され、同時に、動きベクトル検出用
の現信号として動き補償回路８２にも供給される。

【０２９８】また、メモリ制御回路１５８は、選択回路
１５６がその入力端子に入力された映像データを選択す
るための選択信号ＳＥＬ Ｆ、そして選択回路１５７が
その入力端子に入力された映像データを選択するための
選択信号ＳＥＬ Ｂを、図１８に示すようなタイミング
で生成する。

【０２９９】ここで、「Ｆｏｕｔ」は選択回路１５６の
Ｑ端子から出力される映像データを示している。「Ｆｏ
ｕｔ」は、順方向動きベクトル検出用信号として動き補
償回路８２に供給される。なお、図中の「−」は動き検
出として使用されない映像データを示しており、例えば
「０」を出力する。

【０３００】また、「Ｂｏｕｔ」は、選択回路１５７の
Ｑ端子から出力される映像データを示している。「Ｂｏ
ｕｔ」は逆方向動きベクトル検出用信号として動き補償
回路８２に供給される。

【０３０１】以上に説明した画像順並び替え回路１４１
の動作により、映像データは映像入力端子１〜４に順次
入力された４フレーム分の映像データが一つのまとまり
として扱われる。したがって、図１８に示す「Ｎｏｕ
ｔ」、「Ｆｏｕｔ」および「Ｂｏｕｔ」のデータにおけ
るカメラ番号は常に同期している。

【０３０２】このため、動き補償回路８２での動きベク
トルの検出等のフレーム間処理で、同じ映像入力端子に
入力された映像データ同士で演算が行われて、動きベク
トルが順次検出される。言い換えれば、一つの動き補償
回路８２を４台のカメラ映像データに対して時分割で使
うということになる。

【０３０３】次に、図１６に示す画像メモリ回路１４２
について説明する。

【０３０４】図１９は図１６に示す画像メモリ回路１４
２の概略構成例である。

【０３０５】ここで、符号１６１はＩピクチャを記憶す
るＩメモリ、符号１６２はＰＡメモリ、符号１６３はＰ
ピクチャを記憶するＰＢメモリ、符号１６４、１６５は
選択回路、符号１６６はメモリ制御回路である。

【０３０６】メモリ１６１〜１６３は、図１に示すメモ
リ（１Ｒ）６等と同様のＦＩＦＯメモリである。これら
は、メモリ制御回路１６６が発生するライトリセット信
号、ライトイネーブル信号、リードリセット信号、およ
びリードイネーブル信号によって制御される。

【０３０７】選択回路１６４は、ＳＥＬ端子入力に入力
される選択信号ＳＥＬ ＦＤに応じてＩ、ＰＡ、ＰＢの
入力端子に入力された映像データのうちのいずれか１つ
を選択し、Ｑ端子から出力する。

【０３０８】選択回路１６５は、ＳＥＬ端子入力に入力
される選択信号ＳＥＬ ＢＤに応じてＰＡ、ＰＢの入力
端子に入力された映像データのうちのいずれか１つを選
択し、Ｑ端子から出力する。

【０３０９】図２０は、図１９に示す画像メモリ回路１
４２の動作を説明するためのタイミング図である。

【０３１０】なお、図２０に示す画像メモリ回路１４２
の動作タイミングは、図１８に示す画像順並び替え回路
１４１の動作タイミングと略同じなので、その詳細な説
明は省略する。

【０３１１】画像メモリ回路１４２では、メモリ制御回
路１６６によって制御されるメモリ１６１〜１６３への
書き込み、読み出し動作、および選択回路１６４、１６
５での選択動作により、選択回路１６４で選択された映
像データＦＤｏｕｔと、選択回路１６５で選択された映
像データＢＤｏｕｔとを得る。

【０３１２】これらの映像データは、図１６に示す動き
補償回路８２において、映像データＦＤｏｕｔは順方向
の動き補償用として、映像データＢＤｏｕｔは逆方向の
動き補償用として利用される。

【０３１３】これらの映像データＦＤｏｕｔ、ＢＤｏｕ
ｔは、図１７に示す画像順並び替え回路１４１の場合と
同様に、映像入力端子１〜４までの４フレーム分の映像
データが一つのまとまりとして扱われており、入力映像
データＶＳＥＤと同期して出力される。

【０３１４】このため、動き補償回路８２、加算回路８
０および減算回路７２において、同じ映像入力端子同士
の映像データが演算処理される。

【０３１５】なお、厳密には、ＤＣＴ変換や量子化等の
処理には一定の時間が必要であり、ＶＳＥＩとＶＳＥＤ
とは若干の時間ずれがあるが、図が繁雑になるのを防ぐ
ため、図２０ではこれらの時間ずれは無視している。

【０３１６】カメラコードＣＣＯＤＥは、遅延回路１４
４において、映像データ符号化に要する時間分だけ遅延
されてバッファ７７から出力される映像符号化データに
同期化され、ビデオ多重符号化回路８７において、各フ
レーム毎にピクチャ層のユーザデータとして付加され
る。

【０３１７】次に、ＭＰＥＧ復号化回路１３２について
説明する。

【０３１８】図２１は図１５に示すＭＰＥＧ復号化回路
１３２の概略構成図である。

【０３１９】ここで、符号１７１は画像メモリ回路を、
符号１７２は画像順並び替え回路を示している。その他
の構成は図１１に示すＭＰＥＧ符号化回路１５と同じで
ある。そこで、その他の構成については、図１１に示す
ＭＰＥＧ符号化回路１５と同じ符号を付すことで、その
詳細な説明を省略する。

【０３２０】画像メモリ回路１７１は、図１９に示すＭ
ＰＥＧ符号化回路１３１の画像メモリ回路１４２と同じ
回路構成である。

【０３２１】画像メモリ回路１７１において、図１９に
示すメモリ制御回路１６６に相当する回路は、フレーム
毎に付加されているカメラコードと、画像タイプコード
とに基づいて、図２０に示すライトイネーブル信号ｗｒ
ｉｔｅ Ｉ、リードイネーブル信号ｒｅａｄ Ｉ等と同じ
メモリ制御信号を発生する。

【０３２２】画像メモリ回路１７１において、図１９に
示すメモリ１６１〜１６３に相当するメモリ各々に入力
される映像データの順序や、上記のメモリ制御信号は、
図２０に示すものと同じである。

【０３２３】したがって、画像メモリ回路１７１から出
力される映像データも、図２０に示すタイミングで出力
され、順方向の参照画像データＦＤｏｕｔおよび逆方向
の参照画像データＢＤｏｕｔとして動き補償回路９８に
供給される。

【０３２４】画像順並び替え回路１７２は、図１７に示
すＭＰＥＧ符号化回路１３１の画像順並び替え回路１４
１と同じ回路構成であるが、この画像メモリ回路１４１
と逆の画像並び変えを行う。

【０３２５】すなわち、図１８のＮｏｕｔに示す順序で
入力される画像データを、図１７に示すメモリ１５１〜
１５４に相当するメモリに書き込み、順序を変えて読み
出す。これにより、図１８のＶＳＥＩに示す元の画像順
序で出力する。

【０３２６】この動作は、４フレームを一つのまとまり
として処理するところ以外は通常のＭＰＥＧ復号化にお
ける画像順並び替えと同じであるので、詳細な回路構成
やタイミング図は省略する。

【０３２７】上記の第二実施形態では、同期化切替回路
５により、映像入力端子１〜４に順次入力された映像信
号がフレーム毎に順次切り替えられて生成された混合映
像信号を、画像順並び替え回路１４１で、入力端子１〜
４に順次入力された４フレームの映像データを単位とし
て並び替えを行って、当該４フレームのｋ（ｋは自然
数）倍の時間間隔の映像データを動き補償回路８２に送
る。

【０３２８】また、画像メモリ回路１４２においても、
同様に、入力端子１〜４に順次入力された４フレームの
映像データを単位として、映像データの書き込み・読み
出し処理を行うことで、４フレームのｋ（ｋは自然数）
倍の時間間隔の映像データを参照画像として動き補償回
路８２に送る。

【０３２９】この結果、動き補償回路８２では、同じカ
メラの上記時間間隔離れた映像データ同士で動き補償処
理が行われることになるので、フレーム間予測符号化の
効果としては一つのカメラで得た映像データを符号化す
る場合と同じとなり、高いデータ圧縮率が得られる。

【０３３０】また、第二実施形態では、複数のカメラ映
像を処理するためのメモリ回路をＭＰＥＧ符号化回路１
３１およびＭＰＥＧ復号化回路１３２の内部に（画像並
び変え回路１４１と１７２、画像メモリ１４２と１７
１）設けたので、図１のメモリ（１Ｒ）６〜メモリ（４
Ｒ）９、およびメモリ（１Ｐ）１６〜メモリ（４Ｐ）１
９が不要になり、装置を簡略化することができる。

【０３３１】なお、本発明は上記の各実施形態に限定さ
れるものではなく、その要旨の範囲内で数々の変形が可
能である。

【０３３２】たとえば、上記の各実施形態では、フレー
ム間の予測符号化を行っているが、フィールド間の予測
符号化を行うようにしてもよい。具体的には、例えば、
前述の第一実施形態、第二実施形態の説明における「フ
レーム」をすべて「フィールド」に置き換えることによ
り、実現できる。

【０３３３】また、上記の各実施形態において、複数設
けられているメモリを１つにまとめて管理するようにし
てもよい。

【０３３４】また、本発明の記録再生装置は、監視シス
テムに限られず、複数の映像信号が混合した混合映像信
号を記録・再生するすべての記録再生装置に適用するこ
とが可能である。

【０３３５】

【発明の効果】以上説明したように、本発明によれば、
複数の映像データを、前記複数の映像データ毎にフレー
ム間の予測符号化を行って圧縮するので、当該混号映像
データを効率よく圧縮することができる。

【図面の簡単な説明】

【図１】本発明の第一実施形態である映像データ記録再
生装置の概略ブロック図である。

【図２】図１に示す同期化切替回路５の概略構成図であ
る。

【図３】図２に示す同期化切替回路５の動作を説明する
ためのタイミング図である。

【図４】図２に示す同期化切替回路５の出力映像信号に
含まれるカメラコード部分の波形を説明するための図で
ある。

【図５】図１に示すカメラコード判別回路１２の概略構
成図である。

【図６】図１に示す記録時メモリ制御回路１３の概略構
成図である。

【図７】図６に示す記録時メモリ制御回路１３の動作を
説明するためのタイミング図である。

【図８】図６に示す記録時メモリ制御回路１３の動作を
説明するためのタイミング図である。

【図９】図１に示すＭＰＥＧ符号化回路１１の概略構成
図である。

【図１０】図９に示すＭＰＥＧ符号化回路１１の動作を
説明するためのタイミング図である。

【図１１】図１に示すＭＰＥＧ復号化回路１５の概略構
成図である。

【図１２】図１に示す再生時メモリ制御回路２１の概略
構成図である。

【図１３】図１２に示す再生時メモリ制御回路２１の動
作を説明するためのタイミング図である。

【図１４】図１に示す表示制御回路２４の概略構成図で
ある。

【図１５】本発明の第二実施形態である映像データ記録
再生装置の概略ブロック図である。

【図１６】図１５に示すＭＰＥＧ符号化回路１３１の概
略構成図である。

【図１７】図１６に示す画像順並び変え回路１４１の概
略構成図である。

【図１８】図１７に示す画像順並び変え回路１４１の動
作を説明するためのタイミング図である。

【図１９】図１５に示す画像メモリ回路１４２の概略構
成図である。

【図２０】図１９に示す画像メモリ回路１４２５の動作
を説明するためのタイミング図である。

【図２１】図１５に示すＭＰＥＧ復号化回路１３２の概
略構成図である。

【符号の説明】

１〜４、１２１ 映像入力端子 ５ 同期化切替回路 ６〜９、１６〜１９、３８、３９、１２４、１５１〜１
５４、１６１〜１９３メモリ １１、１３１ ＭＰＥＧ符号化回路 １２ カメラコード判別回路 １３ 記録時メモリ制御回路 １４ 記録再生部 １５、１３２ ＭＰＥＧ復号化回路 ２１ 再生時メモリ制御回路 ２３、４７ カメラコード付加回路 ２４ 表示制御回路 ２６、１２３ ビデオデコーダ回路 ２７、１２５ ビデオエンコーダ回路 ３１、３２ 映像選択回路 ３３ 入力タイミング発生回路 ３４、３５、１２２ Ａ／Ｄコンバータ ３６、３７、７３、８３ 切替スイッチ ４０、４１ 書き込み制御回路 ４２、４３ 読み出し制御回路 ４４ 出力選択回路 ４５ 基準タイミング発生回路 ５３ コンパレータ ５４ ラッチ回路 ５５ 同期分離回路 ５６ タイミング発生回路 ６１ ６０進カウンタ回路 ６２、１１４ デコーダ回路 ６３〜６６、１０１〜１０４ 一致検出回路 ７１、１００、１４１ 画像順並び変え回路 ７２ 減算回路 ７４ ＤＣＴ変換回路 ７５ 量子化回路 ７６、９４ 可変長符号化回路 ７７、９５ バッファメモリ ７８、９３ 逆量子化回路 ７９、９２ 逆ＤＣＴ変換回路 ８０、９１ 加算回路 ８１、９７、１４２ 画像メモリ回路 ８２、９８ 動き補償回路 ８４、１４３ 画像タイプ決定回路 ８５ 情報量制御回路 ８６ カメラコード発生回路 ８７、９６ ビデオ多重符号化回路 ９９ 遅延保持回路 １０５〜１０８ 立ち上がり検出回路 １０９〜１１２：遅延回路 １１３ ４進カウンタ １２６ Ｄ／Ａコンバータ １２７ カメラコード分離回路 １２８、１５８、１６６ メモリ制御回路 １２９ 映像信号端子 １５５〜１５７、１６４、１６５ 画像データ選択回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 兼先 隆之 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所映像情報メディア事業部 内 (72)発明者 堀内 直 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マルチメディアシステム 開発本部内 (72)発明者 築地 伸芳 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マルチメディアシステム 開発本部内

Claims (13)

【特許請求の範囲】
1. 【請求項１】複数種の映像データが時分割で混合された
   混合映像データを圧縮する映像データ圧縮装置であっ
   て、 前記複数種の映像データ毎にフレームあるいはフィール
   ドを単位とする画像間の予測符号化を行うことで、前記
   混合映像データを圧縮することを特徴とする映像データ
   圧縮装置。
2. 【請求項２】請求項１記載の映像データ圧縮装置であっ
   て、 前記混合映像データを記憶する第一の記憶手段と、前記
   記憶手段への前記混合映像データの書き込みおよび読み
   出しを制御する第一の制御手段と、前記混合映像データ
   の画像間の予測符号化を行う予測符号化手段と、を備
   え、 前記第一の制御手段は、前記混合映像データを前記複数
   種の映像データ毎に切り分けて、前記第一の記憶手段に
   書き込むとともに、 前記第一の記憶手段に書き込まれた前記混合映像データ
   を、前記複数種の映像データ毎に、複数画像分まとめて
   順次読み出すものであり、 前記予測符号化手段は、前記第一の記憶手段から複数画
   像分まとめて順次読み出された映像データの画像間の予
   測符号化を行うものであることを特徴とする映像データ
   圧縮装置。
3. 【請求項３】請求項２記載の映像データ圧縮装置であっ
   て、 前記予測符号化手段で予測符号化された混合映像データ
   を復号する復号手段と、前記復号手段で復号された混合
   映像データを記憶する第二の記憶手段と、前記第一の記
   憶手段への前記復号された混合映像データの書き込みお
   よび読み出しを制御する第二の制御手段と、を備え、 前記第二の制御手段は、前記復号手段で復号された混合
   映像データを、前記第一の制御手段での読み出し順番に
   したがい、前記複数種の映像データ毎に切り分けて、前
   記第二の記憶手段に書き込むとともに、 前記第二の記憶手段に書き込まれた前記混合映像データ
   を、前記第一の制御手段での書き込み順番にしたがって
   読み出すことで、前記混合映像データの画像順番を元の
   順番に略復元するものであることを特徴とする映像デー
   タ圧縮装置。
4. 【請求項４】請求項１記載の映像データ圧縮装置であっ
   て、 前記混合映像データの画像間の予測符号化を行う予測符
   号化手段を備え、 前記混合映像データは、前記複数種の映像データが任意
   画像数分毎に順次切り替えられて混合されたものであ
   り、 前記予測符号化手段は、前記任意画像数に前記複数種の
   映像データの数を乗算した値に、自然数を乗算した値の
   画像数分離れた画像同士の予測符号化を行うものである
   ことを特徴とする映像データの圧縮装置。
5. 【請求項５】請求項４記載の映像データ圧縮装置であっ
   て、 前記任意画像数に前記複数種の映像データの数を乗算し
   た値に、自然数を乗算した値の画像数分離れた画像同士
   で復号を行うことで、前記予測符号化手段で予測符号化
   された混合映像データを復号する復号手段を備えたこと
   を特徴とする映像データ圧縮装置。
6. 【請求項６】複数種の映像データを圧縮する映像データ
   圧縮装置であって、 フレームあるいはフィールドを単位とする画像の所定数
   分の映像データを、前記複数種の映像データから順次取
   得する映像データ取得手段と、 前記映像データ取得手段で順次取得した映像データの画
   像間の予測符号化を行うことで、前記混合映像データを
   圧縮する予測符号化手段と、 を備えていることを特徴とする映像データ圧縮装置。
7. 【請求項７】請求項６記載の映像データ圧縮装置であっ
   て、 前記映像データ取得手段は、前記複数種の映像データを
   記憶する第一の記憶手段と、前記第一の記憶手段への前
   記複数種の映像データの書き込みおよび読み出しを制御
   する第一の制御手段と、を備え、 前記第一の制御手段は、前記複数種の映像データ各々
   を、所定画像数間隔で切り出して、前記第一の記憶手段
   に書き込むとともに、 前記第一の記憶手段に書き込まれた前記複数種の映像デ
   ータ毎に、複数画像分まとめて順次読み出すものであ
   り、 前記予測符号化手段は、前記第一の記憶手段から複数画
   像分まとめて順次読み出された映像データの前記画像間
   の予測符号化を行うものであることを特徴とする映像デ
   ータ圧縮装置。
8. 【請求項８】請求項７記載の映像データ圧縮装置であっ
   て、 前記予測符号化手段で予測符号化された前記複数種の映
   像データを復号する復号手段と、前記復号手段で復号さ
   れた前記複数種の映像データを記憶する第二の記憶手段
   と、前記第一の記憶手段への前記複数種の映像データの
   書き込みおよび読み出しを制御する第二の制御手段と、
   を備え、 前記第二の制御手段は、前記復号手段で復号された前記
   複数種の映像データを、前記第一の制御手段での読み出
   し順番にしたがい、前記複数種の映像データ毎に切り分
   けて、前記第二の記憶手段に書き込むとともに、 前記第二の記憶手段に書き込まれた前記複数種の映像デ
   ータを、前記第一の制御手段での書き込み順番にしたが
   って読み出すものであることを特徴とする映像データ圧
   縮装置。
9. 【請求項９】複数のカメラで得た映像を時分割で混合し
   て混合映像データを生成する混合映像データ生成手段
   と、 前記混合映像データ生成手段で生成された混合映像デー
   タを記憶する第一の記憶手段と、 前記第一の記憶手段への前記混合映像データの書き込み
   および読み出しを制御する第一の制御手段と、 前記混合映像データのフレームあるいはフィールドを単
   位とした画像間の予測符号化を行う予測符号化手段と、 前記予測符号化手段で予測符号化された混合映像データ
   を記録媒体に記録あるいは再生する記録再生手段と、 前記記録再生手段で再生された、前記予測符号化手段で
   予測符号化された混合映像データを復号する復号手段
   と、 前記復号手段で復号された混合映像データを記憶する第
   二の記憶手段と、 前記記憶手段への前記復号された混合映像データの書き
   込みおよび読み出しを制御する第二の制御手段と、を備
   え、 前記第一の制御手段は、前記混合映像データを前記複数
   のカメラ各々の映像データに切り分けて、前記第一の記
   憶手段に書き込むとともに、前記第一の記憶手段に書き
   込まれた前記混合映像データを、前記複数のカメラ各々
   の映像データ毎に、複数画像分まとめて順次読み出すも
   のであり、 前記予測符号化手段は、前記第一の記憶手段から複数画
   像分まとめて順次読み出された映像の画像間の予測符号
   化を行うものであり、 前記第二の制御手段は、前記復号手段で復号された混合
   映像データを、前記第一の制御手段での読み出し順番に
   したがい、前記複数のカメラ各々の映像データ毎に切り
   分けて、前記第二の記憶手段に書き込むとともに、前記
   第二の記憶手段に書き込まれた前記混合映像データを、
   前記第一の制御手段での書き込み順番にしたがって読み
   出すことで、前記混合映像データの画像順番を元の順番
   に略復元するものであることを特徴とする映像記録再生
   装置。
10. 【請求項１０】複数のカメラで得た映像をフレームある
    いはフィールドを単位とする任意の画像数分毎に順次切
    り替えて混合して混合映像データを生成する混合映像デ
    ータ生成手段と、 前記混合映像データの画像間の予測符号化を行う予測符
    号化手段と、 前記予測符号化手段で予測符号化された混合映像データ
    を記録媒体に記録あるいは再生する記録再生手段と、 前記記録再生手段で再生された、前記予測符号化手段で
    予測符号化された混合映像データを復号する復号手段
    と、を備え、 前記予測符号化手段は、前記任意画像数に前記複数のカ
    メラの数を乗算した値に、自然数を乗算した値の画像数
    分離れた画像同士の予測符号化を行うものであり、 前記復号手段は、前記任意画像数に前記複数種の映像デ
    ータの数を乗算した値に、自然数を乗算した値の画像数
    分離れた画像同士で復号を行うことで、前記予測符号化
    手段で予測符号化された混合映像データを復号するもの
    であることを特徴とする映像記録再生装置。
11. 【請求項１１】複数のカメラで得た映像データを記憶す
    る第一の記憶手段と、前記第一の記憶手段への前記映像
    データの書き込みおよび読み出しを制御する第一の制御
    手段と、 前記映像データのフレームあるいはフィールドを単位と
    した画像間の予測符号化を行う予測符号化手段と、 前記予測符号化手段で予測符号化された映像データを記
    録媒体に記録あるいは再生する記録再生手段と、 前記記録再生手段で再生された、前記予測符号化手段で
    予測符号化された映像データを復号する復号手段と、 前記復号手段で復号された映像データを記憶する第二の
    記憶手段と、 前記記憶手段への前記復号された映像データの書き込み
    および読み出しを制御する第二の制御手段と、を備え、 前記第一の制御手段は、前記複数のカメラで得た映像デ
    ータ各々を、所定画像数間隔で切り出して、前記第一の
    記憶手段に書き込むとともに、前記第一の記憶手段に書
    き込まれた前記複数のカメラの映像データ毎に、複数画
    像分まとめて順次読み出すものであり、 前記予測符号化手段は、前記第一の記憶手段から複数画
    像分まとめて順次読み出された映像データの画像間の予
    測符号化を行うものであり、 前記第二の制御手段は、前記復号手段で復号された映像
    データを、前記第一の制御手段での読み出し順番にした
    がい、前記複数のカメラで得た映像データ毎に切り分け
    て、前記第二の記憶手段に書き込むとともに、前記第二
    の記憶手段に書き込まれた前記複数のカメラで得た映像
    データを、前記第一の制御手段での書き込み順番にした
    がって読み出すものであることを特徴とする映像記録再
    生装置。
12. 【請求項１２】複数種の映像データが時分割で混合され
    た混合映像データを圧縮する映像データの圧縮方法であ
    って、 前記複数種の映像データ毎にフレームあるいはフィール
    ドを単位とする画像間の予測符号化を行うことで、前記
    混合映像データを圧縮することを特徴とする映像データ
    の圧縮方法。
13. 【請求項１３】複数種の映像データを圧縮する映像デー
    タの圧縮方法であって、 フレームあるいはフィールドを単位とする画像の所定数
    分の映像データを、前記複数種の映像データから順次取
    得し、当該取得した映像データの画像間の予測符号化を
    行うことで、前記複数種の映像データを圧縮することを
    特徴とする映像データ圧縮方法。