JPH1027474A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH1027474A JPH1027474A JP8198515A JP19851596A JPH1027474A JP H1027474 A JPH1027474 A JP H1027474A JP 8198515 A JP8198515 A JP 8198515A JP 19851596 A JP19851596 A JP 19851596A JP H1027474 A JPH1027474 A JP H1027474A
- Authority
- JP
- Japan
- Prior art keywords
- data
- data line
- signal
- write
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】 (修正有)
【課題】 線間容量を介するカップリングノイズの影響
を抑制し、非選択メモリセルのデータ破壊を防止して、
書き込み動作中における書き込みデータの遷移を許容す
るスタティック型RAM等の信頼性を高める。 【解決手段】 スタティック型RAM等に、書き込みデ
ータDI0*〜DI7*のいずれかのビットが遷移した
ことを識別するデータ線遷移検出回路を含み、ライトア
ンプWAによる書き込み動作が開始されるときあるいは
データ線遷移検出回路の出力信号が有効レベルとされる
ときデータ線イコライズ制御信号DQEBを選択的に有
効レベルとするデータ線イコライズ制御回路QCと、デ
ータ線イコライズ制御信号DQEBの有効レベルを受け
て選択的にメモリアレイMARYの相補データ線の非反
転及び反転信号線を例えば電源電圧のようなハイレベル
にプリチャージするデータ線イコライズ回路DQとを設
け、データの書き込み又は書き換えに先立って相補デー
タ線のプリチャージを行う。
を抑制し、非選択メモリセルのデータ破壊を防止して、
書き込み動作中における書き込みデータの遷移を許容す
るスタティック型RAM等の信頼性を高める。 【解決手段】 スタティック型RAM等に、書き込みデ
ータDI0*〜DI7*のいずれかのビットが遷移した
ことを識別するデータ線遷移検出回路を含み、ライトア
ンプWAによる書き込み動作が開始されるときあるいは
データ線遷移検出回路の出力信号が有効レベルとされる
ときデータ線イコライズ制御信号DQEBを選択的に有
効レベルとするデータ線イコライズ制御回路QCと、デ
ータ線イコライズ制御信号DQEBの有効レベルを受け
て選択的にメモリアレイMARYの相補データ線の非反
転及び反転信号線を例えば電源電圧のようなハイレベル
にプリチャージするデータ線イコライズ回路DQとを設
け、データの書き込み又は書き換えに先立って相補デー
タ線のプリチャージを行う。
Description
【0001】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、例えば、高集積化・大容量化されたスタティック
型RAM(ランダムアクセスメモリ)等ならびにその信
頼性の向上に利用して特に有効な技術に関するものであ
る。
関し、例えば、高集積化・大容量化されたスタティック
型RAM(ランダムアクセスメモリ)等ならびにその信
頼性の向上に利用して特に有効な技術に関するものであ
る。
【0002】
【従来の技術】直交して配置されるワード線及び相補デ
ータ線ならびにこれらのワード線及び相補データ線の交
点に格子状に配置されるスタティック型メモリセルを含
むメモリアレイをその基本構成要素とするスタティック
型RAMがある。スタティック型RAMのメモリアレイ
を構成するメモリセルのそれぞれは、一対のインバータ
が交差結合されてなるラッチ回路と、これらのラッチ回
路の非反転及び反転入出力ノードと対応する相補データ
線の非反転又は反転信号線との間にそれぞれ設けられそ
のゲートが対応するワード線に結合されるトランスファ
MOSFET(金属酸化物半導体型電界効果トランジス
タ。この明細書では、MOSFETをして絶縁ゲート型
電界効果トランジスタの総称とする)とを含む。
ータ線ならびにこれらのワード線及び相補データ線の交
点に格子状に配置されるスタティック型メモリセルを含
むメモリアレイをその基本構成要素とするスタティック
型RAMがある。スタティック型RAMのメモリアレイ
を構成するメモリセルのそれぞれは、一対のインバータ
が交差結合されてなるラッチ回路と、これらのラッチ回
路の非反転及び反転入出力ノードと対応する相補データ
線の非反転又は反転信号線との間にそれぞれ設けられそ
のゲートが対応するワード線に結合されるトランスファ
MOSFET(金属酸化物半導体型電界効果トランジス
タ。この明細書では、MOSFETをして絶縁ゲート型
電界効果トランジスタの総称とする)とを含む。
【0003】スタティック型RAMについては、例え
ば、昭和59年11月30日、オーム社発行の『LSI
ハンドブック』第500頁等に記載されている。
ば、昭和59年11月30日、オーム社発行の『LSI
ハンドブック』第500頁等に記載されている。
【0004】
【発明が解決しようとする課題】近年における半導体集
積回路の微細化技術の進歩は目覚ましく、スタティック
型RAM等の半導体記憶装置も、高集積化・大容量化の
一途にある。このような中、本願発明者等は、この発明
に先立って、スタティック型RAMのさらなる高集積化
・大容量化を図ろうとして、次のような問題点に直面し
た。すなわち、スタティック型RAMは、図6に例示さ
れるように、メモリアレイMARYをその基本構成要素
とし、このメモリアレイMARYは、直交して配置され
るワード線W0〜Wmと、相補データ線D0*〜Dn*
(ここで、例えば非反転データ線D0T及び反転データ
線D0Bをあわせて相補データ線D0*のように*を付
して表す。また、それが有効とされるとき選択的にハイ
レベルとされるいわゆる非反転信号等についてはその名
称の末尾にTを付して表し、それが有効とされるとき選
択的にロウレベルとされるいわゆる反転信号等について
はその名称の末尾にBを付して表す。以下同様)ならび
にこれらのワード線及び相補データ線の交点に格子状に
配置される多数のメモリセルMC00〜MCmnを含
む。
積回路の微細化技術の進歩は目覚ましく、スタティック
型RAM等の半導体記憶装置も、高集積化・大容量化の
一途にある。このような中、本願発明者等は、この発明
に先立って、スタティック型RAMのさらなる高集積化
・大容量化を図ろうとして、次のような問題点に直面し
た。すなわち、スタティック型RAMは、図6に例示さ
れるように、メモリアレイMARYをその基本構成要素
とし、このメモリアレイMARYは、直交して配置され
るワード線W0〜Wmと、相補データ線D0*〜Dn*
(ここで、例えば非反転データ線D0T及び反転データ
線D0Bをあわせて相補データ線D0*のように*を付
して表す。また、それが有効とされるとき選択的にハイ
レベルとされるいわゆる非反転信号等についてはその名
称の末尾にTを付して表し、それが有効とされるとき選
択的にロウレベルとされるいわゆる反転信号等について
はその名称の末尾にBを付して表す。以下同様)ならび
にこれらのワード線及び相補データ線の交点に格子状に
配置される多数のメモリセルMC00〜MCmnを含
む。
【0005】メモリアレイMARYのメモリセルMC0
0〜MCmnは、図のメモリセルMCm0に代表される
ように、例えばNチャンネルMOSFETN3及び抵抗
R1ならびにNチャンネルMOSFETN4及び抵抗2
からなる一対のインバータが交差結合されてなるラッチ
回路をそれぞれ含む。これらのラッチ回路の非反転及び
反転入出力ノードは、Nチャンネル型の一対のトランス
ファMOSFETN1及びN2を介して対応する相補デ
ータ線D0*〜Dn*の非反転又は反転信号線に結合さ
れ、トランスファMOSFETN1及びN2のゲート
は、対応するワード線W0〜Wmにそれぞれ共通結合さ
れる。トランスファMOSFETN1及びN2は、ワー
ド線W0〜Wmが電源電圧VCCのような選択レベルと
されることで選択的にオン状態となり、これによって対
応するn+1個のメモリセルと相補データ線D0*〜D
n*との間が選択的に接続状態とされる。
0〜MCmnは、図のメモリセルMCm0に代表される
ように、例えばNチャンネルMOSFETN3及び抵抗
R1ならびにNチャンネルMOSFETN4及び抵抗2
からなる一対のインバータが交差結合されてなるラッチ
回路をそれぞれ含む。これらのラッチ回路の非反転及び
反転入出力ノードは、Nチャンネル型の一対のトランス
ファMOSFETN1及びN2を介して対応する相補デ
ータ線D0*〜Dn*の非反転又は反転信号線に結合さ
れ、トランスファMOSFETN1及びN2のゲート
は、対応するワード線W0〜Wmにそれぞれ共通結合さ
れる。トランスファMOSFETN1及びN2は、ワー
ド線W0〜Wmが電源電圧VCCのような選択レベルと
されることで選択的にオン状態となり、これによって対
応するn+1個のメモリセルと相補データ線D0*〜D
n*との間が選択的に接続状態とされる。
【0006】一方、相補データ線D0*〜Dn*は、そ
の上方においてデータ線イコライズ回路DQの対応する
単位回路に結合されるとともに、その下方においてYス
イッチYSの一対のトランスファゲートを介して相補共
通データ線CD0*等に選択的に接続される。この相補
共通データ線CD0*等には、例えばスタティック型R
AMが書き込みモードとされるとき、ライトアンプWA
の対応する単位回路から所定の相補書き込み信号が供給
される。これにより、相補データ線D0*〜Dn*の非
反転及び反転信号線は、スタティック型RAMが非選択
状態とされるとき、ともに電源電圧VCCのようなハイ
レベルにプリチャージされ、ワード線W0〜Wmが択一
的に選択レベルとされると、選択ワード線に結合された
n+1個のメモリセルの保持データに従って選択的に電
源電圧VCCのようなハイレベル又は接地電位VSSの
ようなロウレベルとされる。また、スタティック型RA
Mが書き込みモードとされる場合には、ライトアンプW
Aの対応する単位回路から供給される相補書き込み信号
に従ってハイレベル又はロウレベルとされ、これによっ
て選択されたメモリセルの保持データが書き換えられ
る。
の上方においてデータ線イコライズ回路DQの対応する
単位回路に結合されるとともに、その下方においてYス
イッチYSの一対のトランスファゲートを介して相補共
通データ線CD0*等に選択的に接続される。この相補
共通データ線CD0*等には、例えばスタティック型R
AMが書き込みモードとされるとき、ライトアンプWA
の対応する単位回路から所定の相補書き込み信号が供給
される。これにより、相補データ線D0*〜Dn*の非
反転及び反転信号線は、スタティック型RAMが非選択
状態とされるとき、ともに電源電圧VCCのようなハイ
レベルにプリチャージされ、ワード線W0〜Wmが択一
的に選択レベルとされると、選択ワード線に結合された
n+1個のメモリセルの保持データに従って選択的に電
源電圧VCCのようなハイレベル又は接地電位VSSの
ようなロウレベルとされる。また、スタティック型RA
Mが書き込みモードとされる場合には、ライトアンプW
Aの対応する単位回路から供給される相補書き込み信号
に従ってハイレベル又はロウレベルとされ、これによっ
て選択されたメモリセルの保持データが書き換えられ
る。
【0007】ところが、スタティック型RAMの高集積
化・大容量化が進むにしたがって、メモリアレイMAR
Yの隣接する相補データ線、つまり例えば反転データ線
D0Bと非反転データ線D1Tとの間の線間容量Csが
大きくなり、この線間容量Csを介するカップリングノ
イズによって、非選択状態にあるメモリセルの保持デー
タが不本意に書き換えられるケースが生じる。
化・大容量化が進むにしたがって、メモリアレイMAR
Yの隣接する相補データ線、つまり例えば反転データ線
D0Bと非反転データ線D1Tとの間の線間容量Csが
大きくなり、この線間容量Csを介するカップリングノ
イズによって、非選択状態にあるメモリセルの保持デー
タが不本意に書き換えられるケースが生じる。
【0008】すなわち、例えば、メモリアレイMARY
においてワード線W0が択一的に選択レベルとされ、こ
のワード線W0と相補データ線D0*の交点に配置され
論理“0”(ここで、各メモリセルの非反転データ線側
の非反転入出力ノードがロウレベルとされ、反転データ
線側の反転入出力ノードがハイレベルとされる保持状態
を論理“0”と称し、その逆の保持状態を論理“1”と
称する。以下同様)のデータを保持するメモリセルMC
00に対して論理“1”のデータが書き込まれようとす
るとき、非選択状態にあるワード線Wmと相補データ線
D1*の交点に配置され論理“1”のデータを保持する
メモリセルMCm1に着目する。選択ワード線W0と相
補データ線D1*の交点に配置されたメモリセルMC0
1は、論理“0”のデータを保持するものとする。
においてワード線W0が択一的に選択レベルとされ、こ
のワード線W0と相補データ線D0*の交点に配置され
論理“0”(ここで、各メモリセルの非反転データ線側
の非反転入出力ノードがロウレベルとされ、反転データ
線側の反転入出力ノードがハイレベルとされる保持状態
を論理“0”と称し、その逆の保持状態を論理“1”と
称する。以下同様)のデータを保持するメモリセルMC
00に対して論理“1”のデータが書き込まれようとす
るとき、非選択状態にあるワード線Wmと相補データ線
D1*の交点に配置され論理“1”のデータを保持する
メモリセルMCm1に着目する。選択ワード線W0と相
補データ線D1*の交点に配置されたメモリセルMC0
1は、論理“0”のデータを保持するものとする。
【0009】メモリアレイMARYでは、図7に示され
るように、まずワード線W0が選択レベルとされること
で、メモリセルMC00の論理“0”の保持データが相
補データ線D0*に出力されるため、その非反転信号線
D0Tが接地電位VSSのようなロウレベルとされ、そ
の反転信号線D0Bが電源電圧VCCのようなハイレベ
ルとされる。このとき、隣接する相補データ線D1*に
は、同様にメモリセルMC01の論理“0”のデータが
出力されため、その非反転信号線D1Tはロウレベルと
され、その反転信号線D1Bはハイレベルとされる。
るように、まずワード線W0が選択レベルとされること
で、メモリセルMC00の論理“0”の保持データが相
補データ線D0*に出力されるため、その非反転信号線
D0Tが接地電位VSSのようなロウレベルとされ、そ
の反転信号線D0Bが電源電圧VCCのようなハイレベ
ルとされる。このとき、隣接する相補データ線D1*に
は、同様にメモリセルMC01の論理“0”のデータが
出力されため、その非反転信号線D1Tはロウレベルと
され、その反転信号線D1Bはハイレベルとされる。
【0010】ここで、ライトアンプWAの対応する単位
回路から相補共通データ線CD0*を介して論理“1”
の書き込みデータが供給されると、相補データ線D0*
の非反転信号線D0Tがハイレベルに変化され、その反
転信号線D0Bがロウレベルに変化される。この反転信
号線D0Bのロウレベルへの変化は、線間容量Csを介
して隣接する相補データ線D1*の非反転信号線D1T
に伝達され、これによって非反転信号線D1Tのレベル
がメモリセルMCm1のトランスファMOSFETN1
のしきい値電圧を超えるΔVだけさらに低くされる。
回路から相補共通データ線CD0*を介して論理“1”
の書き込みデータが供給されると、相補データ線D0*
の非反転信号線D0Tがハイレベルに変化され、その反
転信号線D0Bがロウレベルに変化される。この反転信
号線D0Bのロウレベルへの変化は、線間容量Csを介
して隣接する相補データ線D1*の非反転信号線D1T
に伝達され、これによって非反転信号線D1Tのレベル
がメモリセルMCm1のトランスファMOSFETN1
のしきい値電圧を超えるΔVだけさらに低くされる。
【0011】この結果、そのゲートが非選択ワード線W
mに結合されオフ状態にあるべきメモリセルMCm1の
トランスファMOSFETN1が誤ってオン状態とな
り、メモリセルMCm1の論理“1”であるべき保持デ
ータが論理“0”に書き換えられてしまう。このこと
は、特に、その仕様上、ライトアンプWAが書き込み動
作中である間も書き込みデータの遷移を許容するスタテ
ィック型RAMにおいて、つまりはワード線を選択レベ
ルとしたままライトアンプWAの対応する単位回路から
相補共通データ線CD0*等を介して入力される相補書
き込み信号の論理レベルが頻繁に反転される場合におい
て、重大な問題となり、これによってスタティック型R
AMの信頼性が低下する。
mに結合されオフ状態にあるべきメモリセルMCm1の
トランスファMOSFETN1が誤ってオン状態とな
り、メモリセルMCm1の論理“1”であるべき保持デ
ータが論理“0”に書き換えられてしまう。このこと
は、特に、その仕様上、ライトアンプWAが書き込み動
作中である間も書き込みデータの遷移を許容するスタテ
ィック型RAMにおいて、つまりはワード線を選択レベ
ルとしたままライトアンプWAの対応する単位回路から
相補共通データ線CD0*等を介して入力される相補書
き込み信号の論理レベルが頻繁に反転される場合におい
て、重大な問題となり、これによってスタティック型R
AMの信頼性が低下する。
【0012】この発明の目的は、線間容量を介するカッ
プリングノイズの影響を抑制し、非選択状態にあるメモ
リセルのデータ破壊を防止することにある。この発明の
他の目的は、特に、その仕様上、書き込み動作中におけ
る書き込みデータの遷移を許容するスタティック型RA
M等の信頼性を高めることにある。
プリングノイズの影響を抑制し、非選択状態にあるメモ
リセルのデータ破壊を防止することにある。この発明の
他の目的は、特に、その仕様上、書き込み動作中におけ
る書き込みデータの遷移を許容するスタティック型RA
M等の信頼性を高めることにある。
【0013】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
【0014】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、スタティック型RAM等に、
書き込みデータのいずれかのビットが遷移したことを識
別するデータ線遷移検出回路を含み、ライトアンプによ
る書き込み動作が開始されるときあるいはデータ線遷移
検出回路の出力信号が有効レベルとされるときデータ線
イコライズ制御信号を選択的に有効レベルとするデータ
線イコライズ制御回路と、データ線イコライズ制御信号
の有効レベルを受けて選択的に相補データ線の非反転及
び反転信号線を例えば電源電圧のようなハイレベルにプ
リチャージするデータ線イコライズ回路とを設け、デー
タの書き込み又は書き換えに際して相補データ線のプリ
チャージを行う。
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、スタティック型RAM等に、
書き込みデータのいずれかのビットが遷移したことを識
別するデータ線遷移検出回路を含み、ライトアンプによ
る書き込み動作が開始されるときあるいはデータ線遷移
検出回路の出力信号が有効レベルとされるときデータ線
イコライズ制御信号を選択的に有効レベルとするデータ
線イコライズ制御回路と、データ線イコライズ制御信号
の有効レベルを受けて選択的に相補データ線の非反転及
び反転信号線を例えば電源電圧のようなハイレベルにプ
リチャージするデータ線イコライズ回路とを設け、デー
タの書き込み又は書き換えに際して相補データ線のプリ
チャージを行う。
【0015】上記した手段によれば、反転書き込みが行
われる場合でも、線間容量を介するカップリングによっ
て隣接する相補データ線の非反転又は反転信号線が負電
位となるのを防止し、オフ状態にあるべきトランスファ
MOSFETが誤ってオン状態となるのを防止できる。
この結果、非選択状態にあるメモリセルのデータ破壊を
防止し、特に、その仕様上、書き込み動作中における書
き込みデータの遷移を許容するスタティック型RAM等
の信頼性を高めることができる。
われる場合でも、線間容量を介するカップリングによっ
て隣接する相補データ線の非反転又は反転信号線が負電
位となるのを防止し、オフ状態にあるべきトランスファ
MOSFETが誤ってオン状態となるのを防止できる。
この結果、非選択状態にあるメモリセルのデータ破壊を
防止し、特に、その仕様上、書き込み動作中における書
き込みデータの遷移を許容するスタティック型RAM等
の信頼性を高めることができる。
【0016】
【発明の実施の形態】図1には、この発明が適用された
スタティック型RAMの一実施例のブロック図が示され
ている。また、図2には、図1のスタティック型RAM
に含まれるメモリアレイ及び周辺部の一実施例の部分的
な回路図が示されている。これらの図をもとに、まずこ
の実施例のスタティック型RAMの構成及び動作の概要
について説明する。なお、図1の各ブロックを構成する
回路素子は、公知のMOSFET集積回路の製造技術に
より、単結晶シリコンのような1個の半導体基板上に形
成される。また、以下の回路図において、そのゲートに
矢印が付されるMOSFETはPチャンネル型であり、
矢印の付されないNチャンネルMOSFETと区別して
示される。さらに、以下の記述では、図1に沿ってメモ
リアレイMARY及びその周辺部に関する説明を進め、
必要の都度図2を参照する。
スタティック型RAMの一実施例のブロック図が示され
ている。また、図2には、図1のスタティック型RAM
に含まれるメモリアレイ及び周辺部の一実施例の部分的
な回路図が示されている。これらの図をもとに、まずこ
の実施例のスタティック型RAMの構成及び動作の概要
について説明する。なお、図1の各ブロックを構成する
回路素子は、公知のMOSFET集積回路の製造技術に
より、単結晶シリコンのような1個の半導体基板上に形
成される。また、以下の回路図において、そのゲートに
矢印が付されるMOSFETはPチャンネル型であり、
矢印の付されないNチャンネルMOSFETと区別して
示される。さらに、以下の記述では、図1に沿ってメモ
リアレイMARY及びその周辺部に関する説明を進め、
必要の都度図2を参照する。
【0017】図1において、この実施例のスタティック
型RAMは、半導体基板面の大半を占めて配置されるメ
モリアレイMARYをその基本構成要素とする。メモリ
アレイMARYは、図2に示されるように、図の水平方
向に平行して配置されるm+1本のワード線W0〜Wm
と、図の垂直方向に平行して配置されるn+1組の相補
データ線D0*〜Dn*とを含む。これらのワード線及
び相補データ線の交点には、(m+1)×(n+1)個
のスタティック型メモリセルMC00〜MC0nないし
MCm0〜MCmnが格子状に配置される。なお、図2
には、メモリアレイMARYの隣接する2組の相補デー
タ線D0*及びD1*とこれに関係するメモリセルのみ
が代表して示される。また、メモリアレイMARYは所
定数の冗長素子を含むが、この発明には直接関係しない
ため、割愛した。
型RAMは、半導体基板面の大半を占めて配置されるメ
モリアレイMARYをその基本構成要素とする。メモリ
アレイMARYは、図2に示されるように、図の水平方
向に平行して配置されるm+1本のワード線W0〜Wm
と、図の垂直方向に平行して配置されるn+1組の相補
データ線D0*〜Dn*とを含む。これらのワード線及
び相補データ線の交点には、(m+1)×(n+1)個
のスタティック型メモリセルMC00〜MC0nないし
MCm0〜MCmnが格子状に配置される。なお、図2
には、メモリアレイMARYの隣接する2組の相補デー
タ線D0*及びD1*とこれに関係するメモリセルのみ
が代表して示される。また、メモリアレイMARYは所
定数の冗長素子を含むが、この発明には直接関係しない
ため、割愛した。
【0018】メモリアレイMARYを構成するメモリセ
ルMC00〜MC0nないしMCm0〜MCmnのそれ
ぞれは、メモリセルMCm0に代表されるように、それ
ぞれNチャンネルMOSFETN3及び抵抗R1あるい
はNチャンネルMOSFETN4及び抵抗R2からなる
一対のインバータが交差結合されてなるラッチ回路を含
む。メモリアレイMARYの同一列に配置されたm+1
個のメモリセルのラッチ回路の非反転及び反転入出力ノ
ードは、Nチャンネル型のトランスファMOSFETN
1及びN2を介して対応する相補データ線D0*〜Dn
*の非反転又は反転信号線にそれぞれ結合される。ま
た、メモリアレイMARYの同一行に配置されたn+1
個のメモリセルのトランスファMOSFETN1及びN
2のゲートは、対応するワード線W0〜Wmにそれぞれ
共通結合される。
ルMC00〜MC0nないしMCm0〜MCmnのそれ
ぞれは、メモリセルMCm0に代表されるように、それ
ぞれNチャンネルMOSFETN3及び抵抗R1あるい
はNチャンネルMOSFETN4及び抵抗R2からなる
一対のインバータが交差結合されてなるラッチ回路を含
む。メモリアレイMARYの同一列に配置されたm+1
個のメモリセルのラッチ回路の非反転及び反転入出力ノ
ードは、Nチャンネル型のトランスファMOSFETN
1及びN2を介して対応する相補データ線D0*〜Dn
*の非反転又は反転信号線にそれぞれ結合される。ま
た、メモリアレイMARYの同一行に配置されたn+1
個のメモリセルのトランスファMOSFETN1及びN
2のゲートは、対応するワード線W0〜Wmにそれぞれ
共通結合される。
【0019】メモリアレイMARYを構成するワード線
W0〜Wmは、その左方においてXアドレスデコーダX
Dに結合され、択一的に選択レベルとされる。Xアドレ
スデコーダXDには、XアドレスバッファXBからi+
1ビットの内部アドレス信号X0〜Xiが供給されると
ともに、クロック発生回路CGから内部制御信号CSが
供給される。また、XアドレスバッファXBには、アド
レス入力端子AX0〜AXiを介してXアドレス信号A
X0〜AXiが供給され、クロック発生回路CGから図
示されない内部制御信号ALが供給される。
W0〜Wmは、その左方においてXアドレスデコーダX
Dに結合され、択一的に選択レベルとされる。Xアドレ
スデコーダXDには、XアドレスバッファXBからi+
1ビットの内部アドレス信号X0〜Xiが供給されると
ともに、クロック発生回路CGから内部制御信号CSが
供給される。また、XアドレスバッファXBには、アド
レス入力端子AX0〜AXiを介してXアドレス信号A
X0〜AXiが供給され、クロック発生回路CGから図
示されない内部制御信号ALが供給される。
【0020】XアドレスバッファXBは、スタティック
型RAMが選択状態とされるとき、アドレス入力端子A
X0〜AXiを介して供給されるXアドレス信号AX0
〜AXiを内部制御信号ALに従って取り込み、保持す
るとともに、これらのXアドレス信号をもとに内部アド
レス信号X0〜Xiを形成して、XアドレスデコーダX
Dに供給する。また、XアドレスデコーダXDは、内部
制御信号CSのハイレベルを受けて選択的に動作状態と
され、XアドレスバッファXBから供給される内部アド
レス信号X0〜Xiをデコードして、メモリアレイMA
RYのワード線W0〜Wmを択一的に電源電圧VCCの
ような選択レベルとする。
型RAMが選択状態とされるとき、アドレス入力端子A
X0〜AXiを介して供給されるXアドレス信号AX0
〜AXiを内部制御信号ALに従って取り込み、保持す
るとともに、これらのXアドレス信号をもとに内部アド
レス信号X0〜Xiを形成して、XアドレスデコーダX
Dに供給する。また、XアドレスデコーダXDは、内部
制御信号CSのハイレベルを受けて選択的に動作状態と
され、XアドレスバッファXBから供給される内部アド
レス信号X0〜Xiをデコードして、メモリアレイMA
RYのワード線W0〜Wmを択一的に電源電圧VCCの
ような選択レベルとする。
【0021】次に、メモリアレイMARYを構成する相
補データ線D0*〜Dn*は、その上方においてデータ
線イコライズ回路DQに結合され、その下方においてY
スイッチYSに結合される。このうち、データ線イコラ
イズ回路DQには、データ線イコライズ制御回路QCか
らデータ線イコライズ制御信号DQEBが供給され、Y
スイッチYSには、YアドレスデコーダYDからデータ
線選択信号YS0〜YSpが供給される。また、データ
線イコライズ制御回路QCには、後述するデータ入力バ
ッファIBから8ビットの書き込みデータつまり相補入
力データDI0*〜DI7*が供給され、クロック発生
回路CGから内部制御信号CS及びWCが供給される。
さらに、YアドレスデコーダYDには、Yアドレスバッ
ファYBからj+1ビットの内部アドレス信号Y0〜Y
jが供給されるとともに、クロック発生回路CGから内
部制御信号CSが供給され、データ線イコライズ制御回
路QCからデータ線イコライズ制御信号DQEBが供給
される。また、YアドレスバッファYBには、アドレス
入力端子AY0〜AYjを介してYアドレス信号AY0
〜AYjが供給され、クロック発生回路CGから内部制
御信号ALが供給される。なお、データ線選択信号YS
0〜YSpのビット数p+1は、相補データ線D0*〜
Dn*の組数n+1に対して、p+1=(n+1)/8
なる関係にある。
補データ線D0*〜Dn*は、その上方においてデータ
線イコライズ回路DQに結合され、その下方においてY
スイッチYSに結合される。このうち、データ線イコラ
イズ回路DQには、データ線イコライズ制御回路QCか
らデータ線イコライズ制御信号DQEBが供給され、Y
スイッチYSには、YアドレスデコーダYDからデータ
線選択信号YS0〜YSpが供給される。また、データ
線イコライズ制御回路QCには、後述するデータ入力バ
ッファIBから8ビットの書き込みデータつまり相補入
力データDI0*〜DI7*が供給され、クロック発生
回路CGから内部制御信号CS及びWCが供給される。
さらに、YアドレスデコーダYDには、Yアドレスバッ
ファYBからj+1ビットの内部アドレス信号Y0〜Y
jが供給されるとともに、クロック発生回路CGから内
部制御信号CSが供給され、データ線イコライズ制御回
路QCからデータ線イコライズ制御信号DQEBが供給
される。また、YアドレスバッファYBには、アドレス
入力端子AY0〜AYjを介してYアドレス信号AY0
〜AYjが供給され、クロック発生回路CGから内部制
御信号ALが供給される。なお、データ線選択信号YS
0〜YSpのビット数p+1は、相補データ線D0*〜
Dn*の組数n+1に対して、p+1=(n+1)/8
なる関係にある。
【0022】ここで、データ線イコライズ回路DQは、
メモリアレイMARYの相補データ線D0*〜Dn*に
対応して設けられるn+1個の単位回路を備え、これら
の単位回路のそれぞれは、図2に例示されるように、電
源電圧VCCと相補データ線D0*〜Dn*の非反転又
は反転信号線との間にそれぞれ設けられる2組のPチャ
ンネルMOSFETP1及びP2ならびにP4及びP5
と、相補データ線D0*〜Dn*の非反転及び反転信号
線間にそれぞれ設けられるもう1個のPチャンネルMO
SFETP3とを含む。このうち、MOSFETP1〜
P3のゲートには、上記データ線イコライズ制御信号D
QEBが共通に供給され、MOSFETP4及びP5
は、そのゲート及びドレインが互いに交差結合されるこ
とでラッチ形態とされる。なお、MOSFETP4及び
P5は、MOSFETP1〜P3に比較して小さなコン
ダクタンスを持つように設計される。
メモリアレイMARYの相補データ線D0*〜Dn*に
対応して設けられるn+1個の単位回路を備え、これら
の単位回路のそれぞれは、図2に例示されるように、電
源電圧VCCと相補データ線D0*〜Dn*の非反転又
は反転信号線との間にそれぞれ設けられる2組のPチャ
ンネルMOSFETP1及びP2ならびにP4及びP5
と、相補データ線D0*〜Dn*の非反転及び反転信号
線間にそれぞれ設けられるもう1個のPチャンネルMO
SFETP3とを含む。このうち、MOSFETP1〜
P3のゲートには、上記データ線イコライズ制御信号D
QEBが共通に供給され、MOSFETP4及びP5
は、そのゲート及びドレインが互いに交差結合されるこ
とでラッチ形態とされる。なお、MOSFETP4及び
P5は、MOSFETP1〜P3に比較して小さなコン
ダクタンスを持つように設計される。
【0023】これにより、データ線イコライズ回路DQ
の各単位回路を構成するMOSFETP1〜P3は、デ
ータ線イコライズ制御信号DQEBが接地電位VSSの
ようなロウレベルとされることで選択的にかつ一斉にオ
ン状態となり、メモリアレイMARYの対応する相補デ
ータ線D0*〜Dn*の非反転及び反転信号線を電源電
圧VCCのようなハイレベルにプリチャージする。ま
た、各単位回路のMOSFETP4及びP5は、スタテ
ィック型RAMが選択状態とされかつMOSFETP1
〜P3によるプリチャージ動作が停止されているとき、
選択ワード線に結合されるn+1個のメモリセルから相
補データ線D0*〜Dn*に出力される読み出し信号を
それぞれ増幅して、そのレベル差を拡大する。
の各単位回路を構成するMOSFETP1〜P3は、デ
ータ線イコライズ制御信号DQEBが接地電位VSSの
ようなロウレベルとされることで選択的にかつ一斉にオ
ン状態となり、メモリアレイMARYの対応する相補デ
ータ線D0*〜Dn*の非反転及び反転信号線を電源電
圧VCCのようなハイレベルにプリチャージする。ま
た、各単位回路のMOSFETP4及びP5は、スタテ
ィック型RAMが選択状態とされかつMOSFETP1
〜P3によるプリチャージ動作が停止されているとき、
選択ワード線に結合されるn+1個のメモリセルから相
補データ線D0*〜Dn*に出力される読み出し信号を
それぞれ増幅して、そのレベル差を拡大する。
【0024】データ線イコライズ制御回路QCは、クロ
ック発生回路CGから供給される内部制御信号CS及び
WCとデータ入力バッファIBから供給される相補入力
データDI0*〜DI7*とをもとに、データ線イコラ
イズ制御信号DQEBを選択的に形成し、データ線イコ
ライズ回路DQに供給する。なお、データ線イコライズ
制御回路QCの構成及び動作については、後で詳細に説
明する。
ック発生回路CGから供給される内部制御信号CS及び
WCとデータ入力バッファIBから供給される相補入力
データDI0*〜DI7*とをもとに、データ線イコラ
イズ制御信号DQEBを選択的に形成し、データ線イコ
ライズ回路DQに供給する。なお、データ線イコライズ
制御回路QCの構成及び動作については、後で詳細に説
明する。
【0025】一方、YアドレスバッファYBは、スタテ
ィック型RAMが選択状態とされるとき、アドレス入力
端子AY0〜AYjを介して供給されるYアドレス信号
AY0〜AYjを内部制御信号ALに従って取り込み、
保持するとともに、これらのYアドレス信号をもとに内
部アドレス信号Y0〜Yjを形成して、Yアドレスデコ
ーダYDに供給する。また、YアドレスデコーダYD
は、内部制御信号CSのハイレベルを受けて選択的に動
作状態とされ、YアドレスバッファYBから供給される
内部アドレス信号Y0〜Yjをデコードして、データ線
選択信号YS0〜YSpを択一的に電源電圧VCCのよ
うなハイレベルとする。なお、択一的にハイレベルとさ
れたデータ線選択信号YS0〜YSpは、データ線イコ
ライズ制御信号DQEBがロウレベルとされることでロ
ウレベルとされる。
ィック型RAMが選択状態とされるとき、アドレス入力
端子AY0〜AYjを介して供給されるYアドレス信号
AY0〜AYjを内部制御信号ALに従って取り込み、
保持するとともに、これらのYアドレス信号をもとに内
部アドレス信号Y0〜Yjを形成して、Yアドレスデコ
ーダYDに供給する。また、YアドレスデコーダYD
は、内部制御信号CSのハイレベルを受けて選択的に動
作状態とされ、YアドレスバッファYBから供給される
内部アドレス信号Y0〜Yjをデコードして、データ線
選択信号YS0〜YSpを択一的に電源電圧VCCのよ
うなハイレベルとする。なお、択一的にハイレベルとさ
れたデータ線選択信号YS0〜YSpは、データ線イコ
ライズ制御信号DQEBがロウレベルとされることでロ
ウレベルとされる。
【0026】YスイッチYSは、メモリアレイMARY
の相補データ線D0*〜Dn*に対応して設けられるn
+1対のトランスファゲートを含み、これらのトランス
ファゲートのそれぞれは、図2に例示されるように、並
列結合されるPチャンネルP6及びNチャンネルMOS
FETN5あるいはPチャンネルMOSFETP7及び
NチャンネルMOSFETN6からなる。このうち、各
トランスファゲートを構成するNチャンネルMOSFE
TN5及びN6のゲートは、所定の組み合わせで8組ず
つ共通結合され、データ線選択信号YS0〜YSpがそ
れぞれ共通に供給される。また、各トランスファゲート
を構成するPチャンネルMOSFETP6及びP7のゲ
ートは、所定の組み合わせで8組ずつ共通結合され、デ
ータ線選択信号YS0〜YSpのインバータV1による
反転信号がそれぞれ共通に供給される。なお、この実施
例では、隣接する相補データ線D0*及びD1*に対応
するトランスファゲートはあえて共通のデータ線選択信
号を受けないものとしているが、実際には共通のデータ
線選択信号を受ける場合が多い。
の相補データ線D0*〜Dn*に対応して設けられるn
+1対のトランスファゲートを含み、これらのトランス
ファゲートのそれぞれは、図2に例示されるように、並
列結合されるPチャンネルP6及びNチャンネルMOS
FETN5あるいはPチャンネルMOSFETP7及び
NチャンネルMOSFETN6からなる。このうち、各
トランスファゲートを構成するNチャンネルMOSFE
TN5及びN6のゲートは、所定の組み合わせで8組ず
つ共通結合され、データ線選択信号YS0〜YSpがそ
れぞれ共通に供給される。また、各トランスファゲート
を構成するPチャンネルMOSFETP6及びP7のゲ
ートは、所定の組み合わせで8組ずつ共通結合され、デ
ータ線選択信号YS0〜YSpのインバータV1による
反転信号がそれぞれ共通に供給される。なお、この実施
例では、隣接する相補データ線D0*及びD1*に対応
するトランスファゲートはあえて共通のデータ線選択信
号を受けないものとしているが、実際には共通のデータ
線選択信号を受ける場合が多い。
【0027】これにより、YスイッチYSの各トランス
ファゲートは、対応するデータ線選択信号YS0〜YS
pが択一的にハイレベルとされることで8組ずつ選択的
にオン状態となり、メモリアレイMARYの対応する8
組の相補データ線D0*〜Dn*と相補共通データ線C
D0*〜CD8*つまりはライトアンプWA及びセンス
アンプSAの対応する単位回路との間を選択的に接続状
態とする。
ファゲートは、対応するデータ線選択信号YS0〜YS
pが択一的にハイレベルとされることで8組ずつ選択的
にオン状態となり、メモリアレイMARYの対応する8
組の相補データ線D0*〜Dn*と相補共通データ線C
D0*〜CD8*つまりはライトアンプWA及びセンス
アンプSAの対応する単位回路との間を選択的に接続状
態とする。
【0028】ライトアンプWA及びセンスアンプSA
は、相補共通データ線CD0*〜CD7*に対応して設
けられる8個の単位回路をそれぞれ含む。このうち、ラ
イトアンプWAの各単位回路の入力端子は、相補入力デ
ータバスDI0*〜DI7*を介してデータ入力バッフ
ァIBの対応する単位回路の出力端子に結合され、その
出力端子は、対応する相補共通データ線CD0*〜CD
7*にそれぞれ結合される。また、センスアンプSAの
各単位回路の入力端子は、対応する相補共通データ線C
D0*〜CD7*にそれぞれ結合され、その出力端子
は、データ出力バッファOBの対応する単位回路の入力
端子に結合される。データ入力バッファIBの各単位回
路の入力端子ならびにデータ出力バッファOBの各単位
回路の出力端子は、対応するデータ入出力端子IO0〜
IO7にそれぞれ共通結合される。ライトアンプWAの
各単位回路には、クロック発生回路CGから内部制御信
号WCが共通に供給され、センスアンプSAの各単位回
路には図示されない内部制御信号SCが共通に供給され
る。また、データ出力バッファOBの各単位回路には、
クロック発生回路CGから内部制御信号OCが共通に供
給される。
は、相補共通データ線CD0*〜CD7*に対応して設
けられる8個の単位回路をそれぞれ含む。このうち、ラ
イトアンプWAの各単位回路の入力端子は、相補入力デ
ータバスDI0*〜DI7*を介してデータ入力バッフ
ァIBの対応する単位回路の出力端子に結合され、その
出力端子は、対応する相補共通データ線CD0*〜CD
7*にそれぞれ結合される。また、センスアンプSAの
各単位回路の入力端子は、対応する相補共通データ線C
D0*〜CD7*にそれぞれ結合され、その出力端子
は、データ出力バッファOBの対応する単位回路の入力
端子に結合される。データ入力バッファIBの各単位回
路の入力端子ならびにデータ出力バッファOBの各単位
回路の出力端子は、対応するデータ入出力端子IO0〜
IO7にそれぞれ共通結合される。ライトアンプWAの
各単位回路には、クロック発生回路CGから内部制御信
号WCが共通に供給され、センスアンプSAの各単位回
路には図示されない内部制御信号SCが共通に供給され
る。また、データ出力バッファOBの各単位回路には、
クロック発生回路CGから内部制御信号OCが共通に供
給される。
【0029】データ入力バッファIBの各単位回路は、
スタティック型RAMが書き込みモードで選択状態とさ
れるとき、外部のアクセス装置からデータ入出力端子I
O0〜IO7を介して供給される書き込みデータを取り
込み、保持するとともに、相補入力データバスDI0*
〜DI7*を介してライトアンプWAの対応する単位回
路に伝達する。このとき、ライトアンプWAの各単位回
路は、内部制御信号WCのハイレベルを受けて選択的に
動作状態となり、データ入力バッファIBの対応する単
位回路から相補入力データバスDI0*〜DI7*を介
して供給される書き込みデータを所定の相補書き込み信
号として、YスイッチYSを介してメモリアレイMAR
Yの選択された8個のメモリセルに書き込む。
スタティック型RAMが書き込みモードで選択状態とさ
れるとき、外部のアクセス装置からデータ入出力端子I
O0〜IO7を介して供給される書き込みデータを取り
込み、保持するとともに、相補入力データバスDI0*
〜DI7*を介してライトアンプWAの対応する単位回
路に伝達する。このとき、ライトアンプWAの各単位回
路は、内部制御信号WCのハイレベルを受けて選択的に
動作状態となり、データ入力バッファIBの対応する単
位回路から相補入力データバスDI0*〜DI7*を介
して供給される書き込みデータを所定の相補書き込み信
号として、YスイッチYSを介してメモリアレイMAR
Yの選択された8個のメモリセルに書き込む。
【0030】一方、センスアンプSAの各単位回路は、
スタティック型RAMが読み出しモードで選択状態とさ
れるとき、内部制御信号SCのハイレベルを受けて選択
的に動作状態とされ、メモリアレイMARYの選択され
た8個のメモリセルからYスイッチYSを介して出力さ
れる読み出し信号を増幅した後、相補出力データバスD
O0*〜DO7*を介してデータ出力バッファOBの対
応する単位回路に供給する。このとき、データ出力バッ
ファOBの各単位回路は、内部制御信号OCのハイレベ
ルを受けて選択的に動作状態となり、センスアンプSA
から相補出力データバスDO0*〜DO7*を介して出
力される読み出しデータを対応するデータ入出力端子I
O0〜IO7から外部のアクセス装置に出力する。
スタティック型RAMが読み出しモードで選択状態とさ
れるとき、内部制御信号SCのハイレベルを受けて選択
的に動作状態とされ、メモリアレイMARYの選択され
た8個のメモリセルからYスイッチYSを介して出力さ
れる読み出し信号を増幅した後、相補出力データバスD
O0*〜DO7*を介してデータ出力バッファOBの対
応する単位回路に供給する。このとき、データ出力バッ
ファOBの各単位回路は、内部制御信号OCのハイレベ
ルを受けて選択的に動作状態となり、センスアンプSA
から相補出力データバスDO0*〜DO7*を介して出
力される読み出しデータを対応するデータ入出力端子I
O0〜IO7から外部のアクセス装置に出力する。
【0031】クロック発生回路CGは、外部から起動制
御信号として供給されるチップ選択信号CSB,ライト
イネーブル信号WEBならびに出力イネーブル信号OE
Bをもとに上記各種内部制御信号を選択的に形成し、各
部に供給する。
御信号として供給されるチップ選択信号CSB,ライト
イネーブル信号WEBならびに出力イネーブル信号OE
Bをもとに上記各種内部制御信号を選択的に形成し、各
部に供給する。
【0032】図3には、図1のスタティック型RAMに
含まれるデータ線イコライズ制御回路QCの一実施例の
ブロック図が示されている。また、図4には、図3のデ
ータ線イコライズ制御回路QCに含まれるデータ遷移検
出回路DTD0の一実施例の回路図が示されている。こ
れらの図をもとに、この実施例のスタティック型RAM
に含まれるデータ線イコライズ制御回路QCの具体的構
成及び動作について説明する。なお、以下の記述では、
データ遷移検出回路DTD0を例にデータ遷移検出回路
DTD0〜DTD7の説明を行うが、データ遷移検出回
路DTD1〜DTD7についてはこれと同一構成とされ
るため、類推されたい。
含まれるデータ線イコライズ制御回路QCの一実施例の
ブロック図が示されている。また、図4には、図3のデ
ータ線イコライズ制御回路QCに含まれるデータ遷移検
出回路DTD0の一実施例の回路図が示されている。こ
れらの図をもとに、この実施例のスタティック型RAM
に含まれるデータ線イコライズ制御回路QCの具体的構
成及び動作について説明する。なお、以下の記述では、
データ遷移検出回路DTD0を例にデータ遷移検出回路
DTD0〜DTD7の説明を行うが、データ遷移検出回
路DTD1〜DTD7についてはこれと同一構成とされ
るため、類推されたい。
【0033】図3において、この実施例のデータ線イコ
ライズ制御回路QCは、特に制限されないが、対応する
相補入力データDI0*〜DI7*をそれぞれ受ける8
個のデータ遷移検出回路DTD0〜DTD7と、2個の
ワンショットパルス生成回路OPG1及びOPG2とを
含む。このうち、ワンショットパルス生成回路OPG1
には、クロック発生回路CGから内部制御信号WCが供
給され、ワンショットパルス生成回路OPG2には、デ
ータ遷移検出回路DTD0〜DTD7の出力信号つまり
データ遷移検出信号DTS0〜DTS7のオア(OR)
ゲートOG1による論理和信号つまりデータ遷移検出信
号DTSが供給される。
ライズ制御回路QCは、特に制限されないが、対応する
相補入力データDI0*〜DI7*をそれぞれ受ける8
個のデータ遷移検出回路DTD0〜DTD7と、2個の
ワンショットパルス生成回路OPG1及びOPG2とを
含む。このうち、ワンショットパルス生成回路OPG1
には、クロック発生回路CGから内部制御信号WCが供
給され、ワンショットパルス生成回路OPG2には、デ
ータ遷移検出回路DTD0〜DTD7の出力信号つまり
データ遷移検出信号DTS0〜DTS7のオア(OR)
ゲートOG1による論理和信号つまりデータ遷移検出信
号DTSが供給される。
【0034】ワンショットパルス生成回路OPG1の出
力信号は、後段に設けられたノア(NOR)ゲートNO
1の第2の入力端子に供給され、ワンショットパルス生
成回路OPG2の出力信号は、その第1の入力端子に供
給される。ノアゲートNO1の第3の入力端子には、ク
ロック発生回路CGから内部制御信号CSのインバータ
V2による反転信号が供給される。ノアゲートNO1の
出力信号は、データ線イコライズ制御信号DQEBとし
てデータ線イコライズ回路DQに供給される。なお、内
部制御信号CSは、後述するように、スタティック型R
AMが選択状態とされるときチップ選択信号CSBのロ
ウレベルを受けて選択的にハイレベルとされ、内部制御
信号WCは、スタティック型RAMが書き込みモードで
選択状態とされるとき、所定のタイミングで選択的にハ
イレベルとされる。
力信号は、後段に設けられたノア(NOR)ゲートNO
1の第2の入力端子に供給され、ワンショットパルス生
成回路OPG2の出力信号は、その第1の入力端子に供
給される。ノアゲートNO1の第3の入力端子には、ク
ロック発生回路CGから内部制御信号CSのインバータ
V2による反転信号が供給される。ノアゲートNO1の
出力信号は、データ線イコライズ制御信号DQEBとし
てデータ線イコライズ回路DQに供給される。なお、内
部制御信号CSは、後述するように、スタティック型R
AMが選択状態とされるときチップ選択信号CSBのロ
ウレベルを受けて選択的にハイレベルとされ、内部制御
信号WCは、スタティック型RAMが書き込みモードで
選択状態とされるとき、所定のタイミングで選択的にハ
イレベルとされる。
【0035】ここで、データ遷移検出回路DTD0〜D
TD7のそれぞれは、図4のデータ遷移検出回路DTD
0に代表して示されるように、一対のナンド(NAN
D)ゲートNA1及びNA2と、その一対の入力端子に
ナンドゲートNA1及びNA2の出力信号を受けるもう
1個のナンドゲートNA3とを含む。このうち、ナンド
ゲートNA1の一方の入力端子には、対応する相補入力
データDI0*の非反転信号DI0Tが供給され、他方
の入力端子には、その遅延回路DL1及びインバータV
3による反転遅延信号が供給される。同様に、ナンドゲ
ートNA2の一方の入力端子には、対応する相補入力デ
ータDI0*の反転信号DI0Bが供給され、他方の入
力端子には、その遅延回路DL2及びインバータV4に
よる反転遅延信号が供給される。ナンドゲートNA3の
出力信号は、データ遷移検出回路DTD0の出力信号つ
まりデータ遷移検出信号DTS0となる。
TD7のそれぞれは、図4のデータ遷移検出回路DTD
0に代表して示されるように、一対のナンド(NAN
D)ゲートNA1及びNA2と、その一対の入力端子に
ナンドゲートNA1及びNA2の出力信号を受けるもう
1個のナンドゲートNA3とを含む。このうち、ナンド
ゲートNA1の一方の入力端子には、対応する相補入力
データDI0*の非反転信号DI0Tが供給され、他方
の入力端子には、その遅延回路DL1及びインバータV
3による反転遅延信号が供給される。同様に、ナンドゲ
ートNA2の一方の入力端子には、対応する相補入力デ
ータDI0*の反転信号DI0Bが供給され、他方の入
力端子には、その遅延回路DL2及びインバータV4に
よる反転遅延信号が供給される。ナンドゲートNA3の
出力信号は、データ遷移検出回路DTD0の出力信号つ
まりデータ遷移検出信号DTS0となる。
【0036】これにより、ナンドゲートNA1の出力信
号は、対応する相補入力データDI0*の非反転信号D
I0T及びその反転遅延信号がともにハイレベルとされ
るとき、言い換えるならば、それまでロウレベルとされ
ていた非反転信号DI0Tがハイレベルに遷移されてか
らその反転遅延信号がロウレベルに変化されるまでの
間、選択的にハイレベルとされる。また、ナンドゲート
NA2の出力信号は、対応する相補入力データDI0*
の反転信号DI0B及びその反転遅延信号がともにハイ
レベルとされるとき、言い換えるならば、それまでロウ
レベルとされていた反転信号DI0Bがハイレベルに遷
移されてからその反転遅延信号がロウレベルに変化され
るまでの間、選択的にハイレベルとされる。
号は、対応する相補入力データDI0*の非反転信号D
I0T及びその反転遅延信号がともにハイレベルとされ
るとき、言い換えるならば、それまでロウレベルとされ
ていた非反転信号DI0Tがハイレベルに遷移されてか
らその反転遅延信号がロウレベルに変化されるまでの
間、選択的にハイレベルとされる。また、ナンドゲート
NA2の出力信号は、対応する相補入力データDI0*
の反転信号DI0B及びその反転遅延信号がともにハイ
レベルとされるとき、言い換えるならば、それまでロウ
レベルとされていた反転信号DI0Bがハイレベルに遷
移されてからその反転遅延信号がロウレベルに変化され
るまでの間、選択的にハイレベルとされる。
【0037】したがって、ナンドゲートNA3の出力信
号つまりデータ遷移検出信号DTS0は、ナンドゲート
NA1又はNA2の出力信号がともにハイレベルとされ
るとき、すなわち相補入力データDI0*の論理レベル
が変化されないときロウレベルとされ、ナンドゲートN
A1又はNA2の出力信号のいずれか一方がロウレベル
とされるとき、すなわち相補入力データDI0*が論理
“0”から“1”あるいは論理“1”から“0”に遷移
されたとき、遅延回路DL1又はDL2の遅延時間に相
当する期間だけ一時的にハイレベルとされる。
号つまりデータ遷移検出信号DTS0は、ナンドゲート
NA1又はNA2の出力信号がともにハイレベルとされ
るとき、すなわち相補入力データDI0*の論理レベル
が変化されないときロウレベルとされ、ナンドゲートN
A1又はNA2の出力信号のいずれか一方がロウレベル
とされるとき、すなわち相補入力データDI0*が論理
“0”から“1”あるいは論理“1”から“0”に遷移
されたとき、遅延回路DL1又はDL2の遅延時間に相
当する期間だけ一時的にハイレベルとされる。
【0038】次に、ワンショットパルス生成回路OPG
1は、オアゲートOG1の出力信号つまりデータ遷移検
出信号DTSがハイレベルとされるとき、すなわちデー
タ遷移検出回路DTD0〜DTD7の出力信号つまりデ
ータ遷移検出信号DTS0〜DTS7のいずれかがハイ
レベルとされるとき、そのハイレベルへの立ち上がりを
起点とする所定時間幅のワンショットパルスを生成す
る。また、ワンショットパルス生成回路OPG2は、内
部制御信号WCがハイレベルとされるとき、すなわちス
タティック型RAMが書き込みモードで選択状態とされ
ライトアンプWAによる書き込み動作が開始される時点
で、内部制御信号WCのハイレベルへの立ち上がりを起
点とする所定時間幅のワンショットパルスを生成する。
1は、オアゲートOG1の出力信号つまりデータ遷移検
出信号DTSがハイレベルとされるとき、すなわちデー
タ遷移検出回路DTD0〜DTD7の出力信号つまりデ
ータ遷移検出信号DTS0〜DTS7のいずれかがハイ
レベルとされるとき、そのハイレベルへの立ち上がりを
起点とする所定時間幅のワンショットパルスを生成す
る。また、ワンショットパルス生成回路OPG2は、内
部制御信号WCがハイレベルとされるとき、すなわちス
タティック型RAMが書き込みモードで選択状態とされ
ライトアンプWAによる書き込み動作が開始される時点
で、内部制御信号WCのハイレベルへの立ち上がりを起
点とする所定時間幅のワンショットパルスを生成する。
【0039】以上の結果、ノアゲートNO1の出力信号
つまりデータ線イコライズ制御信号DQEBは、内部制
御信号CSのインバータV2による反転信号あるいはワ
ンショットパルス生成回路OPG1又はOPG2の出力
信号のいずれかがハイレベルとされるとき、言い換える
ならば、スタティック型RAMが非選択状態とされる
間、又はスタティック型RAMが書き込みモードで選択
状態とされライトアンプWAによる書き込み動作が開始
されようとするとき、あるいは相補入力データDI0*
〜DI7*の少なくとも1ビットが論理反転されたと
き、選択的にロウレベルとされるものとなる。データ線
イコライズ制御信号DQEBがロウレベルとされると
き、データ線イコライズ回路DQでは、各単位回路を構
成するMOSFETP1〜P3が一斉にオン状態とな
り、メモリアレイMARYの相補データ線D0*〜Dn
*の非反転及び反転信号線が電源電圧VCCのようなハ
イレベルにプリチャージされるが、このことについて
は、後で詳細に説明する。
つまりデータ線イコライズ制御信号DQEBは、内部制
御信号CSのインバータV2による反転信号あるいはワ
ンショットパルス生成回路OPG1又はOPG2の出力
信号のいずれかがハイレベルとされるとき、言い換える
ならば、スタティック型RAMが非選択状態とされる
間、又はスタティック型RAMが書き込みモードで選択
状態とされライトアンプWAによる書き込み動作が開始
されようとするとき、あるいは相補入力データDI0*
〜DI7*の少なくとも1ビットが論理反転されたと
き、選択的にロウレベルとされるものとなる。データ線
イコライズ制御信号DQEBがロウレベルとされると
き、データ線イコライズ回路DQでは、各単位回路を構
成するMOSFETP1〜P3が一斉にオン状態とな
り、メモリアレイMARYの相補データ線D0*〜Dn
*の非反転及び反転信号線が電源電圧VCCのようなハ
イレベルにプリチャージされるが、このことについて
は、後で詳細に説明する。
【0040】図5には、図1のスタティック型RAMの
書き込み動作時の一実施例の信号波形図が示され、図6
には、そのメモリアレイ及び周辺部の書き込み動作時の
接続図が示されている。これらの図をもとに、この実施
例のスタティック型RAMの書き込みモードの具体的動
作ならびにその特徴について説明する。なお、図5及び
図6には、ワード線W0及び相補データ線D0*の交点
に配置され論理“0”のデータを保持するメモリセルM
C00に対して論理“1”のデータの書き込みが行われ
る場合が例示される。このとき、ワード線W0及び相補
データ線D1*の交点に配置されるメモリセルMC01
は、論理“0”のデータを保持するものとされ、ワード
線Wm及び相補データ線D1*の交点に配置されるメモ
リセルMCm1は、論理“1”のデータを保持するもの
とされる。データ入出力端子IO0〜IO7を介して入
力される書き込みデータは、内部制御信号WCがハイレ
ベルとされる間、つまりライトアンプWAによる書き込
み動作が行われる間、その論理レベルが2回遷移される
が、最終的には論理“1”とされる。
書き込み動作時の一実施例の信号波形図が示され、図6
には、そのメモリアレイ及び周辺部の書き込み動作時の
接続図が示されている。これらの図をもとに、この実施
例のスタティック型RAMの書き込みモードの具体的動
作ならびにその特徴について説明する。なお、図5及び
図6には、ワード線W0及び相補データ線D0*の交点
に配置され論理“0”のデータを保持するメモリセルM
C00に対して論理“1”のデータの書き込みが行われ
る場合が例示される。このとき、ワード線W0及び相補
データ線D1*の交点に配置されるメモリセルMC01
は、論理“0”のデータを保持するものとされ、ワード
線Wm及び相補データ線D1*の交点に配置されるメモ
リセルMCm1は、論理“1”のデータを保持するもの
とされる。データ入出力端子IO0〜IO7を介して入
力される書き込みデータは、内部制御信号WCがハイレ
ベルとされる間、つまりライトアンプWAによる書き込
み動作が行われる間、その論理レベルが2回遷移される
が、最終的には論理“1”とされる。
【0041】図5において、チップ選択信号CSBが電
源電圧VCCのようなハイレベルとされ非選択状態とさ
れるとき、スタティック型RAMでは、内部制御信号C
Sが接地電位VSSのようなロウレベルとされ、この内
部制御信号SCのロウレベルを受けてデータ線イコライ
ズ制御回路QCの出力信号つまりデータ線イコライズ制
御信号DQEBがロウレベルとされる。また、ワード線
W0〜Wmはすべて非選択レベルとされ、内部制御信号
WCもロウレベルとされる。このため、データ線イコラ
イズ回路DQのMOSFETP1〜P3が、データ線イ
コライズ制御信号DQEBのロウレベルを受けて一斉に
オン状態となり、メモリアレイMARYを構成する相補
データ線D0*〜Dn*の非反転及び反転信号線は、す
べて電源電圧VCCのようなハイレベルにプリチャージ
される。
源電圧VCCのようなハイレベルとされ非選択状態とさ
れるとき、スタティック型RAMでは、内部制御信号C
Sが接地電位VSSのようなロウレベルとされ、この内
部制御信号SCのロウレベルを受けてデータ線イコライ
ズ制御回路QCの出力信号つまりデータ線イコライズ制
御信号DQEBがロウレベルとされる。また、ワード線
W0〜Wmはすべて非選択レベルとされ、内部制御信号
WCもロウレベルとされる。このため、データ線イコラ
イズ回路DQのMOSFETP1〜P3が、データ線イ
コライズ制御信号DQEBのロウレベルを受けて一斉に
オン状態となり、メモリアレイMARYを構成する相補
データ線D0*〜Dn*の非反転及び反転信号線は、す
べて電源電圧VCCのようなハイレベルにプリチャージ
される。
【0042】スタティック型RAMは、チップ選択信号
CSBがロウレベルとされることで選択状態とされ、こ
のチップ選択信号の立ち下がりエッジにおいてライトイ
ネーブル信号WEBがロウレベルとされることで書き込
みモードとされる。アドレス入力端子AX0〜AXiに
は、ワード線W0を指定する組み合わせでXアドレス信
号AX0〜AXiが供給され、アドレス入力端子AY0
〜AYjには、データ線選択信号YS0を指定する組み
合わせでYアドレス信号AY0〜AYjが供給される。
データ入出力端子IO0〜IO7には、当初論理“1”
の書き込みデータが供給されるが、上記のように、これ
らの書き込みデータはその論理レベルが2回反転された
後、最終的には論理“1”とされる。
CSBがロウレベルとされることで選択状態とされ、こ
のチップ選択信号の立ち下がりエッジにおいてライトイ
ネーブル信号WEBがロウレベルとされることで書き込
みモードとされる。アドレス入力端子AX0〜AXiに
は、ワード線W0を指定する組み合わせでXアドレス信
号AX0〜AXiが供給され、アドレス入力端子AY0
〜AYjには、データ線選択信号YS0を指定する組み
合わせでYアドレス信号AY0〜AYjが供給される。
データ入出力端子IO0〜IO7には、当初論理“1”
の書き込みデータが供給されるが、上記のように、これ
らの書き込みデータはその論理レベルが2回反転された
後、最終的には論理“1”とされる。
【0043】選択状態となったスタティック型RAMで
は、まず、チップ選択信号CSBのロウレベルを受けて
内部制御信号CSがハイレベルとされる。また、やや遅
れてXアドレス信号AX0〜AXiにより指定されるワ
ード線W0が択一的にハイレベルとされ、少し遅れて内
部制御信号WCがハイレベルとされる。データ線イコラ
イズ制御回路QCは、内部制御信号CSのハイレベルを
受けてデータ線イコライズ制御信号DQEBをハイレベ
ルとし、相補データ線D0*〜Dn*のプリチャージ動
作を停止する。また、メモリアレイMARYの相補デー
タ線D0*〜Dn*の非反転及び反転信号線には、ワー
ド線W0の選択レベルを受けて、選択ワード線W0に結
合されるn+1個のメモリセルの読み出し信号がそれぞ
れ出力される。この結果、相補データ線D0*では、選
択されたメモリセルMC00の保持データが論理“0”
であることから、その非反転信号線D0Tが接地電位V
SSのようなロウレベルとされ、反転信号線D0Bは電
源電圧VCCのようなハイレベルとされる。また、相補
データ線D1*でも、選択されたメモリセルMC01の
保持データが論理“0”であることから、その非反転信
号線D1Tがロウレベルとされ、反転信号線D1Bはハ
イレベルとされる。
は、まず、チップ選択信号CSBのロウレベルを受けて
内部制御信号CSがハイレベルとされる。また、やや遅
れてXアドレス信号AX0〜AXiにより指定されるワ
ード線W0が択一的にハイレベルとされ、少し遅れて内
部制御信号WCがハイレベルとされる。データ線イコラ
イズ制御回路QCは、内部制御信号CSのハイレベルを
受けてデータ線イコライズ制御信号DQEBをハイレベ
ルとし、相補データ線D0*〜Dn*のプリチャージ動
作を停止する。また、メモリアレイMARYの相補デー
タ線D0*〜Dn*の非反転及び反転信号線には、ワー
ド線W0の選択レベルを受けて、選択ワード線W0に結
合されるn+1個のメモリセルの読み出し信号がそれぞ
れ出力される。この結果、相補データ線D0*では、選
択されたメモリセルMC00の保持データが論理“0”
であることから、その非反転信号線D0Tが接地電位V
SSのようなロウレベルとされ、反転信号線D0Bは電
源電圧VCCのようなハイレベルとされる。また、相補
データ線D1*でも、選択されたメモリセルMC01の
保持データが論理“0”であることから、その非反転信
号線D1Tがロウレベルとされ、反転信号線D1Bはハ
イレベルとされる。
【0044】次に、内部制御信号WCがハイレベルとさ
れると、まずデータ線イコライズ制御信号DQEBが所
定期間だけ一時的にロウレベルとされる。スタティック
型RAMでは、これに先立って図示されないデータ線選
択信号YS0がハイレベルとされ、メモリアレイMAR
Yの対応する相補データ線D0*と相補共通データ線C
D0*つまりはライトアンプWAの対応する単位回路と
の間が接続状態とされる。また、内部制御信号WCのハ
イレベルを受けてライトアンプWAの8個の単位回路が
一斉に動作状態とされ、相補共通データ線CD0*に
は、ライトアンプWAの対応する単位回路から、その非
反転信号線をハイレベルとし反転信号線をロウレベルと
する論理“1”の相補書き込み信号が供給される。しか
し、データ線選択信号YS0は、前述のように、データ
線イコライズ制御信号DQEBがロウレベルとされる
間、ロウレベルに戻されるため、論理“1”の相補書き
込み信号はメモリアレイMARYの相補データ線D0*
に伝達されない。
れると、まずデータ線イコライズ制御信号DQEBが所
定期間だけ一時的にロウレベルとされる。スタティック
型RAMでは、これに先立って図示されないデータ線選
択信号YS0がハイレベルとされ、メモリアレイMAR
Yの対応する相補データ線D0*と相補共通データ線C
D0*つまりはライトアンプWAの対応する単位回路と
の間が接続状態とされる。また、内部制御信号WCのハ
イレベルを受けてライトアンプWAの8個の単位回路が
一斉に動作状態とされ、相補共通データ線CD0*に
は、ライトアンプWAの対応する単位回路から、その非
反転信号線をハイレベルとし反転信号線をロウレベルと
する論理“1”の相補書き込み信号が供給される。しか
し、データ線選択信号YS0は、前述のように、データ
線イコライズ制御信号DQEBがロウレベルとされる
間、ロウレベルに戻されるため、論理“1”の相補書き
込み信号はメモリアレイMARYの相補データ線D0*
に伝達されない。
【0045】これらのことから、スタティック型RAM
では、まずデータ線イコライズ制御信号DQEBのロウ
レベルを受けて、メモリアレイMARYの相補データ線
D0*〜Dn*の非反転及び反転信号線がハイレベルに
プリチャージされた後、このデータ線イコライズ制御信
号DQEBがハイレベルに戻されたのを受けて、データ
線選択信号YS0が再度ハイレベルとされる。これによ
り、相補データ線D0*には、ライトアンプWAから論
理“1”の相補書き込み信号が伝達され、メモリセルM
C00の保持データが論理“1”に書き換えられる。
では、まずデータ線イコライズ制御信号DQEBのロウ
レベルを受けて、メモリアレイMARYの相補データ線
D0*〜Dn*の非反転及び反転信号線がハイレベルに
プリチャージされた後、このデータ線イコライズ制御信
号DQEBがハイレベルに戻されたのを受けて、データ
線選択信号YS0が再度ハイレベルとされる。これによ
り、相補データ線D0*には、ライトアンプWAから論
理“1”の相補書き込み信号が伝達され、メモリセルM
C00の保持データが論理“1”に書き換えられる。
【0046】ここで、ライトアンプWAを動作状態とし
たまま相補入力データDI0*〜DI7*の論理レベル
が遷移されると、これらのデータ遷移を検出してデータ
遷移検出信号DTSがハイレベルとされ、さらにこのデ
ータ遷移検出信号DTSのハイレベルを受けてデータ線
イコライズ制御信号DQEBが一時的にロウレベルとさ
れる。メモリアレイMARYでは、データ線イコライズ
制御信号DQEBのロウレベルを受けて相補データ線D
0*〜Dn*の非反転及び反転信号線がハイレベルにプ
リチャージされる。また、データ線イコライズ制御信号
DQEBがロウレベルとされる間、データ線選択信号Y
S0はロウレベルに戻され、ライトアンプWAからの相
補書き込み信号は相補データ線に伝達されない。選択メ
モリセルMC00の保持データは、データ線イコライズ
制御信号DQEBがハイレベルとされた時点で、相補書
き込み信号に応じて3回書き換えられるが、最後に入力
される書き込みデータが論理“1”であるため、その保
持データは最終的には論理“1”に書き換えられ、一連
の書き込み動作が終了する。
たまま相補入力データDI0*〜DI7*の論理レベル
が遷移されると、これらのデータ遷移を検出してデータ
遷移検出信号DTSがハイレベルとされ、さらにこのデ
ータ遷移検出信号DTSのハイレベルを受けてデータ線
イコライズ制御信号DQEBが一時的にロウレベルとさ
れる。メモリアレイMARYでは、データ線イコライズ
制御信号DQEBのロウレベルを受けて相補データ線D
0*〜Dn*の非反転及び反転信号線がハイレベルにプ
リチャージされる。また、データ線イコライズ制御信号
DQEBがロウレベルとされる間、データ線選択信号Y
S0はロウレベルに戻され、ライトアンプWAからの相
補書き込み信号は相補データ線に伝達されない。選択メ
モリセルMC00の保持データは、データ線イコライズ
制御信号DQEBがハイレベルとされた時点で、相補書
き込み信号に応じて3回書き換えられるが、最後に入力
される書き込みデータが論理“1”であるため、その保
持データは最終的には論理“1”に書き換えられ、一連
の書き込み動作が終了する。
【0047】以上のように、この実施例のスタティック
型RAMでは、ライトアンプWAによる新しいデータの
書き込み動作に先立って、メモリアレイMARYの相補
データ線D0*〜Dn*の非反転及び反転信号線が一時
的に電源電圧VCCのようなハイレベルにプリチャージ
され、相補データ線D0*〜Dn*の非反転及び反転信
号線のレベル変化は、常にこのハイレベルを起点にして
行われる。このため、ワード線W0が選択レベルとされ
た時点で、相補データ線D1*の非反転信号線D1Tの
レベルがメモリセルMC01の論理“0”の保持データ
を受けてロウレベルとされる場合でも、この非反転信号
線D1Tのロウレベルはプリチャージ動作によってハイ
レベルに戻され、相補データ線D0*の反転信号線D0
Bのレベル変化が線間容量Csを介して伝達されたとし
ても負電位に達することはない。この結果、例えば論理
“0”のデータを保持するメモリセルMCm1のオフ状
態にあるべきトランスファMOSFETN1が誤ってオ
ン状態となるのを防止することができるため、非選択メ
モリセルMCm1のデータ破壊を防止し、特に、その仕
様上、書き込み動作中における書き込みデータの遷移を
許容するスタティック型RAMの信頼性を高めることが
できるものである。
型RAMでは、ライトアンプWAによる新しいデータの
書き込み動作に先立って、メモリアレイMARYの相補
データ線D0*〜Dn*の非反転及び反転信号線が一時
的に電源電圧VCCのようなハイレベルにプリチャージ
され、相補データ線D0*〜Dn*の非反転及び反転信
号線のレベル変化は、常にこのハイレベルを起点にして
行われる。このため、ワード線W0が選択レベルとされ
た時点で、相補データ線D1*の非反転信号線D1Tの
レベルがメモリセルMC01の論理“0”の保持データ
を受けてロウレベルとされる場合でも、この非反転信号
線D1Tのロウレベルはプリチャージ動作によってハイ
レベルに戻され、相補データ線D0*の反転信号線D0
Bのレベル変化が線間容量Csを介して伝達されたとし
ても負電位に達することはない。この結果、例えば論理
“0”のデータを保持するメモリセルMCm1のオフ状
態にあるべきトランスファMOSFETN1が誤ってオ
ン状態となるのを防止することができるため、非選択メ
モリセルMCm1のデータ破壊を防止し、特に、その仕
様上、書き込み動作中における書き込みデータの遷移を
許容するスタティック型RAMの信頼性を高めることが
できるものである。
【0048】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 (1)スタティック型RAM等に、書き込みデータのい
ずれかのビットが遷移したことを識別するデータ線遷移
検出回路と、ライトアンプによる書き込み動作が開始さ
れるときあるいはデータ線遷移検出回路の出力信号が有
効レベルとされるときデータ線イコライズ制御信号を選
択的に有効レベルとするデータ線イコライズ制御回路
と、データ線イコライズ制御信号の有効レベルを受けて
選択的に相補データ線の非反転及び反転信号線を例えば
電源電圧のようなハイレベルにプリチャージするデータ
線イコライズ回路とを設け、データの書き込み又は書き
換えに先立って相補データ線のプリチャージを行うこと
で、反転書き込みが行われる場合でも、線間容量を介す
るカップリングによって隣接する相補データ線の非反転
又は反転信号線が負電位となるのを防止できるという効
果が得られる。
記の通りである。すなわち、 (1)スタティック型RAM等に、書き込みデータのい
ずれかのビットが遷移したことを識別するデータ線遷移
検出回路と、ライトアンプによる書き込み動作が開始さ
れるときあるいはデータ線遷移検出回路の出力信号が有
効レベルとされるときデータ線イコライズ制御信号を選
択的に有効レベルとするデータ線イコライズ制御回路
と、データ線イコライズ制御信号の有効レベルを受けて
選択的に相補データ線の非反転及び反転信号線を例えば
電源電圧のようなハイレベルにプリチャージするデータ
線イコライズ回路とを設け、データの書き込み又は書き
換えに先立って相補データ線のプリチャージを行うこと
で、反転書き込みが行われる場合でも、線間容量を介す
るカップリングによって隣接する相補データ線の非反転
又は反転信号線が負電位となるのを防止できるという効
果が得られる。
【0049】(2)上記(1)項により、オフ状態にあ
るべきトランスファMOSFETが誤ってオン状態とな
るのを防止できるという効果が得られる。 (3)上記(1)項及び(2)項により、非選択状態に
あるメモリセルのデータ破壊を防止することができると
いう効果が得られる。 (4)上記(1)項ないし(3)項により、特に、その
仕様上、書き込み動作中における書き込みデータの遷移
を許容するスタティック型RAM等の信頼性を高めるこ
とができるという効果が得られる。
るべきトランスファMOSFETが誤ってオン状態とな
るのを防止できるという効果が得られる。 (3)上記(1)項及び(2)項により、非選択状態に
あるメモリセルのデータ破壊を防止することができると
いう効果が得られる。 (4)上記(1)項ないし(3)項により、特に、その
仕様上、書き込み動作中における書き込みデータの遷移
を許容するスタティック型RAM等の信頼性を高めるこ
とができるという効果が得られる。
【0050】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図1において、メモリアレイMARY及びその周辺
部は、複数のメモリマットに分割することができる。ま
た、スタティック型RAMは、×4ビット又は×16ビ
ット等、任意のビット構成を採りうるし、データ入出力
端子IO0〜IO7は、データ入力用又は出力用として
専用化することもできる。データ線イコライズ制御回路
QCを、クロック発生回路CGの一部とする等、スタテ
ィック型RAMは種々のブロック構成を採りうるし、起
動制御信号及び内部制御信号の名称及び組み合わせなら
びにその有効レベル等も、種々の実施形態を採りうる。
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図1において、メモリアレイMARY及びその周辺
部は、複数のメモリマットに分割することができる。ま
た、スタティック型RAMは、×4ビット又は×16ビ
ット等、任意のビット構成を採りうるし、データ入出力
端子IO0〜IO7は、データ入力用又は出力用として
専用化することもできる。データ線イコライズ制御回路
QCを、クロック発生回路CGの一部とする等、スタテ
ィック型RAMは種々のブロック構成を採りうるし、起
動制御信号及び内部制御信号の名称及び組み合わせなら
びにその有効レベル等も、種々の実施形態を採りうる。
【0051】図2において、メモリアレイMARYは、
前述のように、任意数の冗長素子を含むことができる。
また、メモリアレイMARYを構成するスタティック型
メモリセルのそれぞれは、抵抗R1及びR2をPチャン
ネルMOSFETに置き換えたいわゆるCMOS型メモ
リセルに置き換えてもよいし、メモリアレイMARY及
び周辺部の具体的な回路構成や電源電圧の極性及び絶対
値ならびにMOSFETの導電型等は、種々の実施形態
を採りうる。
前述のように、任意数の冗長素子を含むことができる。
また、メモリアレイMARYを構成するスタティック型
メモリセルのそれぞれは、抵抗R1及びR2をPチャン
ネルMOSFETに置き換えたいわゆるCMOS型メモ
リセルに置き換えてもよいし、メモリアレイMARY及
び周辺部の具体的な回路構成や電源電圧の極性及び絶対
値ならびにMOSFETの導電型等は、種々の実施形態
を採りうる。
【0052】図3及び図4において、データ線イコライ
ズ制御回路QCならびにこれを構成するデータ遷移検出
回路DTD0〜DTD7の具体的構成は、本実施例によ
る制約を受けない。図5において、起動制御信号及び内
部制御信号ならびに各種信号の具体的レベルや時間関係
は、種々の実施形態を採りうる。
ズ制御回路QCならびにこれを構成するデータ遷移検出
回路DTD0〜DTD7の具体的構成は、本実施例によ
る制約を受けない。図5において、起動制御信号及び内
部制御信号ならびに各種信号の具体的レベルや時間関係
は、種々の実施形態を採りうる。
【0053】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるスタ
ティック型RAMに適用した場合について説明したが、
それに限定されるものではなく、例えば、同様なスタテ
ィック型RAMを含む論理集積回路装置等やこのような
論理集積回路装置を含むデジタルシステム等にも適用で
きる。この発明は、少なくともスタティック型メモリセ
ルが格子状に配置されてなるメモリアレイをその基本構
成要素とする半導体記憶装置ならびにこのような半導体
記憶装置を含む装置又はシステムに広く適用できる。
てなされた発明をその背景となった利用分野であるスタ
ティック型RAMに適用した場合について説明したが、
それに限定されるものではなく、例えば、同様なスタテ
ィック型RAMを含む論理集積回路装置等やこのような
論理集積回路装置を含むデジタルシステム等にも適用で
きる。この発明は、少なくともスタティック型メモリセ
ルが格子状に配置されてなるメモリアレイをその基本構
成要素とする半導体記憶装置ならびにこのような半導体
記憶装置を含む装置又はシステムに広く適用できる。
【0054】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、スタティック型RAM等
に、書き込みデータのいずれかのビットが遷移したこと
を識別するデータ線遷移検出回路を含み、ライトアンプ
による書き込み動作が開始されるときあるいはデータ線
遷移検出回路の出力信号が有効レベルとされるときデー
タ線イコライズ制御信号を選択的に有効レベルとするデ
ータ線イコライズ制御回路と、データ線イコライズ制御
信号の有効レベルを受けて選択的に相補データ線の非反
転及び反転信号線を例えば電源電圧のようなハイレベル
にプリチャージするデータ線イコライズ回路とを設け、
データの書き込み又は書き換えに先立って相補データ線
のプリチャージを行うことで、反転書き込みが行われる
場合でも、線間容量を介するカップリングによって隣接
する相補データ線の非反転又は反転信号線が負電位とな
るのを防止し、オフ状態にあるべきトランスファMOS
FETが誤ってオン状態となるのを防止することができ
る。この結果、非選択状態にあるメモリセルのデータ破
壊を防止し、特に、その仕様上、書き込み動作中におけ
る書き込みデータの遷移を許容するスタティック型RA
M等の信頼性を高めることができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、スタティック型RAM等
に、書き込みデータのいずれかのビットが遷移したこと
を識別するデータ線遷移検出回路を含み、ライトアンプ
による書き込み動作が開始されるときあるいはデータ線
遷移検出回路の出力信号が有効レベルとされるときデー
タ線イコライズ制御信号を選択的に有効レベルとするデ
ータ線イコライズ制御回路と、データ線イコライズ制御
信号の有効レベルを受けて選択的に相補データ線の非反
転及び反転信号線を例えば電源電圧のようなハイレベル
にプリチャージするデータ線イコライズ回路とを設け、
データの書き込み又は書き換えに先立って相補データ線
のプリチャージを行うことで、反転書き込みが行われる
場合でも、線間容量を介するカップリングによって隣接
する相補データ線の非反転又は反転信号線が負電位とな
るのを防止し、オフ状態にあるべきトランスファMOS
FETが誤ってオン状態となるのを防止することができ
る。この結果、非選択状態にあるメモリセルのデータ破
壊を防止し、特に、その仕様上、書き込み動作中におけ
る書き込みデータの遷移を許容するスタティック型RA
M等の信頼性を高めることができる。
【図1】この発明が適用されたスタティック型RAMの
一実施例を示すブロック図である。
一実施例を示すブロック図である。
【図2】図1のスタティック型RAMに含まれるメモリ
アレイ及び周辺部の一実施例を示す部分的な回路図であ
る。
アレイ及び周辺部の一実施例を示す部分的な回路図であ
る。
【図3】図1のスタティック型RAMに含まれるデータ
線イコライズ制御回路の一実施例を示すブロック図であ
る。
線イコライズ制御回路の一実施例を示すブロック図であ
る。
【図4】図3のデータ線イコライズ制御回路に含まれる
データ遷移検出回路の一実施例を示す回路図である。
データ遷移検出回路の一実施例を示す回路図である。
【図5】図1のスタティック型RAMの書き込み動作時
の一実施例を示す信号波形図である。
の一実施例を示す信号波形図である。
【図6】図1又は図7のスタティック型RAMの書き込
み動作時の接続図である。
み動作時の接続図である。
【図7】この発明に先立って本願発明者等が開発したス
タティック型RAMの書き込み動作時の一例を示す信号
波形図である。
タティック型RAMの書き込み動作時の一例を示す信号
波形図である。
MARY……メモリアレイ、XD……Xアドレスデコー
ダ、XB……Xアドレスバッファ、DQ……データ線イ
コライズ回路、QC……データ線イコライズ制御回路、
YS……Yスイッチ、WA……ライトアンプ、SA……
センスアンプ、YD……Yアドレスデコーダ、YB……
Yアドレスバッファ、IB……データ入力バッファ、O
B……データ出力バッファ、CG……クロック発生回
路。CSB……チップ選択信号、WEB……ライトイネ
ーブル信号、OEB……出力イネーブル信号、AX0〜
AXi……Xアドレス信号、AY0〜AYj……Yアド
レス信号、IO0〜IO7……データ入出力端子。W0
〜Wm……ワード線、B0*〜Bn*……相補データ
線、MC00〜MC0nないしMCm0〜MCmn……
スタティック型メモリセル、DQEB……データ線イコ
ライズ制御信号、YS0〜YSp……データ線選択信
号、CD0*〜CD7*……相補共通データ線。DI0
*〜DI7*……相補入力データバス(相補入力デー
タ)、DTD0〜DTD7……データ線遷移検出回路、
DTS0〜DTS7,DTS……データ線遷移検出信
号、OPG1〜OPG2……ワンショットパルス生成回
路。P1〜P7……PチャンネルMOSFET、N1〜
N6……NチャンネルMOSFET、R1〜R2……抵
抗、V1〜V4……インバータ、OG1……オア(O
R)ゲート、NO1……ノア(NOR)ゲート、NA1
〜NA3……ナンド(NAND)ゲート、DL1〜DL
2……遅延回路。
ダ、XB……Xアドレスバッファ、DQ……データ線イ
コライズ回路、QC……データ線イコライズ制御回路、
YS……Yスイッチ、WA……ライトアンプ、SA……
センスアンプ、YD……Yアドレスデコーダ、YB……
Yアドレスバッファ、IB……データ入力バッファ、O
B……データ出力バッファ、CG……クロック発生回
路。CSB……チップ選択信号、WEB……ライトイネ
ーブル信号、OEB……出力イネーブル信号、AX0〜
AXi……Xアドレス信号、AY0〜AYj……Yアド
レス信号、IO0〜IO7……データ入出力端子。W0
〜Wm……ワード線、B0*〜Bn*……相補データ
線、MC00〜MC0nないしMCm0〜MCmn……
スタティック型メモリセル、DQEB……データ線イコ
ライズ制御信号、YS0〜YSp……データ線選択信
号、CD0*〜CD7*……相補共通データ線。DI0
*〜DI7*……相補入力データバス(相補入力デー
タ)、DTD0〜DTD7……データ線遷移検出回路、
DTS0〜DTS7,DTS……データ線遷移検出信
号、OPG1〜OPG2……ワンショットパルス生成回
路。P1〜P7……PチャンネルMOSFET、N1〜
N6……NチャンネルMOSFET、R1〜R2……抵
抗、V1〜V4……インバータ、OG1……オア(O
R)ゲート、NO1……ノア(NOR)ゲート、NA1
〜NA3……ナンド(NAND)ゲート、DL1〜DL
2……遅延回路。
フロントページの続き (72)発明者 棒手 郁宏 北海道亀田郡七飯町字中島145番地 日立 北海セミコンダクタ株式会社内 (72)発明者 藤本 義人 北海道亀田郡七飯町字中島145番地 日立 北海セミコンダクタ株式会社内 (72)発明者 守山 直克 北海道亀田郡七飯町字中島145番地 日立 北海セミコンダクタ株式会社内 (72)発明者 小田 忠試 北海道亀田郡七飯町字中島145番地 日立 北海セミコンダクタ株式会社内 (72)発明者 樋口 光宏 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体事業部内
Claims (3)
- 【請求項1】 直交して配置されるワード線及びデータ
線ならびにこれらのワード線及びデータ線の交点に格子
状に配置されるスタティック型メモリセルとを含むメモ
リアレイと、 非選択時あるいは保持データの書き込み又は書き換えに
先立って上記データ線を所定レベルにプリチャージする
データ線イコライズ回路とを具備することを特徴とする
半導体記憶装置。 - 【請求項2】 請求項1において、 上記データ線イコライズ回路は、データ線イコライズ制
御信号が有効レベルとされるとき、選択的に上記データ
線を回路の高電位側電源電圧にプリチャージするもので
あって、 上記半導体記憶装置は、書き込みデータのいずれかのビ
ットが遷移したことを識別するデータ線遷移検出回路を
含み、少なくとも上記データ線遷移検出回路の出力信号
が有効レベルとされるとき、上記データ線イコライズ制
御信号を選択的に有効レベルとするデータ線イコライズ
制御回路を具備するものであることを特徴とする半導体
記憶装置。 - 【請求項3】 請求項1又は請求項2において、 上記半導体記憶装置は、書き込み動作中における書き込
みデータの遷移を許容するスタティック型RAMである
ことを特徴とする半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8198515A JPH1027474A (ja) | 1996-07-10 | 1996-07-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8198515A JPH1027474A (ja) | 1996-07-10 | 1996-07-10 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1027474A true JPH1027474A (ja) | 1998-01-27 |
Family
ID=16392428
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8198515A Pending JPH1027474A (ja) | 1996-07-10 | 1996-07-10 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1027474A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000306386A (ja) * | 1999-04-07 | 2000-11-02 | Hyundai Electronics Ind Co Ltd | データ入力バッファ回路 |
US6538740B1 (en) | 1998-02-09 | 2003-03-25 | Nikon Corporation | Adjusting method for position detecting apparatus |
US7894251B2 (en) | 2008-05-28 | 2011-02-22 | Renesas Electronics Corporation | Semiconductor memory device |
-
1996
- 1996-07-10 JP JP8198515A patent/JPH1027474A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6538740B1 (en) | 1998-02-09 | 2003-03-25 | Nikon Corporation | Adjusting method for position detecting apparatus |
JP2000306386A (ja) * | 1999-04-07 | 2000-11-02 | Hyundai Electronics Ind Co Ltd | データ入力バッファ回路 |
JP4693955B2 (ja) * | 1999-04-07 | 2011-06-01 | 株式会社ハイニックスセミコンダクター | データ入力バッファ回路 |
US7894251B2 (en) | 2008-05-28 | 2011-02-22 | Renesas Electronics Corporation | Semiconductor memory device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR930000635B1 (ko) | 스태틱형 반도체메모리 | |
JP3322412B2 (ja) | 半導体メモリ | |
JP3322411B2 (ja) | 書込みサイクル期間中のデータ変化における列平衡化を有する半導体メモリ | |
US7518947B2 (en) | Self-timed memory having common timing control circuit and method therefor | |
JP2875476B2 (ja) | 半導体メモリ装置 | |
JP4191278B2 (ja) | 高速書込みリカバリを備えたメモリ装置および関連する書込みリカバリ方法 | |
JPH08279282A (ja) | 集積回路メモリ | |
JPH029081A (ja) | 半導体記憶装置 | |
JPH02226590A (ja) | タイミング回路 | |
US6556482B2 (en) | Semiconductor memory device | |
US6175533B1 (en) | Multi-port memory cell with preset | |
US20020048196A1 (en) | High-speed synchronous semiconductor memory having multi-stage pipeline structure and operating method | |
TW589737B (en) | Dual port static memory cell and semiconductor memory device having the same | |
US6580653B2 (en) | Current saving semiconductor memory and method | |
US6704238B2 (en) | Semiconductor memory device including data bus pairs respectively dedicated to data writing and data reading | |
US20060250842A1 (en) | Methods and apparatus for accessing memory | |
US7006403B2 (en) | Self timed bit and read/write pulse stretchers | |
US6385108B2 (en) | Voltage differential sensing circuit and methods of using same | |
US9324414B2 (en) | Selective dual cycle write operation for a self-timed memory | |
JPH0883491A (ja) | データ読出回路 | |
JPH1027474A (ja) | 半導体記憶装置 | |
US6898135B2 (en) | Latch type sense amplifier method and apparatus | |
KR100422289B1 (ko) | 반도체 기억 장치 | |
JP2988582B2 (ja) | 半導体記憶装置 | |
JPH06349276A (ja) | 半導体記憶装置 |