JPH10270645A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JPH10270645A JPH10270645A JP9069732A JP6973297A JPH10270645A JP H10270645 A JPH10270645 A JP H10270645A JP 9069732 A JP9069732 A JP 9069732A JP 6973297 A JP6973297 A JP 6973297A JP H10270645 A JPH10270645 A JP H10270645A
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Abstract
(57)【要約】
【課題】抵抗などの受動素子及び配線の対基板間寄生容
量を低減するとともに、高集積化を可能にすること。 【解決手段】素子分離酸化膜２−１と同時に島状酸化膜
を形成し、窒化シリコン膜８を堆積し、開口９を形成し
た後、島状酸化膜をウエットエッチして空洞１０を形成
し、その上に抵抗膜１３等の受動素子または配線層を形
成する。
量を低減するとともに、高集積化を可能にすること。 【解決手段】素子分離酸化膜２−１と同時に島状酸化膜
を形成し、窒化シリコン膜８を堆積し、開口９を形成し
た後、島状酸化膜をウエットエッチして空洞１０を形成
し、その上に抵抗膜１３等の受動素子または配線層を形
成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
及びその製造方法に関し、特に抵抗素子及び容量素子等
の受動素子や配線及びその製造方法に関する。
及びその製造方法に関し、特に抵抗素子及び容量素子等
の受動素子や配線及びその製造方法に関する。
【０００２】
【従来の技術】半導体集積回路装置に用いる抵抗素子と
しては、半導体基板中に不純物を拡散させた導電層を使
用する拡散層抵抗が広く用いられている。しかし、基板
と拡散層抵抗のＰＮ接合で生じる寄生容量が深刻な問題
となるため、高速動作が必要な集積回路装置では、一般
的に多結晶シリコン膜などの薄膜抵抗素子が用いられて
いる。薄膜抵抗素子では、抵抗素子と基板との間に絶縁
膜が介在するために拡散層抵抗素子よりも寄生容量が低
減できる。しかし、対基板との寄生容量は依然として存
在するため、薄膜抵抗素子においても、抵抗素子の寄生
容量が寄生インピーダンスとして作用し、高周波領域で
素子のインピーダンスを変動させて回路に誤動作を生じ
させる場合がある。
しては、半導体基板中に不純物を拡散させた導電層を使
用する拡散層抵抗が広く用いられている。しかし、基板
と拡散層抵抗のＰＮ接合で生じる寄生容量が深刻な問題
となるため、高速動作が必要な集積回路装置では、一般
的に多結晶シリコン膜などの薄膜抵抗素子が用いられて
いる。薄膜抵抗素子では、抵抗素子と基板との間に絶縁
膜が介在するために拡散層抵抗素子よりも寄生容量が低
減できる。しかし、対基板との寄生容量は依然として存
在するため、薄膜抵抗素子においても、抵抗素子の寄生
容量が寄生インピーダンスとして作用し、高周波領域で
素子のインピーダンスを変動させて回路に誤動作を生じ
させる場合がある。
【０００３】このため、対基板の寄生容量を低減するた
めに、抵抗素子の下部に空洞を形成した構造が一般に知
られている。例えば、特開平７−１２２７１０号公報に
記載されている従来技術について説明する。
めに、抵抗素子の下部に空洞を形成した構造が一般に知
られている。例えば、特開平７−１２２７１０号公報に
記載されている従来技術について説明する。
【０００４】まず、図１０（ａ），（ｂ）に示すよう
に、半導体基板３０１上に絶縁膜３０２を５００ｎｍ程
度の膜厚で堆積するか、もしくは半導体基板３０１表面
を酸化して形成する。多結晶シリコンなどの無機材料も
しくはＷ−Ｓｉ−Ｎなどの抵抗膜を堆積した後、パター
ニングして抵抗素子（抵抗膜３１３）を形成する。次
に、図１１（ａ），（ｂ）に示すように、絶縁膜３０２
は比較的膜厚が厚いため、抵抗素子（３１３）をいった
ん図示しないレジスト膜で保護した後、抵抗素子（３１
３）の側方の絶縁膜３０２を部分的にエッチングし、溝
３０９を開口する。次に、図１２に示すように、基板表
面を絶縁膜３２１で被覆する。絶縁膜３２１の膜厚は例
えば２００ｎｍ程度の膜厚とする。これにより、抵抗素
子（３１３）をカバーする。次に、基板表面を図示しな
いレジスト膜で保護した後、抵抗素子（３１３）の側方
の絶縁膜３２０をエッチングして、図１３に示すよう
に、幅２〜５μｍの溝３０９ａを形成する。次に、図１
４（ａ），（ｂ）に示すように、溝３０９ａからエッチ
ング液を流し込み、抵抗素子（３１３）の下方の半導体
基板３０１をエッチングして空洞３１３を形成する。同
図では、エッチングを途中で止めた場合（エッチング深
さ１〜５０μｍ）を示している。エッチング深さを１０
〜２００μｍとすれば左右からのエッチングで貫通させ
ることもできる。
に、半導体基板３０１上に絶縁膜３０２を５００ｎｍ程
度の膜厚で堆積するか、もしくは半導体基板３０１表面
を酸化して形成する。多結晶シリコンなどの無機材料も
しくはＷ−Ｓｉ−Ｎなどの抵抗膜を堆積した後、パター
ニングして抵抗素子（抵抗膜３１３）を形成する。次
に、図１１（ａ），（ｂ）に示すように、絶縁膜３０２
は比較的膜厚が厚いため、抵抗素子（３１３）をいった
ん図示しないレジスト膜で保護した後、抵抗素子（３１
３）の側方の絶縁膜３０２を部分的にエッチングし、溝
３０９を開口する。次に、図１２に示すように、基板表
面を絶縁膜３２１で被覆する。絶縁膜３２１の膜厚は例
えば２００ｎｍ程度の膜厚とする。これにより、抵抗素
子（３１３）をカバーする。次に、基板表面を図示しな
いレジスト膜で保護した後、抵抗素子（３１３）の側方
の絶縁膜３２０をエッチングして、図１３に示すよう
に、幅２〜５μｍの溝３０９ａを形成する。次に、図１
４（ａ），（ｂ）に示すように、溝３０９ａからエッチ
ング液を流し込み、抵抗素子（３１３）の下方の半導体
基板３０１をエッチングして空洞３１３を形成する。同
図では、エッチングを途中で止めた場合（エッチング深
さ１〜５０μｍ）を示している。エッチング深さを１０
〜２００μｍとすれば左右からのエッチングで貫通させ
ることもできる。
【０００５】
【発明が解決しようとする課題】この従来技術では、抵
抗素子を絶縁膜で被覆した後、抵抗素子の側方にドライ
エッチで溝を掘り、そこからエッチング液を流し込んで
半導体基板をエッチングすることにより、抵抗素子下部
に空洞を設けていた。このため、半導体基板をウエット
エッチする際、エッチングの終点は自動的に定まらず、
空洞を形成するためのエッチングは時間を指定しておこ
なう必要があった。寄生容量の低減を大きくするには、
抵抗素子下部すべてに空洞を形成するのが望ましいが、
抵抗素子直下だけでなく周囲の半導体基板もエッチング
されてしまう。又、抵抗素子下部すべてに空洞を確実に
形成しようとすると、エッチング時間は大きめに設定し
なければならないこともあって、結果的に空洞面積は非
常に大きくなってしまっていた。
抗素子を絶縁膜で被覆した後、抵抗素子の側方にドライ
エッチで溝を掘り、そこからエッチング液を流し込んで
半導体基板をエッチングすることにより、抵抗素子下部
に空洞を設けていた。このため、半導体基板をウエット
エッチする際、エッチングの終点は自動的に定まらず、
空洞を形成するためのエッチングは時間を指定しておこ
なう必要があった。寄生容量の低減を大きくするには、
抵抗素子下部すべてに空洞を形成するのが望ましいが、
抵抗素子直下だけでなく周囲の半導体基板もエッチング
されてしまう。又、抵抗素子下部すべてに空洞を確実に
形成しようとすると、エッチング時間は大きめに設定し
なければならないこともあって、結果的に空洞面積は非
常に大きくなってしまっていた。
【０００６】したがって、従来の技術では集積回路装置
のように素子を高集積化することは困難である。また、
空洞面積が非常に大きくなってしまうことから、抵抗素
子領域にかかる応力等により、空洞部分がくぼんだり、
剥がれたりする強度上の欠陥が大きいという問題点があ
った。
のように素子を高集積化することは困難である。また、
空洞面積が非常に大きくなってしまうことから、抵抗素
子領域にかかる応力等により、空洞部分がくぼんだり、
剥がれたりする強度上の欠陥が大きいという問題点があ
った。
【０００７】従って本発明の目的は、一層高集積化が可
能で強度上の欠陥の少ない半導体集積回路装置及びその
製造方法を提供することにある。
能で強度上の欠陥の少ない半導体集積回路装置及びその
製造方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体集積回路
装置は、半導体基板の表面部を選択酸化してなる素子分
離酸化膜で区画された活性領域を含む半導体素子と、前
記素子分離酸化膜と同時に形成された島状酸化膜を除去
してなる前記半導体基板の凹部を含む空洞上に設けられ
た導電性膜とを含むというものである。
装置は、半導体基板の表面部を選択酸化してなる素子分
離酸化膜で区画された活性領域を含む半導体素子と、前
記素子分離酸化膜と同時に形成された島状酸化膜を除去
してなる前記半導体基板の凹部を含む空洞上に設けられ
た導電性膜とを含むというものである。
【０００９】又、凹部の周辺で半導体基板に接触して設
けられた窒化シリコン膜を有し、前記凹部と窒化シリコ
ン膜とで囲まれて空洞が形成されているようにすること
ができる。この場合、導電性膜が酸化シリコン膜を介し
て窒化シリコン膜を選択的に被覆しているようにするこ
とができ、もしくは窒化シリコン膜上に堆積された層間
絶縁膜を選択的に被覆する配線層として導電膜が設けら
れているようにすることができる。
けられた窒化シリコン膜を有し、前記凹部と窒化シリコ
ン膜とで囲まれて空洞が形成されているようにすること
ができる。この場合、導電性膜が酸化シリコン膜を介し
て窒化シリコン膜を選択的に被覆しているようにするこ
とができ、もしくは窒化シリコン膜上に堆積された層間
絶縁膜を選択的に被覆する配線層として導電膜が設けら
れているようにすることができる。
【００１０】本発明の半導体集積回路装置の製造方法
は、半導体基板の表面を選択酸化して活性領域を区画す
るとともに島状酸化膜を形成する工程と、全面に窒化シ
リコン膜を堆積した後前記島状酸化膜上から選択的に除
去して開口を設ける工程と、ウェットエッチにより前記
島状酸化膜を除去して空洞を形成する工程と、前記空洞
上に導電性膜を選択的に形成する工程とを有するという
ものである。
は、半導体基板の表面を選択酸化して活性領域を区画す
るとともに島状酸化膜を形成する工程と、全面に窒化シ
リコン膜を堆積した後前記島状酸化膜上から選択的に除
去して開口を設ける工程と、ウェットエッチにより前記
島状酸化膜を除去して空洞を形成する工程と、前記空洞
上に導電性膜を選択的に形成する工程とを有するという
ものである。
【００１１】この場合、空洞を形成した後酸化シリコン
膜を堆積して開口を塞ぎ、しかる後導電性膜を形成する
ことができる。あるいは、島状酸化膜の境界を跨いで開
口を形成し、空洞を形成した後、前記開口の下部に露出
した半導体基板領域に高濃度Ｎ型拡散層を形成し熱酸化
を行なって前記開口を塞ぎ、しかる後導電性膜を形成す
ることができる。
膜を堆積して開口を塞ぎ、しかる後導電性膜を形成する
ことができる。あるいは、島状酸化膜の境界を跨いで開
口を形成し、空洞を形成した後、前記開口の下部に露出
した半導体基板領域に高濃度Ｎ型拡散層を形成し熱酸化
を行なって前記開口を塞ぎ、しかる後導電性膜を形成す
ることができる。
【００１２】更に、空洞を塞いだ後層間絶縁膜を堆積
し、前記層間絶縁間を選択的に被覆する配線層として導
電膜を形成することができる。
し、前記層間絶縁間を選択的に被覆する配線層として導
電膜を形成することができる。
【００１３】選択酸化法により島状酸化膜を形成し、窒
化シリコン膜を堆積してこれに開口を設け、ウェットエ
ッチにより島状酸化膜を除去するのでこの島状酸化膜と
ほぼ同形の空洞を形成できる。
化シリコン膜を堆積してこれに開口を設け、ウェットエ
ッチにより島状酸化膜を除去するのでこの島状酸化膜と
ほぼ同形の空洞を形成できる。
【００１４】
【発明の実施の形態】次に、本発明の第１の実施の形態
について製造工程に沿って説明する。
について製造工程に沿って説明する。
【００１５】図１（ａ），（ｂ）に示すように、例えば
ｐ型のシリコン半導体基板の一表面を選択酸化して厚さ
２００〜８００ｎｍの素子分離酸化膜２−１及び島状酸
化膜２−２を形成する。素子分離酸化膜２−１は活性領
域３を区画している。島状酸化膜２−２の周囲は溝４に
かこまれている。その後、ＭＯＳトランジスタを形成す
るため必要に応じて例えばイオン注入法を利用して図示
しないウエルを形成ししきい値制御のためのチャネルド
ーピングを行なう。次に、図２（ａ）に示すように、基
板全面にゲート酸化膜５を５〜１５ｎｍの膜厚で成長し
た後、多結晶シリコン膜を１００〜２００ｎｍの膜厚で
成長し、パターニングして活性領域を横断するゲート電
極６を形成する。次に、図２（ｂ）に示すように、活性
領域とその近傍をレジスト膜７でマスクし、ウエットエ
ッチングにより島状酸化膜２−２の周囲の溝４表面から
ゲート酸化膜５が除去され、シリコン基板表面が露出す
る。次に、図２（ｃ）に示すように、減圧ＣＶＤ法によ
り基板全面に窒化シリコン膜８を５０〜２００ｎｍの膜
厚で成長する。
ｐ型のシリコン半導体基板の一表面を選択酸化して厚さ
２００〜８００ｎｍの素子分離酸化膜２−１及び島状酸
化膜２−２を形成する。素子分離酸化膜２−１は活性領
域３を区画している。島状酸化膜２−２の周囲は溝４に
かこまれている。その後、ＭＯＳトランジスタを形成す
るため必要に応じて例えばイオン注入法を利用して図示
しないウエルを形成ししきい値制御のためのチャネルド
ーピングを行なう。次に、図２（ａ）に示すように、基
板全面にゲート酸化膜５を５〜１５ｎｍの膜厚で成長し
た後、多結晶シリコン膜を１００〜２００ｎｍの膜厚で
成長し、パターニングして活性領域を横断するゲート電
極６を形成する。次に、図２（ｂ）に示すように、活性
領域とその近傍をレジスト膜７でマスクし、ウエットエ
ッチングにより島状酸化膜２−２の周囲の溝４表面から
ゲート酸化膜５が除去され、シリコン基板表面が露出す
る。次に、図２（ｃ）に示すように、減圧ＣＶＤ法によ
り基板全面に窒化シリコン膜８を５０〜２００ｎｍの膜
厚で成長する。
【００１６】次に、図３（ａ），（ｂ）に示すように、
レジスト膜等のマスクを使用して島状酸化膜上に直径
０．５〜１μｍの開口９を開口する。但し、開口９の形
状は円形に限らず任意であり、細長いスリット状であっ
ても問題はない。その後、この状態で酸化膜ウエットエ
ッチ（バッファードフッ酸等による）を行なう。尚、レ
ジストマスクは酸化膜ウエットエッチ前に除去してもか
まわない。以上により、島状酸化膜が完全に除去され、
シリコン半導体基板にできる凹部１０を含む空洞１１が
形成される。この酸化膜ウエットエッチ工程ではシリコ
ン半導体基板と窒化シリコン膜に挟まれた島状酸化膜の
みがエッチングされるため、ウエットエッチの終点検出
は不要であり、エッチング時間を長くしても空洞の形状
は殆んど変化しない。
レジスト膜等のマスクを使用して島状酸化膜上に直径
０．５〜１μｍの開口９を開口する。但し、開口９の形
状は円形に限らず任意であり、細長いスリット状であっ
ても問題はない。その後、この状態で酸化膜ウエットエ
ッチ（バッファードフッ酸等による）を行なう。尚、レ
ジストマスクは酸化膜ウエットエッチ前に除去してもか
まわない。以上により、島状酸化膜が完全に除去され、
シリコン半導体基板にできる凹部１０を含む空洞１１が
形成される。この酸化膜ウエットエッチ工程ではシリコ
ン半導体基板と窒化シリコン膜に挟まれた島状酸化膜の
みがエッチングされるため、ウエットエッチの終点検出
は不要であり、エッチング時間を長くしても空洞の形状
は殆んど変化しない。
【００１７】次に、図４に示すように、常圧ＣＶＤ法に
より酸化シリコン膜１２を形成する。一般に常圧ＣＶＤ
法による酸化シリコン膜を成長するときカバレッジが悪
いため、開口９の両側から成長した酸化シリコン膜によ
り開口が塞がれる。したがって、酸化シリコン膜１２の
成長膜厚は開口１２が埋まるように開口の大きさにあわ
せて設定すればよい。例えば円形開口ならその半径より
厚くすればよい。そして、図５（ａ），（ｂ）に示すよ
うに、多結晶シリコン膜などを堆積しパターニングして
空洞上に抵抗膜１３を形成する。多結晶シリコン膜には
パターニング前にあらかじめイオン注入法などで不純物
を導入しておく。最後に、図６（ａ），（ｂ）に示すよ
うに空洞１１，溝４とその周辺を図示しないレジスト膜
でマスクした後、異方性エッチングにより酸化シリコン
膜１２をエッチングし、次に異方性エッチングを行なっ
てゲート電極の側面に窒化シリコン膜からなる絶縁性ス
ペーサ１５を形成する。空洞とその周辺には絶縁膜１４
が残る。次に、活性領域上に開口を有するレジスト膜な
どの図示しないマスクを設けて、リンイオン又はヒ素イ
オンの注入を行ないＮ+ 型ソース・ドレイン領域１６−
１，１６−２を形成する。ここでは単一構造のソース・
ドレイン領域を形成する場合について説明したがＬＤＤ
構造にすることもできる。その場合は、図２（ａ）に示
すように、ゲート電極７を形成した後、ゲート電極と酸
化シリコン膜（２−１，２−２）をマスクにしてイオン
注入を行なってＮ- 型ソース・ドレイン領域を形成し、
図６（ａ），（ｂ）の絶縁性スペーサ１５を形成してか
ら、イオン注入を行なってＮ+型ソース・ドレイン領域
を形成すればよい。以上の説明で酸化シリコン膜１４を
エッチングで除去せずに異方性エッチングを行なっても
よいことはいうまでもない。
より酸化シリコン膜１２を形成する。一般に常圧ＣＶＤ
法による酸化シリコン膜を成長するときカバレッジが悪
いため、開口９の両側から成長した酸化シリコン膜によ
り開口が塞がれる。したがって、酸化シリコン膜１２の
成長膜厚は開口１２が埋まるように開口の大きさにあわ
せて設定すればよい。例えば円形開口ならその半径より
厚くすればよい。そして、図５（ａ），（ｂ）に示すよ
うに、多結晶シリコン膜などを堆積しパターニングして
空洞上に抵抗膜１３を形成する。多結晶シリコン膜には
パターニング前にあらかじめイオン注入法などで不純物
を導入しておく。最後に、図６（ａ），（ｂ）に示すよ
うに空洞１１，溝４とその周辺を図示しないレジスト膜
でマスクした後、異方性エッチングにより酸化シリコン
膜１２をエッチングし、次に異方性エッチングを行なっ
てゲート電極の側面に窒化シリコン膜からなる絶縁性ス
ペーサ１５を形成する。空洞とその周辺には絶縁膜１４
が残る。次に、活性領域上に開口を有するレジスト膜な
どの図示しないマスクを設けて、リンイオン又はヒ素イ
オンの注入を行ないＮ+ 型ソース・ドレイン領域１６−
１，１６−２を形成する。ここでは単一構造のソース・
ドレイン領域を形成する場合について説明したがＬＤＤ
構造にすることもできる。その場合は、図２（ａ）に示
すように、ゲート電極７を形成した後、ゲート電極と酸
化シリコン膜（２−１，２−２）をマスクにしてイオン
注入を行なってＮ- 型ソース・ドレイン領域を形成し、
図６（ａ），（ｂ）の絶縁性スペーサ１５を形成してか
ら、イオン注入を行なってＮ+型ソース・ドレイン領域
を形成すればよい。以上の説明で酸化シリコン膜１４を
エッチングで除去せずに異方性エッチングを行なっても
よいことはいうまでもない。
【００１８】本実施の形態の半導体集積回路装置は、シ
リコン半導体基板１の表面部を選択酸化してなる素子分
離酸化膜２−１で区画された活性領域３を含むｎＭＯＳ
トランジスタ（ゲート電極６，ソース・ドレイン領域１
６−１，１６−２を有している）と、素子分離酸化膜２
−１と同時に形成された島状酸化膜を除去してなるシリ
コン半導体基板１の凹部１０を含む空洞１１上に設けら
れた抵抗膜１３でなる抵抗素子とを含むいうものであ
る。
リコン半導体基板１の表面部を選択酸化してなる素子分
離酸化膜２−１で区画された活性領域３を含むｎＭＯＳ
トランジスタ（ゲート電極６，ソース・ドレイン領域１
６−１，１６−２を有している）と、素子分離酸化膜２
−１と同時に形成された島状酸化膜を除去してなるシリ
コン半導体基板１の凹部１０を含む空洞１１上に設けら
れた抵抗膜１３でなる抵抗素子とを含むいうものであ
る。
【００１９】前述したように、空洞を形成するときのウ
エットエッチングによりシリコンや窒化シリコン膜は殆
んどエッチングされないのでエッチング時間を長くして
完全に酸化シリコン膜を除去しても空洞の形状に殆んど
影響はない。そうして、島状酸化膜は選択酸化法により
形成されるのでプロセス制御性がよい。従って、空洞を
設計通りに再現性よく確実に形成できるので、集積度の
低下や強度上の欠陥を最小限に抑制できる。
エットエッチングによりシリコンや窒化シリコン膜は殆
んどエッチングされないのでエッチング時間を長くして
完全に酸化シリコン膜を除去しても空洞の形状に殆んど
影響はない。そうして、島状酸化膜は選択酸化法により
形成されるのでプロセス制御性がよい。従って、空洞を
設計通りに再現性よく確実に形成できるので、集積度の
低下や強度上の欠陥を最小限に抑制できる。
【００２０】次に、本発明の第２の実施の形態について
製造工程に沿って説明する。図７（ａ）に示すように、
第１の実施の形態と同様に、シリコン半導体基板１に選
択酸化法（ＬＯＣＯＳ法）で厚さ２００〜８００ｎｍの
素子分離酸化膜２−１及び島状酸化膜２−２Ａを形成す
る。その後、図７（ｂ）に示すように、基板全面にゲー
ト酸化膜５を５〜１５ｎｍの膜厚で成長した後、多結晶
シリコンを１００〜２００ｎｍの膜厚で成長をし、パタ
ーニングしてゲート電極６を形成する。次に、図７
（ｃ）に示すように、ＭＯＳトランジスタを形成する領
域をレジスト膜７でマスクし、ウエットエッチする。こ
れにより、島状酸化膜２−２Ａ周囲の表面からゲート酸
化膜５が除去され、シリコン半導体基板表面が露出す
る。次に、図７（ｄ）に示すように、基板全面に窒化シ
リコン膜８を５０〜２００ｎｍの膜厚で成長する。
製造工程に沿って説明する。図７（ａ）に示すように、
第１の実施の形態と同様に、シリコン半導体基板１に選
択酸化法（ＬＯＣＯＳ法）で厚さ２００〜８００ｎｍの
素子分離酸化膜２−１及び島状酸化膜２−２Ａを形成す
る。その後、図７（ｂ）に示すように、基板全面にゲー
ト酸化膜５を５〜１５ｎｍの膜厚で成長した後、多結晶
シリコンを１００〜２００ｎｍの膜厚で成長をし、パタ
ーニングしてゲート電極６を形成する。次に、図７
（ｃ）に示すように、ＭＯＳトランジスタを形成する領
域をレジスト膜７でマスクし、ウエットエッチする。こ
れにより、島状酸化膜２−２Ａ周囲の表面からゲート酸
化膜５が除去され、シリコン半導体基板表面が露出す
る。次に、図７（ｄ）に示すように、基板全面に窒化シ
リコン膜８を５０〜２００ｎｍの膜厚で成長する。
【００２１】次に、図８（ａ）に示すように、レジスト
膜等のマスクを使用して島状酸化膜２−２Ａの境界を跨
いで直径０．５〜１μｍの開口部９Ａを開口する。但
し、開口９Ａの形状は任意であり、細長いスリット状で
あっても問題はない。その後、この状態でバッファード
フッ酸などにより酸化膜ウエットエッチを行なう。以上
により、島状酸化膜のみが完全に除去され、空洞１１Ａ
が形成される。この酸化膜ウエットエッチ工程ではシリ
コン半導体基板と窒化シリコン膜８に挟まれた島状酸化
膜のみがエッチングされるため、ウエットエッチの終点
検出は不要であり、エッチング時間の制限は特にない。
その後、イオン注入により、リンを開口９Ａを通してシ
リコン半導体基板に注入し、Ｎ+ 拡散層１８を形成し、
レジスト膜を除去する。注入条件としては、１０〜５０
ｋｅＶのエネルギーでドーズ量１×１０15〜１×１０16
ｃｍ-2である。
膜等のマスクを使用して島状酸化膜２−２Ａの境界を跨
いで直径０．５〜１μｍの開口部９Ａを開口する。但
し、開口９Ａの形状は任意であり、細長いスリット状で
あっても問題はない。その後、この状態でバッファード
フッ酸などにより酸化膜ウエットエッチを行なう。以上
により、島状酸化膜のみが完全に除去され、空洞１１Ａ
が形成される。この酸化膜ウエットエッチ工程ではシリ
コン半導体基板と窒化シリコン膜８に挟まれた島状酸化
膜のみがエッチングされるため、ウエットエッチの終点
検出は不要であり、エッチング時間の制限は特にない。
その後、イオン注入により、リンを開口９Ａを通してシ
リコン半導体基板に注入し、Ｎ+ 拡散層１８を形成し、
レジスト膜を除去する。注入条件としては、１０〜５０
ｋｅＶのエネルギーでドーズ量１×１０15〜１×１０16
ｃｍ-2である。
【００２２】次に、８５０〜９００℃で１０〜３０分の
窒素雰囲気中でアニールを行なう。これにより、開口９
Ａ下のＮ+ 型拡散層が増速酸化され、開口がキャップ酸
化膜１９でふさがれる。シリコン半導体基板の凹部１０
Ａの表面も若干酸化されるが問題はない。そして、図８
（ｃ）に示すように、多結晶シリコン膜などを堆積し、
パターニングして空洞上に抵抗膜１３を形成する。多結
晶シリコン膜にはあらかじめイオン注入法などで不純物
を導入しておく。最後に、図８（ｄ）に示すように、空
洞、その周囲の溝とその近傍を含めてレジストマスクし
た後、全面エッチバックする。これにより、ゲート電極
６の側面に窒化シリコン膜でなる絶縁性スペーサ１５Ａ
が形成される。空洞とその周辺には絶縁膜１４Ａが残
る。その後、第１の実施の形態と同様にしてＭＯＳトラ
ンジスタのソース・ドレイン領域１６−１，１６−２の
形成を行なう。
窒素雰囲気中でアニールを行なう。これにより、開口９
Ａ下のＮ+ 型拡散層が増速酸化され、開口がキャップ酸
化膜１９でふさがれる。シリコン半導体基板の凹部１０
Ａの表面も若干酸化されるが問題はない。そして、図８
（ｃ）に示すように、多結晶シリコン膜などを堆積し、
パターニングして空洞上に抵抗膜１３を形成する。多結
晶シリコン膜にはあらかじめイオン注入法などで不純物
を導入しておく。最後に、図８（ｄ）に示すように、空
洞、その周囲の溝とその近傍を含めてレジストマスクし
た後、全面エッチバックする。これにより、ゲート電極
６の側面に窒化シリコン膜でなる絶縁性スペーサ１５Ａ
が形成される。空洞とその周辺には絶縁膜１４Ａが残
る。その後、第１の実施の形態と同様にしてＭＯＳトラ
ンジスタのソース・ドレイン領域１６−１，１６−２の
形成を行なう。
【００２３】この実施の形態では開口を島状酸化膜の縁
端部に形成するので空洞の占有面積を第１の実施の形態
より小さくしても抵抗膜を形成する場所を十分にとれる
ので集積度の向上に一層有利であるという利点がある。
端部に形成するので空洞の占有面積を第１の実施の形態
より小さくしても抵抗膜を形成する場所を十分にとれる
ので集積度の向上に一層有利であるという利点がある。
【００２４】以上、抵抗膜（抵抗素子）を導電性膜とし
て設ける例について説明したが、インダクタンス素子や
容量素子を形成することができることは改めて詳細説明
を俟つまでもなく明らかであろう。
て設ける例について説明したが、インダクタンス素子や
容量素子を形成することができることは改めて詳細説明
を俟つまでもなく明らかであろう。
【００２５】次に、本発明の第３の実施の形態について
製造工程に沿って説明する。第１の実施の形態と同様に
して、図９（ａ）に示すように素子分離酸化膜２−１、
島状酸化膜を形成し、ゲート酸化膜５、ゲート電極６を
形成し、窒化シリコン膜８Ａを堆積し、開口９Ｂを形成
し、島状酸化膜を除去して空洞１１Ｂを形成し、酸化シ
リコン膜１２Ａを堆積し、パターニングして絶縁性スペ
ーサ１５Ｂ、絶縁膜１４Ｂを形成する。次にソース・ド
レイン領域１６−１，１６−２を形成する。ここまでは
第１の実施の形態と同様である。
製造工程に沿って説明する。第１の実施の形態と同様に
して、図９（ａ）に示すように素子分離酸化膜２−１、
島状酸化膜を形成し、ゲート酸化膜５、ゲート電極６を
形成し、窒化シリコン膜８Ａを堆積し、開口９Ｂを形成
し、島状酸化膜を除去して空洞１１Ｂを形成し、酸化シ
リコン膜１２Ａを堆積し、パターニングして絶縁性スペ
ーサ１５Ｂ、絶縁膜１４Ｂを形成する。次にソース・ド
レイン領域１６−１，１６−２を形成する。ここまでは
第１の実施の形態と同様である。
【００２６】その後、図９（ｂ）に示すように層間絶縁
膜２１を堆積し、例えばＣＭＰ（ケミカル・メカニカル
・ポリシング（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａ
ｌＰｏｌｉｓｈｉｎｇ））法により平坦化する。そし
て、図９（ｃ）に示すように、空洞上にＡｌ−Ｃｕ膜で
なる配線層２０を形成する。配線層２０は、抵抗素子、
ＭＯＳトランジスタのソース・ドレイン領域やゲート電
極などのいずれかに接続されるので、周囲を溝でかこま
れた空洞上から前記溝上を横断して素子分離酸化膜及び
活性領域上へ延在して設けられるが、配線層の下部の少
なくとも一箇所に空洞を設けることにより寄生容量を低
減できる。空洞を再現性よく形成できるので集積度や強
度上有利であることは第１の実施の形態とほぼ同様であ
る。本実施の形態では空洞の形成を第１の実施の形態と
同じ方法によったが、第２の実施の形態と同様の方法に
よってもよい。
膜２１を堆積し、例えばＣＭＰ（ケミカル・メカニカル
・ポリシング（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａ
ｌＰｏｌｉｓｈｉｎｇ））法により平坦化する。そし
て、図９（ｃ）に示すように、空洞上にＡｌ−Ｃｕ膜で
なる配線層２０を形成する。配線層２０は、抵抗素子、
ＭＯＳトランジスタのソース・ドレイン領域やゲート電
極などのいずれかに接続されるので、周囲を溝でかこま
れた空洞上から前記溝上を横断して素子分離酸化膜及び
活性領域上へ延在して設けられるが、配線層の下部の少
なくとも一箇所に空洞を設けることにより寄生容量を低
減できる。空洞を再現性よく形成できるので集積度や強
度上有利であることは第１の実施の形態とほぼ同様であ
る。本実施の形態では空洞の形成を第１の実施の形態と
同じ方法によったが、第２の実施の形態と同様の方法に
よってもよい。
【００２７】
【発明の効果】以上説明したように本発明によれば、選
択酸化法により島状酸化膜を形成し、窒化シリコン膜で
被覆してこれに開口を設け、ウエットエッチにより島状
酸化膜を除去することにより、空洞を再現性よくほぼ設
計通りに形成できるので、受動素子や配線層の寄生容量
を低減して半導体集積回路装置の高速化を企る上で、一
層の高集積化が可能で強度上の欠陥を少なくできるとい
う効果がある。
択酸化法により島状酸化膜を形成し、窒化シリコン膜で
被覆してこれに開口を設け、ウエットエッチにより島状
酸化膜を除去することにより、空洞を再現性よくほぼ設
計通りに形成できるので、受動素子や配線層の寄生容量
を低減して半導体集積回路装置の高速化を企る上で、一
層の高集積化が可能で強度上の欠陥を少なくできるとい
う効果がある。
【図１】本発明の第１の実施の形態について説明するた
めの平面図（図１（ａ））及び図１（ａ）のＸ−Ｘ線断
面図（図１（ｂ））。
めの平面図（図１（ａ））及び図１（ａ）のＸ−Ｘ線断
面図（図１（ｂ））。
【図２】図１に続いて（ａ）〜（ｃ）に分図して示す工
程順断面図。
程順断面図。
【図３】図２に続いて示す平面図（図３（ａ））及び図
３（ａ）のＸ−Ｘ線断面図（図３（ｂ））。
３（ａ）のＸ−Ｘ線断面図（図３（ｂ））。
【図４】図３に続いて示す断面図。
【図５】図４に続いて示す平面図（図５（ａ））及び図
５（ａ）のＸ−Ｘ線断面図（図５（ｂ））。
５（ａ）のＸ−Ｘ線断面図（図５（ｂ））。
【図６】図５に続いて示す平面図（図６（ａ））及び図
６（ａ）のＸ−Ｘ線断面図（図６（ｂ））。
６（ａ）のＸ−Ｘ線断面図（図６（ｂ））。
【図７】本発明の第２の実施の形態について説明するた
めの（ａ）〜（ｄ）に分図して示す工程順断面図。
めの（ａ）〜（ｄ）に分図して示す工程順断面図。
【図８】図７に続いて（ａ）〜（ｄ）に分図して示す工
程順断面図。
程順断面図。
【図９】本発明の第３の実施の形態について説明するた
めの（ａ）〜（ｃ）に分図して示す工程順断面図。
めの（ａ）〜（ｃ）に分図して示す工程順断面図。
【図１０】従来技術について説明するための平面図（図
１０（ａ））、図１０（ａ）のＸ−Ｘ線断面図（図１０
（ｂ））。
１０（ａ））、図１０（ａ）のＸ−Ｘ線断面図（図１０
（ｂ））。
【図１１】図１０に続いて示す平面図（図１１
（ａ））、図１１（ａ）のＸ−Ｘ線断面図（図１１
（ｂ））。
（ａ））、図１１（ａ）のＸ−Ｘ線断面図（図１１
（ｂ））。
【図１２】図１１に続いて示す断面図。
【図１３】図１２に続いて示す断面図。
【図１４】図１３に続いて示す平面図（図１４（ａ）及
び図１４（ａ）のＸ−Ｘ線断面図（図１４（ｂ））。
び図１４（ａ）のＸ−Ｘ線断面図（図１４（ｂ））。
１ シリコン半導体基板 ３０１ 半導体基板 ２−１，３０２ 素子分離酸化膜 ２−２ 島状酸化膜 ３ 活性領域 ４ 溝 ５ ゲート酸化膜 ６ ゲート電極 ７ レジスト膜 ８ 窒化シリコン膜 ９，９Ａ，９Ｂ，３０９，３０９ａ 開口 １０ 凹部 １１，１１Ａ，１１Ｂ，３１１ 空洞 １２ 酸化シリコン膜 １３，３１３ 抵抗膜 １４ 絶縁膜 １５ 絶縁性スペーサ １６−１，１６−２ Ｎ+ 型ソースドレイン領域 １７ Ｎ+ 型拡散層 １８ キャップ酸化膜 １９ 層間絶縁膜 ２０ 配線層 ３２１ 絶縁膜
Claims (8)
- 【請求項１】 半導体基板の表面部を選択酸化してなる
素子分離酸化膜で区画された活性領域を含む半導体素子
と、前記素子分離酸化膜と同時に形成された島状酸化膜
を除去してなる前記半導体基板の凹部を含む空洞上に設
けられた導電性膜とを含むことを特徴とする半導体集積
回路装置。 - 【請求項２】 凹部の周辺で半導体基板に接触して設け
られた窒化シリコン膜を有し、前記凹部と窒化シリコン
膜とで囲まれて空洞が形成されている請求項１記載の半
導体集積回路装置。 - 【請求項３】 導電性膜が酸化シリコン膜を介して窒化
シリコン膜を選択的に被覆している請求項２記載の半導
体集積回路装置。 - 【請求項４】 窒化シリコン膜上に堆積された層間絶縁
膜を選択的に被覆する配線層として導電膜が設けられて
いる請求項２記載の半導体集積回路装置。 - 【請求項５】 半導体基板の表面を選択酸化して活性領
域を区画するとともに島状酸化膜を形成する工程と、全
面に窒化シリコン膜を堆積した後前記島状酸化膜上から
選択的に除去して開口を設ける工程と、ウェットエッチ
により前記島状酸化膜を除去して空洞を形成する工程
と、前記空洞上に導電性膜を選択的に形成する工程とを
有することを特徴とする半導体集積回路の製造方法。 - 【請求項６】 空洞を形成した後酸化シリコン膜を堆積
して開口を塞ぎ、しかる後導電性膜を形成する請求項５
記載の半導体集積回路装置の製造方法。 - 【請求項７】 島状酸化膜の境界を跨いで開口を形成
し、空洞を形成した後、前記開口の下部に露出した半導
体基板領域に高濃度Ｎ型拡散層を形成し熱酸化を行なっ
て前記開口を塞ぎ、しかる後導電性膜を形成する請求項
５記載の半導体集積回路装置の製造方法。 - 【請求項８】 空洞を塞いだ後層間絶縁膜を堆積し、前
記層間絶縁間を選択的に被覆する配線層として導電膜を
形成する請求項６又は７記載の半導体集積回路装置の製
造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9069732A JP2882395B2 (ja) | 1997-03-24 | 1997-03-24 | 半導体集積回路装置及びその製造方法 |
| US09/046,622 US6150227A (en) | 1997-03-24 | 1998-03-24 | Integrated circuit structure with a gap between resistor film and substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9069732A JP2882395B2 (ja) | 1997-03-24 | 1997-03-24 | 半導体集積回路装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10270645A true JPH10270645A (ja) | 1998-10-09 |
| JP2882395B2 JP2882395B2 (ja) | 1999-04-12 |
Family
ID=13411302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9069732A Expired - Fee Related JP2882395B2 (ja) | 1997-03-24 | 1997-03-24 | 半導体集積回路装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6150227A (ja) |
| JP (1) | JP2882395B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005512342A (ja) * | 2001-12-08 | 2005-04-28 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | トレンチ型半導体デバイス及びその製造方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7977754B2 (en) * | 2008-07-25 | 2011-07-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Poly resistor and poly eFuse design for replacement gate technology |
| US8907227B2 (en) | 2012-08-02 | 2014-12-09 | Hong Kong Science and Technology Research Institute Company Limited | Multiple surface integrated devices on low resistivity substrates |
| US10057983B1 (en) * | 2014-06-13 | 2018-08-21 | Verily Life Sciences Llc | Fabrication methods for bio-compatible devices using an etch stop and/or a coating |
| US20220310775A1 (en) * | 2021-03-26 | 2022-09-29 | Micron Technology, Inc. | Stacks of electrically resistive materials and related systems, methods, and apparatuses |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5098856A (en) * | 1991-06-18 | 1992-03-24 | International Business Machines Corporation | Air-filled isolation trench with chemically vapor deposited silicon dioxide cap |
| JPH0613548A (ja) * | 1992-03-30 | 1994-01-21 | Texas Instr Inc <Ti> | 集積回路抵抗とその製法 |
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| JP2882395B2 (ja) | 1999-04-12 |
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