JPH10270381A - Manufacture of semiconductor device - Google Patents
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- JPH10270381A JPH10270381A JP9070095A JP7009597A JPH10270381A JP H10270381 A JPH10270381 A JP H10270381A JP 9070095 A JP9070095 A JP 9070095A JP 7009597 A JP7009597 A JP 7009597A JP H10270381 A JPH10270381 A JP H10270381A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、いわゆるサリサイ
ド・プロセスにより不純物拡散層の低抵抗化を図る半導
体装置の製造方法に関し、特に形成されるシリサイド膜
の薄膜化および膜厚の均一化に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device in which the resistance of an impurity diffusion layer is reduced by a so-called salicide process, and more particularly to a method of forming a silicide film having a small thickness and a uniform thickness.
【０００２】[0002]
【従来の技術】半導体デバイスの高集積化に伴い、不純
物拡散層の接合深さも浅くなる一方である。ＭＯＳトラ
ンジスタを例にとると、ゲート電極の線幅の縮小に付随
してチャネル長が短縮しているため、ショート・チャネ
ル効果を抑制し、所望のソース−ドレイン間耐圧を確保
するためには不純物拡散層であるソース／ドレイン領域
を浅く形成する必要がある。その接合深さはデザイン・
ルール０．２５μｍの下では８０ｎｍ程度、デザイン・
ルール０．１μｍの下では５０ｎｍ程度まで縮小するこ
とが必要である。2. Description of the Related Art As semiconductor devices become more highly integrated, the junction depth of an impurity diffusion layer is also decreasing. In the case of a MOS transistor as an example, since the channel length is shortened in association with the reduction in the line width of the gate electrode, it is necessary to reduce the short-channel effect and to secure a desired source-drain breakdown voltage. It is necessary to form the source / drain regions, which are diffusion layers, shallow. The junction depth depends on the design
Under the rule of 0.25 μm, about 80 nm
Under the rule of 0.1 μm, it is necessary to reduce the size to about 50 nm.
【０００３】しかし、５０ｎｍ程度まで縮小された不純
物拡散層では、そのシート抵抗が１ｋΩ／□のオーダー
にも達する。ＭＯＳトランジスタにおいてソース／ドレ
イン領域のシート抵抗が上昇すると、ゲート遅延時間τ
pdが増大し、トランジスタの動作周波数ｆはこれに反比
例して低下する。このような動作周波数ｆの低下は、特
にＡＳＩＣ（特定用途向けＩＣ）やＭＰＵ（マイクロ・
プロセシング・ユニット）のように拡散層を電極として
用いるデバイスの応答速度を大きく劣化させるため、極
めて不利益である。However, in the case of an impurity diffusion layer reduced to about 50 nm, its sheet resistance reaches the order of 1 kΩ / □. When the sheet resistance of the source / drain region increases in the MOS transistor, the gate delay time τ
pd increases, and the operating frequency f of the transistor decreases in inverse proportion thereto. Such a decrease in the operating frequency f is particularly caused by an ASIC (application-specific IC) or an MPU (micro
This is extremely disadvantageous because the response speed of a device using a diffusion layer as an electrode, such as a processing unit, is greatly reduced.
【０００４】そこで、この不純物拡散層の低抵抗化を、
その表面に金属シリサイド層を形成することがで達成す
る技術が知られている。この金属シリサイド層は一般
に、シリコン（Ｓｉ）系材料層の表出部を含む基体の全
面にシリサイドを生成可能な金属膜を薄く堆積させた
後、熱処理（シリサイド化アニール）を施し、該金属膜
とＳｉ系材料層とが接触した部分において自己整合的な
シリサイド化反応を進行させる手法で形成される。この
手法は、サリサイド(SALICIDE ＝Self Aligned Silicid
ation)・プロセスと呼ばれている。シリサイドを生成可
能な金属としては様々な遷移金属が挙げられるが、最も
使用実績のあるものはＴｉである。たとえば、ＭＯＳト
ランジスタのソース／ドレイン領域の表面にＴｉＳｉｘ
（チタン・シリサイド）層が形成されることで、シート
抵抗は約１桁低下する。このようなソース／ドレイン領
域に臨んでコンタクト・ホールを開口し、その内部をプ
ラグ材料で埋め込めば、コンタクト抵抗を決定するプラ
グとＳｉ基板とのコンタクト面積は見かけ上ソース／ド
レイン領域の面積に近づき、これによってコンタクト抵
抗を実効的に下げることが可能となる。Therefore, it is necessary to reduce the resistance of the impurity diffusion layer.
A technique achieved by forming a metal silicide layer on the surface is known. In general, this metal silicide layer is formed by depositing a thin metal film capable of generating silicide on the entire surface of a substrate including an exposed portion of a silicon (Si) -based material layer, and then performing a heat treatment (silicidation annealing). It is formed by a method of causing a self-aligned silicidation reaction to proceed in a portion where the Si and the Si-based material layer are in contact with each other. This method is based on salicide (SALICIDE = Self Aligned Silicid
ation) process. Various transition metals can be cited as metals capable of generating silicide, and Ti that has been used most is titanium. For example, TiSix is formed on the surface of the source / drain region of a MOS transistor.
By forming the (titanium silicide) layer, the sheet resistance is reduced by about one digit. If a contact hole is opened facing such a source / drain region and the inside thereof is buried with a plug material, the contact area between the plug and the Si substrate which determines the contact resistance apparently approaches the area of the source / drain region. Thus, the contact resistance can be effectively reduced.
【０００５】しかし、ＴｉＳｉｘについては、０．３５
μｍよりさらに微細なデザイン・ルールの下では十分な
低抵抗化が達成できない問題が生じている。この原因の
ひとつは、ＴｉＳｉｘ層の凝集である。すなわち、微細
なデザイン・ルールの下ではソース／ドレイン領域の表
面積も小さく、ＴｉＳｉｘ層とＳｉ基板との界面の結合
が弱くなる。加えて、シリサイド化により浅い接合を破
壊することがないよう、形成されるＴｉＳｉ層の厚みが
ますます薄くなっているので、最悪の場合には上記の凝
集がＴｉＳｉｘ層の破断に至る。また、他の原因として
結晶相転移の阻害が挙げられる。ＴｉＳｉｘ層は一般に
２段階のシリサイド化アニール、すなわち、高抵抗のＣ
４９相を生成させるためのアニールとこれを低抵抗のＣ
５４相に変化させるためのアニールを経て形成される。
しかし、Ｃ４９相の結晶粒径が０．１〜０．３μｍであ
るのに対し、Ｃ５４相の結晶粒径は２〜３μｍと大き
く、デザイン・ルールより大きな結晶粒径への転移が本
質的に困難と考えられるためである。However, for TiSix, 0.35
There is a problem that a sufficiently low resistance cannot be achieved under a design rule finer than μm. One of the causes is aggregation of the TiSix layer. That is, under a fine design rule, the surface area of the source / drain region is small, and the bonding at the interface between the TiSix layer and the Si substrate is weak. In addition, since the thickness of the formed TiSi layer is becoming thinner and thinner so as not to break the shallow junction due to silicidation, in the worst case, the above-mentioned aggregation leads to breakage of the TiSix layer. Another cause is inhibition of crystal phase transition. The TiSix layer is generally a two-step silicidation anneal, ie, a high resistance C
Annealing to form 49 phase and low resistance C
It is formed through annealing for changing to a 54 phase.
However, while the crystal grain size of the C49 phase is 0.1 to 0.3 μm, the crystal grain size of the C54 phase is as large as 2 to 3 μm, and there is essentially a transition to a crystal grain size larger than the design rule. This is because it is considered difficult.
【０００６】近年、ＴｉＳｉｘに代わるサリサイド・プ
ロセス材料の有力候補として、ＣｏＳｉｘ（コバルト・
シリサイド）が提案されている。たとえば、ソース／ド
レイン上にＣｏ膜を積層してシリサイド化アニールを行
うと、Ｃｏ原子がＳｉ基板中へ拡散し、続いてＣｏＳｉ
2 が該Ｓｉ基板上にエピタキシャル成長するので、大粒
径のＣｏＳｉ2 層を得ることができる。ただし、Ｃｏは
極めて酸化されやすい物質であり、通常のＡｒ雰囲気中
や高真空中におけるシリサイド化アニールでは十分に抵
抗の低いＣｏＳｉ2 層を形成することができない。月刊
セミコンダクターワールド（プレスジャーナル社刊）１
９９５年１２月号ｐ．１５６−１６０には、Ｃｏ膜の表
面をＴｉＮ膜でキャッピングした状態でＡｒ雰囲気中で
のアニールを行うことにより、低抵抗化を図った旨が記
載されている。[0006] In recent years, CoSix (cobalt.
Silicide) has been proposed. For example, when a Co film is stacked on the source / drain and silicidation annealing is performed, Co atoms diffuse into the Si substrate, and then CoSi
Since 2 is epitaxially grown on the Si substrate, a CoSi 2 layer having a large grain size can be obtained. However, Co is a substance that is extremely easily oxidized, and a silicidation anneal in a normal Ar atmosphere or in a high vacuum cannot form a CoSi 2 layer with sufficiently low resistance. Monthly Semiconductor World (published by Press Journal) 1
December 995 p. 156-160 describes that the resistance was reduced by performing annealing in an Ar atmosphere while the surface of the Co film was capped with a TiN film.
【０００７】[0007]
【発明が解決しようとする課題】上述のように、微細化
プロセスへの適用が期待されるＣｏＳｉ2 であるが、実
用化にあたっては接合リークの問題を解決しなければな
らない。この問題を、図１１ないし図１４を参照しなが
ら説明する。接合リークの根本的な原因は、シリサイド
化反応の不均一性である。サリサイド・プロセスでは一
般に、金属膜を成膜する前に基板の表面の自然酸化膜を
除去するための前処理が行われる。しかし、この金属膜
としてＣｏ膜を使用する場合、Ｃｏが上述のように極め
て酸化されやすい物質であるために、Ｃｏ膜とＳｉ系材
料膜との界面にＯ原子等の吸着物や自然酸化膜の残膜等
の異物がわずかに存在するだけでも、シリサイド化反応
に影響が及ぼされる。As described above, CoSi 2 is expected to be applied to a miniaturization process. However, in practical use, the problem of junction leakage must be solved. This problem will be described with reference to FIGS. The root cause of the junction leakage is non-uniformity of the silicidation reaction. In the salicide process, pretreatment for removing a native oxide film on the surface of a substrate is generally performed before forming a metal film. However, when a Co film is used as the metal film, since Co is a substance which is extremely easily oxidized as described above, an adsorbate such as O atoms or a natural oxide film is formed at the interface between the Co film and the Si-based material film. The presence of even a small amount of foreign matter such as a residual film affects the silicidation reaction.
【０００８】たとえば図１１に示されるように、Ｓｉ基
板３１の表層部に不純物拡散層３２が形成されており、
さらにその表層部に自然酸化膜３３（ＳｉＯｘ；ただし
ｘ≒２）が成長している状態を考える。ここで、上記自
然酸化膜３３と不純物拡散層３２との界面には、不均一
にサブオキサイド３４（ＳｉＯｘ；ただしｘ＜２）が生
成している。ここでサブオキサイドとは、酸化シリコン
の化学量論的組成（ＳｉＯ2 ）よりもシリコン含有量が
多い不完全な酸化物である。上記自然酸化膜３３を除去
するための前処理としては通常、希フッ酸溶液を用いた
ウェットエッチングが行われるが、希フッ酸はサブオキ
サイド３４を完全に分解することができない。このた
め、前処理を終了した時点では図１２に示されるように
サブオキサイド３４が残存し、不均一に酸素が存在する
状態となる。また、基体の表面凹凸も解消されていな
い。For example, as shown in FIG. 11, an impurity diffusion layer 32 is formed on a surface portion of a Si substrate 31.
It is further assumed that a natural oxide film 33 (SiOx; x ≒ 2) is growing on the surface layer. Here, at the interface between the natural oxide film 33 and the impurity diffusion layer 32, a suboxide 34 (SiOx; x <2) is generated unevenly. Here, a suboxide is an incomplete oxide having a higher silicon content than the stoichiometric composition (SiO 2 ) of silicon oxide. Usually, as a pretreatment for removing the natural oxide film 33, wet etching using a diluted hydrofluoric acid solution is performed, but the diluted hydrofluoric acid cannot completely decompose the suboxide. Therefore, when the pretreatment is completed, the suboxide 34 remains as shown in FIG. Further, the surface irregularities of the base are not eliminated.
【０００９】上記不純物拡散層３２の表層部にＣｏＳｉ
2 層を形成するためには、図１３に示されるように、基
体の表面をＣｏ膜３５で被覆する。ここで上記Ｃｏ膜３
５は、生成したＣｏＳｉ2 層が不純物拡散層３２の浅い
接合を破壊しないよう、十分に薄く形成しておく必要が
ある。これは、従来多用されているＴｉＳｉｘの成長膜
厚がＴｉ膜の初期膜厚の約２倍であるのに対し、ＣｏＳ
ｉ2 の成長膜厚がＣｏ膜の初期膜厚の約３倍と大きいた
めである。たとえば、０．１μｍのデザイン・ルール下
ではＭＯＳトランジスタのソース／ドレイン領域の接合
深さは５０ｎｍ以下となるので、ＣｏＳｉ2 層の成長膜
厚さは２０〜３０ｎｍ程度に抑えなければならず、した
がって予め形成されるＣｏ膜を７〜８ｎｍ程度まで薄膜
化する必要がある。The surface layer of the impurity diffusion layer 32 is made of CoSi.
In order to form two layers, the surface of the base is covered with a Co film 35 as shown in FIG. Here, the Co film 3
5 needs to be formed sufficiently thin so that the generated CoSi 2 layer does not destroy the shallow junction of the impurity diffusion layer 32. This is because the growth film thickness of the conventionally used TiSix is about twice the initial film thickness of the Ti film, while the CoS
This is because the grown film thickness of i 2 is about three times as large as the initial film thickness of the Co film. For example, under the design rule of 0.1 μm, the junction depth of the source / drain region of the MOS transistor is 50 nm or less, so that the grown film thickness of the CoSi 2 layer must be suppressed to about 20 to 30 nm. It is necessary to reduce the thickness of the previously formed Co film to about 7 to 8 nm.
【００１０】しかし、このときの基体の表面にはＯ原子
等の吸着物や自然酸化膜の残膜等の異物が不均一に分布
するため、Ｃｏ膜３５と不純物拡散層３２とが直接接触
している領域ではシリサイド化反応が速やかに進行する
が、Ｃｏ膜３５と不純物拡散層３２とがたとえばサブオ
キサイド３４等の異物を介して接触する領域では、Ｃｏ
が異物との反応を経て不純物拡散層３２と反応すること
になり、シリサイド化速度は遅くなる。このような場
合、Ｃｏ膜３５と不純物拡散層３２との直接接触領域に
過剰量のＣｏが供給されて反応速度が極端に大きくなり
やすい。この結果、図１４に示されるように、不純物拡
散層３２の表層部にＣｏＳｉ2層３６が形成されるもの
の、この層にＣｏＳｉ2 スパイク３６ｓが多発すること
がある。たとえば１９９５年ＩＥＥＥ−ＩＥＤＭ（イン
ターナショナル・エレクトロン・デバイシズ・ミーティ
ング）抄録集ｐ．４４９−４５２には、上述のようなＣ
ｏＳｉ2 スパイク３６ｓが２０〜１００ｎｍの長さに伸
長することが記載されている。これは、不純物拡散層３
２の接合を突き抜けるに十分な長さであり、接合リーク
の原因となる。However, at this time, since the adsorbed substances such as O atoms and foreign substances such as the remaining film of the natural oxide film are unevenly distributed on the surface of the base at this time, the Co film 35 and the impurity diffusion layer 32 come into direct contact with each other. Although the silicidation reaction proceeds rapidly in the region where the Co film 35 and the impurity diffusion layer 32 are in contact with each other through a foreign substance such as
Reacts with the impurity diffusion layer 32 through the reaction with the foreign matter, and the silicidation speed is reduced. In such a case, an excessive amount of Co is supplied to the direct contact region between the Co film 35 and the impurity diffusion layer 32, and the reaction speed tends to be extremely high. As a result, as shown in FIG. 14, although the CoSi 2 layer 36 is formed in the surface layer of the impurity diffusion layer 32, CoSi 2 spikes 36s may frequently occur in this layer. For example, IEEE-IEDM (International Electron Devices Meeting) Abstracts 1995, p. 449-452 include C as described above.
OSI 2 spikes 36s is described that extends the length of 20 to 100 nm. This is because the impurity diffusion layer 3
It is long enough to penetrate the junction of No. 2 and causes junction leakage.
【００１１】基体表面の異物による影響を減ずるため
に、Ｃｏ膜３５の成膜前に不純物拡散層３２の表面をＡ
ｒイオン照射等の手段によりアモルファス化することも
提案されている。しかしこの方法では、イオン照射時に
基板の内部に発生した結晶欠陥に沿って基板深部までＣ
ｏ原子が拡散し、かえってＣｏＳｉ2 スパイク３６ｓを
多発させることになりかねない。Before the formation of the Co film 35, the surface of the impurity diffusion layer 32 is
Amorphization by means such as r ion irradiation has also been proposed. However, according to this method, C is applied to a deep portion of the substrate along a crystal defect generated inside the substrate during ion irradiation.
O atoms may be diffused and CoSi 2 spikes 36s may be generated more frequently.
【００１２】このように、従来のサリサイド・プロセス
では、シリサイド化のための金属膜を高度に薄膜化する
一方で、自然酸化膜等の吸着酸素等の異物の影響を避け
ながら均一な厚さのシリサイド膜を形成することが非常
に困難であった。このような問題は、今後の一層微細な
デザイン・ルールの下では程度の差こそあれ、Ｃｏ膜以
外の金属膜を用いてシリサイド層を形成する場合にも遭
遇し得るものである。そこで本発明は、上述の問題を解
決し、浅い接合を破壊することなく、薄くかつ均一な厚
さを有し、抵抗の低いシリサイド膜を形成することが可
能な半導体装置の製造方法を提供することを目的とす
る。As described above, in the conventional salicide process, while the metal film for silicidation is highly thinned, the metal film having a uniform thickness is formed while avoiding the influence of foreign substances such as adsorbed oxygen such as a natural oxide film. It was very difficult to form a silicide film. Such a problem can be encountered, even if the silicide layer is formed using a metal film other than the Co film, to a greater or lesser degree under a finer design rule in the future. Therefore, the present invention solves the above-mentioned problems, and provides a method for manufacturing a semiconductor device capable of forming a silicide film having a thin and uniform thickness and a low resistance without breaking a shallow junction. The purpose is to:
【００１３】[0013]
【課題を解決するための手段】本発明の半導体装置の製
造方法は、いわゆるサリサイド・プロセスにおいてシリ
コン系材料膜を金属膜で被覆する前に、該シリコン系材
料層の表層部に成長した酸化膜を除去するための第１の
前処理を行い、その最終的な表面粗度を酸化膜成長時の
表面粗度と等しいか、もしくはこれよりも小とし、この
後、金属膜の成膜とシリサイド化アニールとを行うこと
で上述の問題を解決するものである。上記シリサイド化
アニールによってシリサイド層を形成した後は、上記金
属膜の未反応部分を除去し、基体の全面を絶縁膜で被覆
し、この絶縁膜に上記シリサイド層に臨む接続孔を開口
し、このシリサイド層の露出面に成長した酸化膜を除去
するための第２の前処理を行ってから、この接続孔を上
層配線材料で埋め込む。接続孔の開口と第２の前処理と
の間には、上記不純物拡散層の不純物濃度を補うための
不純物を接続孔の底面より導入し、該不純物を活性化さ
せるための第２の熱処理を行っても良い。本発明では、
第１の前処理において酸化膜を徹底的に除去することに
加え、シリコン系材料膜に予め施されている不純物活性
化のための第１の熱処理、および上述のシリサイド化ア
ニール、第２の前処理、第２の熱処理の各条件も総合的
に最適化し、シリサイド層の低抵抗化を目指す。According to a method of manufacturing a semiconductor device of the present invention, an oxide film grown on a surface layer of a silicon-based material layer before a silicon-based material film is covered with a metal film in a so-called salicide process. Is performed to make the final surface roughness equal to or smaller than the surface roughness at the time of growing the oxide film, and thereafter, the metal film is formed and the silicide is removed. The above-mentioned problem is solved by performing the chemical annealing. After forming the silicide layer by the silicidation annealing, the unreacted portion of the metal film is removed, the entire surface of the substrate is covered with an insulating film, and a connection hole facing the silicide layer is opened in the insulating film. After performing the second pretreatment for removing the oxide film grown on the exposed surface of the silicide layer, the connection hole is filled with an upper wiring material. Between the opening of the connection hole and the second pretreatment, an impurity for supplementing the impurity concentration of the impurity diffusion layer is introduced from the bottom of the connection hole, and a second heat treatment for activating the impurity is performed. You may go. In the present invention,
In addition to the thorough removal of the oxide film in the first pretreatment, a first heat treatment for activating impurities previously performed on the silicon-based material film, the above-described silicidation annealing, and a second pretreatment. The conditions of the treatment and the second heat treatment are comprehensively optimized, and the resistance of the silicide layer is reduced.
【００１４】[0014]
【発明の実施の形態】本発明の要となる工程は、シリコ
ン系材料層の表層部に成長した酸化膜を除去するための
第１の前処理を行う第１工程である。ここで、シリコン
系材料層の最終的な表面粗度を酸化膜成長時の表面粗度
よりも等しいか、もしくはこれよりも小とするのは、本
発明者らが得た次のような知見にもとづいている。本発
明者らが原子間力顕微鏡（ＡＦＭ）を用いて測定を行っ
たところによると、不均一な厚さに自然酸化膜が成長し
た状態のＳｉ基板の表面粗度は１．２ｎｍ、意図的に厚
さ５ｎｍの熱酸化膜を形成させたＳｉ基板の表面粗度は
１．３ｎｍであり、大差がなかった。つまり、基体表面
の凹凸の大きさを決定しているものは不均一な酸化膜成
分である。したがって、第１の前処理によりシリコン系
材料層の表面粗度が基体の表面粗度が酸化膜成長時の表
面粗度以下になれば、不均一な自然酸化膜が十分に除去
できたと考えられるからである。上記の知見から判断す
ると、自然酸化膜の徹底除去の目安となる表面粗度は、
１．３ｎｍである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A key step of the present invention is a first step of performing a first pretreatment for removing an oxide film grown on a surface portion of a silicon-based material layer. Here, the following knowledge obtained by the present inventors is that the final surface roughness of the silicon-based material layer is equal to or smaller than the surface roughness at the time of growing the oxide film. Based on According to measurements performed by the present inventors using an atomic force microscope (AFM), the surface roughness of a Si substrate in a state where a native oxide film is grown to a non-uniform thickness is 1.2 nm, which is intentional. The surface roughness of the Si substrate on which a thermal oxide film having a thickness of 5 nm was formed was 1.3 nm, and there was no great difference. That is, what determines the size of the unevenness on the surface of the base is a non-uniform oxide film component. Therefore, if the surface roughness of the silicon-based material layer becomes less than or equal to the surface roughness at the time of growing the oxide film by the first pretreatment, it is considered that the non-uniform natural oxide film was sufficiently removed. Because. Judging from the above findings, the surface roughness, which is a guide for thorough removal of the natural oxide film,
1.3 nm.
【００１５】上記第１の前処理は、（ａ）酸化剤を含む
フッ酸溶液を用いたウェットエッチング、（ｂ）１０10
／ｃｍ2 以上のプラズマ密度を有する不活性ガス・プラ
ズマの照射、あるいは（ｃ）フッ素系エッチング種もし
くは塩素系エッチング種の少なくとも一方を用いるケミ
カル・ドライエッチング、のいずれにより行うことがで
きる。上記（ａ）の方法では、ウェットエッチング液に
添加された酸化剤が被エッチング面に局部的に露出した
サブオキサイドやＳｉ系材料層を酸化して化学量論的組
成に近い酸化膜に変化させ、この酸化膜をフッ酸が直ち
に分解除去する機構でウェットエッチングが進行する。
したがって、フッ酸のみを用いた場合のようにサブオキ
サイドが除去しきれず、これによって後工程のシリサイ
ド化に悪影響が及ぼされる虞れがなくなる。また、従来
であれば凸部として残ったサブオキサイドやシリコン系
材料層の露出部も順次酸化されながらエッチングされる
ため、基体の表面粗度が低減される効果も期待できる。
上記酸化剤としては、たとえば過酸化水素（Ｈ
2 Ｏ2 ）、硝酸（ＨＮＯ3 ）、オゾン（Ｏ3 ）を用いる
ことができる。The first pretreatment includes (a) wet etching using a hydrofluoric acid solution containing an oxidizing agent, and (b) 10 10
/ Cm 2 or more, or (c) chemical dry etching using at least one of a fluorine-based etching species and a chlorine-based etching species. In the above method (a), the oxidizing agent added to the wet etching solution oxidizes the sub-oxide or Si-based material layer which is locally exposed on the surface to be etched to change it into an oxide film having a stoichiometric composition. Then, wet etching proceeds by a mechanism in which hydrofluoric acid immediately decomposes and removes this oxide film.
Therefore, unlike the case where only hydrofluoric acid is used, the sub-oxide cannot be completely removed, so that there is no possibility that the silicidation in a later step is adversely affected. Further, in the conventional case, the exposed portions of the sub-oxide and the silicon-based material layer remaining as the convex portions are etched while being sequentially oxidized, so that the effect of reducing the surface roughness of the base can be expected.
Examples of the oxidizing agent include hydrogen peroxide (H
2 O 2 ), nitric acid (HNO 3 ), and ozone (O 3 ) can be used.
【００１６】上記（ｂ）の方法は、いわゆる高密度プラ
ズマを用いた酸化膜の除去方法である。ここで、高密度
プラズマとは、従来型のプラズマに比べて電子とガス分
子との衝突回数を増やすための何らかの工夫がなされて
いるプラズマのことである。従来型のプラズマとは、た
とえば平行平板電極間にＲＦパワーを印加してグロー放
電を起こしたり、導波管へマイクロ波を供給してマイク
ロ波放電を起こすことにより励起されるものである。こ
れに対して高密度プラズマは、たとえばマイクロ波電界
と磁界の相互作用にもとづく電子サイクロトロン共鳴
（ＥＣＲ）、あるいはホイッスラー・モードと呼ばれる
磁界中のマイクロ波伝搬モード等を利用することにより
ガス分子の解離を高度に促進し、高いプラズマ密度を達
成したものである。The method (b) is a method for removing an oxide film using so-called high-density plasma. Here, the high-density plasma is a plasma that has been devised to increase the number of collisions between electrons and gas molecules as compared with a conventional plasma. The conventional plasma is excited by, for example, applying a RF power between parallel plate electrodes to generate a glow discharge, or supplying a microwave to a waveguide to generate a microwave discharge. In contrast, a high-density plasma dissociates gas molecules by utilizing, for example, electron cyclotron resonance (ECR) based on the interaction between a microwave electric field and a magnetic field, or a microwave propagation mode in a magnetic field called a Whistler mode. To achieve a high plasma density.
【００１７】かかる高密度プラズマの具体例としては、
ＥＣＲプラズマ、ヘリコン波プラズマ、誘導結合プラズ
マ、ホロー・アノード励起プラズマ、ヘリカル共振励起
プラズマ等が例示される。これら高密度プラズマに共通
するメリットは、ガス分子の解離が高度に促進される機
構を備えることで、低ガス圧放電でも高いプラズマ密度
が得られることである。したがって、基体に対するイオ
ン衝撃をそれほど高めなくとも、高密度に生成した直進
性の高いイオンで効率の良い処理を行うことができる。
（ｂ）の方法において行われる処理は、不活性ガスのプ
ラズマによる酸化膜のスパッタ除去であるが、このよう
な物理的処理であってもイオン衝撃を減ずることで、Ｓ
ｉ基板への結晶欠陥の発生を抑制することができる。As a specific example of such a high-density plasma,
Examples include ECR plasma, helicon wave plasma, inductively coupled plasma, hollow anode excited plasma, helical resonance excited plasma, and the like. An advantage common to these high-density plasmas is that a high plasma density can be obtained even at a low gas pressure discharge by providing a mechanism for highly promoting the dissociation of gas molecules. Therefore, even if the ion bombardment on the substrate is not so increased, it is possible to perform an efficient treatment with highly linearly generated ions having high density.
The process performed in the method (b) is the sputter removal of the oxide film by the plasma of the inert gas.
Generation of crystal defects in the i-substrate can be suppressed.
【００１８】上記（ｃ）の方法は、前述（ｂ）の方法と
は異なり化学的な酸化膜の除去方法である。ケミカル・
ドライエッチングでは、マイクロ波放電により励起され
たプラズマ中の中性活性種、すなわちラジカルが、処理
チャンバ内の下降気流に乗って基板方向へ輸送され、物
理的ダメージの極めて少ない処理が行われる。フッ素系
化学種によればＳｉＯｘを効率良く分解することがで
き、塩素系化学種によればＳｉＯｘの除去速度は落ちる
ものの、サブオキサイドを分解することができる。した
がって、双方の化学種を同時または時系列的に併用する
ことも効果的である。The method (c) is different from the method (b) described above in that it is a chemical oxide film removing method. chemical·
In dry etching, neutral active species, ie, radicals, in the plasma excited by the microwave discharge are transported toward the substrate on a downdraft in the processing chamber, and processing with very little physical damage is performed. According to the fluorine-based chemical species, SiOx can be efficiently decomposed. According to the chlorine-based chemical species, the removal rate of SiOx is reduced, but the suboxide can be decomposed. Therefore, it is also effective to use both chemical species simultaneously or in chronological order.
【００１９】本発明は、予め不純物拡散層が形成された
シリコン系材料層の表面のシリサイド化に適用された場
合に、極めて有効である。この不純物拡散層の典型的な
用途は、ＭＯＳトランジスタのソース／ドレイン領域で
あるが、この他にもバイポーラ・トランジスタや電荷結
合素子（ＣＣＤ）の基板コンタクト部分にシリサイド層
が形成されていても良い。本発明では、ＭＯＳトランジ
スタへのサリサイド・プロセスの適用のように実際的な
適用を考えると、上述した酸化膜の徹底除去方法に加え
て他工程でも様々な改善を行い、プロセスを総合的に最
適化することが特に有効である。The present invention is extremely effective when applied to silicidation of the surface of a silicon-based material layer on which an impurity diffusion layer has been formed in advance. A typical application of the impurity diffusion layer is a source / drain region of a MOS transistor, but a silicide layer may be formed on a substrate contact portion of a bipolar transistor or a charge-coupled device (CCD). . In the present invention, in consideration of a practical application such as the application of a salicide process to a MOS transistor, in addition to the above-described method of thoroughly removing an oxide film, various improvements are made in other steps to optimize the process comprehensively. Is particularly effective.
【００２０】他工程の改善の一例は、不純物の活性化温
度である。本発明では、第１の熱処理による上記不純物
拡散層に導入された不純物の活性化が、８００℃以上１
０００℃以下の最終到達温度で行われていることが好適
である。一般に不純物活性化アニールは１０５０℃で行
われることが多いが、本発明ではこの温度域を若干下げ
た。しかも、第１の熱処理における昇降温速度を、使用
される熱源の最大発熱温度より低い温度域では相対的に
速く、該最大発熱温度以上の温度域では相対的に遅く設
定する。これは、Ｓｉ基板中の結晶欠陥の発生を徹底的
に抑えるためである。Ｓｉ基板中の結晶欠陥は、熱応力
が急激に変化する際に現れやすい。たとえば、Ｓｉ基板
上にＬＤＤ構造のＭＯＳトランジスタを形成する場合に
は、ゲート電極の側壁面のサイドウォールのエッジ部に
応力が集中しやすく、これが基板中の結晶欠陥の原因と
なる。One example of an improvement in other processes is the activation temperature of impurities. According to the present invention, the activation of the impurity introduced into the impurity diffusion layer by the first heat treatment is performed at 800 ° C. or higher and 1
It is preferable that the reaction is performed at a final temperature of 000 ° C. or lower. Generally, impurity activation annealing is often performed at 1050 ° C., but in the present invention, this temperature range is slightly lowered. In addition, the temperature rise / fall rate in the first heat treatment is set relatively high in a temperature range lower than the maximum heat generation temperature of the heat source to be used, and set relatively slow in a temperature range higher than the maximum heat generation temperature. This is to thoroughly suppress generation of crystal defects in the Si substrate. Crystal defects in the Si substrate tend to appear when the thermal stress changes rapidly. For example, when an MOS transistor having an LDD structure is formed on a Si substrate, stress tends to concentrate on the edge of the sidewall on the side wall surface of the gate electrode, which causes crystal defects in the substrate.
【００２１】本発明における上述のような昇降温速度の
制御には、この熱応力を緩和する働きがある。上記第１
の熱処理にたとえばハロゲン・ランプを備えたＲＴＡ
（ラピット・サーマル・アニール）装置を用いる場合、
ハロゲン・ランプの最大発熱温度は５００℃前後であ
る。そこで、最終到達温度をたとえば１０００℃とした
場合、昇温速度または降温速度を室温〜５００℃の温度
範囲では１００℃／秒程度、５００〜１０００℃の温度
範囲では１０℃／秒程度に設定すると良い。The above-mentioned control of the temperature rise / fall rate in the present invention has a function of alleviating the thermal stress. The first
With halogen lamp for heat treatment of
(Rapid thermal annealing)
The maximum exothermic temperature of a halogen lamp is around 500 ° C. Therefore, when the final temperature is set to, for example, 1000 ° C., the rate of temperature rise or fall is set to about 100 ° C./sec in a temperature range of room temperature to 500 ° C., and to about 10 ° C./sec in a temperature range of 500 to 1000 ° C. good.
【００２２】このような温度制御は、いわゆるコンタク
ト・イオン注入により導入された不純物を活性化するた
めの第２の熱処理に適用しても有効である。ここで、コ
ンタクト・イオン注入とは、不純物拡散層に臨んで接続
孔を開口する際、オーバーエッチングによって除去され
た接続孔底面の不純物を補うために行われるものであ
り、導入された不純物は当然、活性化のための第２の熱
処理を受けることになる。本発明では、この第２の熱処
理を８００℃以上１１００℃以下の最終到達温度にて行
い、また昇降温速度も前述の第１の熱処理の場合と同様
に設定することが特に好適である。これは、第２の熱処
理により新たな結晶欠陥が発生し、すでに形成されてい
るシリサイド膜から金属原子が基板中へ拡散して結果的
にシリサイド膜が不純物拡散層を突き抜けることを防止
するためである。Such a temperature control is also effective when applied to a second heat treatment for activating impurities introduced by so-called contact ion implantation. Here, the contact ion implantation is performed to compensate for impurities on the bottom surface of the connection hole removed by over-etching when opening the connection hole facing the impurity diffusion layer. And a second heat treatment for activation. In the present invention, it is particularly preferable that the second heat treatment is performed at a final temperature of 800 ° C. or more and 1100 ° C. or less, and that the temperature rise / fall rate is set in the same manner as in the case of the first heat treatment. This is to prevent a new crystal defect from being generated by the second heat treatment and metal atoms from the already formed silicide film from diffusing into the substrate, thereby preventing the silicide film from penetrating the impurity diffusion layer. is there.
【００２３】また、接続孔をプラグで上層配線材料で埋
め込む前には、シリサイド層の表面に成長した金属酸化
物やシリコン酸化物からなる混合酸化物を除去する必要
がある。本発明では不純物拡散層の表面に形成されたシ
リサイド層が極めて薄いため、この第２の前処理に際し
てはシリサイド層の表面に成長した酸化物膜を除去する
一方で、シリサイド層そのものを除去しないように細心
の注意を払う必要がある。この第２の前処理についても
前述した第１の前処理の場合と同様、１０10／ｃｍ2 以
上のプラズマ密度を有する不活性ガス・プラズマの照
射、あるいはフッ素系エッチング種もしくは塩素系エッ
チング種の少なくとも一方を用いたケミカル・ドライエ
ッチングが有効である。Before the connection hole is filled with an upper wiring material by a plug, it is necessary to remove a mixed oxide composed of metal oxide or silicon oxide grown on the surface of the silicide layer. In the present invention, since the silicide layer formed on the surface of the impurity diffusion layer is extremely thin, the oxide film grown on the surface of the silicide layer is removed during the second pretreatment, but the silicide layer itself is not removed. You need to pay close attention to In the second pretreatment, as in the first pretreatment described above, irradiation with an inert gas plasma having a plasma density of 10 10 / cm 2 or more, or fluorine-based etching or chlorine-based etching is performed. Chemical dry etching using at least one of them is effective.
【００２４】ところで、本発明でシリサイド層を形成た
めの金属膜として使用可能なものを例示すると、Ｔｉ
膜，Ｖ膜，Ｃｏ膜，Ｎｉ膜，Ｚｒ膜，Ｍｏ膜，Ｒｕ膜，
Ｐｄ膜，Ｈｆ膜，Ｔａ膜，Ｗ膜，Ｐｔ膜となる。これら
の各膜は単独で使用しても良いが、たとえばＣｏ膜のよ
うに極めて酸化されやすい膜については、その表面にキ
ャッピング膜として他の金属膜や金属化合物膜と積層さ
れた形で使用しても良い。By the way, as an example which can be used as a metal film for forming a silicide layer in the present invention, Ti
Film, V film, Co film, Ni film, Zr film, Mo film, Ru film,
It becomes a Pd film, a Hf film, a Ta film, a W film, and a Pt film. Each of these films may be used alone. For example, a film that is extremely oxidized such as a Co film may be used as a capping film laminated on another metal film or a metal compound film. May be.
【００２５】[0025]
【実施例】以下、本発明の具体的な実施例について説明
する。実施例１ ここでは、本発明をＣＭＯＳプロセスに適用し、Ｈ2 Ｏ
2 を含む希フッ酸溶液でソース／ドレイン領域の自然酸
化膜を除去した後、該領域の表面にＣｏＳｉ2層を形成
して低抵抗化を図ったプロセス例について、図１ないし
図９を参照しながら説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, specific embodiments of the present invention will be described. Embodiment 1 Here, the present invention is applied to a CMOS process, and H 2 O
1 to 9 for an example of a process in which a natural oxide film in a source / drain region is removed with a dilute hydrofluoric acid solution containing 2 and then a CoSi 2 layer is formed on the surface of the region to reduce resistance. I will explain while.
【００２６】図１は、ＰＭＯＳ形成領域にＢＦ2 + のイ
オン注入を行い、ＬＤＤ構造を有するＰＭＯＳが形成さ
れた状態を示している。ここまでのプロセスを簡単に説
明すると、まずＳｉ基板１に公知の選択酸化分離法（Ｌ
ＯＣＯＳ）法によりフィールド酸化膜２（ＳｉＯ2 ）を
形成し、さらにＮＭＯＳ形成領域にｐ型不純物をイオン
注入することにより、ｐ型のウェル３を形成した。次
に、このフィールド酸化膜２により規定される素子形成
領域の全面をパイロジェニック酸化法により熱酸化し
て、厚さ約１０ｎｍのゲート酸化膜３を形成した。次
に、基体の全面に厚さ約１４０ｎｍのＷ−ポリサイド膜
（ｐｏｌｙＳｉ／ＷＳｉｘ）を成膜し、この膜をパター
ニングしてゲート電極５を形成した。続いて、ＰＭＯＳ
形成領域にはＢＦ2 + 、ＮＭＯＳ形成領域にはＡｓ+ を
それぞれ低濃度にてイオン注入することにより、ｎ- 型
のＬＤＤ領域６ｎとｐ- 型のＬＤＤ領域６ｐとをそれぞ
れ形成した。次に、厚さ約２００ｎｍのＳｉＯｘ膜の全
面堆積、このＳｉＯｘ膜のエッチバックによるサイドウ
ォール７の形成を行った。FIG. 1 shows a state in which BF 2 + ions are implanted into a PMOS formation region to form a PMOS having an LDD structure. To briefly explain the process so far, first, a known selective oxidation separation method (L
A field oxide film 2 (SiO 2 ) was formed by an OCOS method, and a p-type well 3 was formed by ion-implanting a p-type impurity into an NMOS formation region. Next, the entire surface of the element formation region defined by the field oxide film 2 was thermally oxidized by a pyrogenic oxidation method to form a gate oxide film 3 having a thickness of about 10 nm. Next, a W-polycide film (polySi / WSix) having a thickness of about 140 nm was formed on the entire surface of the substrate, and this film was patterned to form the gate electrode 5. Then, PMOS
By ion-implanting BF 2 + into the formation region and As + into the NMOS formation region at a low concentration, respectively, an n − LDD region 6n and a p − LDD region 6p were formed. Next, an SiOx film having a thickness of about 200 nm was entirely deposited, and the sidewall 7 was formed by etching back the SiOx film.
【００２７】さらに、この基体を酸化炉に搬入し、Ｏ2
流量４ＳＬＭ，８００℃，１０分間の条件でチャネリン
グ防止膜８としてＳｉＯｘ膜を約１０ｎｍの厚さに形成
した。レジスト・パターニングを行ってＮＭＯＳ形成領
域をレジスト・パターン１０で被覆した後、まずＰＭＯ
Ｓ形成領域に対し、ＢＦ2 + の高濃度イオン注入を行っ
た。このイオン注入の条件は、たとえばイオン加速エネ
ルギー４０ｋｅＶ，ドース量３×１０15／ｃｍ2 とし、
これによりｐ+ 型のソース／ドレイン領域９ｐを形成し
た。図１には、ここまでの工程が終了した状態が示され
ている。Further, the substrate is carried into an oxidation furnace, and O 2
An SiOx film having a thickness of about 10 nm was formed as the channeling preventing film 8 under the conditions of a flow rate of 4 SLM, 800 ° C. and 10 minutes. After the resist patterning is performed to cover the NMOS formation region with the resist pattern 10, first, the PMO
High concentration BF 2 + ion implantation was performed on the S formation region. The conditions for this ion implantation are, for example, an ion acceleration energy of 40 keV and a dose of 3 × 10 15 / cm 2 .
Thus, ap + type source / drain region 9p was formed. FIG. 1 shows a state in which the steps up to this point have been completed.
【００２８】次に、ＮＭＯＳを形成するためのイオン注
入に先立ち、図２に示されるようにチャネリング防止膜
８を希フッ酸を用いて除去した。この段階でチャネリン
グ防止膜８を除去するのは、質量の大きいＡｓ+ イオン
と共にチャネリング防止膜８中の酸素が基板へ打ち込ま
れるのを防止するためである。次にレジスト・パターニ
ングを行ってＰＭＯＳ形成領域をレジスト・パターン１
１で被覆した後、Ａｓ+ の高濃度イオン注入を行った。
このときのイオン注入条件は、たとえばイオン加速エネ
ルギー５０ｋｅＶ，ドース量３×１０15／ｃｍ2 とし、
これによりｎ+ 型のソース／ドレイン領域９ｎを形成し
た。Next, prior to the ion implantation for forming the NMOS, the channeling preventing film 8 was removed using diluted hydrofluoric acid as shown in FIG. The reason why the channeling preventing film 8 is removed at this stage is to prevent oxygen in the channeling preventing film 8 from being implanted into the substrate together with the large As + ions. Next, a resist patterning is performed to define a PMOS formation region in a resist pattern 1.
After coating with No. 1, high concentration ion implantation of As + was performed.
The ion implantation conditions at this time are, for example, an ion acceleration energy of 50 keV and a dose of 3 × 10 15 / cm 2 .
Thus, an n + -type source / drain region 9n was formed.
【００２９】導入された不純物は、Ｎ2 雰囲気中におけ
る第１の熱処理で活性化させた。ここでは、ハロゲン・
ランプを備えたＲＴＡ装置を用い、１００℃／秒の昇温
速度で室温から５００℃まで昇温→１０℃／秒の昇温速
度で最終到達温度１０００℃まで昇温→１０００℃で１
０秒間保持→１０℃／秒の降温速度で５００℃まで降温
→１００℃／秒の降温速度で室温まで降温、といった昇
降温シーケンスにしたがって熱処理を行った。このシー
ケンスにより基板の熱応力の急激な変化が抑制され、基
板中における結晶欠陥の発生が抑制された。ソース／ド
レイン領域９ｎ，９ｐの接合深さは、約１２０ｎｍとな
った。The introduced impurities were activated by a first heat treatment in an N 2 atmosphere. Here, halogen
Using a RTA device equipped with a lamp, the temperature was raised from room temperature to 500 ° C. at a rate of 100 ° C./sec→the final temperature was raised to 1000 ° C. at a rate of 10 ° C./sec→1
Heat treatment was performed according to a temperature rising / falling sequence such as holding for 0 second → cooling down to 500 ° C. at a cooling rate of 10 ° C./sec→cooling down to room temperature at a cooling rate of 100 ° C./sec. This sequence suppressed a rapid change in the thermal stress of the substrate, and suppressed the occurrence of crystal defects in the substrate. The junction depth of the source / drain regions 9n and 9p was about 120 nm.
【００３０】次に、第１の前処理として、Ｈ2 Ｏ2 ：Ｈ
2 Ｏ：ＨＦ＝３０：７０：１の組成を有する３０℃の希
フッ酸溶液中に基体を６０秒間浸漬し、ソース／ドレイ
ン領域９ｎ，９ｐの表面に成長している自然酸化膜を除
去した。この前処理の様子を、図３ないし図５に拡大し
て示す。これらの図面にはＰＭＯＳのソース／ドレイン
領域９ｐを図示するが、ＮＭＯＳのソース／ドレイン領
域９ｎにおいても処理の様子は同じである。図３は、ソ
ース／ドレイン領域９ｐの表面に自然酸化膜２０が成長
した状態を示している。この自然酸化膜２０は、酸化シ
リコンの化学量論的組成ＳｉＯ2 に近い組成ＳｉＯｘ
（ｘ≒２）を有するが、その厚さは不均一であり、ソー
ス／ドレイン領域９ｐの表面に最大表面粗度Ｒmax を発
生させる原因となっている。ここで、上記自然酸化膜２
０とソース／ドレイン領域９ｐとの界面を酸化膜／基板
界面Ｑとする。また、上記の自然酸化膜２０とソース／
ドレイン領域９ｐの界面近傍には、化学量論組成よりも
酸素リッチな組成ＳｉＯｘ（ｘ＜２）を有するサブオキ
サイド２１が不均一に分布している。Next, as a first pretreatment, H 2 O 2 : H
The substrate was immersed in a dilute hydrofluoric acid solution having a composition of 2 O: HF = 30: 70: 1 at 30 ° C. for 60 seconds to remove a natural oxide film growing on the surfaces of the source / drain regions 9n and 9p. . The state of this pre-processing is shown in FIGS. 3 to 5 in an enlarged manner. Although the source / drain regions 9p of the PMOS are shown in these drawings, the processing is the same in the source / drain regions 9n of the NMOS. FIG. 3 shows a state where a native oxide film 20 has grown on the surface of the source / drain region 9p. This natural oxide film 20, the composition SiOx close to the stoichiometric composition SiO 2 silicon oxide
(X ≒ 2) has a, its thickness is nonuniform, it is responsible for generating the maximum surface roughness R max to the surface of the source / drain region 9p. Here, the natural oxide film 2
The interface between 0 and the source / drain region 9p is referred to as an oxide film / substrate interface Q. Further, the above-mentioned natural oxide film 20 and the source /
In the vicinity of the interface of the drain region 9p, suboxides 21 having a composition SiOx (x <2) richer in oxygen than the stoichiometric composition are unevenly distributed.
【００３１】この自然酸化膜２０をＨ2 Ｏ2 を含む希フ
ッ酸溶液を用いて除去すると、図４に示されるように、
途中で現れるソース／ドレイン領域９ｐやサブオキサイ
ド２１の露出面の表面がＨ2 Ｏ2 により酸化され、新た
な酸化層２２が生成する。この酸化層２２の組成は、酸
化シリコンの化学量論的組成ＳｉＯ2 に近い組成ＳｉＯ
ｘを有する。したがって、この第１の前処理では被エッ
チング面に常に酸化膜が存在する形でウェットエッチン
グが進行することになる。この結果、第１の前処理の終
了時には図５に示されるように、自然酸化膜２０もサブ
オキサイド２１も徹底的に除去される。また、破線で示
した当初の酸化膜／基板界面Ｑと比較して明らかなよう
に、本発明では基体表面の平坦性が向上し、その表面粗
度Ｒは酸化膜生成時の最大表面粗度Ｒmax よりも遥かに
減少した。When the natural oxide film 20 is removed using a dilute hydrofluoric acid solution containing H 2 O 2 , as shown in FIG.
The exposed surface of the source / drain region 9p and the sub-oxide 21 appearing on the way are oxidized by H 2 O 2 , and a new oxide layer 22 is generated. The composition of this oxide layer 22 is a composition SiO 2 close to the stoichiometric composition SiO 2 of silicon oxide.
x. Therefore, in the first pretreatment, the wet etching proceeds in such a manner that the oxide film always exists on the surface to be etched. As a result, at the end of the first pretreatment, as shown in FIG. 5, both the native oxide film 20 and the suboxide 21 are thoroughly removed. Further, as is apparent from comparison with the initial oxide film / substrate interface Q shown by the broken line, the flatness of the substrate surface is improved in the present invention, and the surface roughness R is the maximum surface roughness when the oxide film is formed. It was much smaller than R max.
【００３２】次に、マグネトロン・スパッタリングを行
い、図６に示されるように基体の全面にＣｏ膜１２を約
３０ｎｍの厚さに成膜した。このＣｏ膜１２はシリサイ
ド膜形成用の原料であり、成膜条件はたとえば、 ターゲット Ｃｏ Ａｒ流量 １００ ＳＣＣＭ 圧力 ０．４７ Ｐａ ＲＦパワー １ ｋＷ（１３．５６ＭＨｚ） 基板温度 １５０ ℃ とした。Next, magnetron sputtering was performed to form a Co film 12 with a thickness of about 30 nm on the entire surface of the substrate as shown in FIG. The Co film 12 is a raw material for forming a silicide film, and the film forming conditions are, for example, target Co Ar flow rate 100 SCCM pressure 0.47 Pa RF power 1 kW (13.56 MHz) substrate temperature 150 ° C.
【００３３】次に、ソース／ドレイン領域９ｎ，９ｐの
表面を自己整合的にシリサイド化するための２段階ＲＴ
Ａ（ラピッド・サーマル・アニール）を行った。すなわ
ちまず、図６に示される状態の基体をＲＴＡ装置に搬入
し、一例としてＮ2 流量５ＳＬＭ，５５０℃，３０秒間
の条件で１回目ＲＴＡを行った。この結果、図７に示さ
れるように、ゲート電極５の表面にＣｏＳｉ2 層１３
ｇ、ソース／ドレイン領域９ｎ，９ｐの表面にＣｏＳｉ
2 層１３ｓｄがそれぞれ形成された。Next, a two-step RT for silicidizing the surfaces of the source / drain regions 9n and 9p in a self-aligned manner.
A (rapid thermal annealing) was performed. That is, first, the substrate in the state shown in FIG. 6 was carried into the RTA apparatus, and as an example, the first RTA was performed under the conditions of a N 2 flow rate of 5 SLM, 550 ° C., and 30 seconds. As a result, as shown in FIG. 7, the CoSi 2 layer 13 is formed on the surface of the gate electrode 5.
g, CoSi on the surfaces of the source / drain regions 9n and 9p.
Two layers 13sd were respectively formed.
【００３４】次に、図８に示されるように、基体を一旦
硫酸過水（Ｈ2 ＳＯ4 ／Ｈ2 Ｏ2 混合水溶液）に浸漬し
て未反応Ｃｏ膜１２ｕを選択的に溶解除去した後、たと
えばＮ2 流量５ＳＬＭ，７５０℃，３０秒間の条件で２
回目ＲＴＡを行った。この結果、より安定な結晶構造を
有し抵抗の低いＣｏＳｉ2 層１３ｇ，１３ｓｄが形成さ
れた。このＣｏＳｉ2 層１３ｇ，１３ｓｄの厚さは、約
５０ｎｍであった。本発明では、ソース／ドレイン領域
９ｎ，９ｐの不純物活性化条件が最適化され、基板中で
の結晶欠陥の発生が抑制されていること、Ｃｏ膜１２の
成膜に先立ちソース／ドレイン領域９ｎ，９ｐの表面か
ら酸化膜が徹底的に除去されており、かつその表面粗度
Ｒが著しく低減されていることにより、均一性の極めて
高いＣｏＳｉ2 層１３ｇ，１３ｓｄを形成することがで
きた。従来のようなＣｏＳｉ2 スパイクによる接合の破
壊は、検出されなかった。Next, as shown in FIG. 8, the substrate is once immersed in a sulfuric acid / hydrogen peroxide mixture (H 2 SO 4 / H 2 O 2 mixed aqueous solution) to selectively dissolve and remove the unreacted Co film 12u. For example, under the conditions of N 2 flow rate of 5 SLM, 750 ° C. and 30 seconds, 2
A second RTA was performed. As a result, CoSi 2 layers 13g and 13sd having a more stable crystal structure and low resistance were formed. The thicknesses of the CoSi 2 layers 13g and 13sd were about 50 nm. In the present invention, the conditions for activating the impurities in the source / drain regions 9n and 9p are optimized to suppress the occurrence of crystal defects in the substrate, and the source / drain regions 9n and 9p are formed prior to the formation of the Co film 12. Since the oxide film was thoroughly removed from the surface of 9p and the surface roughness R was significantly reduced, CoSi 2 layers 13g and 13sd with extremely high uniformity could be formed. No joint breakage due to conventional CoSi 2 spikes was detected.
【００３５】この後、図９に示されるように、基体の全
面を層間絶縁膜１４（ＳｉＯｘ／ＢＰＳＧ）で被覆し
た。この層間絶縁膜１４は、膜質に優れる厚さ約１００
ｎｍのＳｉＯｘ膜と、リフロー特性に優れる厚さ約５０
０ｎｍのＢＰＳＧ（ホウ素・リン・シリケート・ガラ
ス）膜とをこの順に成膜したものである。これらの膜の
成膜条件はたとえば、 （ＳｉＯｘ膜の成膜条件） ＣＶＤ装置 ＬＰＣＶＤ装置 ＳｉＨ4 流量 ３０ ＳＣＣＭ Ｏ2 流量 ５４０ ＳＣＣＭ 圧力 １０．２ Ｐａ 基板温度 ４００ ℃ （ＢＰＳＧ膜の成膜条件） ＣＶＤ装置 常圧ＣＶＤ装置 ＴＥＯＳ流量 ５０ ＳＣＣＭ Ｏ3 流量 ５００ ＳＣＣＭ トリメチルリン酸 ５０ ＳＣＣＭ トリメチルホウ酸 ５０ ＳＣＣＭ 圧力 ４０ Ｐａ 基板温度 ７２０ ℃ のとおりとした。Thereafter, as shown in FIG. 9, the entire surface of the substrate was covered with an interlayer insulating film 14 (SiOx / BPSG). This interlayer insulating film 14 has a thickness of about 100
nm SiOx film and a thickness of about 50 with excellent reflow characteristics
A 0 nm BPSG (boron / phosphorous / silicate / glass) film is formed in this order. The conditions for forming these films are, for example, (film formation conditions for SiOx film) CVD apparatus LPCVD apparatus SiH4 flow rate 30 SCCM O2 flow rate 540 SCCM pressure 10.2 Pa Substrate temperature 400 ° C. (film formation conditions for BPSG film) CVD apparatus Pressure CVD apparatus TEOS flow rate 50 SCCM O 3 flow rate 500 SCCM trimethyl phosphate 50 SCCM trimethyl boric acid 50 SCCM pressure 40 Pa Substrate temperature 720 ° C.
【００３６】次に、レジスト・パターニングを行って図
示されないレジスト・パターンを形成し、これをマスク
として上記層間絶縁膜１４をドライエッチングし、ソー
ス／ドレイン領域９ｎ，９ｐに臨むコンタクトホール１
５ｎ，１５ｐを開口した。このときのエッチング条件
は、一例として下記のとおりとした。 エッチング装置 マグネトロンＲＩＥ装置 Ｃ4 Ｆ8 流量 ３０ ＳＣＣＭ 圧力 ２ Ｐａ ＲＦパワー １２００ Ｗ（１３．５６ ＭＨｚ） 基板温度 ２５℃ オーバーエッチング率 ５０％Next, a resist pattern (not shown) is formed by resist patterning, and the interlayer insulating film 14 is dry-etched using the resist pattern as a mask to form contact holes 1 facing the source / drain regions 9n and 9p.
5n and 15p were opened. The etching conditions at this time were as follows as an example. Etching device Magnetron RIE device C 4 F 8 Flow rate 30 SCCM Pressure 2 Pa RF power 1200 W (13.56 MHz) Substrate temperature 25 ° C. Over etching rate 50%
【００３７】次に、上記コンタクトホール１５ｎ，１５
ｐを介してコンタクト・イオン注入を行った。ＰＭＯＳ
形成領域についてはＢＦ2 + をイオン加速エネルギー５
０ｋｅＶ，ドース量３×１０15／ｃｍ2 の条件で、また
ＮＭＯＳ形成領域についてはＡｓ+ をイオン加速エネル
ギー５０ｋｅＶ，ドース量３×１０15／ｃｍ2 の条件で
それぞれイオン注入した。導入された不純物は、Ｎ2 雰
囲気中における第２の熱処理で活性化させた。ここで
は、ハロゲン・ランプを備えたＲＴＡ装置を用い、１０
０℃／秒の昇温速度で室温から５００℃まで昇温→１０
℃／秒の昇温速度で最終到達温度８５０℃まで昇温→８
５０℃で３０秒間保持→１０℃／秒の降温速度で５００
℃まで降温→１００℃／秒の降温速度で室温まで降温、
といった昇降温シーケンスにしたがって熱処理を行っ
た。このシーケンスにより基板の熱応力の急激な変化が
抑制され、基板中における結晶欠陥の発生が抑制され
た。Next, the contact holes 15n, 15
Contact ion implantation was performed via p. PMOS
For the formation region, BF 2 + was converted to an ion acceleration energy of 5
0KeV, under conditions of a dose of 3 × 10 15 / cm 2, also the NMOS forming region were respectively ion implantation of As + ion acceleration energy 50 keV, under the conditions of a dose of 3 × 10 15 / cm 2. The introduced impurities were activated by a second heat treatment in an N 2 atmosphere. Here, an RTA apparatus equipped with a halogen lamp is used, and 10
Temperature rise from room temperature to 500 ° C. at a rate of 0 ° C./sec→10
Temperature rise to the final temperature of 850 ° C at a temperature rise rate of ° C / sec → 8
Hold at 50 ° C for 30 seconds → 500 at 10 ° C / sec cooling rate
Temperature down to ℃ ℃ → temperature down to room temperature at a rate of 100 ℃ / second,
The heat treatment was performed according to the temperature rising and falling sequence. This sequence suppressed a rapid change in the thermal stress of the substrate, and suppressed the occurrence of crystal defects in the substrate.
【００３８】次に、プラグ形成前の第２の前処理とし
て、基体を硫酸過水に浸漬し、さらにＡｒガスを用いた
逆スパッタリングを行うことにより、コンタクト・ホー
ル１５ｎ，１５ｐ底面の混合酸化物を除去した。この場
合の混合酸化物とは、ＣｏＳｉ2 層１３ｓｄの表面に成
長したＳｉＯｘやＣｏＯｘを含むものである。Next, as a second pretreatment before forming the plug, the substrate is immersed in sulfuric acid and hydrogen peroxide, and reverse sputtering is performed using Ar gas to form a mixed oxide on the bottom surfaces of the contact holes 15n and 15p. Was removed. In this case, the mixed oxide contains SiOx or CoOx grown on the surface of the CoSi 2 layer 13sd.
【００３９】この後は、常法にしたがい、図１０に示さ
れるようなプラグ１６と上層配線１７の形成を行った。
まず、スパッタ成膜されたＴｉ／ＴｉＮ系密着膜とブラ
ンケットＷ−ＣＶＤにより成膜されたＷ膜とをエッチバ
ックすることにより、プラグ１６を形成した。これらの
各プロセスの条件は、一例として （Ｔｉ膜の成膜条件） 装置 マグネトロン・スパッタリング装置 ターゲット Ｔｉ Ａｒ流量 １００ ＳＣＣＭ 圧力 ０．４７ Ｐａ ＲＦパワー ８ ｋＷ（１３．５６ＭＨｚ） 基板温度 １５０ ℃ 膜厚 １０ ｎｍ （ＴｉＮ膜の成膜条件） 装置 マグネトロン・スパッタリング装置 ターゲット Ｔｉ Ａｒ流量 ４０ ＳＣＣＭ Ｎ2 流量 ２０ ＳＣＣＭ 圧力 ０．４７ Ｐａ ＲＦパワー ５ ｋＷ（１３．５６ＭＨｚ） 基板温度 １５０ ℃ 膜厚 ７０ ｎｍ （Ｗ膜の成膜条件） 装置 ＬＰＣＶＤ装置 ＷＦ6 流量 ７５ ＳＣＣＭ Ａｒ流量 ２２００ ＳＣＣＭ Ｎ2 流量 ３００ ＳＣＣＭ Ｈ2 流量 ５００ ＳＣＣＭ 圧力 １０６４０ Ｐａ 基板温度 ４５０ ℃ 膜厚 ４００ ｎｍ （Ｗ膜とＴｉ／ＴｉＮ膜のエッチバック条件） 装置 平行平板型ＲＩＥ装置 ＳＦ6 流量 ５０ ＳＣＣＭ 圧力 １．３３ Ｐａ ＲＦパワー １５０ Ｗ（１３．５６ ＭＨｚ） 基板温度 ２５ ℃ とした。Thereafter, the plug 16 and the upper wiring 17 as shown in FIG. 10 were formed according to a conventional method.
First, the plug 16 was formed by etching back the Ti / TiN-based adhesion film formed by sputtering and the W film formed by blanket W-CVD. The conditions of each of these processes are, for example, (film formation conditions of Ti film). Device Magnetron sputtering device Target Ti Ar flow rate 100 SCCM Pressure 0.47 Pa RF power 8 kW (13.56 MHz) Substrate temperature 150 ° C. Film thickness 10 nm (TiN film formation conditions) Apparatus Magnetron sputtering apparatus Target Ti Ar flow rate 40 SCCM N 2 flow rate 20 SCCM pressure 0.47 Pa RF power 5 kW (13.56 MHz) Substrate temperature 150 ° C. Film thickness 70 nm (W film LPCVD apparatus WF 6 flow rate 75 SCCM Ar flow rate 2200 SCCM N 2 flow rate 300 SCCM H 2 flow rate 500 SCCM pressure 10640 Pa Substrate temperature 450 ° C. Film thickness 400 nm (etch back condition of W film and Ti / TiN film) ) Equipment Row plate RIE system SF 6 flow rate 50 SCCM Pressure 1.33 Pa RF power 150 W (13.56 MHz) was a substrate temperature of 25 ° C..
【００４０】一方の上記配線１７は、Ｔｉバリヤメタル
とＡｌ−１％Ｓｉ膜の積層膜をパターニングすることに
より形成されている。各プロセスの条件は、たとえば、 （Ｔｉバリヤメタルの成膜条件） 装置 マグネトロン・スパッタリング装置 ターゲット Ｔｉ Ａｒ流量 １００ ＳＣＣＭ 圧力 ０．４７ Ｐａ ＲＦパワー ４ ｋＷ（１３．５６ ＭＨｚ） 基板温度 １５０ ℃ 膜厚 ３０ ｎｍ （Ａｌ−１％Ｓｉ膜の成膜条件） 装置 マグネトロン・スパッタリング装置 ターゲット Ａｌ−１％Ｓｉ Ａｒ流量 ５０ ＳＣＣＭ 圧力 ０．４７ Ｐａ ＲＦパワー ２２．５ ｋＷ（１３．５６ ＭＨｚ） 基板温度 １５０ ℃ 膜厚 ５００ ｎｍ （Ａｌ−１％膜とＴｉ膜のドライエッチング条件） 装置 有磁場マイクロ波プラズマ・エッチング装置 ＢＣｌ3 ６０ ＳＣＣＭ Ｃｌ2 ９０ ＳＣＣＭ 圧力 ０．０１６ Ｐａ マイクロ波パワー １０００ Ｗ（２．４５ ＧＨｚ） ＲＦバイアス・パワー ５０ Ｗ（８００ ｋＨｚ） 基板温度 ２５℃ とした。The wiring 17 is formed by patterning a laminated film of a Ti barrier metal and an Al-1% Si film. The conditions of each process are, for example, (Ti barrier metal film forming conditions) device Magnetron sputtering device Target Ti Ar flow rate 100 SCCM pressure 0.47 Pa RF power 4 kW (13.56 MHz) Substrate temperature 150 ° C. Film thickness 30 nm (Deposition conditions of Al-1% Si film) Apparatus Magnetron sputtering apparatus Target Al-1% Si Ar flow rate 50 SCCM pressure 0.47 Pa RF power 22.5 kW (13.56 MHz) Substrate temperature 150 ° C. Film thickness 500 nm (Al-1% film and the Ti film of the dry etching conditions) apparatus magnetic field microwave plasma etcher BCl 3 60 SCCM Cl 2 90 SCCM pressure 0.016 Pa Microwave power 1000 W (2.45 GHz) RF Bias power 50 W Was 800 kHz) a substrate temperature of 25 ℃.
【００４１】以上のようにして作成されたＣＭＯＳは、
動作周波数ｆが高く、またリーク電流が極めて少なく、
良好なデバイス特性を有することが確認された。The CMOS fabricated as described above is
The operating frequency f is high, the leakage current is extremely small,
It was confirmed that the device had good device characteristics.
【００４２】実施例２ 上述の第１の前処理は、ＨＮＯ3 ／Ｈ2 Ｏ／ＨＦ＝４０
０：２００：２００の組成を有する希フッ酸溶液を用い
ても行うことができる。本実施例では、３０℃の上記希
フッ酸溶液に基体を６０秒間浸漬し、ソース／ドレイン
領域９ｎ，９ｐの表面に成長している自然酸化膜を十分
に除去することができた。この結果、後工程では優れた
均一性を有するＣｏＳｉ2 層１３ｇ，１３ｓｄを形成す
ることができた。 Embodiment 2 The first pretreatment described above is performed with HNO 3 / H 2 O / HF = 40.
It can also be performed using a dilute hydrofluoric acid solution having a composition of 0: 200: 200. In this example, the substrate was immersed in the above-mentioned diluted hydrofluoric acid solution at 30 ° C. for 60 seconds, and the natural oxide film growing on the surfaces of the source / drain regions 9n and 9p was sufficiently removed. As a result, it was possible to form the CoSi 2 layers 13g and 13sd having excellent uniformity in the subsequent steps.
【００４３】実施例３ 本実施例では、第１の前処理として誘導結合プラズマ装
置内でＡｒガス・プラズマ照射を行った。処理条件は、
一例として下記のとおりとした。 Ａｒガス流量 ２０ ＳＣＣＭ 圧力 ０．０６ Ｐａ ＲＦパワー １０００ Ｗ（１３．５６ＭＨｚ） ＤＣバイアス電圧 １００ Ｖ エッチング量 ５ ｎｍ 本実施例の第１の前処理は、実施例１や実施例２とは異
なりドライ処理であるため、前処理終了値は基板をマグ
ネトロン・スパッタリング装置へ真空搬送し、Ｃｏ膜１
２を成膜することができる。すなわち、前処理からＣｏ
膜１２の成膜までの間に基板を大気開放しないことが可
能となるので、自然酸化膜の再成長を極めて効果的に防
止することができた。 Embodiment 3 In this embodiment, Ar gas plasma irradiation was performed in an inductively coupled plasma apparatus as a first pretreatment. Processing conditions are
The following is an example. Ar gas flow rate 20 SCCM pressure 0.06 Pa RF power 1000 W (13.56 MHz) DC bias voltage 100 V Etching amount 5 nm The first pretreatment of the present embodiment is different from the first and second embodiments in the dry state. Since the process is a pre-processing end value, the substrate is vacuum-transferred to a magnetron sputtering apparatus and the Co film 1
2 can be formed. That is, from the preprocessing, Co
Since it is possible to prevent the substrate from being opened to the atmosphere before the film 12 is formed, the regrowth of the natural oxide film can be prevented very effectively.
【００４４】実施例４ 本実施例では、第１の前処理としてＣｌＦ3 ガスを用い
たケミカル・ドライエッチングを行った。処理条件は、
一例として下記のとおりとした。 ＣｌＦ3 ガス流量 １００ ＳＣＣＭ 圧力 ５０ Ｐａ マイクロ波パワー １０００ Ｗ（２．４５ ＧＨｚ） エッチング量 ５ ｎｍ 上記第１の前処理を終了後は、基板をマグネトロン・ス
パッタリング装置へ真空搬送し、Ｃｏ膜１２を成膜し
た。 Embodiment 4 In this embodiment, chemical dry etching using ClF 3 gas was performed as a first pretreatment. Processing conditions are
The following is an example. ClF 3 gas flow rate 100 SCCM pressure 50 Pa Microwave power 1000 W (2.45 GHz) Etching amount 5 nm After completion of the first pretreatment, the substrate is vacuum-transported to a magnetron sputtering apparatus to deposit the Co film 12. A film was formed.
【００４５】実施例５ 本実施例では、接続孔１５ｎ，１５ｐをプラグ１６で埋
め込む前の第２の前処理として、ＨＦガスを用いたケミ
カル・ドライエッチングを行った。処理条件は、一例と
して下記のとおりとした。 ＨＦガス流量 １００ ＳＣＣＭ 圧力 ５０ Ｐａ マイクロ波パワー １０００ Ｗ（２．４５ ＧＨｚ） エッチング量 ５ ｎｍ 上述のように穏やかな条件で前処理を行うことにより、
ＣｏＳｉ2 層１３ｓｄ層の表面に成長した混合酸化物が
除去されたが、ＣｏＳｉ2 層１３ｓｄ自身はほとんど除
去されず、また、基板へのダメージも回避された。 Embodiment 5 In this embodiment, chemical dry etching using HF gas was performed as a second pretreatment before the connection holes 15n and 15p were filled with the plug 16. The processing conditions were as follows as an example. HF gas flow rate 100 SCCM pressure 50 Pa Microwave power 1000 W (2.45 GHz) Etching amount 5 nm By performing pretreatment under mild conditions as described above,
Although the mixed oxide grown on the surface of the CoSi 2 layer 13sd layer was removed, the CoSi 2 layer 13sd itself was hardly removed, and damage to the substrate was also avoided.
【００４６】以上、本発明を５例の実施例にもとづいて
説明したが、本発明はこれらの実施例に何ら限定される
ものではない。たとえば、サンプルとして用いた基体の
構造や構成材料や各部の寸法、および成膜，エッチン
グ，前処理，熱処理等の各操作条件の細部については、
適宜変更や選択を行うことが可能である。As described above, the present invention has been described based on the five embodiments, but the present invention is not limited to these embodiments. For example, regarding the structure of the base used as a sample, the constituent materials and dimensions of each part, and details of each operating condition such as film formation, etching, pretreatment, heat treatment, etc.
Changes and selections can be made as appropriate.
【００４７】[0047]
【発明の効果】以上の説明からも明らかなように、本発
明によれば、接合深さの極めて浅い不純物拡散層の上で
その表面状態に極めて敏感な金属膜を用いてシリサイド
化を行う場合にも、十分に低い抵抗率を有し、かつ膜圧
が均一で接合破壊を起こす虞れのないシリサイド層を形
成することができる。したがって本発明は、微細なデザ
イン・ルールにもとづいて製造される半導体装置の高集
積化、高性能化、高歩留り化に極めて有効である。As is apparent from the above description, according to the present invention, when silicidation is performed using a metal film which is extremely sensitive to the surface state on an impurity diffusion layer having an extremely shallow junction depth. In addition, it is possible to form a silicide layer which has a sufficiently low resistivity, has a uniform film pressure, and is not likely to cause a junction breakdown. Therefore, the present invention is extremely effective for high integration, high performance, and high yield of semiconductor devices manufactured based on fine design rules.
【図１】本発明をＣＭＯＳの製造に適用したプロセス例
において、ｐ型不純物のイオン注入によりＬＤＤ構造を
有するＰＭＯＳを形成した状態を示す模式的断面図であ
る。FIG. 1 is a schematic cross-sectional view showing a state in which a PMOS having an LDD structure is formed by ion implantation of a p-type impurity in a process example in which the present invention is applied to the manufacture of a CMOS.
【図２】図１の基体に対するｎ型不純物のイオン注入に
よりＬＤＤ構造を有するＮＭＯＳを形成した状態を示す
模式的断面図である。2 is a schematic cross-sectional view showing a state in which an NMOS having an LDD structure is formed by ion implantation of an n-type impurity into the substrate of FIG.
【図３】図２のソース／ドレイン領域の表面に自然酸化
膜が成長した状態を拡大して示す模式的断面図である。3 is an enlarged schematic cross-sectional view showing a state in which a natural oxide film has grown on the surface of a source / drain region in FIG. 2;
【図４】図３のソース／ドレイン領域の露出面に酸化層
を生成させながら自然酸化膜を除去している状態を示す
模式的断面図である。FIG. 4 is a schematic cross-sectional view showing a state in which a natural oxide film is removed while an oxide layer is formed on an exposed surface of a source / drain region in FIG.
【図５】自然酸化膜を除去し、かつソース／ドレイン領
域の表面粗度を減じた状態を示す模式的断面図である。FIG. 5 is a schematic cross-sectional view showing a state in which a natural oxide film has been removed and the surface roughness of the source / drain regions has been reduced.
【図６】図２の基体の全面にＣｏ膜を成膜した状態を示
す模式的断面図である。6 is a schematic cross-sectional view showing a state in which a Co film is formed on the entire surface of the substrate of FIG.
【図７】図６の基体に対してシリサイド化アニールを行
い、ソース／ドレイン領域とゲート電極の表層部にＣｏ
Ｓｉ2 層を形成した状態を示す模式的断面図である。FIG. 7 is a diagram showing a case in which silicidation annealing is performed on the substrate of FIG.
FIG. 4 is a schematic cross-sectional view showing a state where a Si 2 layer is formed.
【図８】図７の未反応Ｃｏ膜を除去した状態を示す模式
的断面図である。8 is a schematic cross-sectional view showing a state where an unreacted Co film in FIG. 7 is removed.
【図９】図８の基体上で層間絶縁膜の成膜、コンタクト
・ホールの開口、およびコンタクト・イオン注入を行っ
ている状態を示す模式的断面図である。9 is a schematic cross-sectional view showing a state in which an interlayer insulating film is formed, a contact hole is opened, and a contact ion is implanted on the substrate shown in FIG.
【図１０】図９のコンタクト・ホールをプラグで埋め込
み、このプラグに接続する上層配線を形成した状態を示
す模式的断面図である。FIG. 10 is a schematic cross-sectional view showing a state in which a contact hole of FIG. 9 is buried with a plug and an upper wiring connected to the plug is formed.
【図１１】従来プロセスにおいて不純物拡散層の表面に
自然酸化膜が成長した状態を示す模式的断面図である。FIG. 11 is a schematic cross-sectional view showing a state in which a natural oxide film has grown on the surface of an impurity diffusion layer in a conventional process.
【図１２】図１１の自然酸化膜を希フッ酸処理で除去
し、サブオキサイドが残存した状態を示す模式的断面図
である。FIG. 12 is a schematic cross-sectional view showing a state in which the natural oxide film of FIG. 11 is removed by dilute hydrofluoric acid treatment and a suboxide remains.
【図１３】図１２の基体の表面にＣｏ膜を成膜した状態
を示す模式的断面図である。13 is a schematic cross-sectional view showing a state in which a Co film is formed on the surface of the base of FIG.
【図１４】図１３の基体にＷに対してシリサイド化アニ
ールを行った結果、ＣｏＳｉ2 スパイクが発生して接合
が破壊された状態を示す模式的断面図である。FIG. 14 is a schematic cross-sectional view showing a state in which CoSi 2 spikes are generated as a result of silicidation annealing performed on W in the substrate of FIG. 13 and the junction is broken.
１…Ｓｉ基板 ３…ウェル ５…ゲート電極 ９ｎ，９
ｐ…ソース／ドレイン領域 １２…Ｃｏ膜 １２ｕ…未
反応Ｃｏ膜 １３ｇ…ＣｏＳｉ2 層（ゲート電極上）
１３ｓｄ…ＣｏＳｉ2 層（ソース／ドレイン領域上）
１４…層間絶縁膜 １５ｎ，１５ｐ…コンタクト・ホール ２０…自然酸化
膜（ＳｉＯｘ；ｘ≒２） ２１…サブオキサイド（Ｓｉ
Ｏｘ；ｘ＜２） ２２…ＳｉＯｘ層（ＳｉＯｘ；ｘ≒
２）DESCRIPTION OF SYMBOLS 1 ... Si substrate 3 ... Well 5 ... Gate electrode 9n, 9
p: source / drain region 12: Co film 12u: unreacted Co film 13g: CoSi 2 layer (on the gate electrode)
13sd CoSi 2 layer (on source / drain region)
14 interlayer insulating film 15n, 15p contact hole 20 natural oxide film (SiOx; x ≒ 2) 21 suboxide (Si)
Ox; x <2) 22 ... SiOx layer (SiOx; x ≒)
2)
Claims (15)
にシリサイド化する半導体装置の製造方法であって、 前記シリコン系材料層の表層部に成長したシリコン酸化
膜を除去するための第１の前処理を行い、該シリコン系
材料層の最終的な表面粗度をシリコン酸化膜成長時の表
面粗度と等しいか、もしくはこれよりも小とする第１工
程と、 前記シリコン系材料層の表面を金属膜で被覆する第２工
程と、 熱処理を行い、前記金属膜と前記シリコン系材料層の表
層部とを反応させてシリサイド層を形成する第３工程と
を有することを特徴とする半導体装置の製造方法。1. A method for manufacturing a semiconductor device, comprising: forming a surface layer of a silicon-based material layer into a silicide in a self-aligned manner; and removing a silicon oxide film grown on the surface layer of the silicon-based material layer. A first step of making the final surface roughness of the silicon-based material layer equal to or smaller than the surface roughness during the growth of the silicon oxide film; and A semiconductor comprising: a second step of covering the surface with a metal film; and a third step of performing a heat treatment to react the metal film with a surface layer of the silicon-based material layer to form a silicide layer. Device manufacturing method.
酸溶液を用いて行うことを特徴とする請求項１記載の半
導体装置の製造方法。2. The method according to claim 1, wherein the first pretreatment is performed using a hydrofluoric acid solution containing an oxidizing agent.
上のプラズマ密度を有する不活性ガス・プラズマの照射
により行うことを特徴とする請求項１記載の半導体装置
の製造方法。3. The method of manufacturing a semiconductor device according to claim 1, wherein said first pretreatment is performed by irradiation with an inert gas plasma having a plasma density of 10 10 / cm 2 or more.
グ種もしくは塩素系エッチング種の少なくとも一方を用
いるケミカル・ドライエッチングにより行うことを特徴
とする請求項１記載の半導体装置の製造方法。4. The method according to claim 1, wherein the first pretreatment is performed by chemical dry etching using at least one of a fluorine-based etching species and a chlorine-based etching species.
層の表層部には不純物拡散層が予め形成され、前記シリ
サイド層が該不純物拡散層の表層部に形成されることを
特徴とする請求項１記載の半導体装置の製造方法。5. The method according to claim 1, wherein an impurity diffusion layer is formed in advance on a surface layer of the silicon-based material layer to be silicided, and the silicide layer is formed on a surface layer of the impurity diffusion layer. The manufacturing method of the semiconductor device described in the above.
が、８００℃以上１０００℃以下の最終到達温度におけ
る第１の熱処理により予め活性化されていることを特徴
とする請求項５記載の半導体装置の製造方法。6. The semiconductor device according to claim 5, wherein the impurity introduced into the impurity diffusion layer is activated in advance by a first heat treatment at a final temperature of 800 ° C. or more and 1000 ° C. or less. Manufacturing method.
を、使用される熱源の最大発熱温度より低い温度域では
相対的に速く、該最大発熱温度以上の温度域では相対的
に遅く設定することを特徴とする請求項６記載の半導体
装置の製造方法。7. A heating / cooling rate in the first heat treatment is set relatively high in a temperature range lower than a maximum heat generation temperature of a heat source to be used and relatively slow in a temperature range higher than the maximum heat generation temperature. 7. The method for manufacturing a semiconductor device according to claim 6, wherein:
部分を除去する第４工程と、 基体の全面を絶縁膜で被覆する第５工程と、 前記シリサイド層に臨む接続孔を前記絶縁膜に開口する
第６工程と、 前記シリサイド層の露出面に成長した混合酸化物を除去
するための第２の前処理を行う第７工程と、 前記接続孔を上層配線材料で埋め込む第８工程とを有す
ることを特徴とする請求項５記載の半導体装置の製造方
法。8. A fourth step of removing an unreacted portion of the metal film after the third step, a fifth step of covering the entire surface of the base with an insulating film, and insulating the connection hole facing the silicide layer by the insulating step. A sixth step of opening the film, a seventh step of performing a second pretreatment for removing the mixed oxide grown on the exposed surface of the silicide layer, and an eighth step of filling the connection hole with an upper wiring material 6. The method of manufacturing a semiconductor device according to claim 5, comprising:
上のプラズマ密度を有する不活性ガスのプラズマの照射
により行うことを特徴とする請求項８記載の半導体装置
の製造方法。9. The method of manufacturing a semiconductor device according to claim 8, wherein the second pretreatment is performed by irradiating plasma of an inert gas having a plasma density of 10 10 / cm 2 or more.
ング種もしくは塩素系エッチング種の少なくとも一方を
用いるケミカル・ドライエッチングにより行うことを特
徴とする請求項８記載の半導体装置の製造方法。10. The method according to claim 8, wherein the second pretreatment is performed by chemical dry etching using at least one of a fluorine-based etching species and a chlorine-based etching species.
で、前記不純物拡散層の不純物濃度を補うための不純物
を前記接続孔の底面より導入し、該不純物を活性化させ
るための第２の熱処理を行うことを特徴とする請求項８
記載の半導体装置の製造方法。11. An impurity for compensating an impurity concentration of the impurity diffusion layer is introduced from a bottom surface of the connection hole between the sixth step and the seventh step to activate the impurity. 9. The heat treatment according to claim 2, wherein the heat treatment is performed.
The manufacturing method of the semiconductor device described in the above.
１００℃以下の最終到達温度にて行うことを特徴とする
請求項１１記載の半導体装置の製造方法。12. The method according to claim 1, wherein the second heat treatment is performed at 800 ° C.
The method according to claim 11, wherein the method is performed at a final temperature of 100 ° C. or less.
を、使用される熱源の最大発熱温度より低い温度域では
相対的に速く、該最大発熱温度以上の温度域では相対的
に遅く設定することを特徴とする請求項１１記載の半導
体装置の製造方法。13. The heating / cooling rate in the second heat treatment is set relatively high in a temperature range lower than the maximum heat generation temperature of a heat source to be used, and set relatively slow in a temperature range higher than the maximum heat generation temperature. The method for manufacturing a semiconductor device according to claim 11, wherein:
タのソース／ドレイン領域であることを特徴とする請求
項１記載の半導体装置の製造方法。14. The method according to claim 1, wherein the impurity diffusion layer is a source / drain region of a MOS transistor.
Ｚｒ，Ｍｏ，Ｒｕ，Ｐｄ，Ｈｆ，Ｔａ，Ｗ，Ｐｔから選
ばれる少なくともいずれかの金属よりなる膜であること
を特徴とする請求項１記載の半導体装置の製造方法。15. The method according to claim 15, wherein the metal film is made of Ti, V, Co, Ni,
2. The method of manufacturing a semiconductor device according to claim 1, wherein the film is a film made of at least one metal selected from Zr, Mo, Ru, Pd, Hf, Ta, W, and Pt.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9070095A JPH10270381A (en) | 1997-03-24 | 1997-03-24 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9070095A JPH10270381A (en) | 1997-03-24 | 1997-03-24 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10270381A true JPH10270381A (en) | 1998-10-09 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9070095A Pending JPH10270381A (en) | 1997-03-24 | 1997-03-24 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10270381A (en) |
Cited By (7)
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