JPH1027035A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH1027035A JPH1027035A JP8182942A JP18294296A JPH1027035A JP H1027035 A JPH1027035 A JP H1027035A JP 8182942 A JP8182942 A JP 8182942A JP 18294296 A JP18294296 A JP 18294296A JP H1027035 A JPH1027035 A JP H1027035A
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- Japan
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- section
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- flash rom
- nonvolatile memory
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Abstract
(57)【要約】
【課題】コンピュータウイルス等で破壊、感染されたＢ
ＩＯＳやＩＰＬで情報処理装置を起動させなくするこ
と。 【解決手段】情報を記憶する不揮発性メモリ２ａと、該
不揮発性メモリ２ａの情報の合計を計算するハードウェ
ア構成の加算回路５ａと、該加算回路５ａで合計した値
と設定値とを比較するハードウェア構成の比較回路６ａ
とを備え、前記比較回路６ａの比較で、前記加算回路５
ａで合計した値と前記設定値が一致しない場合は情報処
理装置を停止させる。
ＩＯＳやＩＰＬで情報処理装置を起動させなくするこ
と。 【解決手段】情報を記憶する不揮発性メモリ２ａと、該
不揮発性メモリ２ａの情報の合計を計算するハードウェ
ア構成の加算回路５ａと、該加算回路５ａで合計した値
と設定値とを比較するハードウェア構成の比較回路６ａ
とを備え、前記比較回路６ａの比較で、前記加算回路５
ａで合計した値と前記設定値が一致しない場合は情報処
理装置を停止させる。
Description
【０００１】
【発明の属する技術分野】本発明は、セキュリティの向
上を行うことができる情報処理装置に関する。近年、情
報処理装置においては、コンピュータウイルス等による
犯罪が頻発している。このため、コンピュータウイルス
等で大切な情報を消去、破壊されないようにすることが
望まれている。
上を行うことができる情報処理装置に関する。近年、情
報処理装置においては、コンピュータウイルス等による
犯罪が頻発している。このため、コンピュータウイルス
等で大切な情報を消去、破壊されないようにすることが
望まれている。
【０００２】
【従来の技術】従来の情報処理装置においては、起動時
に不揮発性メモリに書き込まれているＢＩＯＳ（ｂａｓ
ｉｃ ｉｎｐｕｔ−ｏｕｔｐｕｔ ｓｙｓｔｅｍ）やＩ
ＰＬ（ｉｎｉｔｉａｌ ｐｒｏｇｒａｍ ｌｏａｄ）等
のプログラムによりオペレーティングシステムを立ち上
げている。不揮発性メモリが書き換え可能で、ＢＩＯＳ
やＩＰＬ部がコンピュータウイルス等で破壊、感染され
た場合、立ち上げ時にＩＰＬプログラムによるチェック
等の処理で情報処理装置を停止させるようにしていた。
に不揮発性メモリに書き込まれているＢＩＯＳ（ｂａｓ
ｉｃ ｉｎｐｕｔ−ｏｕｔｐｕｔ ｓｙｓｔｅｍ）やＩ
ＰＬ（ｉｎｉｔｉａｌ ｐｒｏｇｒａｍ ｌｏａｄ）等
のプログラムによりオペレーティングシステムを立ち上
げている。不揮発性メモリが書き換え可能で、ＢＩＯＳ
やＩＰＬ部がコンピュータウイルス等で破壊、感染され
た場合、立ち上げ時にＩＰＬプログラムによるチェック
等の処理で情報処理装置を停止させるようにしていた。
【０００３】
【発明が解決しようとする課題】前記のような従来のも
のにおいては、チェック用のデータ自体も不揮発性メモ
リに書かれていることや、ＩＰＬ内のチェック処理プロ
グラム自体を変更された場合、情報処理装置はそのまま
立ち上がってしまい、コンピュータウイルスにより大切
な情報を消去される課題があった。
のにおいては、チェック用のデータ自体も不揮発性メモ
リに書かれていることや、ＩＰＬ内のチェック処理プロ
グラム自体を変更された場合、情報処理装置はそのまま
立ち上がってしまい、コンピュータウイルスにより大切
な情報を消去される課題があった。
【０００４】本発明は、このような従来の課題を解決
し、コンピュータウイルス等で破壊、感染されたＢＩＯ
ＳやＩＰＬで情報処理装置を起動させなくすることを目
的とする。
し、コンピュータウイルス等で破壊、感染されたＢＩＯ
ＳやＩＰＬで情報処理装置を起動させなくすることを目
的とする。
【０００５】
【課題を解決するための手段】図１は本発明の原理説明
図である。図１中、１は主制御部、２ａは不揮発性メモ
リ、３ａは設定部、４ａは不揮発性メモリ読み出し部、
５ａは加算回路、６ａは比較回路、８は電源部、９はリ
セット制御部を示している。
図である。図１中、１は主制御部、２ａは不揮発性メモ
リ、３ａは設定部、４ａは不揮発性メモリ読み出し部、
５ａは加算回路、６ａは比較回路、８は電源部、９はリ
セット制御部を示している。
【０００６】本発明は前記従来の課題を解決するため次
のように構成した。 （１）：情報を記憶する不揮発性メモリ２ａと、該不揮
発性メモリ２ａの情報の合計を計算するハードウェア構
成の加算回路５ａと、該加算回路５ａで合計した値と設
定値とを比較するハードウェア構成の比較回路６ａとを
備え、前記比較回路６ａの比較で、前記加算回路５ａで
合計した値と前記設定値が一致しない場合は情報処理装
置を停止させる。
のように構成した。 （１）：情報を記憶する不揮発性メモリ２ａと、該不揮
発性メモリ２ａの情報の合計を計算するハードウェア構
成の加算回路５ａと、該加算回路５ａで合計した値と設
定値とを比較するハードウェア構成の比較回路６ａとを
備え、前記比較回路６ａの比較で、前記加算回路５ａで
合計した値と前記設定値が一致しない場合は情報処理装
置を停止させる。
【０００７】（２）：情報を記憶する通常使用の不揮発
性メモリ２Ａと、該通常使用の不揮発性メモリ２Ａのチ
ェック用として使用するチェック用不揮発性メモリ２Ｂ
と、前記両不揮発性メモリ２Ａ、２Ｂ間の情報を比較す
る比較手段とを備え、前記比較手段の比較で不一致があ
る場合は、前記チェック用不揮発性メモリ２Ｂから前記
通常使用の不揮発性メモリ２Ａへ情報を複写する。
性メモリ２Ａと、該通常使用の不揮発性メモリ２Ａのチ
ェック用として使用するチェック用不揮発性メモリ２Ｂ
と、前記両不揮発性メモリ２Ａ、２Ｂ間の情報を比較す
る比較手段とを備え、前記比較手段の比較で不一致があ
る場合は、前記チェック用不揮発性メモリ２Ｂから前記
通常使用の不揮発性メモリ２Ａへ情報を複写する。
【０００８】（作用）前記構成に基づく作用を説明す
る。ハードウェア構成の加算回路５ａで不揮発性メモリ
２ａの情報の合計を計算し、ハードウェア構成の比較回
路６ａで、加算回路５ａで合計した値と設定値とを比較
し、前記加算回路５ａで合計した値と前記設定値が一致
しない場合は情報処理装置を停止させる。このため、不
揮発性メモリ２ａが不正に書き換えられていても情報処
理装置を停止することができ、情報処理装置内のデータ
を保護することができる。
る。ハードウェア構成の加算回路５ａで不揮発性メモリ
２ａの情報の合計を計算し、ハードウェア構成の比較回
路６ａで、加算回路５ａで合計した値と設定値とを比較
し、前記加算回路５ａで合計した値と前記設定値が一致
しない場合は情報処理装置を停止させる。このため、不
揮発性メモリ２ａが不正に書き換えられていても情報処
理装置を停止することができ、情報処理装置内のデータ
を保護することができる。
【０００９】また、情報を記憶する不揮発性メモリ２Ａ
を通常使用とし、チェック用不揮発性メモリ２Ｂを該通
常使用の不揮発性メモリ２Ａのチェック用として使用
し、比較手段で前記両不揮発性メモリ２Ａ、２Ｂ間の情
報を比較し、前記比較手段の比較で不一致がある場合
は、前記チェック用不揮発性メモリ２Ｂから前記通常使
用の不揮発性メモリ２Ａへ情報を複写する。このため、
前記通常使用の不揮発性メモリ２Ａが不正に書き換えら
れていても、正しく書き直してから使用するため、情報
処理装置内のデータを保護することができる。
を通常使用とし、チェック用不揮発性メモリ２Ｂを該通
常使用の不揮発性メモリ２Ａのチェック用として使用
し、比較手段で前記両不揮発性メモリ２Ａ、２Ｂ間の情
報を比較し、前記比較手段の比較で不一致がある場合
は、前記チェック用不揮発性メモリ２Ｂから前記通常使
用の不揮発性メモリ２Ａへ情報を複写する。このため、
前記通常使用の不揮発性メモリ２Ａが不正に書き換えら
れていても、正しく書き直してから使用するため、情報
処理装置内のデータを保護することができる。
【００１０】
【発明の実施の形態】図２〜図５は本発明の実施の形態
を示した図であり、以下、図面に基づいて本発明の実施
の形態を説明する。 （１）：加算回路を用いる場合の説明 ａ：装置構成の説明 図２は本発明の実施の形態における加算回路を用いる場
合の装置構成図である。以下、図２に基づいて説明す
る。
を示した図であり、以下、図面に基づいて本発明の実施
の形態を説明する。 （１）：加算回路を用いる場合の説明 ａ：装置構成の説明 図２は本発明の実施の形態における加算回路を用いる場
合の装置構成図である。以下、図２に基づいて説明す
る。
【００１１】情報処理装置には、主制御部１、不揮発性
メモリであるフラッシュＲＯＭ（リードオンリメモリ）
部２、ジャンパー部３、フラッシュＲＯＭ読み出し部
４、加算回路部５、比較回路部６、クロック発生回路部
７、電源部８、リセット制御部９が設けてある。
メモリであるフラッシュＲＯＭ（リードオンリメモリ）
部２、ジャンパー部３、フラッシュＲＯＭ読み出し部
４、加算回路部５、比較回路部６、クロック発生回路部
７、電源部８、リセット制御部９が設けてある。
【００１２】主制御部１は、装置全体を制御する部分で
ある。フラッシュＲＯＭ部２は、ＩＰＬやＢＩＯＳとい
ったプログラムが書き込まれている部分である。ジャン
パー部３は、フラッシュＲＯＭの内容が正しい時のデー
タの合計を設定する部分である。フラッシュＲＯＭ読み
出し部４は、フラッシュＲＯＭの内容を読み出す部分で
ある。加算回路部５は、フラッシュＲＯＭ読み出し部４
で読み出された内容の合計を計算する部分である。
ある。フラッシュＲＯＭ部２は、ＩＰＬやＢＩＯＳとい
ったプログラムが書き込まれている部分である。ジャン
パー部３は、フラッシュＲＯＭの内容が正しい時のデー
タの合計を設定する部分である。フラッシュＲＯＭ読み
出し部４は、フラッシュＲＯＭの内容を読み出す部分で
ある。加算回路部５は、フラッシュＲＯＭ読み出し部４
で読み出された内容の合計を計算する部分である。
【００１３】比較回路部６は、加算回路部５の合計結果
と、ジャンパー部３の設定が一致するか比較する部分で
ある。クロック発生回路部７は、装置の処理速度を決定
する部分である。電源部８は、装置に電源を与える部分
である。リセット制御部９は、電源部８により電源が入
ると、装置の初期化信号を発生する部分である。
と、ジャンパー部３の設定が一致するか比較する部分で
ある。クロック発生回路部７は、装置の処理速度を決定
する部分である。電源部８は、装置に電源を与える部分
である。リセット制御部９は、電源部８により電源が入
ると、装置の初期化信号を発生する部分である。
【００１４】ｂ：動作の説明 まず、電源部８により装置に電源が供給されると、リセ
ット制御部９により、装置全体にリセット信号を与え
る。フラッシュＲＯＭ読み出し部４は、リセット信号の
状態の変化を検知したら、フラッシュＲＯＭ部２の内容
を次々読み出して加算回路部５へ送り、加算回路部５で
は合計を計算する。フラッシュＲＯＭ部２の内容を全空
間読み終えたら、フラッシュＲＯＭ読み出し部４は、比
較回路部６に読み出し終了を知らせる。
ット制御部９により、装置全体にリセット信号を与え
る。フラッシュＲＯＭ読み出し部４は、リセット信号の
状態の変化を検知したら、フラッシュＲＯＭ部２の内容
を次々読み出して加算回路部５へ送り、加算回路部５で
は合計を計算する。フラッシュＲＯＭ部２の内容を全空
間読み終えたら、フラッシュＲＯＭ読み出し部４は、比
較回路部６に読み出し終了を知らせる。
【００１５】比較回路部６は読み出し終了となったら、
加算回路５の合計結果と、ジャンパー部３の設定が一致
するか比較し、一致していたらリセット制御部９にリセ
ット解除信号を与えてリセットを解除し、装置がＩＰＬ
やＢＩＯＳ等の動作を始める。もし、一致しなかった場
合はリセットを解除しないので、破壊、感染されたＩＰ
ＬやＢＩＯＳで情報処理装置を起動させなくすることが
できる。
加算回路５の合計結果と、ジャンパー部３の設定が一致
するか比較し、一致していたらリセット制御部９にリセ
ット解除信号を与えてリセットを解除し、装置がＩＰＬ
やＢＩＯＳ等の動作を始める。もし、一致しなかった場
合はリセットを解除しないので、破壊、感染されたＩＰ
ＬやＢＩＯＳで情報処理装置を起動させなくすることが
できる。
【００１６】なお、比較回路部６での、加算回路５の合
計結果と、ジャンパー部３の設定との比較は、全桁を行
わずに決められた下位の桁を比較するようにして加算回
路、比較回路等を簡略化することもできる。
計結果と、ジャンパー部３の設定との比較は、全桁を行
わずに決められた下位の桁を比較するようにして加算回
路、比較回路等を簡略化することもできる。
【００１７】図３は加算回路を用いる処理フローチャー
トである。以下、図３の処理Ｓ１〜処理Ｓ８に従って説
明する。 Ｓ１：電源部８により装置に電源が供給されると、リセ
ット制御部９により、装置全体にリセット信号を与え、
主制御部１を初期化し処理Ｓ２に移る。
トである。以下、図３の処理Ｓ１〜処理Ｓ８に従って説
明する。 Ｓ１：電源部８により装置に電源が供給されると、リセ
ット制御部９により、装置全体にリセット信号を与え、
主制御部１を初期化し処理Ｓ２に移る。
【００１８】Ｓ２：フラッシュＲＯＭ読み出し部４は、
リセット信号の状態の変化を検知し、フラッシュＲＯＭ
部２の内容を次々読み出して加算回路部５へ送り処理Ｓ
３に移る。
リセット信号の状態の変化を検知し、フラッシュＲＯＭ
部２の内容を次々読み出して加算回路部５へ送り処理Ｓ
３に移る。
【００１９】Ｓ３：加算回路部５では、フラッシュＲＯ
Ｍ読み出し部４が読み出したフラッシュＲＯＭ部２の内
容の合計を計算し処理Ｓ４に移る。 Ｓ４：フラッシュＲＯＭ読み出し部４は、フラッシュＲ
ＯＭ部２の内容を全空間読み終えたかどうか判断する。
この判断でフラッシュＲＯＭ部２の内容を全空間読み終
えた場合は処理Ｓ５に移り、もし読み終えていない場合
は処理Ｓ２に戻る。
Ｍ読み出し部４が読み出したフラッシュＲＯＭ部２の内
容の合計を計算し処理Ｓ４に移る。 Ｓ４：フラッシュＲＯＭ読み出し部４は、フラッシュＲ
ＯＭ部２の内容を全空間読み終えたかどうか判断する。
この判断でフラッシュＲＯＭ部２の内容を全空間読み終
えた場合は処理Ｓ５に移り、もし読み終えていない場合
は処理Ｓ２に戻る。
【００２０】Ｓ５：比較回路部６は、読み出し終了とな
ったら、加算回路部５の合計結果と、ジャンパー部３の
設定が一致するか比較する。この比較で加算回路部５の
合計結果とジャンパー部３の設定が一致する場合は処理
Ｓ６に移り、もし一致しない場合は処理Ｓ８に移る。
ったら、加算回路部５の合計結果と、ジャンパー部３の
設定が一致するか比較する。この比較で加算回路部５の
合計結果とジャンパー部３の設定が一致する場合は処理
Ｓ６に移り、もし一致しない場合は処理Ｓ８に移る。
【００２１】Ｓ６：比較回路部６はリセット制御部９に
一致したことを伝え、リセット制御部９は、リセット信
号の出力を解除し処理Ｓ７に移る。 Ｓ７：主制御部１が動きだし、フラッシュＲＯＭ内のＩ
ＰＬ、ＢＩＯＳを実行する。
一致したことを伝え、リセット制御部９は、リセット信
号の出力を解除し処理Ｓ７に移る。 Ｓ７：主制御部１が動きだし、フラッシュＲＯＭ内のＩ
ＰＬ、ＢＩＯＳを実行する。
【００２２】Ｓ８：前記処理Ｓ５の比較で、加算回路部
５の合計結果とジャンパー部３の設定が一致しない場合
は、比較回路部６はリセット制御部９に不一致したこと
を伝えて、リセット制御部９は、リセット信号の出力を
解除しないままとする。
５の合計結果とジャンパー部３の設定が一致しない場合
は、比較回路部６はリセット制御部９に不一致したこと
を伝えて、リセット制御部９は、リセット信号の出力を
解除しないままとする。
【００２３】このように、ハードウェアでフラッシュＲ
ＯＭをチェック（チェックサム）し、破壊、感染された
ＩＰＬやＢＩＯＳで情報処理装置を起動させなくするこ
とにより、情報処理装置内のデータを保護することがで
きる。
ＯＭをチェック（チェックサム）し、破壊、感染された
ＩＰＬやＢＩＯＳで情報処理装置を起動させなくするこ
とにより、情報処理装置内のデータを保護することがで
きる。
【００２４】（２）：不揮発性メモリを２つ持つ場合の
説明 ａ：装置構成の説明 図４は本発明の実施の形態における不揮発性メモリを２
つ持つ場合の装置構成図である。以下、図４に基づいて
説明する。
説明 ａ：装置構成の説明 図４は本発明の実施の形態における不揮発性メモリを２
つ持つ場合の装置構成図である。以下、図４に基づいて
説明する。
【００２５】情報処理装置には、主制御部１、不揮発性
メモリであるフラッシュＲＯＭ部２Ａ、不揮発性メモリ
であるフラッシュＲＯＭ部２Ｂ、フラッシュＲＯＭ制御
部４Ａ、比較回路部６、電源部８、リセット制御部９が
設けてある。
メモリであるフラッシュＲＯＭ部２Ａ、不揮発性メモリ
であるフラッシュＲＯＭ部２Ｂ、フラッシュＲＯＭ制御
部４Ａ、比較回路部６、電源部８、リセット制御部９が
設けてある。
【００２６】主制御部１は、装置全体を制御する部分で
ある。フラッシュＲＯＭ部２Ａは、ＩＰＬやＢＩＯＳと
いったプログラムが書き込まれている部分であり、主制
御部１は、この内容を読み込み装置を動作させるもので
ある。フラッシュＲＯＭ部２Ｂは、フラッシュＲＯＭ部
２Ａのコンペアチェック用であり、フラッシュＲＯＭの
内容は通常書き換えられないようにしてある。
ある。フラッシュＲＯＭ部２Ａは、ＩＰＬやＢＩＯＳと
いったプログラムが書き込まれている部分であり、主制
御部１は、この内容を読み込み装置を動作させるもので
ある。フラッシュＲＯＭ部２Ｂは、フラッシュＲＯＭ部
２Ａのコンペアチェック用であり、フラッシュＲＯＭの
内容は通常書き換えられないようにしてある。
【００２７】フラッシュＲＯＭ制御部４Ａは、フラッシ
ュＲＯＭの内容を読み出す部分である。比較回路部６
は、フラッシュＲＯＭ部２Ａのデータと、フラッシュＲ
ＯＭ部２Ｂのデータを一致するか比較する部分である。
電源部８は、装置に電源を与える部分である。リセット
制御部９は、電源部８により電源が入ると、装置の初期
化信号を発生する部分である。
ュＲＯＭの内容を読み出す部分である。比較回路部６
は、フラッシュＲＯＭ部２Ａのデータと、フラッシュＲ
ＯＭ部２Ｂのデータを一致するか比較する部分である。
電源部８は、装置に電源を与える部分である。リセット
制御部９は、電源部８により電源が入ると、装置の初期
化信号を発生する部分である。
【００２８】ｂ：動作の説明 まず、電源部８により装置に電源が供給されると、リセ
ット制御部９により、装置全体にリセット信号を与え
る。フラッシュＲＯＭ制御部４Ａは、リセット信号の状
態の変化を検知したら、フラッシュＲＯＭ部２Ａ、フラ
ッシュＲＯＭ部２Ｂの内容を次々読み出して比較回路部
６へ送り、比較回路部６でフラッシュＲＯＭ部２Ａとフ
ラッシュＲＯＭ部２Ｂの内容を全空間コンペアし終えた
ら、フラッシュＲＯＭ制御部４Ａは、比較回路部６、リ
セット制御部９に読み出し終了を知らせる。リセット制
御部９は、リセットを解除し、装置のＩＰＬやＢＩＯＳ
等の動作を起動する。
ット制御部９により、装置全体にリセット信号を与え
る。フラッシュＲＯＭ制御部４Ａは、リセット信号の状
態の変化を検知したら、フラッシュＲＯＭ部２Ａ、フラ
ッシュＲＯＭ部２Ｂの内容を次々読み出して比較回路部
６へ送り、比較回路部６でフラッシュＲＯＭ部２Ａとフ
ラッシュＲＯＭ部２Ｂの内容を全空間コンペアし終えた
ら、フラッシュＲＯＭ制御部４Ａは、比較回路部６、リ
セット制御部９に読み出し終了を知らせる。リセット制
御部９は、リセットを解除し、装置のＩＰＬやＢＩＯＳ
等の動作を起動する。
【００２９】もし、コンペア中に不一致を発見した場合
は、フラッシュＲＯＭ制御部４ＡによりフラッシュＲＯ
Ｍ部２Ｂの内容をフラッシュＲＯＭ部２Ａにコピーした
後に再度コンペア処理を行うことにより、破壊、感染さ
れたＩＰＬやＢＩＯＳで情報処理装置を起動することが
ないようにできる。このように、コピー動作は、読み出
して比較するよりも時間を必要とするため、不一致の場
合にコピーを行なうようにしている。
は、フラッシュＲＯＭ制御部４ＡによりフラッシュＲＯ
Ｍ部２Ｂの内容をフラッシュＲＯＭ部２Ａにコピーした
後に再度コンペア処理を行うことにより、破壊、感染さ
れたＩＰＬやＢＩＯＳで情報処理装置を起動することが
ないようにできる。このように、コピー動作は、読み出
して比較するよりも時間を必要とするため、不一致の場
合にコピーを行なうようにしている。
【００３０】図５は不揮発性メモリを２つ持つ処理フロ
ーチャートである。以下、図５の処理Ｓ１１〜処理Ｓ１
５に従って説明する。 Ｓ１１：電源部８により装置に電源が供給されると、リ
セット制御部９により、装置全体にリセット信号を与
え、主制御部１を初期化し処理Ｓ１２に移る。
ーチャートである。以下、図５の処理Ｓ１１〜処理Ｓ１
５に従って説明する。 Ｓ１１：電源部８により装置に電源が供給されると、リ
セット制御部９により、装置全体にリセット信号を与
え、主制御部１を初期化し処理Ｓ１２に移る。
【００３１】Ｓ１２：フラッシュＲＯＭ制御部４Ａは、
リセット信号の状態の変化を検知し、フラッシュＲＯＭ
部２Ａ、フラッシュＲＯＭ部２Ｂの内容を次々読み出し
て比較回路６に送り処理Ｓ１３に移る。
リセット信号の状態の変化を検知し、フラッシュＲＯＭ
部２Ａ、フラッシュＲＯＭ部２Ｂの内容を次々読み出し
て比較回路６に送り処理Ｓ１３に移る。
【００３２】Ｓ１３：比較回路部６は、フラッシュＲＯ
Ｍ部２ＡとフラッシュＲＯＭ部２Ｂのデータ内容を比較
する。この比較でフラッシュＲＯＭ部２Ａとフラッシュ
ＲＯＭ部２Ｂのデータ内容が全空間一致すれば処理Ｓ１
４に移り、もし比較中に不一致を発見した場合は処理Ｓ
１５に移る。
Ｍ部２ＡとフラッシュＲＯＭ部２Ｂのデータ内容を比較
する。この比較でフラッシュＲＯＭ部２Ａとフラッシュ
ＲＯＭ部２Ｂのデータ内容が全空間一致すれば処理Ｓ１
４に移り、もし比較中に不一致を発見した場合は処理Ｓ
１５に移る。
【００３３】Ｓ１４：比較回路部６は、フラッシュＲＯ
Ｍ部２ＡとフラッシュＲＯＭ部２Ｂのデータ内容が全空
間一致したことをリセット制御部９に伝え、リセット制
御部９は、リセット信号の出力を解除する。これによ
り、主制御部１が動きだし、フラッシュＲＯＭ部２Ａ内
のＩＰＬ、ＢＩＯＳを実行する。
Ｍ部２ＡとフラッシュＲＯＭ部２Ｂのデータ内容が全空
間一致したことをリセット制御部９に伝え、リセット制
御部９は、リセット信号の出力を解除する。これによ
り、主制御部１が動きだし、フラッシュＲＯＭ部２Ａ内
のＩＰＬ、ＢＩＯＳを実行する。
【００３４】Ｓ１５：前記処理Ｓ１３の比較で、フラッ
シュＲＯＭ部２ＡとフラッシュＲＯＭ部２Ｂのデータの
内容の比較中に不一致を発見した場合、比較回路部６は
フラッシュＲＯＭ制御部４Ａに不一致したことを伝え
る。フラッシュＲＯＭ制御部４Ａは、フラッシュＲＯＭ
部２Ｂの内容をフラッシュＲＯＭ部２Ａにコピーし処理
Ｓ１２に戻る。
シュＲＯＭ部２ＡとフラッシュＲＯＭ部２Ｂのデータの
内容の比較中に不一致を発見した場合、比較回路部６は
フラッシュＲＯＭ制御部４Ａに不一致したことを伝え
る。フラッシュＲＯＭ制御部４Ａは、フラッシュＲＯＭ
部２Ｂの内容をフラッシュＲＯＭ部２Ａにコピーし処理
Ｓ１２に戻る。
【００３５】このように、書き換え可能な不揮発性メモ
リを２つ持つ情報処理装置において、１つは通常使用
し、他方は通常使用のチェック用とし、ハードウェアで
両メモリ間をコンペアチェックして不一致がある場合は
チェック用メモリから、通常使用側のメモリへデータを
複写するため、破壊、感染されたＩＰＬやＢＩＯＳで情
報処理装置は起動せず、情報処理装置内のデータを保護
することができる。
リを２つ持つ情報処理装置において、１つは通常使用
し、他方は通常使用のチェック用とし、ハードウェアで
両メモリ間をコンペアチェックして不一致がある場合は
チェック用メモリから、通常使用側のメモリへデータを
複写するため、破壊、感染されたＩＰＬやＢＩＯＳで情
報処理装置は起動せず、情報処理装置内のデータを保護
することができる。
【００３６】なお、不揮発性メモリとしてフラッシュＲ
ＯＭの説明をしたが、ＥＥＰＲＯＭ等の他の不揮発性メ
モリを使用することもできる。
ＯＭの説明をしたが、ＥＥＰＲＯＭ等の他の不揮発性メ
モリを使用することもできる。
【００３７】
【発明の効果】以上説明したように、本発明によれば次
のような効果がある。 （１）：ハードウェア構成の加算回路で不揮発性メモリ
の情報の合計を計算し、ハードウェア構成の比較回路
で、加算回路で合計した値と設定値とを比較し、一致し
ない場合は情報処理装置を停止させるため、不揮発性メ
モリが不正に書き換えられていても情報処理装置を停止
することができ、情報処理装置内のデータを保護するこ
とができる。
のような効果がある。 （１）：ハードウェア構成の加算回路で不揮発性メモリ
の情報の合計を計算し、ハードウェア構成の比較回路
で、加算回路で合計した値と設定値とを比較し、一致し
ない場合は情報処理装置を停止させるため、不揮発性メ
モリが不正に書き換えられていても情報処理装置を停止
することができ、情報処理装置内のデータを保護するこ
とができる。
【００３８】（２）：情報を記憶する不揮発性メモリを
通常使用とし、チェック用不揮発性メモリを該通常使用
の不揮発性メモリのチェック用として使用し、比較手段
で前記両不揮発性メモリ間の情報を比較し、前記比較手
段の比較で不一致がある場合は、前記チェック用不揮発
性メモリから前記通常使用の不揮発性メモリへ情報を複
写するため、前記通常使用の不揮発性メモリが不正に書
き換えられていても、正しく書き直して使用するため、
情報処理装置内のデータを保護することができる。
通常使用とし、チェック用不揮発性メモリを該通常使用
の不揮発性メモリのチェック用として使用し、比較手段
で前記両不揮発性メモリ間の情報を比較し、前記比較手
段の比較で不一致がある場合は、前記チェック用不揮発
性メモリから前記通常使用の不揮発性メモリへ情報を複
写するため、前記通常使用の不揮発性メモリが不正に書
き換えられていても、正しく書き直して使用するため、
情報処理装置内のデータを保護することができる。
【図１】本発明の原理説明図である。
【図２】実施の形態における加算回路を用いる場合の装
置構成図である。
置構成図である。
【図３】実施の形態における加算回路を用いる処理フロ
ーチャートである。
ーチャートである。
【図４】実施の形態における不揮発性メモリを２つ持つ
場合の装置構成図である。
場合の装置構成図である。
【図５】実施の形態における不揮発性メモリを２つ持つ
処理フローチャートである。
処理フローチャートである。
１ 主制御部 ２ａ 不揮発性メモリ ３ａ 設定部 ４ａ 不揮発性メモリ読み出し部 ５ａ 加算回路 ６ａ 比較回路 ８ 電源部 ９ リセット制御部
Claims (2)
- 【請求項１】情報を記憶する不揮発性メモリと、 該不揮発性メモリの情報の合計を計算するハードウェア
構成の加算回路と、 該加算回路で合計した値と設定値とを比較するハードウ
ェア構成の比較回路とを備え、 前記比較回路の比較で、前記加算回路で合計した値と前
記設定値が一致しない場合は情報処理装置を停止させる
ことを特徴とした情報処理装置。 - 【請求項２】情報を記憶する通常使用の不揮発性メモリ
と、 該通常使用の不揮発性メモリのチェック用として使用す
るチェック用不揮発性メモリと、 前記両不揮発性メモリ間の情報を比較する比較手段とを
備え、 前記比較手段の比較で不一致がある場合は、前記チェッ
ク用不揮発性メモリから前通常使用の不揮発性メモリへ
情報を複写することを特徴とした情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8182942A JPH1027035A (ja) | 1996-07-12 | 1996-07-12 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8182942A JPH1027035A (ja) | 1996-07-12 | 1996-07-12 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1027035A true JPH1027035A (ja) | 1998-01-27 |
Family
ID=16127070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8182942A Pending JPH1027035A (ja) | 1996-07-12 | 1996-07-12 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1027035A (ja) |
Cited By (5)
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1996
- 1996-07-12 JP JP8182942A patent/JPH1027035A/ja active Pending
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