JPH10261793A - Formation of wiring in mos transistor - Google Patents
Formation of wiring in mos transistorInfo
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- JPH10261793A JPH10261793A JP6452097A JP6452097A JPH10261793A JP H10261793 A JPH10261793 A JP H10261793A JP 6452097 A JP6452097 A JP 6452097A JP 6452097 A JP6452097 A JP 6452097A JP H10261793 A JPH10261793 A JP H10261793A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＭＯＳ型半導体装
置におけるＴｉＳｉ2 等の高融点金属によるシリサイド
を用いた自己整合型のシリサイド（サリサイド）及びシ
リサイドを用いた部分配線の製造方法に関するものであ
る。BACKGROUND OF THE INVENTION The present invention relates to a method a manufacturing a partial wiring using self-aligned silicide (salicide) and a silicide using a silicide with a high melting point metal such as TiSi 2 in a MOS type semiconductor device .
【０００２】[0002]
【従来の技術】従来、このような分野の技術としては、
例えば、文献名：Ｔ．Ｅ．Ｔａｎｇｅｔ ａｌ．ＩＥＥ
Ｅ Ｔｒａｎｓ．Ｅｌｅｃ．Ｄｅｖｉｃｅｓ，ＥＤ−３
４，ｐ．６８２（１９８７）に開示されるものがあっ
た。図１３に従来の自己整合型ＴｉＳｉ2 （Ｔｉサリサ
イド）の形成方法を示す。2. Description of the Related Art Conventionally, techniques in such a field include:
For example, the document title: T. E. FIG. Tanget al. IEEE
E Trans. Elec. Devices, ED-3
4, p. 682 (1987). FIG. 13 shows a conventional method of forming self-aligned TiSi 2 (Ti salicide).
【０００３】（１）まず、Ｓｉ基板１５０上に、通常工
程によりリン等の不純物を含む多結晶Ｓｉ層をゲート電
極１５３として用いたＭＯＳ型トランジスタを生成す
る。なお、１５１はフィールド酸化膜、１５２はゲート
酸化膜、１５４は活性化（ソース・ドレイン）層、１５
５はサイドウォール酸化膜である〔図１３（ａ）〕。 （２）次いで、全面にＴｉ膜１５６をスパッタ法によ
り、１０００Å堆積する〔図１３（ｂ）〕。(1) First, a MOS transistor using a polycrystalline Si layer containing an impurity such as phosphorus as a gate electrode 153 is formed on a Si substrate 150 by a normal process. In addition, 151 is a field oxide film, 152 is a gate oxide film, 154 is an activation (source / drain) layer, 15
Reference numeral 5 denotes a sidewall oxide film (FIG. 13A). (2) Next, a Ti film 156 is deposited on the entire surface by sputtering at a thickness of 1000 ° [FIG. 13B].
【０００４】（３）引き続き、６５０℃程度の第１の熱
処理により、Ｓｉ基板及びゲート電極（多結晶Ｓｉ層）
１５３上にＣ４９構造のＴｉＳｉ2 膜を形成する。その
後、未反応Ｔｉ及びＴｉＮ等、ＴｉＳｉ2 以外のＴｉ化
合物を除去し、再び８００℃程度の第２の熱処理を行う
ことにより、自己整合的に低抵抗であるＣ５４構造のＴ
ｉＳｉ2 膜１５７を、活性化層１５４上及びゲート電極
１５３上に形成し、コンタクト部での低抵抗化を図るよ
うにしていた〔図１３（ｃ）〕。(3) Subsequently, a first heat treatment at about 650 ° C. is performed to form a Si substrate and a gate electrode (polycrystalline Si layer).
A TiSi 2 film having a C49 structure is formed on 153. Thereafter, Ti compounds other than TiSi 2 such as unreacted Ti and TiN are removed, and a second heat treatment is performed again at about 800 ° C., so that the C54 structure having a low resistance in a self-aligned manner is obtained.
An iSi 2 film 157 is formed on the activation layer 154 and the gate electrode 153 so as to reduce the resistance at the contact portion (FIG. 13C).
【０００５】また、図１４に従来の部分配線の製造方法
を示す。 （１）Ｓｉ基板２００上に、通常工程によりフィールド
酸化膜２０１、ゲート酸化膜２０２、リン等を含む多結
晶Ｓｉ層からなるゲート電極２０３、活性化層２０４、
サイドウォール酸化膜２０５を形成する〔図１４
（ａ）〕。 （２）その後、全面にスパッタ法により、Ｔｉ層２０６
を堆積し、引き続きＣＶＤ法によりアモルファスＳｉ層
を堆積し、ホトリソグラフィ法により配線部以外のアモ
ルファスＳｉを除去し、アモルファスＳｉ配線層２０７
を形成する〔図１４（ｂ）〕。FIG. 14 shows a conventional method of manufacturing a partial wiring. (1) On a Si substrate 200, a field oxide film 201, a gate oxide film 202, a gate electrode 203 made of a polycrystalline Si layer containing phosphorus or the like, an activation layer 204,
A sidewall oxide film 205 is formed [FIG.
(A)]. (2) Then, a Ti layer 206 is formed on the entire surface by sputtering.
Then, an amorphous Si layer is deposited by a CVD method, amorphous silicon other than the wiring portion is removed by a photolithography method, and an amorphous Si wiring layer 207 is formed.
Is formed [FIG. 14 (b)].
【０００６】（３）次に、Ｎ2 中での６５０℃の第１の
熱処理によりゲート電極２０３上、活性化層２０４上、
及び部分配線部のアモルファスＳｉ配線層２０７にＣ４
９構造のＴｉＳｉ2 膜を形成する。そして、未反応Ｔｉ
及びＴｉＮをアンモニア過水により除去した後、Ｎ2 中
での８００℃の第２の熱処理によりＣ５４構造のＴｉＳ
ｉ2 膜２０８を形成する〔図１４（ｃ）〕。(3) Next, a first heat treatment at 650 ° C. in N 2 is performed on the gate electrode 203, the activation layer 204,
And C4 on the amorphous Si wiring layer 207 of the partial wiring portion.
A 9-structure TiSi 2 film is formed. And unreacted Ti
And it is removed by ammonia peroxide water TiN, the C54 structure with a second heat treatment at 800 ° C. in in N 2 TiS
i to form a 2 layer 208 [Fig. 14 (c)].
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、従来の
製造方法では、部分配線となるアモルファスＳｉ配線層
２０７をホトリソグラフィ法により形成する際、活性化
層２０４上に合わせなければならない。すなわち、図１
４（ｂ）において、アモルファスＳｉ配線層端ｘはｙで
示した活性化層２０４内になければならない。これは素
子の微細化に対して不利な構造である。However, in the conventional manufacturing method, when the amorphous Si wiring layer 207 to be a partial wiring is formed by the photolithography method, it must be adjusted on the activation layer 204. That is, FIG.
4 (b), the end x of the amorphous Si wiring layer must be in the activation layer 204 indicated by y. This is a disadvantageous structure for miniaturization of the device.
【０００８】また、上記した従来の半導体装置では、素
子の微細化に伴い、ソース・ドレイン層及びゲート電極
が１μｍ以下程度と細線化した場合、凝集等が起こりＣ
５４構造のＴｉＳｉ2 膜が均一に形成されず、その結
果、シート抵抗の上昇が起こり、コンタクト部及びゲー
ト電極部での低抵抗化を図れないという、所謂細線効果
の問題があった。In the above-mentioned conventional semiconductor device, when the source / drain layers and the gate electrode are thinned to about 1 μm or less with miniaturization of elements, agglomeration or the like occurs and C
There is a problem of the so-called fine wire effect, in which a TiSi 2 film having a 54 structure is not formed uniformly, resulting in an increase in sheet resistance and a reduction in resistance in the contact portion and the gate electrode portion.
【０００９】また、従来の方法による部分配線において
も、素子の微細化に対して不利な構造となっていた。本
発明は、上記問題点を除去し、Ｔｉサリサイドを形成す
る際、第１の熱処理により形成されるＣ４９構造のＴｉ
Ｓｉ2 膜を、活性化層上、ゲート電極上、及びサイドウ
ォール上と連続して形成することにより、Ｔｉサリサイ
ドを広い面積に形成し、つまりＴｉサリサイドを太くし
て、細線効果の影響を受け難いＭＯＳ型トランジスタの
配線の製造方法を提供することを目的とする。Also, the partial wiring by the conventional method has a disadvantageous structure for miniaturization of elements. The present invention has been made to solve the above problems, and when forming a Ti salicide, a TiN having a C49 structure formed by a first heat treatment.
By forming the Si 2 film continuously on the activation layer, the gate electrode, and the sidewall, the Ti salicide is formed in a wide area, that is, the Ti salicide is made thicker and is affected by the thin wire effect. An object of the present invention is to provide a method for manufacturing a wiring of a MOS transistor which is difficult.
【００１０】[0010]
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕Ｓｉ基板上に形成されたＭＯＳ型トランジスタの
配線の製造方法において、第１の金属とＳｉとのシリサ
イド層を自己整合的に活性化層上及びゲート電極上、ま
たはどちらか一方の上方に形成するために、前記シリサ
イド層を前記活性化層上から前記ゲート電極上まで連続
的に形成する工程と、次いで、前記活性化層上のシリサ
イド層と前記ゲート電極上のシリサイド層とを分離する
工程とを施すようにしたものである。According to the present invention, there is provided a method for manufacturing a wiring of a MOS transistor formed on a Si substrate, comprising the steps of: Continuously forming the silicide layer from the activation layer to the gate electrode to form a layer on the activation layer and / or the gate electrode in a self-aligned manner; Then, a step of separating the silicide layer on the activation layer and the silicide layer on the gate electrode is performed.
【００１１】〔２〕上記〔１〕記載のＭＯＳ型トランジ
スタの配線の製造方法において、前記第１の金属として
Ｔｉを用い、前記ゲート電極上に第１の物質層を形成す
る工程と、前記ゲート電極及び前記第１の物質層の側面
に酸化膜によるサイドウォールを形成する工程と、前記
第１の物質層を除去する工程と、前記酸化膜によるサイ
ドウォールの側面にさらにＳｉによるサイドウォールを
形成する工程と、全面にＴｉ層を堆積する工程と、前記
Ｔｉ層と前記Ｓｉ基板及びこのＳｉとを熱処理によりシ
リサイド化させる工程と、前記酸化膜によるサイドウォ
ールの一部及びその上部のシリサイド層を除去する工程
とを施した後、前記活性化層上のシリサイド層と前記ゲ
ート電極上のシリサイド層とを分離する工程とを施すよ
うにしたものである。[2] The method of manufacturing a wiring for a MOS transistor according to [1], wherein Ti is used as the first metal and a first material layer is formed on the gate electrode; Forming a sidewall by an oxide film on a side surface of the electrode and the first material layer; removing the first material layer; and further forming a sidewall by Si on a side surface of the sidewall by the oxide film A step of depositing a Ti layer on the entire surface; a step of silicidizing the Ti layer, the Si substrate and the Si by heat treatment; and a step of forming a part of the sidewall of the oxide film and a silicide layer thereon. And removing the silicide layer on the activation layer and the silicide layer on the gate electrode. .
【００１２】〔３〕上記〔１〕記載のＭＯＳ型トランジ
スタの配線の製造方法において、前記第１の金属として
Ｔｉを用い、前記ゲート電極上に第１の物質層を形成す
る工程と、前記ゲート電極及び前記第１の物質層の側面
に酸化膜によるサイドウォールを形成する工程と、前記
第１の物質層を除去する工程と、全面にＴｉを堆積する
工程と、前記Ｔｉと前記Ｓｉ基板及びこのＳｉとを熱処
理により前記活性化層上とゲート電極上を連続的にシリ
サイド化させる工程と、前記酸化膜によるサイドウォー
ルの一部及びその上部のシリサイド層を除去することに
より、前記活性化層上のシリサイド層と前記ゲート電極
上のシリサイド層とを分離する工程とを施すようにした
ものである。[3] In the method for manufacturing a MOS transistor wiring according to [1], a step of forming a first material layer on the gate electrode using Ti as the first metal; Forming a sidewall of an oxide film on a side surface of the electrode and the first material layer, removing the first material layer, depositing Ti on the entire surface; Forming a continuous silicide on the activation layer and the gate electrode by heat-treating the Si; and removing a part of the sidewall formed by the oxide film and the silicide layer on the sidewall to form the activation layer. A step of separating the upper silicide layer from the silicide layer on the gate electrode.
【００１３】〔４〕上記〔１〕記載のＭＯＳ型トランジ
スタの配線の製造方法において、前記第１の金属として
Ｔｉを用い、前記ゲート電極側面に第２の物質によるサ
イドウォールを形成する工程と、前記第２の物質による
サイドウォールの側面にさらにＳｉによるサイドウォー
ルを形成する工程と、全面にＴｉを堆積する工程と、前
記Ｔｉと前記Ｓｉ基板及びこのＳｉとを熱処理によりシ
リサイド化させる工程と、前記第２の物質によるサイド
ウォール及びその上部のシリサイド層を除去することに
より、前記活性化層上のシリサイド層と前記ゲート電極
上のシリサイド層とを分離する工程とを施すようにした
ものである。[4] In the method for manufacturing a wiring of a MOS transistor according to the above [1], a step of using Ti as the first metal and forming a sidewall made of a second material on a side surface of the gate electrode; A step of further forming a sidewall made of Si on a side surface of the sidewall made of the second material, a step of depositing Ti on the entire surface, a step of silicidizing the Ti, the Si substrate and the Si by heat treatment, A step of removing the silicide layer on the activation layer and the silicide layer on the gate electrode by removing the sidewall made of the second material and the silicide layer thereon. .
【００１４】〔５〕上記〔１〕記載のＭＯＳ型トランジ
スタの配線の製造方法において、前記第１の金属として
Ｔｉを用い、前記ゲート電極側面に第２の物質によるサ
イドウォールを形成する工程と、全面にＴｉを堆積する
工程と、前記Ｔｉと前記Ｓｉ基板及びこのＳｉとを熱処
理により前記活性化層上と前記ゲート電極上を連続的に
シリサイド化させる工程と、前記第２の物質によるサイ
ドウォール及びその上部のシリサイド層を除去すること
により、前記活性層上のシリサイド層と前記ゲート電極
上のシリサイド層とを分離する工程とを施すようにした
ものである。[5] In the method for manufacturing a wiring of a MOS transistor according to the above [1], a step of using Ti as the first metal and forming a sidewall made of a second material on a side surface of the gate electrode; Depositing Ti on the entire surface, continuously silicidizing the Ti and the Si substrate and the Si by heat treatment on the activation layer and the gate electrode, and sidewalls made of the second material And removing the silicide layer on the active layer to separate the silicide layer on the active layer from the silicide layer on the gate electrode.
【００１５】〔６〕上記〔１〕記載のＭＯＳ型トランジ
スタの配線の製造方法において、前記第１の金属として
Ｔｉを用い、前記ゲート電極の側面に酸化膜によるサイ
ドウォールを形成する工程と、前記酸化膜によるサイド
ウォールの側面にさらにＳｉによるサイドウォールを形
成する工程と、全面にＴｉを堆積する工程と、前記Ｔｉ
と前記Ｓｉ基板及びこのＳｉとを熱処理によりシリサイ
ド化させる工程と、前記ゲート電極の一部、前記酸化膜
によるサイドウォールの一部及びその上部のシリサイド
層を同時に除去することにより、前記活性化層上のシリ
サイド層と前記ゲート電極上のシリサイド層とを分離す
る工程とを施すようにしたものである。[6] In the method for manufacturing a MOS transistor wiring according to the above [1], a step of using Ti as the first metal and forming a sidewall of an oxide film on a side surface of the gate electrode; Forming a side wall further made of Si on the side surface of the side wall made of an oxide film, depositing Ti on the entire surface;
And a step of silicidizing the Si substrate and the Si by heat treatment, and simultaneously removing a part of the gate electrode, a part of a sidewall formed by the oxide film, and a silicide layer thereabove, thereby forming the activation layer. A step of separating the upper silicide layer from the silicide layer on the gate electrode.
【００１６】〔７〕上記〔１〕記載のＭＯＳ型トランジ
スタの配線の製造方法において、前記第１の金属として
Ｔｉを用い、前記ゲート電極の側面に酸化膜によるサイ
ドウォールを形成する工程と、全面にＴｉを堆積する工
程と、このＴｉと前記Ｓｉ基板及びこのＳｉとを熱処理
により前記活性化層上と前記ゲート電極上を連続的にシ
リサイド化させる工程と、前記ゲート電極の一部、前記
酸化膜によるサイドウォールの一部及びその上部のシリ
サイド層を同時に除去することにより、前記活性化層上
のシリサイド層と前記ゲート電極上のシリサイド層とを
分離する工程とを施すようにしたものである。[7] In the method for manufacturing a wiring of a MOS transistor according to the above [1], a step of forming a sidewall of an oxide film on a side surface of the gate electrode using Ti as the first metal; Depositing Ti on the active layer and the gate electrode continuously by heat treatment of the Ti, the Si substrate and the Si, and partially oxidizing the Ti and the Si substrate. A step of separating the silicide layer on the activation layer and the silicide layer on the gate electrode by simultaneously removing a part of the side wall of the film and the silicide layer on the side wall of the film. .
【００１７】〔８〕上記〔１〕記載のＭＯＳ型トランジ
スタの配線の製造方法において、前記シリサイド層を前
記活性化層に接続される部分配線として形成するように
したものである。[8] In the method of manufacturing a MOS transistor wiring according to the above [1], the silicide layer is formed as a partial wiring connected to the activation layer.
【００１８】[0018]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１及び図２に本発
明の第１実施例のＴｉサリサイドの製造方法を示す。 （１）まず、Ｓｉ基板１０上にＬＯＣＯＳ法によりフィ
ールド酸化膜１１を形成し、全面熱酸化によりゲート酸
化膜１２を形成した後、リン等の不純物を含む多結晶Ｓ
ｉ層からなるゲート電極１３をＣＶＤ法により堆積す
る。Embodiments of the present invention will be described below in detail with reference to the drawings. 1 and 2 show a method for manufacturing Ti salicide according to a first embodiment of the present invention. (1) First, a field oxide film 11 is formed on a Si substrate 10 by a LOCOS method, and a gate oxide film 12 is formed by thermal oxidation over the entire surface.
A gate electrode 13 made of an i-layer is deposited by a CVD method.
【００１９】引き続き、ＣＶＤ法により窒化膜１４を堆
積し、ホトリソグラフィ法を施した後、イオン注入によ
り活性化（ソース・ドレイン）層１５をＳｉ基板１０中
に形成する。さらにＣＶＤ法及びＲＩＥ法により、酸化
膜によるサイドウォール１６を形成する〔図１
（ａ）〕。 （２）その後、熱リン酸により窒化膜１４を除去し、さ
らにアモルファスＳｉ層１７を全面に堆積する〔図１
（ｂ）〕。Subsequently, a nitride film 14 is deposited by the CVD method, photolithography is performed, and then an activation (source / drain) layer 15 is formed in the Si substrate 10 by ion implantation. Further, a sidewall 16 of an oxide film is formed by CVD and RIE [FIG.
(A)]. (2) Thereafter, the nitride film 14 is removed by hot phosphoric acid, and an amorphous Si layer 17 is further deposited on the entire surface [FIG.
(B)].
【００２０】（３）さらにＲＩＥ法により、酸化膜サイ
ドウォール１６の側面に窒化膜によるサイドウォール１
８を形成する〔図１（ｃ）〕。 （４）その後、全面にスパッタ法によりＴｉ層１９を堆
積する〔図２（ａ）〕。 （５）次に、Ｎ2 中での６５０℃の第１の熱処理によ
り、ゲート電極１３、活性化層１５及び酸化膜サイドウ
ォール１６上に、Ｃ４９構造のＴｉＳｉ2 膜が形成され
る。そして、未反応Ｔｉ及びＴｉＮをアンモニア過水に
より除去した後、Ｎ2 中での８００℃の第２の熱処理に
より、Ｃ５４構造のＴｉＳｉ2 膜２０が形成される〔図
２（ｂ）〕。(3) Further, the side wall 1 of the nitride film is formed on the side surface of the oxide film side wall 16 by RIE.
8 (FIG. 1C). (4) Thereafter, a Ti layer 19 is deposited on the entire surface by sputtering (FIG. 2A). (5) Next, a TiSi 2 film having a C49 structure is formed on the gate electrode 13, the activation layer 15, and the oxide film sidewall 16 by a first heat treatment at 650 ° C. in N 2 . Then, after removing unreacted Ti and TiN with ammonia peroxide, a second heat treatment at 800 ° C. in N 2 forms a TiSi 2 film 20 having a C54 structure (FIG. 2B).
【００２１】（６）引き続き、全面にＣＶＤ法により酸
化膜２１を堆積した後、エッチバック法、またはＣＭＰ
法により酸化膜サイドウォール１６の上部を除去する。
この時、酸化膜サイドウォール１６上のＴｉＳｉ2 膜２
０も上部が除去され、ゲート電極１３上のＴｉＳｉ2 膜
２０ａと活性化層１５上のＴｉＳｉ膜２０ｂは分離され
る〔図２（ｃ））。(6) Subsequently, after an oxide film 21 is deposited on the entire surface by a CVD method, an etch-back method or a CMP
The upper portion of the oxide film sidewall 16 is removed by the method.
At this time, the TiSi 2 film 2 on the oxide film sidewall 16 is formed.
0 is also removed at the top, and the TiSi 2 film 20a on the gate electrode 13 and the TiSi film 20b on the activation layer 15 are separated (FIG. 2C).
【００２２】このように、第１実施例によれば、Ｔｉサ
リサイドを形成する際、第１の熱処理により形成された
Ｃ４９構造のＴｉＳｉ2 膜が、活性化層１５上、ゲート
電極１４上、及び酸化膜サイドウォール１６上と連続し
て形成されるようになるため、ＴｉＳｉ2 膜が活性化層
及びゲート電極上に独立に形成されていた従来技術に比
べ、その面積が増加し、太くなる。このため、第２の熱
処理で、Ｃ５４構造のＴｉＳｉ2 膜２０を形成する際、
細線効果の影響を受け難くなり、良好なＴｉサリサイド
を形成することが期待できる。特に素子の微細化に対し
て有利な構造となる。As described above, according to the first embodiment, when Ti salicide is formed, the TiSi 2 film having the C49 structure formed by the first heat treatment is formed on the activation layer 15, the gate electrode 14, and Since the TiSi 2 film is formed continuously on the oxide film sidewalls 16, the TiSi 2 film is increased in area and thickness as compared with the related art in which the TiSi 2 film is formed independently on the activation layer and the gate electrode. Therefore, when the TiSi 2 film 20 having the C54 structure is formed by the second heat treatment,
It is less likely to be affected by the thin wire effect, and it can be expected to form a good Ti salicide. In particular, the structure is advantageous for miniaturization of the element.
【００２３】また、第１実施例の場合、凸状の酸化膜サ
イドウォール１６の上部を機械的に除去するので、確実
にゲート電極１３と活性化層１５間のシリサイド層を分
離することができ、かつ分離の確認を形状評価から容易
に行うことができる。更に、シリサイドを形成する際、
サイドウォール１６上にアモルファスＳｉ層１７がある
ため、第１の熱処理によりＣ４９構造のＴｉＳｉ2 膜を
厚く形成することができる。このため、その後の第２の
熱処理によるＣ５４構造のＴｉＳｉ2膜２０の形成をよ
り容易に、かつ確実に行うことができる。In the case of the first embodiment, since the upper portion of the convex oxide film sidewall 16 is mechanically removed, the silicide layer between the gate electrode 13 and the activation layer 15 can be reliably separated. The separation can be easily confirmed from the shape evaluation. Furthermore, when forming silicide,
Since the amorphous Si layer 17 is provided on the sidewalls 16, the first heat treatment can form a thick TiSi 2 film having a C49 structure. Therefore, the formation of the C54 structure TiSi 2 film 20 by the subsequent second heat treatment can be performed more easily and reliably.
【００２４】次に、本発明の第２実施例について説明す
る。図３に本発明の第２実施例によるＴｉサリサイドの
製造方法を示す。 （１）まず、第１実施例と同様にして、Ｓｉ基板３０上
にＬＯＣＯＳ法によりフィールド酸化膜３１を形成し、
全面熱酸化によりゲート酸化膜３２を形成した後、リン
等の不純物を含む多結晶Ｓｉ層からなるゲート電極３３
をＣＶＤ法により堆積する。Next, a second embodiment of the present invention will be described. FIG. 3 shows a method for manufacturing Ti salicide according to a second embodiment of the present invention. (1) First, as in the first embodiment, a field oxide film 31 is formed on a Si substrate 30 by a LOCOS method.
After a gate oxide film 32 is formed by thermal oxidation over the entire surface, a gate electrode 33 made of a polycrystalline Si layer containing impurities such as phosphorus is formed.
Is deposited by a CVD method.
【００２５】引き続き、ＣＶＤ法により窒化膜３４を堆
積し、ホトリソグラフィ法を施した後、イオン注入によ
り活性化（ソース・ドレイン）層３５をＳｉ基板３０中
に形成する。さらにＣＶＤ法及びＲＩＥ法により酸化膜
によるサイドウォール３６を形成する。つまり、ゲート
電極３３上に窒化膜３４を有するＭＯＳ型構造を形成す
る〔図３（ａ）〕。Subsequently, a nitride film 34 is deposited by a CVD method, photolithography is performed, and an activation (source / drain) layer 35 is formed in the Si substrate 30 by ion implantation. Further, a sidewall 36 of an oxide film is formed by the CVD method and the RIE method. That is, a MOS type structure having the nitride film 34 on the gate electrode 33 is formed (FIG. 3A).
【００２６】（２）その後、熱リン酸により窒化膜３４
を除去し、全面にスパッタ法によりＴｉ層３７を堆積す
る〔図３（ｂ）〕。 （３）Ａｒ中での６５０℃の第１の熱処理により、ゲー
ト電極３３、活性化層３５上にＣ４９構造のＴｉＳｉ2
膜を形成する。この時、酸化膜サイドウォール３６上に
もＳｉ基板３０及びゲート電極３３からＳｉが供給さ
れ、Ｃ４９構造のＴｉＳｉ2 膜が形成される。そして、
未反応Ｔｉを、アンモニア過水により除去した後、Ｎ2
中での８００℃の第２の熱処理により、Ｃ５４構造のＴ
ｉＳｉ2 膜３８が形成される〔図３（ｃ）〕。(2) Thereafter, the nitride film 34 is heated with hot phosphoric acid.
Is removed, and a Ti layer 37 is deposited on the entire surface by sputtering (FIG. 3B). (3) TiSi 2 having a C49 structure is formed on the gate electrode 33 and the activation layer 35 by the first heat treatment at 650 ° C. in Ar.
Form a film. At this time, Si is also supplied from the Si substrate 30 and the gate electrode 33 onto the oxide film sidewall 36, and a TiSi 2 film having a C49 structure is formed. And
After removing unreacted Ti with ammonia peroxide, N 2
Of the C54 structure by the second heat treatment at 800 ° C.
An iSi 2 film 38 is formed (FIG. 3C).
【００２７】（４）引き続き、全面にＣＶＤ法により酸
化膜３９を堆積した後、エッチバック法、またはＣＭＰ
法により酸化膜サイドウォール３６の上部を除去する。
この時、酸化膜サイドウォール３６上のＴｉＳｉ2 膜３
８も上部が除去され、ゲート電極３３上のＴｉＳｉ膜３
８ａと活性化層３５上のＴｉＳｉ2 膜３８ｂは分離され
る〔図３（ｄ）〕。(4) Subsequently, after an oxide film 39 is deposited on the entire surface by the CVD method, an etch back method or a CMP method is performed.
The upper portion of the oxide film sidewall 36 is removed by the method.
At this time, the TiSi 2 film 3 on the oxide film sidewall 36 is formed.
8 is also removed at the top, and the TiSi film 3 on the gate electrode 33 is removed.
8a and the TiSi 2 film 38b on the activation layer 35 are separated [FIG. 3 (d)].
【００２８】このように、第２実施例においても、第１
実施例と同様に、第２の熱処理でＣ５４構造のＴｉＳｉ
2 膜３８を形成する際、細線効果の影響を受け難くな
り、良好なＴｉサリサイドを形成することが期待でき
る。また、第２実施例の場合も、凸状の酸化膜サイドウ
ォール３６の上部を機械的に除去するので、確実にゲー
ト電極３３と、活性化層３５間のシリサイド層を分離す
ることができ、かつ、分離の確認を形状評価から容易に
行うことができる。As described above, also in the second embodiment, the first
As in the embodiment, TiSi having a C54 structure is used in the second heat treatment.
When the second film 38 is formed, it is less likely to be affected by the thin line effect, and it can be expected that a good Ti salicide is formed. Also in the case of the second embodiment, since the upper portion of the convex oxide film sidewall 36 is mechanically removed, the gate electrode 33 and the silicide layer between the activation layer 35 can be surely separated. In addition, the confirmation of separation can be easily performed from the shape evaluation.
【００２９】また、シリサイド化する際、ＴｉＳｉ2 の
はい上がりのため、フィールド酸化膜３１上にもＴｉＳ
ｉ2 膜３８−１が形成される〔図３（ｃ）参照〕ので、
その後の活性化層へのコンタクトの形成に、合わせ余裕
ができ、微細化に対してさらに有利な構造となる。次
に、本発明の第３実施例について説明する。In forming silicide, TiSi 2 goes up, so that TiS is also formed on field oxide film 31.
Since the i 2 film 38-1 is formed (see FIG. 3C),
There is room for alignment in the subsequent formation of a contact to the activation layer, and the structure is more advantageous for miniaturization. Next, a third embodiment of the present invention will be described.
【００３０】図４及び図５に本発明の第３実施例による
Ｔｉサリサイドの製造方法を示す。 （１）まず、Ｓｉ基板４０上に通常工程によりフィール
ド酸化膜４１、ゲート酸化膜４２、リン等を含む多結晶
Ｓｉ層からなるゲート電極４３、活性化層４４を形成
し、その後、全面にＣＶＤ法により、窒化膜を堆積し、
ＲＩＥ法により窒化膜によるサイドウォール４５を形成
する〔図４（ａ）〕。FIGS. 4 and 5 show a method for manufacturing Ti salicide according to a third embodiment of the present invention. (1) First, a field oxide film 41, a gate oxide film 42, a gate electrode 43 made of a polycrystalline Si layer containing phosphorus and the like, and an activation layer 44 are formed on a Si substrate 40 by a normal process, and thereafter, CVD is performed on the entire surface. Depositing a nitride film by the method
A sidewall 45 of a nitride film is formed by RIE (FIG. 4A).
【００３１】（２）その後、全面にアモルファスＳｉ層
４６をＣＶＤ法により堆積する〔図４（ｂ）〕。 （３）再びＲＩＥ法により、窒化膜サイドウォール４５
の側面にアモルファスＳｉによるサイドウォール４７を
形成する〔図４（ｃ）〕。 （４）引き続き全面にスパッタ法により、Ｔｉ層４８を
堆積する〔図５（ａ）〕。 （５）次いで、Ｎ2 中での６５０℃の第１の熱処理によ
り、ゲート電極４３、活性化層４４及び窒化膜サイドウ
ォール４５上に、Ｃ４９構造のＴｉＳｉ2 膜を形成す
る。そして、未反応Ｔｉ及びＴｉＮをアンモニア過水に
より除去した後、Ｎ2 中での８００℃の第２の熱処理に
より、Ｃ５４構造のＴｉＳｉ2 膜４９を形成する〔図５
（ｂ）〕。(2) Thereafter, an amorphous Si layer 46 is deposited on the entire surface by the CVD method (FIG. 4B). (3) The nitride film 45 is formed again by the RIE method.
A sidewall 47 made of amorphous Si is formed on the side surface of FIG. 4 (FIG. 4C). (4) Subsequently, a Ti layer 48 is deposited on the entire surface by a sputtering method (FIG. 5A). (5) Next, a TiSi 2 film having a C49 structure is formed on the gate electrode 43, the activation layer 44, and the nitride film sidewall 45 by a first heat treatment at 650 ° C. in N 2 . Then, after removing unreacted Ti and TiN with ammonia and hydrogen peroxide, a second heat treatment at 800 ° C. in N 2 is performed to form a TiSi 2 film 49 having a C54 structure [FIG.
(B)].
【００３２】（６）その後、窒化膜サイドウォール４５
をリフトオフ法により除去する。この時、窒化膜サイド
ウォール４５上のＴｉＳｉ2 膜４９も同時に除去され、
ゲート電極４３上のＴｉＳｉ2 膜４９ａと活性化層４４
上のＴｉＳｉ2 膜４９ｂは分離される〔図５（ｃ）〕。
このように、第３実施例においても、第１実施例と同様
に、第２の熱処理でＣ５４構造のＴｉＳｉ2 膜４９を形
成する際、細線効果の影響を受け難くなり、良好なＴｉ
サリサイドを形成することが期待できる。(6) Thereafter, the nitride film sidewall 45 is formed.
Is removed by a lift-off method. At this time, the TiSi 2 film 49 on the nitride film sidewall 45 is also removed at the same time,
TiSi 2 film 49 a on gate electrode 43 and activation layer 44
The upper TiSi 2 film 49b is separated [FIG. 5 (c)].
As described above, in the third embodiment, as in the first embodiment, when the TiSi 2 film 49 having the C54 structure is formed by the second heat treatment, the effect of the fine wire effect is less likely to be exerted.
It can be expected that salicide is formed.
【００３３】また、第３実施例の場合、サイドウォール
の除去をリフトオフ法により、ウェットプロセスで行う
ため、素子に与えるダメージをより少なくすることがで
きる。更に、シリサイドを形成する際、サイドウォール
上にアモルファスＳｉ層があるため、第１の熱処理によ
りＣ４９構造のＴｉＳｉ2 膜を厚く形成することができ
る。このため、その後の熱処理によるＣ５４構造のＴｉ
Ｓｉ2 膜の形成をより容易に、かつ確実に行うことがで
きる。Further, in the case of the third embodiment, since the removal of the sidewall is performed by a wet process by the lift-off method, damage to the element can be further reduced. Further, when silicide is formed, since the amorphous Si layer is present on the sidewall, the first heat treatment can form a thick TiSi 2 film having a C49 structure. For this reason, the C54 Ti
The Si 2 film can be formed more easily and reliably.
【００３４】次に、本発明の第４実施例について説明す
る。図６に本発明の第４実施例によるＴｉサリサイドの
製造方法を示す。 （１）まず、Ｓｉ基板５０上に通常工程によりフィール
ド酸化膜５１、ゲート酸化膜５２、リン等を含む多結晶
Ｓｉ層からなるゲート電極５３、活性化層５４を形成
し、その後、全面にＣＶＤ法により窒化膜を堆積し、Ｒ
ＩＥ法により窒化膜によるサイドウォール５５を形成す
る〔図６（ａ）〕。Next, a fourth embodiment of the present invention will be described. FIG. 6 shows a method for manufacturing Ti salicide according to a fourth embodiment of the present invention. (1) First, a field oxide film 51, a gate oxide film 52, a gate electrode 53 made of a polycrystalline Si layer containing phosphorus and the like, and an activation layer 54 are formed on a Si substrate 50 by a normal process, and thereafter, the entire surface is formed by CVD. A nitride film is deposited by the
A sidewall 55 of a nitride film is formed by the IE method (FIG. 6A).
【００３５】（２）引き続き全面にスパッタ法により、
Ｔｉ層５６を堆積する〔図６（ｂ）〕。 （３）次に、Ａｒ中での６５０℃の第１の熱処理によ
り、ゲート電極５３、活性化層５４上にＣ４９構造のＴ
ｉＳｉ2 膜を形成する。この時、窒化膜サイドウォール
５５上にもＳｉ基板５０及びゲート電極５３からＳｉが
供給され、Ｃ４９構造のＴｉＳｉ2 膜が形成される。そ
して、未反応Ｔｉ及びＴｉＮをアンモニア過水により除
去した後、Ｎ2 中での８００℃の第２の熱処理によりＣ
５４構造のＴｉＳｉ2 膜５７を形成する〔図６
（ｃ）〕。(2) Subsequently, the entire surface is formed by sputtering.
A Ti layer 56 is deposited (FIG. 6B). (3) Next, a first heat treatment at 650 ° C. in Ar is performed to form a C49-structure T on the gate electrode 53 and the activation layer 54.
An iSi 2 film is formed. At this time, Si is supplied also from the Si substrate 50 and the gate electrode 53 onto the nitride film sidewall 55, and a C49 structure TiSi 2 film is formed. Then, after removing unreacted Ti and TiN with ammonia and hydrogen peroxide, a second heat treatment at 800 ° C. in N 2 is performed.
A TiSi 2 film 57 having a 54 structure is formed [FIG.
(C)].
【００３６】（４）その後、窒化膜サイドウォール５５
をリフトオフ法により除去する。この時、窒化膜サイド
ウォール５５上のＴｉＳｉ2 膜５７も同時に除去され、
ゲート電極５３上のＴｉＳｉ2 膜５７ａと活性化層５４
上のＴｉＳｉ2 膜５７ｂは分離される。〔図６
（ｄ）〕。このように、第４実施例においても、第１実
施例と同様に、第２の熱処理でＣ５４構造のＴｉＳｉ2
膜を形成する際、細線効果の影響を受け難くなり、良好
なＴｉサリサイドを形成することが期待できる。(4) Thereafter, the nitride film sidewall 55
Is removed by a lift-off method. At this time, the TiSi 2 film 57 on the nitride film sidewall 55 is also removed at the same time,
TiSi 2 film 57a on gate electrode 53 and activation layer 54
The upper TiSi 2 film 57b is separated. [Fig.
(D)]. As described above, in the fourth embodiment, similarly to the first embodiment, the C54 structure TiSi 2 is formed by the second heat treatment.
When the film is formed, the film is hardly affected by the thin line effect, and it can be expected that a good Ti salicide is formed.
【００３７】また、第４実施例の場合、サイドウォール
の除去をリフトオフ法により、ウェットプロセスで行う
ため、素子に与えるダメージをより少なくすることがで
きる。更に、シリサイド化する際、ＴｉＳｉ2 のはい上
がりのためフィールド酸化膜５１上にもＴｉＳｉ2 膜５
７−１〔図６（ｃ）参照〕が形成されるので、その後の
活性化層５４へのコンタクトの形成に合わせ余裕がで
き、微細化に対してさらに有利な構造となる。In the case of the fourth embodiment, since the removal of the side wall is performed by a wet process by the lift-off method, damage to the element can be further reduced. Furthermore, when the silicide, TiSi also on the field oxide film 51 for the collection of excess TiSi 2 2 film 5
Since 7-1 (see FIG. 6C) is formed, a margin can be provided in accordance with the subsequent formation of the contact to the activation layer 54, and the structure becomes more advantageous for miniaturization.
【００３８】次に、本発明の第５実施例について説明す
る。図７及び図８に本発明の第５実施例によるＴｉサリ
サイドの製造方法を示す。 （１）Ｓｉ基板６０上に通常工程によりフィールド酸化
膜６１、ゲート酸化膜６２、リン等を含む多結晶Ｓｉ層
からなるゲート電極６３、活性化層６４、酸化膜による
サイドウォール６５を形成する〔図７（ａ）〕。Next, a fifth embodiment of the present invention will be described. 7 and 8 show a method for manufacturing Ti salicide according to a fifth embodiment of the present invention. (1) A field oxide film 61, a gate oxide film 62, a gate electrode 63 made of a polycrystalline Si layer containing phosphorus or the like, an activation layer 64, and a sidewall 65 made of an oxide film are formed on a Si substrate 60 by ordinary processes [ FIG. 7 (a)].
【００３９】（２）その後、全面にアモルファスＳｉ層
６６をＣＶＤ法により堆積する〔図７（ｂ）〕。 （３）再びＲＩＥ法により酸化膜サイドウォール６５の
側面にアモルファスＳｉによるサイドウォール６７を形
成する〔図７（ｃ）〕。 （４）引き続き全面にスパッタ法により、Ｔｉ層６８を
堆積する〔図８（ａ）〕。 （５）次に、Ｎ2 中での６５０℃の第１の熱処理によ
り、ゲート電極６３、活性化層６４及び酸化膜サイドウ
ォール６５上に、Ｃ４９構造のＴｉＳｉ2 膜を形成す
る。そして、未反応Ｔｉ及びＴｉＮをアンモニア過水に
より除去した後、Ｎ 2 中での８００℃の第２の熱処理に
より、Ｃ５４構造のＴｉＳｉ2 膜６９を形成する〔図８
（ｂ）〕。(2) Thereafter, an amorphous Si layer is formed on the entire surface.
66 is deposited by a CVD method (FIG. 7B). (3) The oxide film sidewall 65 is again formed by the RIE method.
Side walls 67 made of amorphous Si
[FIG. 7 (c)]. (4) Subsequently, a Ti layer 68 is formed on the entire surface by sputtering.
It is deposited (FIG. 8A). (5) Next, NTwoBy the first heat treatment at 650 ° C.
Gate electrode 63, activation layer 64 and oxide film sidewall.
On the wall 65, TiSi of C49 structureTwoForm a film
You. Then, unreacted Ti and TiN are converted into ammonia peroxide.
After more removal, N TwoFor the second heat treatment at 800 ° C in
Thus, TiSi with C54 structureTwoA film 69 is formed [FIG.
(B)].
【００４０】（６）引き続き全面にＣＶＤ法により酸化
膜７０を堆積した後、エッチバック法またはＣＭＰ法に
よりゲート電極６３の上部を除去する。この時、酸化膜
サイドウォール６５及び酸化膜サイドウォール６５上の
ＴｉＳｉ2 膜６９も上部が除去され、ゲート電極６３上
のＴｉＳｉ2 膜６９ａと活性化層６４上のＴｉＳｉ2膜
６９ｂは分離される〔図８（ｃ）〕。(6) After depositing an oxide film 70 on the entire surface by CVD, the upper portion of the gate electrode 63 is removed by etch-back or CMP. At this time, TiSi 2 film 69 of the oxide film sidewall 65 and the oxide film sidewall on 65 well top is removed, TiSi 2 film 69b on the TiSi 2 film 69a and the active layer 64 on the gate electrode 63 are separated [FIG. 8 (c)].
【００４１】このように、第５実施例においても、第１
実施例と同様に、第２の熱処理でＣ５４構造のＴｉＳｉ
2 膜を形成する際、細線効果の影響を受け難くなり、良
好なＴｉサリサイドを形成することが期待できる。ま
た、第５実施例の場合、通常のＭＯＳ型トランジスタと
同様の工程で酸化膜のサイドウォールを形成するため、
工程がより容易となる。活性化層上のみサリサイド化す
る場合も、エッチング量を増やしてゲート電極上のシリ
サイド層を除去すれば良く、工程が容易となる。As described above, also in the fifth embodiment, the first
As in the embodiment, TiSi having a C54 structure is used in the second heat treatment.
When the two films are formed, the film is hardly affected by the thin wire effect, and it can be expected that a good Ti salicide is formed. Further, in the case of the fifth embodiment, since the sidewall of the oxide film is formed in the same process as that of a normal MOS transistor,
The process becomes easier. Even in the case where salicide is formed only on the activation layer, the amount of etching may be increased to remove the silicide layer on the gate electrode, and the process may be facilitated.
【００４２】また、シリサイドを形成する際、サイドウ
ォール上にアモルファスＳｉ層があるため、第１の熱処
理により、Ｃ４９構造のＴｉＳｉ2 膜を厚く形成するこ
とができる。このため、その後の熱処理によるＣ５４構
造のＴｉＳｉ2 膜の形成をより容易に、かつ確実に行う
ことができる。次に、本発明の第６実施例について説明
する。When silicide is formed, since the amorphous Si layer is present on the side wall, the first heat treatment can form a thick C49 structure TiSi 2 film. Therefore, the formation of the C54 structure TiSi 2 film by the subsequent heat treatment can be performed more easily and reliably. Next, a sixth embodiment of the present invention will be described.
【００４３】図９に本発明の第６実施例によるＴｉサリ
サイドの製造方法を示す。 （１）まず、Ｓｉ基板８０上に通常工程により、フィー
ルド酸化膜８１、ゲート酸化膜８２、リン等を含む多結
晶Ｓｉ層からなるゲート電極８３、活性化層８４、酸化
膜によるサイドウォール８５を形成する〔図９
（ａ）〕。 （２）引き続き全面にスパッタ法によりＴｉ層８６を堆
積する〔図９（ｂ）〕。 （３）次に、Ａｒ中での６５０℃の第１の熱処理によ
り、ゲート電極８３、活性化層８４上にＣ４９構造のＴ
ｉＳｉ2 膜を形成する。この時、酸化膜サイドウォール
８５上にもＳｉ基板８０及びゲート電極８３からＳｉが
供給され、Ｃ４９構造のＴｉＳｉ2 膜が形成される。そ
して、未反応Ｔｉ及びＴｉＮをアンモニア過水により除
去した後、Ｎ2 中での８００℃の第２の熱処理によりＣ
５４構造のＴｉＳｉ2 膜８７を形成する〔図９
（ｃ）〕。FIG. 9 shows a method for manufacturing Ti salicide according to a sixth embodiment of the present invention. (1) First, a field oxide film 81, a gate oxide film 82, a gate electrode 83 made of a polycrystalline Si layer containing phosphorus or the like, an activation layer 84, and a sidewall 85 made of an oxide film are formed on a Si substrate 80 by a normal process. Form [Fig.
(A)]. (2) Subsequently, a Ti layer 86 is deposited on the entire surface by a sputtering method (FIG. 9B). (3) Next, a first heat treatment at 650 ° C. in Ar is performed to form a C49-structured T on the gate electrode 83 and the activation layer 84.
An iSi 2 film is formed. At this time, Si is also supplied from the Si substrate 80 and the gate electrode 83 to the oxide film sidewall 85, and a TiSi 2 film having a C49 structure is formed. Then, after removing unreacted Ti and TiN with ammonia and hydrogen peroxide, a second heat treatment at 800 ° C. in N 2 is performed.
A TiSi 2 film 87 having a 54 structure is formed [FIG.
(C)].
【００４４】（４）引き続き全面にＣＶＤ法により酸化
膜８８を堆積した後、エッチバック法またはＣＭＰ法に
よりゲート電極８３の上部を除去する。この時、酸化膜
サイドウォール８５及び酸化膜サイドウォール８５上の
ＴｉＳｉ2 膜８７も上部が除去され、ゲート電極８３上
のＴｉＳｉ2 膜８７ａと活性化層８４上のＴｉＳｉ2膜
８７ｂは分離される〔図９（ｄ）〕。(4) After depositing an oxide film 88 over the entire surface by CVD, the upper portion of the gate electrode 83 is removed by etch-back or CMP. At this time, the upper portions of the oxide film sidewall 85 and the TiSi 2 film 87 on the oxide film sidewall 85 are also removed, and the TiSi 2 film 87a on the gate electrode 83 and the TiSi 2 film 87b on the activation layer 84 are separated. [FIG. 9 (d)].
【００４５】このように、第６実施例においても、第１
実施例と同様に、第２の熱処理でＣ５４構造のＴｉＳｉ
2 膜を形成する際、細線効果の影響を受け難くなり、良
好なＴｉサリサイドを形成することが期待できる。ま
た、第６実施例の場合、通常のＭＯＳ型トランジスタと
同様の工程で酸化膜のサイドウォールを形成するため、
工程がより容易となる。活性化層上のみサリサイド化す
る場合も、エッチング量を増やしてゲート電極上のシリ
サイド層を除去すれば良く、工程が容易となる。As described above, also in the sixth embodiment, the first
As in the embodiment, TiSi having a C54 structure is used in the second heat treatment.
When the two films are formed, the film is hardly affected by the thin wire effect, and it can be expected that a good Ti salicide is formed. Further, in the case of the sixth embodiment, since the sidewall of the oxide film is formed in the same process as that of a normal MOS transistor,
The process becomes easier. Even in the case where salicide is formed only on the activation layer, the amount of etching may be increased to remove the silicide layer on the gate electrode, and the process may be facilitated.
【００４６】更に、シリサイド化する際、ＴｉＳｉ2 の
はい上がりのため、フィールド酸化膜８１上にもＴｉＳ
ｉ2 膜８７−１〔図９（ｃ）参照〕が形成されるので、
その後の活性化層８４へのコンタクトの形成に合せ余裕
ができ、微細化に対してさらに有利な構造となる。第１
〜第６実施例ではＴｉサリサイドの製造方法に適用した
例を説明したが、本発明はＴｉＳｉ2 膜を用いた部分配
線にも適用可能である。Further, at the time of silicidation, since TiSi 2 rises, TiS is also formed on the field oxide film 81.
Since the i 2 film 87-1 (see FIG. 9C) is formed,
There is a margin for the subsequent formation of the contact to the activation layer 84, and the structure is more advantageous for miniaturization. First
In the sixth to sixth embodiments, an example in which the present invention is applied to a method for manufacturing Ti salicide has been described. However, the present invention is also applicable to a partial wiring using a TiSi 2 film.
【００４７】次に、本発明の第７実施例について説明す
る。図１０に本発明の第７実施例の部分配線の製造方法
を示す。 （１）Ｓｉ基板９０上にＬＯＣＯＳ法によりフィールド
酸化膜９１を形成し、全面熱酸化によりゲート酸化膜９
２を形成した後、リン等の不純物を含む多結晶Ｓｉ層か
らなるゲート電極９３をＣＶＤ法により堆積する。Next, a seventh embodiment of the present invention will be described. FIG. 10 shows a method of manufacturing a partial wiring according to a seventh embodiment of the present invention. (1) A field oxide film 91 is formed on a Si substrate 90 by a LOCOS method, and a gate oxide film 9 is formed by thermal oxidation over the entire surface.
After forming the gate electrode 2, a gate electrode 93 made of a polycrystalline Si layer containing an impurity such as phosphorus is deposited by a CVD method.
【００４８】引き続きＣＶＤ法により窒化膜９４を堆積
し、ホトリソグラフィ法を施した後、イオン注入により
活性化層９５をＳｉ基板９０中に形成する。更に、ＣＶ
Ｄ法及びＲＩＥ法により酸化膜によるサイドウォール９
６を形成する〔図１０（ａ）〕。 （２）その後、熱リン酸により窒化膜９４を除去する。
全面にスパッタ法によりＴｉ層９７を堆積し、引き続き
ＣＶＤ法によりアモルファスＳｉ層９８を堆積し、ホト
リソグラフィ法によりフィールド酸化膜９１上で配線部
以外のアモルファスＳｉ層９８を除去する〔図１０
（ｂ）〕。Subsequently, a nitride film 94 is deposited by the CVD method, and after performing photolithography, an activation layer 95 is formed in the Si substrate 90 by ion implantation. Furthermore, CV
Side wall 9 of oxide film by D method and RIE method
6 (FIG. 10A). (2) Thereafter, the nitride film 94 is removed by hot phosphoric acid.
A Ti layer 97 is deposited on the entire surface by a sputtering method, an amorphous Si layer 98 is subsequently deposited by a CVD method, and the amorphous Si layer 98 other than the wiring portion is removed on the field oxide film 91 by a photolithography method (FIG. 10).
(B)].
【００４９】（３）次に、Ｎ2 中での６５０℃の第１の
熱処理により、アモルファスＳｉ層９８にＣ４９構造の
ＴｉＳｉ2 膜を形成する。そして、未反応Ｔｉ及びＴｉ
Ｎをアンモニア過水により除去した後、Ｎ2 中での８０
０℃の第２の熱処理により、Ｃ５４構造のＴｉＳｉ2 膜
９９を形成する〔図１０（ｃ）〕。 （４）引き続き全面にＣＶＤ法により酸化膜１００を堆
積した後、エッチバック法またはＣＭＰ法により酸化膜
サイドウォール９６の上部を除去する。この時、酸化膜
サイドウォール９６上のＴｉＳｉ2 膜９９も上部が除去
され、ゲート電極９３上のＴｉＳｉ2 膜９９ａと活性化
層９５への配線層としてのＴｉＳｉ2 膜９９ｂは分離さ
れる〔図１０（ｄ）〕。(3) Next, a TiSi 2 film having a C49 structure is formed on the amorphous Si layer 98 by a first heat treatment at 650 ° C. in N 2 . And unreacted Ti and Ti
After the N removed by ammonia peroxide mixture, 80 in N 2
A second heat treatment at 0 ° C. forms a TiSi 2 film 99 having a C54 structure [FIG. 10 (c)]. (4) After depositing the oxide film 100 over the entire surface by the CVD method, the upper portion of the oxide film sidewall 96 is removed by the etch-back method or the CMP method. At this time, the upper portion of the TiSi 2 film 99 on the oxide film sidewall 96 is also removed, and the TiSi 2 film 99a on the gate electrode 93 and the TiSi 2 film 99b as a wiring layer to the activation layer 95 are separated [FIG. 10 (d)].
【００５０】このように、第７実施例によれば、ＴｉＳ
ｉ2 膜による部分配線を形成する工程で、部分配線とな
るアモルファスＳｉ層をホトリソグラフィ法により形成
する際、活性化層上で合わせる必要がなく、自己整合的
に形成することができる。また、第１実施例と同様にＣ
４９構造のＴｉＳｉ2 膜が活性化層上、ゲート電極上、
酸化膜サイドウォール上と連続して形成されるため、第
２の熱処理でＣ５４構造のＴｉＳｉ2 膜を形成する際、
細線効果の影響を受け難くなる。特に素子の微細化に対
して有利な構造である。As described above, according to the seventh embodiment, TiS
When forming an amorphous Si layer to be a partial wiring by photolithography in the step of forming the partial wiring by the i 2 film, it is not necessary to align the amorphous Si layer on the activation layer, and it can be formed in a self-aligned manner. Also, as in the first embodiment, C
A TiSi 2 film having a 49 structure is formed on the activation layer, the gate electrode,
Since the TiSi 2 film having the C54 structure is formed by the second heat treatment, it is formed continuously on the oxide film sidewall.
It is less affected by the thin line effect. This structure is particularly advantageous for miniaturization of elements.
【００５１】また、第７実施例の場合、凸状のサイドウ
ォールの上部を機械的に除去するので、確実にゲート電
極と活性化層間のシリサイド層を分離することができ、
かつ分離の確認を形成評価から容易に行うことができ
る。次に、本発明の第８実施例について説明する。図１
１に本発明の第８実施例による部分配線の製造方法を示
す。Further, in the case of the seventh embodiment, since the upper portion of the convex sidewall is mechanically removed, the gate electrode and the silicide layer between the activation layers can be reliably separated.
Further, the separation can be easily confirmed from the formation evaluation. Next, an eighth embodiment of the present invention will be described. FIG.
FIG. 1 shows a method of manufacturing a partial wiring according to an eighth embodiment of the present invention.
【００５２】（１）まず、Ｓｉ基板１２０上に通常工程
により、フィールド酸化膜１２１、ゲート酸化膜１２
２、リン等を含む多結晶Ｓｉ層からなるゲート電極１２
３、活性化層１２４を形成し、その後、全面にＣＶＤ法
により窒化膜を堆積し、ＲＩＥ法により窒化膜によるサ
イドウォール１２５を形成する〔図１１（ａ）〕。 （２）次いで、全面にスパッタ法によりＴｉ層１２６を
堆積し、引き続きＣＶＤ法によりアモルファスＳｉ層１
２７を堆積し、ホトリソグラフィ法により、フィールド
酸化膜１２１上で配線部以外のアモルファスＳｉ層１２
７を除去する〔図１１（ｂ）〕。(1) First, a field oxide film 121 and a gate oxide film 12 are formed on a Si substrate 120 by a normal process.
2. A gate electrode 12 made of a polycrystalline Si layer containing phosphorus or the like
3. After forming the activation layer 124, a nitride film is deposited on the entire surface by the CVD method, and a sidewall 125 of the nitride film is formed by the RIE method (FIG. 11A). (2) Next, a Ti layer 126 is deposited on the entire surface by sputtering, and then the amorphous Si layer 1 is deposited by CVD.
27, and the amorphous Si layer 12 other than the wiring portion is formed on the field oxide film 121 by photolithography.
7 is removed (FIG. 11B).
【００５３】（３）次いで、Ｎ2 中での６５０℃の第１
の熱処理により、アモルファスＳｉ層１２７にＣ４９構
造のＴｉＳｉ2 膜を形成する。そして、未反応Ｔｉ及び
ＴｉＮをアンモニア過水により除去した後、Ｎ2 中での
８００℃の第２の熱処理により、Ｃ５４構造のＴｉＳｉ
2 膜１２８を形成する〔図１１（ｃ）〕。 （４）その後、窒化膜サイドウォール１２５をリフトオ
フ法により除去する。この時、窒化膜サイドウォール１
２５上のＴｉＳｉ2 膜１２８も同時に除去され、ゲート
電極１２３上のＴｉＳｉ2 膜１２８ａと活性化層１２４
上のＴｉＳｉ2膜１２８ｂは分離される〔図１１
（ｄ）〕。(3) Next, first at 650 ° C. in N 2
By the heat treatment, a TiSi 2 film having a C49 structure is formed on the amorphous Si layer 127. Then, after removing unreacted Ti and TiN with ammonia and hydrogen peroxide, a second heat treatment at 800 ° C. in N 2 is performed to obtain a TiSi having a C54 structure.
Two films 128 are formed (FIG. 11C). (4) Thereafter, the nitride film sidewall 125 is removed by a lift-off method. At this time, the nitride film sidewall 1
TiSi 2 film 128 on the 25 is also removed simultaneously, TiSi 2 film 128a and the active layer on the gate electrode 123 124
The upper TiSi 2 film 128b is separated [FIG.
(D)].
【００５４】このように、第８実施例においても、第７
実施例と同様に、ＴｉＳｉ2 膜による部分配線を形成す
る工程を自己整合的に形成することができ、更に、第２
の熱処理でＣ５４構造のＴｉＳｉ2 膜を形成する際、細
線効果の影響を受け難くなる。また、第８実施例の場
合、サイドウォールの除去をリフトオフ法により、ウェ
ットプロセスで行うため、素子に与えるダメージをより
少なくすることができる。As described above, also in the eighth embodiment, the seventh embodiment
As in the embodiment, the step of forming the partial wiring by the TiSi 2 film can be formed in a self-aligned manner.
When a TiSi 2 film having a C54 structure is formed by the heat treatment described above, it is less likely to be affected by the fine wire effect. Further, in the case of the eighth embodiment, since the removal of the sidewall is performed by a wet process by the lift-off method, damage to the element can be further reduced.
【００５５】次に、本発明の第９実施例について説明す
る。図１２に本発明の第９実施例による部分配線の製造
方法を示す。 （１）Ｓｉ基板１３０上に通常工程によりフィールド酸
化膜１３１、ゲート酸化膜１３２、リン等を含む多結晶
Ｓｉ層からなるゲート電極１３３、活性化層１３４、酸
化膜サイドウォール１３５を形成する〔図１２
（ａ）〕。Next, a ninth embodiment of the present invention will be described. FIG. 12 shows a method of manufacturing a partial wiring according to a ninth embodiment of the present invention. (1) A field oxide film 131, a gate oxide film 132, a gate electrode 133 made of a polycrystalline Si layer containing phosphorus or the like, an activation layer 134, and an oxide film sidewall 135 are formed on a Si substrate 130 by ordinary processes [FIG. 12
(A)].
【００５６】（２）次いで、全面にスパッタ法によりＴ
ｉ層１３６を堆積し、引き続きＣＶＤ法によりアモルフ
ァスＳｉ層１３７を堆積し、ホトリソグラフィ法によ
り、フィールド酸化膜１３１上で配線部以外のアモルフ
ァスＳｉ層１３７を除去する〔図１２（ｂ）〕。 （３）次に、Ｎ2 中での６５０℃の第１の熱処理によ
り、アモルファスＳｉ層１３７下にＣ４９構造のＴｉＳ
ｉ2 膜を形成する。そして、未反応Ｔｉ及びＴｉＮをア
ンモニア過水により除去した後、Ｎ2 中での８００℃の
第２の熱処理により、Ｃ５４構造のＴｉＳｉ2 膜１３８
を形成する〔図１２（ｃ）〕。(2) Next, T is formed on the entire surface by sputtering.
An i-layer 136 is deposited, an amorphous Si layer 137 is subsequently deposited by a CVD method, and the amorphous Si layer 137 other than the wiring portion is removed on the field oxide film 131 by a photolithography method (FIG. 12B). (3) Next, by performing a first heat treatment at 650 ° C. in N 2 , a TiS having a C49 structure is formed under the amorphous Si layer 137.
An i 2 film is formed. Then, after removing unreacted Ti and TiN with ammonia and hydrogen peroxide, a second heat treatment at 800 ° C. in N 2 is performed to form a TiSi 2 film 138 having a C54 structure.
Is formed [FIG. 12 (c)].
【００５７】（４）引き続き全面にＣＶＤ法により酸化
膜１３９を堆積した後、エッチバック法またはＣＭＰ法
によりゲート電極１３３の上部を除去する。この時、酸
化膜サイドウォール１３５及び酸化膜サイドウォール１
３５上のＴｉＳｉ2 膜１３８も上部が除去され、ゲート
電極１３３上のＴｉＳｉ2 膜１３８ａと活性化層１３４
上のＴｉＳｉ2 膜１３８ｂは分離される〔図１２
（ｄ）〕。(4) After depositing an oxide film 139 on the entire surface by the CVD method, the upper portion of the gate electrode 133 is removed by an etch-back method or a CMP method. At this time, the oxide film sidewall 135 and the oxide film sidewall 1
TiSi 2 film 138 on the 35 well top is removed, on the gate electrode 133 TiSi 2 film 138a and the active layer 134
The upper TiSi 2 film 138b is separated [FIG.
(D)].
【００５８】このように、第９実施例においても第７実
施例と同様に、ＴｉＳｉ2 膜による部分配線を形成する
工程を自己整合的に形成することができ、更に、第２の
熱処理でＣ５４構造のＴｉＳｉ2 膜を形成する際、細線
効果の影響を受け難くなる。また、第９実施例の場合、
通常のＭＯＳ型トランジスタと同様の工程で酸化膜のサ
イドウォールを形成するため工程がより容易となる。更
に、ゲート電極上を部分配線としてシリサイド化しない
場合も、エッチング量を増やしてゲート電極上のシリサ
イド層を除去すれば良く、工程が容易となる。As described above, in the ninth embodiment, as in the seventh embodiment, the step of forming the partial wiring of the TiSi 2 film can be formed in a self-aligned manner. When a TiSi 2 film having a structure is formed, it is less likely to be affected by the fine wire effect. In the case of the ninth embodiment,
Since the side wall of the oxide film is formed in the same process as that of a normal MOS transistor, the process becomes easier. Further, even when the silicide is not formed as a partial wiring on the gate electrode, the amount of etching may be increased to remove the silicide layer on the gate electrode, thereby facilitating the process.
【００５９】また、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。Further, the present invention is not limited to the above-described embodiment, and various modifications are possible based on the gist of the present invention, and these are not excluded from the scope of the present invention.
【００６０】[0060]
【発明の効果】以上、詳細に説明したように、本発明に
よれば、次のような効果を奏することができる。 （Ａ）Ｔｉサリサイドを形成する際、第１の熱処理によ
り形成されたＣ４９構造のＴｉＳｉ2 膜が、活性化層
上、ゲート電極上、及びサイドウォール上と連続して形
成されるため、活性化層及びゲート電極上に独立に形成
されていた従来技術に比べ太くなる。このため、第２の
熱処理でＣ５４構造のＴｉＳｉ2 膜を形成する際、細線
効果の影響を受け難くなり、良好なＴｉサリサイドを形
成することができる。特に素子の微細化に対して有利な
構造となる。As described above, according to the present invention, the following effects can be obtained. (A) When Ti salicide is formed, a TiSi 2 film having a C49 structure formed by the first heat treatment is formed continuously on the activation layer, the gate electrode, and the sidewalls. It is thicker than the prior art, which is independently formed on the layer and the gate electrode. Therefore, when the TiSi 2 film having the C54 structure is formed by the second heat treatment, the TiSi 2 film is not easily affected by the thin wire effect, and a good Ti salicide can be formed. In particular, the structure is advantageous for miniaturization of the element.
【００６１】また、凸状のサイドウォールの上部を機械
的に除去するようにしたので、確実にゲート電極と活性
化層間のシリサイド層を分離することができ、かつ分離
の確認を形状評価から容易に行うことができる。更に、
シリサイドを形成する際、サイドウォール上にアモルフ
ァスＳｉ層があるため、第１の熱処理によりＣ４９構造
のＴｉＳｉ2 膜を厚く形成することができる。このた
め、その後の第２の熱処理によるＣ５４構造のＴｉＳｉ
2 膜の形成をより容易に、かつ確実に行うことができ
る。Since the upper portion of the convex sidewall is mechanically removed, the gate electrode and the silicide layer between the activation layers can be surely separated, and the separation can be easily confirmed from the shape evaluation. Can be done. Furthermore,
When silicide is formed, the amorphous silicon layer is present on the side wall, so that the first heat treatment can form a thick TiSi 2 film having a C49 structure. For this reason, TiSi having a C54 structure by the subsequent second heat treatment is used.
The two films can be formed more easily and reliably.
【００６２】（Ｂ）シリサイド化する際、ＴｉＳｉ2 の
はい上がりのため、フィールド酸化膜上にもＴｉＳｉ2
膜が形成されるので、その後の活性化層へのコンタクト
の形成に合わせ余裕ができ、微細化に対してさらに有利
な構造となる。 （Ｃ）サイドウォールの除去をリフトオフ法により、ウ
ェットプロセスで行うため、素子に与えるダメージをよ
り少なくすることができる。[0062] (B) during the silicidation, because of the creep-up of TiSi 2, TiSi 2 also on the field oxide film
Since the film is formed, a margin can be provided for the subsequent formation of the contact with the activation layer, and the structure is more advantageous for miniaturization. (C) Since the removal of the sidewall is performed by a wet process by a lift-off method, damage to the element can be further reduced.
【００６３】更に、シリサイドを形成する際、サイドウ
ォール上にアモルファスＳｉ層があるため、第１の熱処
理によりＣ４９構造のＴｉＳｉ2 膜を厚く形成すること
ができる。このため、その後の熱処理によるＣ５４構造
のＴｉＳｉ2 膜の形成をより容易に、かつ確実に行うこ
とができる。Further, when forming silicide, since the amorphous Si layer is present on the sidewalls, the first heat treatment can form a thick TiSi 2 film having a C49 structure. Therefore, the formation of the C54 structure TiSi 2 film by the subsequent heat treatment can be performed more easily and reliably.
【図１】本発明の第１実施例のＴｉサリサイドの製造工
程（その１）断面図である。FIG. 1 is a sectional view of a manufacturing process (part 1) of Ti salicide according to a first embodiment of the present invention.
【図２】本発明の第１実施例のＴｉサリサイドの製造工
程（その２）断面図である。FIG. 2 is a sectional view showing a manufacturing process (part 2) of Ti salicide according to the first embodiment of the present invention.
【図３】本発明の第２実施例のＴｉサリサイドの製造工
程断面図である。FIG. 3 is a sectional view showing a manufacturing process of Ti salicide according to a second embodiment of the present invention.
【図４】本発明の第３実施例のＴｉサリサイドの製造工
程（その１）断面図である。FIG. 4 is a sectional view showing a manufacturing process (part 1) of Ti salicide according to a third embodiment of the present invention.
【図５】本発明の第３実施例のＴｉサリサイドの製造工
程（その２）断面図である。FIG. 5 is a sectional view showing a manufacturing process (part 2) of Ti salicide according to a third embodiment of the present invention.
【図６】本発明の第４実施例のＴｉサリサイドの製造工
程断面図である。FIG. 6 is a sectional view showing a manufacturing process of Ti salicide according to a fourth embodiment of the present invention.
【図７】本発明の第５実施例のＴｉサリサイドの製造工
程（その１）断面図である。FIG. 7 is a sectional view showing a manufacturing process (part 1) of Ti salicide according to a fifth embodiment of the present invention.
【図８】本発明の第５実施例のＴｉサリサイドの製造工
程（その２）断面図である。FIG. 8 is a sectional view showing a manufacturing process (part 2) of Ti salicide according to a fifth embodiment of the present invention.
【図９】本発明の第６実施例のＴｉサリサイドの製造工
程断面図である。FIG. 9 is a sectional view showing a manufacturing process of Ti salicide according to a sixth embodiment of the present invention.
【図１０】本発明の第７実施例の部分配線の製造工程断
面図である。FIG. 10 is a sectional view showing the manufacturing process of the partial wiring according to the seventh embodiment of the present invention.
【図１１】本発明の第８実施例の部分配線の製造工程断
面図である。FIG. 11 is a sectional view showing a manufacturing process of a partial wiring according to an eighth embodiment of the present invention.
【図１２】本発明の第９実施例の部分配線の製造工程断
面図である。FIG. 12 is a sectional view showing a manufacturing process of a partial wiring according to a ninth embodiment of the present invention.
【図１３】従来の自己整合型ＴｉＳｉ2 （Ｔｉサリサイ
ド）の形成工程断面図である。FIG. 13 is a cross-sectional view showing a step of forming a conventional self-aligned TiSi 2 (Ti salicide).
【図１４】従来の部分配線の製造工程断面図である。FIG. 14 is a cross-sectional view illustrating a manufacturing process of a conventional partial wiring.
１０，３０，４０，５０，６０，８０，９０，１２０，
１３０ Ｓｉ基板 １１，３１，４１，５１，６１，８１，９１，１２１，
１３１ フィールド酸化膜 １２，３２，４２，５２，６２，８２，９２，１２２，
１３２ ゲート酸化膜 １３，３３，４３，５３，６３，８３，９３，１２３，
１３３ ゲート電極 １４，３４，９４ 窒化膜 １５，３５，４４，５４，６４，８４，９５，１２４，
１３４ 活性化（ソース・ドレイン）層 １６，３６，６５，８５，９６，１３５ 酸化膜によ
るサイドウォール １７，４６，６６，９８，１２７，１３７ アモルフ
ァスＳｉ層 １８，４５，５５，１２５ 窒化膜によるサイドウォ
ール １９，３７，４８，５６，６８，８６，９７，１２６，
１３６ Ｔｉ層 ２０，２０ａ，２０ｂ，３８，３８ａ，３８ｂ，３８−
１，４９，４９ａ，４９ｂ，５７，５７ａ，５７ｂ，５
７−１，６９，６９ａ，６９ｂ，８７，８７ａ，８７
ｂ，８７−１，９９，９９ａ，９９ｂ，１２８，１２８
ａ，１２８ｂ，１３８，１３８ａ，１３８ｂ ＴｉＳ
ｉ2 膜 ２１，３９，７０，８８，１００，１３９ 酸化膜 ４７，６７ アモルファスＳｉによるサイドウォール10, 30, 40, 50, 60, 80, 90, 120,
130 Si substrate 11, 31, 41, 51, 61, 81, 91, 121,
131 Field oxide film 12, 32, 42, 52, 62, 82, 92, 122,
132 gate oxide film 13, 33, 43, 53, 63, 83, 93, 123,
133 gate electrode 14, 34, 94 nitride film 15, 35, 44, 54, 64, 84, 95, 124,
134 Activation (source / drain) layer 16, 36, 65, 85, 96, 135 Side wall made of oxide film 17, 46, 66, 98, 127, 137 Amorphous Si layer 18, 45, 55, 125 Side made of nitride film Walls 19, 37, 48, 56, 68, 86, 97, 126,
136 Ti layer 20, 20a, 20b, 38, 38a, 38b, 38-
1,49,49a, 49b, 57,57a, 57b, 5
7-1, 69, 69a, 69b, 87, 87a, 87
b, 87-1,99,99a, 99b, 128,128
a, 128b, 138, 138a, 138b TiS
i 2 film 21, 39, 70, 88, 100, 139 oxide film 47, 67 sidewall made of amorphous Si
Claims (8)
ジスタの配線の製造方法において、（ａ）第１の金属と
Ｓｉとのシリサイド層を自己整合的に活性化層上及びゲ
ート電極上、またはどちらか一方の上方に形成するため
に、前記シリサイド層を前記活性化層上から前記ゲート
電極上まで連続的に形成する工程と、（ｂ）次いで、前
記活性化層上のシリサイド層と前記ゲート電極上のシリ
サイド層とを分離する工程とを施すことを特徴とするＭ
ＯＳ型トランジスタの配線の製造方法。1. A method of manufacturing a wiring of a MOS transistor formed on a Si substrate, comprising the steps of: (a) forming a silicide layer of a first metal and Si on an activation layer and a gate electrode in a self-aligned manner; Forming the silicide layer continuously from above the activation layer to above the gate electrode so as to form the silicide layer on one of the activation layer and the gate; Separating the silicide layer on the electrode from the silicide layer on the electrode.
A method for manufacturing a wiring of an OS transistor.
配線の製造方法において、前記第１の金属としてＴｉを
用い、前記ゲート電極上に第１の物質層を形成する工程
と、前記ゲート電極及び前記第１の物質層の側面に酸化
膜によるサイドウォールを形成する工程と、前記第１の
物質層を除去する工程と、前記酸化膜によるサイドウォ
ールの側面にさらにＳｉによるサイドウォールを形成す
る工程と、全面にＴｉ層を堆積する工程と、前記Ｔｉ層
と前記Ｓｉ基板及び該Ｓｉとを熱処理によりシリサイド
化させる工程と、前記酸化膜によるサイドウォールの一
部及びその上部のシリサイド層を除去する工程とを施し
た後、前記活性化層上のシリサイド層と前記ゲート電極
上のシリサイド層とを分離する工程とを施すことを特徴
とするＭＯＳ型トランジスタの配線の製造方法。2. The method for manufacturing a wiring of a MOS transistor according to claim 1, wherein Ti is used as the first metal, and a first material layer is formed on the gate electrode. Forming a sidewall made of an oxide film on a side surface of the first material layer, removing the first material layer, and further forming a sidewall made of Si on a side surface of the sidewall made of the oxide film; Depositing a Ti layer on the entire surface, silicidizing the Ti layer, the Si substrate, and the Si by heat treatment, and removing a part of the sidewall of the oxide film and a silicide layer thereon. And a step of separating the silicide layer on the activation layer from the silicide layer on the gate electrode. Method for manufacturing transistor wiring.
配線の製造方法において、前記第１の金属としてＴｉを
用い、前記ゲート電極上に第１の物質層を形成する工程
と、前記ゲート電極及び前記第１の物質層の側面に酸化
膜によるサイドウォールを形成する工程と、前記第１の
物質層を除去する工程と、全面にＴｉを堆積する工程
と、前記Ｔｉと前記Ｓｉ基板及び該Ｓｉとを熱処理によ
り前記活性化層上とゲート電極上を連続的にシリサイド
化させる工程と、前記酸化膜によるサイドウォールの一
部及びその上部のシリサイド層を除去することにより、
前記活性化層上のシリサイド層と前記ゲート電極上のシ
リサイド層とを分離する工程とを施すことを特徴とする
ＭＯＳ型トランジスタの配線の製造方法。3. The method of manufacturing a wiring of a MOS transistor according to claim 1, wherein Ti is used as said first metal, and a first material layer is formed on said gate electrode. Forming a sidewall made of an oxide film on a side surface of the first material layer, removing the first material layer, depositing Ti over the entire surface; And a step of continuously silicidizing the activation layer and the gate electrode by heat treatment, and removing a part of the sidewall and the silicide layer on the sidewall by the oxide film,
Separating the silicide layer on the activation layer and the silicide layer on the gate electrode.
配線の製造方法において、前記第１の金属としてＴｉを
用い、前記ゲート電極側面に第２の物質によるサイドウ
ォールを形成する工程と、前記第２の物質によるサイド
ウォールの側面にさらにＳｉによるサイドウォールを形
成する工程と、全面にＴｉを堆積する工程と、前記Ｔｉ
と前記Ｓｉ基板及び該Ｓｉとを熱処理によりシリサイド
化させる工程と、前記第２の物質によるサイドウォール
及びその上部のシリサイド層を除去することにより、前
記活性化層上のシリサイド層と前記ゲート電極上のシリ
サイド層とを分離する工程とを施すことを特徴とするＭ
ＯＳ型トランジスタの製造方法。4. The method according to claim 1, wherein Ti is used as the first metal, and a side wall made of a second material is formed on a side surface of the gate electrode. A step of further forming a side wall of Si on the side surface of the side wall of the substance No. 2; a step of depositing Ti on the entire surface;
And a step of silicidizing the Si substrate and the Si by a heat treatment, and removing the silicide layer on the activation layer and the gate electrode on the gate electrode by removing the side wall of the second substance and the silicide layer thereon. And a step of separating the silicide layer from
A method for manufacturing an OS transistor.
配線の製造方法において、前記第１の金属としてＴｉを
用い、前記ゲート電極側面に第２の物質によるサイドウ
ォールを形成する工程と、全面にＴｉを堆積する工程
と、前記Ｔｉと前記Ｓｉ基板及び該Ｓｉとを熱処理によ
り前記活性化層上と前記ゲート電極上を連続的にシリサ
イド化させる工程と、前記第２の物質によるサイドウォ
ール及びその上部のシリサイド層を除去することによ
り、前記活性層上のシリサイド層と前記ゲート電極上の
シリサイド層とを分離する工程とを施すことを特徴とす
るＭＯＳ型トランジスタの配線の製造方法。5. The method for manufacturing a wiring of a MOS transistor according to claim 1, wherein Ti is used as said first metal, and a side wall made of a second material is formed on a side surface of said gate electrode. A step of depositing Ti, a step of continuously silicifying the Ti, the Si substrate, and the Si on the activation layer and the gate electrode by a heat treatment; Separating the silicide layer on the active layer and the silicide layer on the gate electrode by removing an upper silicide layer.
配線の製造方法において、前記第１の金属としてＴｉを
用い、前記ゲート電極の側面に酸化膜によるサイドウォ
ールを形成する工程と、前記酸化膜によるサイドウォー
ルの側面にさらにＳｉによるサイドウォールを形成する
工程と、全面にＴｉを堆積する工程と、該Ｔｉと前記Ｓ
ｉ基板及び該Ｓｉとを熱処理によりシリサイド化させる
工程と、前記ゲート電極の一部、前記酸化膜によるサイ
ドウォールの一部及びその上部のシリサイド層を同時に
除去することにより、前記活性化層上のシリサイド層と
前記ゲート電極上のシリサイド層とを分離する工程とを
施すことを特徴とするＭＯＳ型トランジスタの配線の製
造方法。6. The method for manufacturing a wiring of a MOS transistor according to claim 1, wherein Ti is used as said first metal, and a sidewall is formed by an oxide film on a side surface of said gate electrode; Forming a sidewall made of Si further on the side surface of the sidewall made of Si, depositing Ti on the entire surface,
a step of silicidating the i-substrate and the Si by heat treatment, and simultaneously removing a part of the gate electrode, a part of the sidewall formed by the oxide film, and a silicide layer on the upper part of the gate electrode, Separating the silicide layer from the silicide layer on the gate electrode.
配線の製造方法において、前記第１の金属としてＴｉを
用い、前記ゲート電極の側面に酸化膜によるサイドウォ
ールを形成する工程と、全面にＴｉを堆積する工程と、
前記Ｔｉと前記Ｓｉ基板及び該Ｓｉとを熱処理により前
記活性化層上と前記ゲート電極上を連続的にシリサイド
化させる工程と、前記ゲート電極の一部、前記酸化膜に
よるサイドウォールの一部及びその上部のシリサイド層
を同時に除去することにより、前記活性化層上のシリサ
イド層と前記ゲート電極上のシリサイド層とを分離する
工程とを施すことを特徴とするＭＯＳ型トランジスタの
配線の製造方法。7. The method of manufacturing a wiring of a MOS transistor according to claim 1, wherein Ti is used as said first metal, and a sidewall is formed by an oxide film on a side surface of said gate electrode; Depositing
A step of continuously silicidizing the Ti, the Si substrate, and the Si on the activation layer and the gate electrode by heat treatment, a part of the gate electrode, a part of a sidewall formed by the oxide film, Separating the silicide layer on the activation layer and the silicide layer on the gate electrode by simultaneously removing a silicide layer thereabove.
配線の製造方法において、前記シリサイド層を前記活性
化層に接続される部分配線として形成することを特徴と
するＭＯＳ型トランジスタの配線の製造方法。8. The method according to claim 1, wherein the silicide layer is formed as a partial wiring connected to the activation layer. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6452097A JPH10261793A (en) | 1997-03-18 | 1997-03-18 | Formation of wiring in mos transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6452097A JPH10261793A (en) | 1997-03-18 | 1997-03-18 | Formation of wiring in mos transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10261793A true JPH10261793A (en) | 1998-09-29 |
Family
ID=13260585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6452097A Withdrawn JPH10261793A (en) | 1997-03-18 | 1997-03-18 | Formation of wiring in mos transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10261793A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013211538A (en) * | 2012-02-29 | 2013-10-10 | Semiconductor Energy Lab Co Ltd | Semiconductor device and semiconductor device manufacturing method |
| JP2018078313A (en) * | 2011-11-30 | 2018-05-17 | 株式会社半導体エネルギー研究所 | Semiconductor device |
-
1997
- 1997-03-18 JP JP6452097A patent/JPH10261793A/en not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018078313A (en) * | 2011-11-30 | 2018-05-17 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| US10224433B2 (en) | 2011-11-30 | 2019-03-05 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| JP2013211538A (en) * | 2012-02-29 | 2013-10-10 | Semiconductor Energy Lab Co Ltd | Semiconductor device and semiconductor device manufacturing method |
| US9553200B2 (en) | 2012-02-29 | 2017-01-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
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