JP3263155B2 - Method of manufacturing electrode and method of manufacturing semiconductor device using the same - Google Patents
Method of manufacturing electrode and method of manufacturing semiconductor device using the sameInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＣＭＯＳデバイスなど
において、ポリサイド構造の形成やサリサイドプロセス
がなされて作製される電極の製造方法およびそれを用い
た半導体素子の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing an electrode manufactured by forming a polycide structure and a salicide process in a CMOS device and the like, and a method of manufacturing a semiconductor device using the same.
【０００２】[0002]
【従来の技術】従来、ＣＭＯＳデバイスを構成するＰチ
ャネルＭＯＳトランジスタ，ＮチャネルＭＯＳトランジ
スタのゲ−ト電極には、いずれもＮ型ポリシリコンが使
用されている。しかしながら、微細化に対応するために
は、ＰチャネルＭＯＳトランジスタには表面チャネル形
トランジスタが必要であり、これを用いてＣＭＯＳデバ
イスのしきい値電圧を制御するためには、ＰチャネルＭ
ＯＳトランジスタ，ＮチャネルＭＯＳトランジスタの各
トランジスタのゲ−ト電極をそれぞれＰ型，Ｎ型のポリ
シリコンからなるデュアルゲ−ト構造にする必要があ
る。2. Description of the Related Art Conventionally, N-type polysilicon has been used for gate electrodes of P-channel MOS transistors and N-channel MOS transistors constituting CMOS devices. However, in order to cope with miniaturization, a P-channel MOS transistor requires a surface-channel type transistor. In order to control a threshold voltage of a CMOS device by using this, a P-channel MOS transistor is required.
The gate electrodes of the OS transistor and the N-channel MOS transistor need to have a dual gate structure made of P-type and N-type polysilicon, respectively.
【０００３】ところで、このデュアルゲ−ト構造におい
てＰ型とＮ型のポリシリコンのゲ−ト電極をオ−ミック
的に導通させまた同時に電極抵抗を下げるためには、ゲ
−ト電極は、ポリシリコンと低抵抗のシリサイドもしく
は金属とを２層にした所謂ポリサイド構造となっている
のが良い。また、ゲ−ト電極のみならずＣＭＯＳデバイ
スのコンタクトホ−ル抵抗をシリサイド層を介在させる
ことによって低下させるために、サリサイドプロセスが
提案されている。In order to make the P-type and N-type polysilicon gate electrodes electrically conductive and reduce the electrode resistance at the same time in this dual-gate structure, the gate electrodes must be made of polysilicon. It is preferable to have a so-called polycide structure in which a low resistance silicide or metal is formed in two layers. In addition, a salicide process has been proposed to reduce not only the gate electrode but also the contact hole resistance of a CMOS device by interposing a silicide layer.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、上記ポ
リサイド構造の形成とサリサイドプロセスには、以下の
共通の問題点があった。すなわち、ゲ−ト電極の線幅が
細くなると、後の熱工程でポリシリコン上のシリサイド
が凝集したり剥離したりするという欠点があった。ま
た、ゲ−ト電極の線幅が細くなると、シ−ト抵抗が大き
くなるという欠点があった。However, the formation of the polycide structure and the salicide process have the following common problems. That is, when the line width of the gate electrode is reduced, there is a disadvantage that the silicide on the polysilicon is agglomerated or peeled off in a later heating step. Further, when the line width of the gate electrode is reduced, the sheet resistance is increased.
【０００５】本発明は、ポリサイド構造の形成やサリサ
イドプロセスにおける上記欠点を解決するためのもので
あって、ゲ−ト電極の線幅が細くなる場合にも、後の熱
工程でポリシリコン上のシリサイドが凝集したり剥離し
たりするのを防止し、またシ−ト抵抗が増加するのを防
止することの可能な電極の製造方法およびそれを用いた
半導体素子の製造方法を提供することを目的としてい
る。The present invention is intended to solve the above-mentioned drawbacks in the formation of the polycide structure and the salicide process. Even when the line width of the gate electrode is reduced, the heat treatment on the polysilicon in a later heat step is performed. An object of the present invention is to provide a method for manufacturing an electrode capable of preventing agglomeration or peeling of silicide and preventing an increase in sheet resistance, and a method for manufacturing a semiconductor device using the same. And
【０００６】[0006]
【課題を解決するための手段】図１は半導体素子の構成
例を示す図である。この半導体素子は、基板１上に、Ｐ
チャネルＭＯＳトランジスタ２とＮチャネルＭＯＳトラ
ンジスタ３とが形成され、この２つのトランジスタ２，
３により、デュアルゲ−ト構造のＣＭＯＳデバイスとし
て構成されている。なお、ＰチャネルＭＯＳトランジス
タ２，ＮチャネルＭＯＳトランジスタ３は、その不純物
の型がそれぞれＰ型，Ｎ型である以外は互いに全く同じ
構造となっているので、以下では、便宜上、このうちの
一方，例えばＰチャネルＭＯＳトランジスタ２に基づい
て説明する。ＰチャネルＭＯＳトランジスタ２は、基板
１にソ−ス１０，ゲ−ト１１が形成され、また、ゲ−ト
酸化膜１２を介して、ポリシリコン層１３，シリサイド
層（例えばＷＳｉ2あるいはＴｉＳｉ2などの層）１４が
順次に積層されてポリサイド構造のゲ−ト電極１５が形
成されている。ここで、トランジスタ２とトランジスタ
３とのゲート電極がデュアル構造である場合、トランジ
スタ２，トランジスタ３のポリシリコン層はそれぞれＰ
型，Ｎ型となっている。FIG. 1 is a diagram showing a configuration example of a semiconductor device. This semiconductor element is formed on a substrate 1 by P
A channel MOS transistor 2 and an N-channel MOS transistor 3 are formed.
3 as a dual gate structure CMOS device. The P-channel MOS transistor 2 and the N-channel MOS transistor 3 have exactly the same structure except that their impurity types are P-type and N-type, respectively. For example, a description will be given based on the P-channel MOS transistor 2. In the P-channel MOS transistor 2, a source 10 and a gate 11 are formed on a substrate 1, and a polysilicon layer 13 and a silicide layer (for example, WSi 2 or TiSi 2 ) are formed via a gate oxide film 12. ) 14 are sequentially stacked to form a gate electrode 15 having a polycide structure. Here, when the gate electrodes of the transistor 2 and the transistor 3 have a dual structure, the polysilicon layers of the transistor 2 and the transistor 3 are P
Type and N type.
【０００７】また、図１において、トランジスタ２，３
間の電気的分離を図るため、フィ−ルド酸化膜１９が設
けられいる。また、層間絶縁膜１６の一部にソ−ス電
極，ドレイン電極を形成するためにコンタクトホ−ル１
７，１８が形成されている。なお、ＣＭＯＳデバイスと
するためには、トランジスタ２とトランジスタ３との間
に既知の電極配線が必要であるが、図においては、簡単
のため、この電極配線を省略している。また、サリサイ
ドプロセスがなされる場合には、図１には図示しない
が、ポリシリコン層１３およびソ−ス１０，ドレイン１
１上に、金属（例えばＴｉ等の材料）が積層され、さら
にその上にシリサイド層がセルファライン形成される。In FIG. 1, transistors 2 and 3
A field oxide film 19 is provided for electrical isolation between them. Further, a contact hole 1 is formed to form a source electrode and a drain electrode on a part of the interlayer insulating film 16.
7, 18 are formed. In order to form a CMOS device, a known electrode wiring is required between the transistor 2 and the transistor 3, but this electrode wiring is omitted in the figure for simplicity. In the case where a salicide process is performed, although not shown in FIG.
On top of this, a metal (for example, a material such as Ti) is laminated, and a silicide layer is further formed thereon by self-alignment.
【０００８】図２（ａ），（ｂ）は図１の半導体素子に
おいて、ポリサイド構造のゲ−ト電極１５を形成する製
造工程例を示す図である。ポリサイド構造を形成する場
合には、先づ、図２（ａ）に示すように、基板１上にゲ
−ト絶縁膜１２を介してポリシリコン層１３を所定厚さ
に形成する。しかる後、図２（ｂ）に示すように、この
ポリシリコン層１３の表面上に、シリサイド層（例えば
ＷＳｉ2あるいはＴｉＳｉ2層）１４を積層することによ
って、ポリサイド構造のゲ−ト電極１５を形成すること
ができる。FIGS. 2A and 2B are views showing an example of a manufacturing process for forming a gate electrode 15 having a polycide structure in the semiconductor device of FIG. In the case of forming a polycide structure, first, as shown in FIG. 2A, a polysilicon layer 13 is formed on a substrate 1 with a gate insulating film 12 interposed therebetween to a predetermined thickness. Thereafter, as shown in FIG. 2B, a gate electrode 15 having a polycide structure is formed by laminating a silicide layer (for example, a WSi 2 or TiSi 2 layer) 14 on the surface of the polysilicon layer 13. Can be formed.
【０００９】また、図３（ａ）乃至（ｃ）は、サリサイ
ドプロセスの製造工程例を示す図である。サリサイドプ
ロセスは、前述のように、ゲート電極の他にも、ソース
電極，ドレイン電極をオーミック性良く形成するために
なされるものであり、サリサイドプロセスでは、先づ、
図３（ａ）に示すように、基板１上にゲ−ト絶縁膜１２
を介してポリシリコン層１３を所定厚さに形成する。次
いで、図３（ｂ）に示すように、このポリシリコン層１
３の表面上に、金属（例えばＴｉ等の材料）２０を積層
する。また、これと同時に、ソ−ス１０，ドレイン１１
上にも金属（例えばＴｉ等の材料）２０を積層する。す
なわち、全面に金属２０を積層する。次いで、熱処理
（アニ−ル）を施して、図３（ｃ）に示すように、ポリ
シリコン層１３の表面を金属２０と反応させ、ポリシリ
コン層１３上にシリサイド層（例えばＴｉＳｉ2層）１
４を形成する。また、これと同時に、ソ−ス１０，ドレ
イン１１表面を金属２０と反応させ、ソ−ス１０，ドレ
イン１１上にもシリサイド層１４を形成する。なお、こ
の処理でシリサイド化していない部分については、エッ
チングにより選択的に除去する。このようにして、サリ
サイドプロセスがなされる。FIGS. 3A to 3C are views showing an example of a manufacturing process of a salicide process. As described above, the salicide process is performed to form a source electrode and a drain electrode with good ohmic properties in addition to the gate electrode. In the salicide process, first,
As shown in FIG. 3A, a gate insulating film 12 is formed on a substrate 1.
The polysilicon layer 13 is formed to a predetermined thickness through the step. Next, as shown in FIG.
A metal (for example, a material such as Ti) 20 is laminated on the surface of 3. At the same time, the source 10 and the drain 11
A metal (for example, a material such as Ti) 20 is also laminated thereon. That is, the metal 20 is laminated on the entire surface. Then, heat treatment (annealing - Le) is subjected to, as shown in FIG. 3 (c), the surface of the polysilicon layer 13 is reacted with a metal 20, silicide layer on the polysilicon layer 13 (e.g. TiSi 2 layer) 1
4 is formed. At the same time, the surfaces of the source 10 and the drain 11 react with the metal 20 to form the silicide layer 14 on the source 10 and the drain 11. Note that portions that have not been silicided in this process are selectively removed by etching. Thus, the salicide process is performed.
【００１０】本願の発明者は、ポリサイド構造の形成や
サリサイドプロセスによって図２（ａ），（ｂ），ある
いは図３（ａ）乃至（ｃ）の工程で作製されるゲ−ト電
極について、そのポリシリコンの表面性および結晶性等
の効果について鋭意研究し、その結果に基づき本発明を
完成させた。The inventor of the present application has proposed a method of forming a polycide structure and a salicide process in the steps of FIGS. 2A and 2B or FIGS. 3A to 3C to form a gate electrode. The present inventors have made intensive studies on the effects of polysilicon such as surface properties and crystallinity, and completed the present invention based on the results.
【００１１】すなわち、本願の発明者は、前述したよう
な従来の欠点を解決するには、ポリシリコン層１３上に
シリサイド層１４や金属層（例えばＴｉ等の材料）２０
を積層してポリサイド構造の形成やサリサイドプロセス
を行なう際に、ポリシリコン層１３の平均表面粗さが１
ｎｍ以下になっていることが必要であることを見出し
た。なお、ポリシリコン層１３の平均表面粗さはＡＦＭ
による評価によって求められる。In other words, the inventor of the present application solves the above-mentioned conventional disadvantages by forming a silicide layer 14 or a metal layer (for example, a material such as Ti) 20 on the polysilicon layer 13.
When the polycide structure is formed and the salicide process is performed by stacking
nm. The average surface roughness of the polysilicon layer 13 is AFM
It is determined by the evaluation by
【００１２】ポリシリコン層１３の平均表面粗さを小さ
くする方法としては、ＬＰＣＶＤ法による低温成膜やイ
オン注入による表面改質等が考えられる。例えばＬＰＣ
ＶＤ法による場合、従来ＬＳＩプロセスで使用されてい
る６２５℃の成膜条件で膜厚３０００Åのポリシリコン
層１３を形成するときには、ポリシリコン層１３の平均
表面粗さは６ｎｍ程度である。この表面粗さは、温度・
圧力・ガス流量・膜厚等の成膜条件で変化するが、６０
０℃よりも低温になると、温度の低下とともにその値は
大幅に小さくなることがわかった。As a method of reducing the average surface roughness of the polysilicon layer 13, low-temperature film formation by LPCVD or surface modification by ion implantation can be considered. For example, LPC
In the case of the VD method, when forming the polysilicon layer 13 having a film thickness of 3000 ° under the film forming condition of 625 ° C. used in the conventional LSI process, the average surface roughness of the polysilicon layer 13 is about 6 nm. This surface roughness depends on the temperature
It changes depending on the film forming conditions such as pressure, gas flow rate, and film thickness.
It was found that when the temperature was lower than 0 ° C., the value was significantly reduced as the temperature was lowered.
【００１３】従って、ＬＰＣＶＤ法による低温成膜によ
ってあるいはイオン注入による表面改質等によって得ら
れた１ｎｍ以下の平均表面粗さのポリシリコン層１３を
用いれば、従来の方法でポリサイド構造の形成やサリサ
イドプロセスによりゲ−ト電極を作製する場合にも、ゲ
−ト電極１５の線幅が細くなることによって生ずるシリ
サイド層１４の凝集や剥離あるいはシ−ト抵抗の増加等
を防止することが可能である。Therefore, if the polysilicon layer 13 having an average surface roughness of 1 nm or less obtained by low-temperature film formation by LPCVD or surface modification by ion implantation is used, a polycide structure can be formed and salicide can be formed by a conventional method. Even when the gate electrode is manufactured by the process, it is possible to prevent aggregation and peeling of the silicide layer 14 or increase in the sheet resistance caused by the thinning of the line width of the gate electrode 15. .
【００１４】上述した構成例では、従来と同様に、ゲー
ト電極１５にポリシリコンを用いているが、本願の発明
者は、さらに、ポリシリコンのかわりにアモルファスシ
リコンを用い、このアモルファスシリコン層上にシリサ
イドやＴｉ等の金属層を積層し、後工程の熱処理によっ
てアモルファスシリコンの結晶化とシリサイド化を行な
うことによっても、従来の各問題点を解決することがで
きることを見出した。In the above configuration example, polysilicon is used for the gate electrode 15 as in the prior art. However, the inventor of the present application further uses amorphous silicon instead of polysilicon and forms an amorphous silicon layer on the amorphous silicon layer. It has been found that the conventional problems can also be solved by laminating a metal layer such as silicide or Ti and performing crystallization and silicidation of amorphous silicon by heat treatment in a later step.
【００１５】図４はゲート電極の作製においてポリシリ
コンのかわりにアモルファスシリコンを用いた半導体素
子の構成例を示す図である。なお、図４において、図１
と対応する箇所には同じ符号を付している。図４を参照
すると、この半導体素子は、図１と同様に、基板１上
に、ＰチャネルＭＯＳトランジスタ２とＮチャネルＭＯ
Ｓトランジスタ３とが形成され、この２つのトランジス
タ２，３により、デュアルゲ−ト構造のＣＭＯＳデバイ
スとして構成されているが、この半導体素子では、ゲー
ト電極１５が、アモルファスシリコン層を結晶化して形
成された結晶化シリコン層２３と、結晶化シリコン層２
３上のシリサイド層（例えばＷＳｉ2あるいはＴｉＳｉ2
などの層）１４とによるポリサイド構造のものとして形
成されている。FIG. 4 is a diagram showing a configuration example of a semiconductor device using amorphous silicon instead of polysilicon in manufacturing a gate electrode. In FIG. 4, FIG.
The same reference numerals are given to portions corresponding to. Referring to FIG. 4, this semiconductor device includes a P-channel MOS transistor 2 and an N-channel MOS transistor
An S transistor 3 is formed, and the two transistors 2 and 3 constitute a dual gate CMOS device. In this semiconductor element, the gate electrode 15 is formed by crystallizing an amorphous silicon layer. Crystallized silicon layer 23 and crystallized silicon layer 2
3 on the silicide layer (eg, WSi 2 or TiSi 2
14) and a polycide structure.
【００１６】一般に、ポリシリコン中にはボイド等が多
数存在することがＴＥＭ観察から明らかである一方で、
アモルファスシリコンは構造的な緻密性に優れている。
この点に着目して、この構成例では、電極の作製時にポ
リシリコンのかわりに、アモルファスシリコンを用いて
いる。なお、ここで用いられるアモルファスシリコン
は、後工程の熱処理によって水素等の脱離や凹凸発生の
少ないものが必要であり、このようなアモルファスシリ
コンは、ＬＰＣＶＤ法やスパッタ法等で作製可能であ
る。例えばＬＰＣＶＤ法によりアモルファスシリコンを
形成する場合には、成膜温度を５００℃程度の低温にす
れば、後工程の熱処理によって水素等の脱離や凹凸発生
の少ないものが得られる。Generally, it is clear from TEM observation that a large number of voids and the like exist in polysilicon,
Amorphous silicon has excellent structural denseness.
Focusing on this point, in this configuration example, amorphous silicon is used instead of polysilicon at the time of manufacturing the electrode. Note that the amorphous silicon used here needs to have little desorption of hydrogen and the like and generation of unevenness due to heat treatment in a later step, and such amorphous silicon can be manufactured by an LPCVD method, a sputtering method, or the like. For example, in the case where amorphous silicon is formed by the LPCVD method, if the film formation temperature is set to a low temperature of about 500 ° C., a material with less desorption of hydrogen and the like and less unevenness can be obtained by a heat treatment in a later step.
【００１７】図５（ａ）乃至（ｃ）は図４の半導体素子
においてポリサイド構造のゲ−ト電極１５を形成する製
造工程例を示す図である。この製造工程例では、先づ、
図５（ａ）に示すように、基板１上にゲ−ト絶縁膜１２
を介してアモルファスシリコン層２３’を所定厚さに形
成する。しかる後、図５（ｂ）に示すように、このアモ
ルファスシリコン層２３’の表面上に、金属層（例えば
ＷあるいはＴｉ層）１４’を積層する。次いで、熱処理
を施して、アモルファスシリコン層２３’を結晶化し、
また、金属層１４’と反応させて結晶化シリコン層２３
とシリサイド層（ＷＳｉ2あるいはＴｉＳｉ2）１４とす
る。これによって、図５（ｃ）に示すように、ポリサイ
ド構造のゲ−ト電極１５を形成することができる。FIGS. 5A to 5C show an example of a manufacturing process for forming a gate electrode 15 having a polycide structure in the semiconductor device of FIG. In this manufacturing process example,
As shown in FIG. 5A, a gate insulating film 12 is formed on a substrate 1.
The amorphous silicon layer 23 'is formed to a predetermined thickness through the step. Thereafter, as shown in FIG. 5B, a metal layer (for example, a W or Ti layer) 14 'is laminated on the surface of the amorphous silicon layer 23'. Next, heat treatment is performed to crystallize the amorphous silicon layer 23 ′,
Further, the crystallized silicon layer 23 is reacted with the metal layer
And a silicide layer (WSi 2 or TiSi 2 ) 14. Thereby, as shown in FIG. 5C, a gate electrode 15 having a polycide structure can be formed.
【００１８】また、図６（ａ）乃至（ｄ）は、サリサイ
ドプロセスの製造工程例を示す図である。サリサイドプ
ロセスでは、先づ、基板１上にゲ−ト絶縁膜１２を介し
てアモルファスシリコン層２３’を所定厚さに形成し、
次いで、図６（ａ）に示すように、このアモルファスシ
リコン層２３’をゲ−ト形状にパタ−ン化する。また、
この例では、アモルファスシリコン層２３’の両側部に
さらにサイドウォ−ル２４を形成している。次いで、図
６（ｂ）に示すように、パタ−ン化されたアモルファス
シリコン層２３’の表面上に、金属（例えばＴｉ等の材
料）２０を積層する。また、これと同時に、ソ−ス１
０，ドレイン１１上にも金属（例えばＴｉ等の材料）２
０を積層する。すなわち、全面に金属２０を積層する。
次いで、熱処理（アニ−ル）を施して、アモルファスシ
リコン層２３’を結晶化して結晶化シリコン層２３と
し、またこのシリコン層の表面を金属層２０と反応させ
て、シリサイド層（例えばＴｉＳｉ2）１４とし、シリ
サイド化していない部分をエッチングにより選択的に除
去することによって、図６（ｃ）に示すように、ゲート
電極１５を形成することができる。FIGS. 6A to 6D are views showing an example of the manufacturing steps of the salicide process. In the salicide process, first, an amorphous silicon layer 23 'is formed to a predetermined thickness on the substrate 1 with the gate insulating film 12 interposed therebetween.
Next, as shown in FIG. 6A, the amorphous silicon layer 23 'is patterned into a gate shape. Also,
In this example, side walls 24 are further formed on both sides of the amorphous silicon layer 23 '. Next, as shown in FIG. 6B, a metal (for example, a material such as Ti) 20 is laminated on the surface of the patterned amorphous silicon layer 23 '. At the same time, source 1
0, metal (for example, material such as Ti) 2 on the drain 11
0 is laminated. That is, the metal 20 is laminated on the entire surface.
Next, a heat treatment (annealing) is performed to crystallize the amorphous silicon layer 23 ′ into a crystallized silicon layer 23, and the surface of the silicon layer is reacted with the metal layer 20 to form a silicide layer (for example, TiSi 2 ). By selectively removing the non-silicided portion by etching, the gate electrode 15 can be formed as shown in FIG. 6C.
【００１９】このように、ポリサイド電極形成やサリサ
イドプロセスにより電極を作製する場合に、アモルファ
スシリコンを用いれば、ポリシリコンを用いたときに生
じた問題，すなわち、線幅が細くなることによって発生
するシリサイドの凝集や剥離あるいはシ−ト抵抗の増加
等の問題を抑えることができる。As described above, when an electrode is manufactured by forming a polycide electrode or a salicide process, if amorphous silicon is used, the problem that occurs when using polysilicon, that is, silicide generated due to a narrow line width is used. Problems such as agglomeration and peeling of sheet or increase of sheet resistance can be suppressed.
【００２０】なお、上記各構成例では、半導体素子がデ
ュアル構造をもつＣＭＯＳデバイスであるとしたが、デ
ュアル構造をもつＣＭＯＳデバイスに限らず、種々の半
導体素子のゲ−ト電極などにも本発明を適用することが
できる。In each of the above embodiments, the semiconductor device is a CMOS device having a dual structure. However, the present invention is not limited to a CMOS device having a dual structure, but may be applied to gate electrodes of various semiconductor devices. Can be applied.
【００２１】[0021]
【実施例】以下、実施例を説明する。実施例１ 実施例１では、図２（ａ）,(ｂ）に示す工程で半導体素
子のゲ−ト電極を作製した。すなわち、先づ、基板１上
にフィ−ルド酸化膜１９が７０００Åの膜厚で形成さ
れ、また、ゲ−ト熱酸化膜１２が１１０Åの膜厚で形成
された試料に、ポリシリコン層１３とシリサイド層１４
としてのＷＳｉ2層とを順次に積層した。ここで、ポリ
シリコン層１３はＬＰＣＶＤ法により成膜温度を６２５
〜５６０℃の範囲で変化させたものを用いた。また反応
ガスにはＳｉＨ4（＝１４５ｓｃｃｍ）を用い、成膜時
の圧力は０．０５ｔｏｒｒであった。また、ポリシリコ
ン層１３の膜厚は２０００Åであり、また薄膜用Ｘ線回
折装置によって結晶の回折ピ−ク（１１０）が確認され
た。また、シリサイド層１４としてのＷＳｉ2層はスパ
ッタ法によって２０００Åの膜厚に形成した。次いで、
１０００℃の熱処理後、ポリシリコン層１３とシリサイ
ド層１４とからなるポリサイド構造をフォトリソグラフ
ィ−とエッチングによりパタ−ン化し、ゲ−ト電極１５
を作製した。Embodiments will be described below. Example 1 In Example 1, a gate electrode of a semiconductor device was manufactured by the steps shown in FIGS. That is, first, a polysilicon layer 13 and a polysilicon layer 13 are formed on a sample in which a field oxide film 19 is formed on the substrate 1 to a thickness of 7000 .ANG. Silicide layer 14
And a WSi 2 layer were sequentially laminated. Here, the film formation temperature of the polysilicon layer 13 is 625 by the LPCVD method.
What changed in the range of ５560 ° C. was used. In addition, SiH 4 (= 145 sccm) was used as a reaction gas, and the pressure during film formation was 0.05 torr. The thickness of the polysilicon layer 13 was 2000 °, and a crystal diffraction peak (110) was confirmed by an X-ray diffractometer for thin films. The WSi 2 layer serving as the silicide layer 14 was formed to a thickness of 2000 ° by a sputtering method. Then
After the heat treatment at 1000 ° C., the polycide structure composed of the polysilicon layer 13 and the silicide layer 14 is patterned by photolithography and etching, and the gate electrode 15 is formed.
Was prepared.
【００２２】次表は、上記のようにして作製されたポリ
シリコン層１３の平均表面粗さとゲ−ト電極１５のシ−
ト抵抗およびシリサイド層１４の剥離の有無をまとめた
ものである。The following table shows the average surface roughness of the polysilicon layer 13 manufactured as described above and the sheet surface of the gate electrode 15.
And the presence / absence of peeling of the silicide layer 14.
【００２３】[0023]
【表１】 [Table 1]
【００２４】表１から、ポリシリコン層１３が用いられ
る場合にも、その平均表面粗さを低下させることによっ
て従来の問題が解消されることがわかる。From Table 1, it can be seen that, even when the polysilicon layer 13 is used, the conventional problem can be solved by lowering the average surface roughness.
【００２５】実施例２ 実施例２では、図５（ａ）乃至（ｃ）に示す工程で半導
体素子のゲ−ト電極を作製した。すなわち、先づ、基板
１上にフィ−ルド酸化膜１９が７０００Åの膜厚に形成
され、また、ゲ−ト熱酸化膜１２が１１０Åの膜厚で形
成された試料に、アモルファスシリコン層２３’と金属
層１４’としてのＴｉを順次に積層した。ここで、アモ
ルファスシリコン層２３’は、成膜温度を５００℃と
し、ガスにＳｉ2Ｈ4（＝３０００ｓｃｃｍ）を用い、ま
た、成膜時圧力を０．１ｔｏｒｒとして、ＬＰＣＶＤ法
により膜厚が２０００Åに形成した。このアモルファス
シリコン層２３’は、薄膜用Ｘ線回折およびＴＥＭによ
っても結晶性は認められなかった。また、Ｔｉからなる
金属層１４’はスパッタ法によって膜厚が２０００Åに
形成した。次いで、９００℃の熱処理を行なって、アモ
ルファスシリコン層２３’を結晶化し、アモルファスシ
リコン層２３’と金属層１４’とを、結晶化シリコン層
２３とシリサイド層（ＴｉＳｉ2）１４とにし、これを
フォトリソグラフィ−とエッチングによりパタ−ン化し
てゲート電極１５を作製した。 Example 2 In Example 2, a gate electrode of a semiconductor device was manufactured by the steps shown in FIGS. 5 (a) to 5 (c). That is, first, the amorphous silicon layer 23 'is formed on a sample in which the field oxide film 19 is formed on the substrate 1 to have a thickness of 7000 .ANG. And the gate thermal oxide film 12 is formed to have a thickness of 110. And Ti as a metal layer 14 'were sequentially laminated. Here, the amorphous silicon layer 23 ', a deposition temperature of 500 ° C., using Si 2 H 4 (= 3000sccm) to the gas, also the deposition pressure during the 0.1 torr, 2000 Å film thickness by the LPCVD method Formed. This amorphous silicon layer 23 'did not show any crystallinity even by X-ray diffraction for thin film and TEM. The metal layer 14 ′ made of Ti was formed to a thickness of 2000 ° by a sputtering method. Next, a heat treatment at 900 ° C. is performed to crystallize the amorphous silicon layer 23 ′, and turn the amorphous silicon layer 23 ′ and the metal layer 14 ′ into the crystallized silicon layer 23 and the silicide layer (TiSi 2 ) 14. The pattern was formed by photolithography and etching to form the gate electrode 15.
【００２６】また、これとは別に、比較試料として、ア
モルファスシリコン層２３’の代わりにポリシリコン層
１３を用いたものを用意した。この比較試料において、
ポリシリコン層１３は成膜温度６２５℃で作製したもの
である。Separately, a comparative sample using the polysilicon layer 13 instead of the amorphous silicon layer 23 'was prepared. In this comparative sample,
The polysilicon layer 13 is formed at a film forming temperature of 625 ° C.
【００２７】次表は、実施例２と比較試料のゲ−ト電極
のシ−ト抵抗およびシリサイド層の凝集の有無を示した
ものである。The following table shows the sheet resistance and the presence or absence of agglomeration of the silicide layer of the gate electrode of Example 2 and the comparative sample.
【００２８】[0028]
【表２】 [Table 2]
【００２９】表２から、アモルファスシリコンを使用す
る場合にも、従来の問題が改善されることがわかる。From Table 2, it can be seen that the problem of the prior art is also improved when amorphous silicon is used.
【００３０】[0030]
【発明の効果】以上に説明したように、請求項１乃至請
求項４記載の発明によれば、ポリサイド構造の形成また
はサリサイドプロセスにおいて、ポリシリコン層を平均
表面粗さが１ｎｍ以下に形成した上で、このポリシリコ
ン層上にシリサイド層，金属層を形成するようにしてい
るので、電極の線幅が細くなる場合にも、後の熱工程
で、ポリシリコン上のシリサイドが凝集したり剥離した
りする事態を有効に防止でき、またシ−ト抵抗が大きく
なるという事態を有効に防止することができる。As described above, according to the first to fourth aspects of the present invention, in the formation of the polycide structure or the salicide process, the polysilicon layer is formed with an average surface roughness of 1 nm or less. Since the silicide layer and the metal layer are formed on the polysilicon layer, even when the line width of the electrode is reduced, the silicide on the polysilicon is agglomerated or peeled off in a later heating step. Can be effectively prevented, and a situation in which the sheet resistance increases can be effectively prevented.
【００３１】[0031]
【図面の簡単な説明】[Brief description of the drawings]
【図１】半導体素子の構成例を示す図である。FIG. 1 is a diagram illustrating a configuration example of a semiconductor element.
【図２】図１の半導体素子のゲ−ト電極の本発明による
第１の作製工程例を示す図である。FIG. 2 is a diagram showing a first example of a manufacturing process of a gate electrode of the semiconductor device of FIG. 1 according to the present invention;
【図３】図１の半導体素子のゲ−ト電極の本発明による
第２の作製工程例を示す図である。FIG. 3 is a view showing a second example of the manufacturing process of the gate electrode of the semiconductor device of FIG. 1 according to the present invention;
【図４】ゲ−ト電極の作製において、ポリシリコンのか
わりにアモルファスシリコンを用いた半導体素子の構成
例を示す図である。FIG. 4 is a diagram showing a configuration example of a semiconductor element using amorphous silicon instead of polysilicon in manufacturing a gate electrode.
【図５】図４の半導体素子のゲ−ト電極の第１の作製工
程例を示す図である。FIG. 5 is a diagram showing a first example of a manufacturing process of a gate electrode of the semiconductor device of FIG. 4;
【図６】図４の半導体素子のゲ−ト電極の第２の作製工
程例を示す図である。FIG. 6 is a diagram showing a second example of the manufacturing process of the gate electrode of the semiconductor device of FIG. 4;
１ 基板 １２ ゲ−ト酸化膜 １３ ポリシリコン層 １４ シリサイド層 １５ ゲ−ト電極 ２０ 金属層 ２３’ アモルファス層 ２３ 結晶化シリコン層 DESCRIPTION OF SYMBOLS 1 Substrate 12 Gate oxide film 13 Polysilicon layer 14 Silicide layer 15 Gate electrode 20 Metal layer 23 'Amorphous layer 23 Crystallized silicon layer
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−117420（ＪＰ，Ａ) 特開 平４−286151（ＪＰ，Ａ) 特開 昭64−76763（ＪＰ，Ａ) 特開 平４−127525（ＪＰ，Ａ) 特開 平３−248570（ＪＰ，Ａ) 特開 平４−164336（ＪＰ，Ａ) 特開 平４−150018（ＪＰ，Ａ) 特開 平３−209834（ＪＰ，Ａ) 特開 昭62−33466（ＪＰ，Ａ) 特開 昭61−278163（ＪＰ，Ａ) 特開 昭61−174745（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 301 H01L 21/336 H01L 29/43 H01L 29/78 ──────────────────────────────────────────────────続 き Continuation of front page (56) References JP-A-63-117420 (JP, A) JP-A-4-286151 (JP, A) JP-A-64-76763 (JP, A) JP-A-4- 127525 (JP, A) JP-A-3-248570 (JP, A) JP-A-4-164336 (JP, A) JP-A-4-150018 (JP, A) JP-A-3-209834 (JP, A) JP-A-62-33466 (JP, A) JP-A-61-278163 (JP, A) JP-A-61-174745 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 21/28 301 H01L 21/336 H01L 29/43 H01L 29/78
Claims (4)
製造方法であって、ポリシリコン層を平均表面粗さが１
ｎｍ以下に形成する工程と、該ポリシリコン層上にシリ
サイド層または金属層を形成する工程とを有しているこ
とを特徴とする電極の製造方法。1. A method of manufacturing an electrode for manufacturing an electrode having a polycide structure, wherein a polysilicon layer has an average surface roughness of 1
A method for manufacturing an electrode, comprising: a step of forming a layer having a thickness of not more than nm and a step of forming a silicide layer or a metal layer on the polysilicon layer.
る電極の製造方法であって、ポリシリコン層を平均表面
粗さが１ｎｍ以下に形成する工程と、該ポリシリコン層
上に金属層を形成する工程と、ポリシリコン層上に金属
層を形成した後、シリサイド層を形成する工程とを有し
ていることを特徴とする電極の製造方法。2. A method for manufacturing an electrode, wherein an electrode is manufactured by a salicide process, comprising: forming a polysilicon layer with an average surface roughness of 1 nm or less; and forming a metal layer on the polysilicon layer. Forming a metal layer on the polysilicon layer and then forming a silicide layer.
造方法において、前記ポリシリコン層は、ＬＰＣＶＤ法
により低温成膜されるか、またはイオン注入により表面
改質されることを特徴とする電極の製造方法。3. The method for manufacturing an electrode according to claim 1, wherein the polysilicon layer is formed at a low temperature by an LPCVD method or is surface-modified by ion implantation. Manufacturing method of electrode.
造方法によりゲ−ト電極の作製がなされることを特徴と
する半導体素子の製造方法。4. A method for manufacturing a semiconductor device, wherein a gate electrode is manufactured by the method for manufacturing an electrode according to claim 1.
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