JPH10261762A - メモリを内蔵した多重化マイクロコントローラ - Google Patents
メモリを内蔵した多重化マイクロコントローラInfo
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- JPH10261762A JPH10261762A JP9066064A JP6606497A JPH10261762A JP H10261762 A JPH10261762 A JP H10261762A JP 9066064 A JP9066064 A JP 9066064A JP 6606497 A JP6606497 A JP 6606497A JP H10261762 A JPH10261762 A JP H10261762A
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- JP
- Japan
- Prior art keywords
- memory
- microcontroller
- processor
- multiplexed
- bus
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- Pending
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- Microcomputers (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】小型で安価な高信頼のロジック混載技術を用い
たＬＳＩを提供することにある。 【解決手段】DRAM11a，11bで構成される主メモリと主メ
モリ上の命令を実行するプロセッサ１０ａ，１０ｂと、
プロセッサの指示に応じてＬＳＩ外部への入出力を行う
入出力ポート１３ａ，１３ｂとプロセッサ１０ａ，１０
ｂの入出力信号を比較するバス比較器１４とを有し、DR
AM11a，11bとプロセッサ１０ａ，１０ｂとバス比較器１
４とを同一の半導体基板上に集積する。
たＬＳＩを提供することにある。 【解決手段】DRAM11a，11bで構成される主メモリと主メ
モリ上の命令を実行するプロセッサ１０ａ，１０ｂと、
プロセッサの指示に応じてＬＳＩ外部への入出力を行う
入出力ポート１３ａ，１３ｂとプロセッサ１０ａ，１０
ｂの入出力信号を比較するバス比較器１４とを有し、DR
AM11a，11bとプロセッサ１０ａ，１０ｂとバス比較器１
４とを同一の半導体基板上に集積する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭあるいは
強誘電体メモリなどの大容量メモリとプロセッサなどの
大規模ロジック演算部を混載したシステムＬＳＩに係わ
り、さらに詳しくは、ＤＲＡＭやプロセッサなどのモジ
ュールを同一ＬＳＩに複数個集積した高集積システムＬ
ＳＩに関する。
強誘電体メモリなどの大容量メモリとプロセッサなどの
大規模ロジック演算部を混載したシステムＬＳＩに係わ
り、さらに詳しくは、ＤＲＡＭやプロセッサなどのモジ
ュールを同一ＬＳＩに複数個集積した高集積システムＬ
ＳＩに関する。
【０００２】
【従来の技術】マイクロエレクトロニクス技術の進展に
よって、プロセッサなどの大規模なロジックとＤＲＡＭ
や強誘電体メモリなどの大容量メモリ素子を１つのシリ
コン上に集積できるようになってきた。これらの半導体
素子は、ロジック混載ＬＳＩと呼ばれており、例えば、
特開平7−295547 号公報に記載されている。ここでは、
ロジック混載技術を用いることで高性能や小型化を目指
している。一方で、ロジック混載ＬＳＩは非常に微細な
ルールを用いているためにＬＳＩ内の配線やセルが経年
変化で劣化したり、外来ノイズやα線などの外乱によっ
てフリップフロップの内容が反転しやすくなったりす
る。またチップ内部では、ＤＲＡＭはSRAMと異なり、動
作時に流れる電流の変化が非常に大きく、大きなピーク
電流を発生させる。このピーク電流及びｄｉ／ｄｔによ
り大きな電源ノイズが発生する。このピーク電流はビッ
ト線を増幅する時に発生するもので、ビット線とシリコ
ン基板との結合容量により、シリコン基板にもノイズが
発生する。また、ＤＲＡＭに必須のリフレッシュもビッ
ト線を増幅する動作そのものであり、アクセス時と同じ
ノイズを発生させる。このようにＤＲＡＭ混載の場合、
大容量が可能であるがノイズが大きく誤りを発生させや
すい。その結果として、演算データに誤りが生じてしま
い、データの信頼性を低下させる。これは、ロジック搭
載ＬＳＩを産業機器等の信頼性を要求される機器に適用
するときに重大な問題となる。
よって、プロセッサなどの大規模なロジックとＤＲＡＭ
や強誘電体メモリなどの大容量メモリ素子を１つのシリ
コン上に集積できるようになってきた。これらの半導体
素子は、ロジック混載ＬＳＩと呼ばれており、例えば、
特開平7−295547 号公報に記載されている。ここでは、
ロジック混載技術を用いることで高性能や小型化を目指
している。一方で、ロジック混載ＬＳＩは非常に微細な
ルールを用いているためにＬＳＩ内の配線やセルが経年
変化で劣化したり、外来ノイズやα線などの外乱によっ
てフリップフロップの内容が反転しやすくなったりす
る。またチップ内部では、ＤＲＡＭはSRAMと異なり、動
作時に流れる電流の変化が非常に大きく、大きなピーク
電流を発生させる。このピーク電流及びｄｉ／ｄｔによ
り大きな電源ノイズが発生する。このピーク電流はビッ
ト線を増幅する時に発生するもので、ビット線とシリコ
ン基板との結合容量により、シリコン基板にもノイズが
発生する。また、ＤＲＡＭに必須のリフレッシュもビッ
ト線を増幅する動作そのものであり、アクセス時と同じ
ノイズを発生させる。このようにＤＲＡＭ混載の場合、
大容量が可能であるがノイズが大きく誤りを発生させや
すい。その結果として、演算データに誤りが生じてしま
い、データの信頼性を低下させる。これは、ロジック搭
載ＬＳＩを産業機器等の信頼性を要求される機器に適用
するときに重大な問題となる。
【０００３】この問題を解決する一般的手法は、ロジッ
ク搭載ＬＳＩを複数個用いて多重系を構成することであ
る。
ク搭載ＬＳＩを複数個用いて多重系を構成することであ
る。
【０００４】またより改善された手法として、特開平2
−244252号，特開平7−171581号，特開平7−234801号，
特開平8−16421 号公報に開示されるように、２つのプ
ロセッサを集積して出力を比較することによって演算デ
ータの誤りを検出する方法がある。
−244252号，特開平7−171581号，特開平7−234801号，
特開平8−16421 号公報に開示されるように、２つのプ
ロセッサを集積して出力を比較することによって演算デ
ータの誤りを検出する方法がある。
【０００５】
【発明が解決しようとする課題】しかしながら、上述の
ロジック搭載ＬＳＩを複数個用いて多重系を構成する方
法によると、コストの増大や装置の大規模化を誘発し、
ロジック搭載ＬＳＩのメリットを大いに低下させてしま
う。
ロジック搭載ＬＳＩを複数個用いて多重系を構成する方
法によると、コストの増大や装置の大規模化を誘発し、
ロジック搭載ＬＳＩのメリットを大いに低下させてしま
う。
【０００６】また、２つのプロセッサを集積して出力を
比較することによって演算データの誤りを検出する方法
については、電源等から進入するコモンノイズによる同
時誤りやＬＳＩ製造上の問題点については考慮されてい
ない。
比較することによって演算データの誤りを検出する方法
については、電源等から進入するコモンノイズによる同
時誤りやＬＳＩ製造上の問題点については考慮されてい
ない。
【０００７】そこで、本発明は上記問題点に鑑みてなさ
れたものであり、その目的は、信頼性を要求される装置
に好適なロジック混載技術を用いた高信頼なＬＳＩを提
供することにある。また本発明の別の目的は、チップ内
で多重化したロジック混載モジュールを制御するのに好
適な機能を提供することにある。
れたものであり、その目的は、信頼性を要求される装置
に好適なロジック混載技術を用いた高信頼なＬＳＩを提
供することにある。また本発明の別の目的は、チップ内
で多重化したロジック混載モジュールを制御するのに好
適な機能を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に本発明では、命令あるいはデータを格納するメモリ
と、該メモリから命令を読み出して実行するプロセッサ
からなるマイクロコントローラにおいて、２つのメモリ
と２つのプロセッサと該プロセッサに接続し、該プロセ
ッサの入出力信号を比較するバス比較器とを有し、該メ
モリと該プロセッサと該バス比較手段とを同一の半導体
基板上に集積したことを特徴としている。また、上記目
的を達成するために本発明では、命令あるいはデータを
格納するメモリと、該メモリから命令を読み出して実行
するプロセッサからなるマイクロコントローラにおい
て、複数のプロセッサと該プロセッサに接続され該プロ
セッサの出力信号の多数決を取る多数決回路とを有し、
該メモリと該プロセッサと該多数決手段を同一の半導体
基板上に集積したことを特徴としている。
に本発明では、命令あるいはデータを格納するメモリ
と、該メモリから命令を読み出して実行するプロセッサ
からなるマイクロコントローラにおいて、２つのメモリ
と２つのプロセッサと該プロセッサに接続し、該プロセ
ッサの入出力信号を比較するバス比較器とを有し、該メ
モリと該プロセッサと該バス比較手段とを同一の半導体
基板上に集積したことを特徴としている。また、上記目
的を達成するために本発明では、命令あるいはデータを
格納するメモリと、該メモリから命令を読み出して実行
するプロセッサからなるマイクロコントローラにおい
て、複数のプロセッサと該プロセッサに接続され該プロ
セッサの出力信号の多数決を取る多数決回路とを有し、
該メモリと該プロセッサと該多数決手段を同一の半導体
基板上に集積したことを特徴としている。
【０００９】また、上記目的を達成するために本発明で
は、命令あるいはデータを格納するメモリと、該メモリ
から命令を読み出して実行するプロセッサと、該プロセ
ッサの指示に応じて入出力を行う入出力手段からなるマ
イクロコントローラにおいて、複数のマイクロコントロ
ーラを同一の半導体基板上に集積したことを特徴として
いる。
は、命令あるいはデータを格納するメモリと、該メモリ
から命令を読み出して実行するプロセッサと、該プロセ
ッサの指示に応じて入出力を行う入出力手段からなるマ
イクロコントローラにおいて、複数のマイクロコントロ
ーラを同一の半導体基板上に集積したことを特徴として
いる。
【００１０】更に上記目的を達成するために本発明で
は、命令あるいはデータを格納するメモリと、該メモリ
から命令を読み出して実行するプロセッサとを有するマ
イクロコントローラをｐ型シリコン基板上に形成した２
つのDeep n−well層上にそれぞれ形成し、該ｐ型シリコ
ン基板上に形成したDeep n−well層上に該プロセッサを
比較する比較回路を形成し、該ｐ型シリコン基板へのバ
イアスは該２つのマイクロコントローラ及びバス比較器
と独立した端子から印加されることを特徴としている。
は、命令あるいはデータを格納するメモリと、該メモリ
から命令を読み出して実行するプロセッサとを有するマ
イクロコントローラをｐ型シリコン基板上に形成した２
つのDeep n−well層上にそれぞれ形成し、該ｐ型シリコ
ン基板上に形成したDeep n−well層上に該プロセッサを
比較する比較回路を形成し、該ｐ型シリコン基板へのバ
イアスは該２つのマイクロコントローラ及びバス比較器
と独立した端子から印加されることを特徴としている。
【００１１】
【発明の実施の形態】以下本発明の第一の実施例を図面
を用いて説明する。
を用いて説明する。
【００１２】図１は、本発明が実施される多重化マイク
ロコントローラのチップ内レイアウトを模式的に示した
図である。１は、ＣＰＵ１０ａ，１０ｂやメモリ１１
ａ，１１ｂ等の回路が集積されたチップのｐ型シリコン
基板を示す。２ａ，２ｂ及び３は、ｐ型シリコン基板１
上に形成されるDeep n−well層であり、その上にＣＰＵ
１０ａ，１０ｂやメモリ１１ａ，１１ｂ等の回路が集積
される。４ａ，４ｂおよび６、また５ａ，５ｂおよび７
は、それぞれのDeep n−well層と集積される回路への電
源供給ラインであり、８は、ｐ型シリコン基板１に印加
されるバイアス電圧の供給ラインである。CPU10a，10b
は、ＣＰＵの如き一般的に知られているマイクロプロセ
ッサコアである。DRAM10a，10bは、大容量のメモリであ
り、所謂ＤＲＡＭマクロセルや強誘電体メモリマクロセ
ルあるいは他の書き換え可能なメモリを用いることがで
きる。ROM12a，12b は、プログラムやデータを格納する
ためのＲＯＭであり、DRAM10a，10bが強誘電体メモリで
構成されるときには不要となろう。IOU13a，13b は、バ
ス信号線１５ａ，１５ｂを介してチップの外部と入出力
を行うための回路である入出力ユニットであり、バス信
号以外にも図示していないシリアル信号線などを含むこ
とは当業者も周知である。ＣＭＰ１４は、チップ内のバ
ス信号３７ａ，３７ｂ上のデータを比較するバス比較器
である。
ロコントローラのチップ内レイアウトを模式的に示した
図である。１は、ＣＰＵ１０ａ，１０ｂやメモリ１１
ａ，１１ｂ等の回路が集積されたチップのｐ型シリコン
基板を示す。２ａ，２ｂ及び３は、ｐ型シリコン基板１
上に形成されるDeep n−well層であり、その上にＣＰＵ
１０ａ，１０ｂやメモリ１１ａ，１１ｂ等の回路が集積
される。４ａ，４ｂおよび６、また５ａ，５ｂおよび７
は、それぞれのDeep n−well層と集積される回路への電
源供給ラインであり、８は、ｐ型シリコン基板１に印加
されるバイアス電圧の供給ラインである。CPU10a，10b
は、ＣＰＵの如き一般的に知られているマイクロプロセ
ッサコアである。DRAM10a，10bは、大容量のメモリであ
り、所謂ＤＲＡＭマクロセルや強誘電体メモリマクロセ
ルあるいは他の書き換え可能なメモリを用いることがで
きる。ROM12a，12b は、プログラムやデータを格納する
ためのＲＯＭであり、DRAM10a，10bが強誘電体メモリで
構成されるときには不要となろう。IOU13a，13b は、バ
ス信号線１５ａ，１５ｂを介してチップの外部と入出力
を行うための回路である入出力ユニットであり、バス信
号以外にも図示していないシリアル信号線などを含むこ
とは当業者も周知である。ＣＭＰ１４は、チップ内のバ
ス信号３７ａ，３７ｂ上のデータを比較するバス比較器
である。
【００１３】Deep n−well層２に集積される各回路は、
Deep n−well層３を中心に鏡面対称となるように配置・
配線して、ＣＭＰ３への配線長を等しくし、タイミング
設計の容易化を図る。更にチップ内のバス信号３７ａ，
３７ｂをDeep n−well層３寄りに配線し、ＣＭＰ３への
信号と各Deep n−well層２内の配線との交叉を少なくし
て、配線処理の効率化を図る。
Deep n−well層３を中心に鏡面対称となるように配置・
配線して、ＣＭＰ３への配線長を等しくし、タイミング
設計の容易化を図る。更にチップ内のバス信号３７ａ，
３７ｂをDeep n−well層３寄りに配線し、ＣＭＰ３への
信号と各Deep n−well層２内の配線との交叉を少なくし
て、配線処理の効率化を図る。
【００１４】図２は、図１に示すチップのＸ−Ｘ′断面
図である。本発明によれば、ｐ型シリコン基板１に独立
したDeep n−well層２ａ，２ｂおよび３を生成すること
によって、２ａ，２ｂ及び３上に集積されるＣＰＵやメ
モリ，ＣＭＰを分離する。
図である。本発明によれば、ｐ型シリコン基板１に独立
したDeep n−well層２ａ，２ｂおよび３を生成すること
によって、２ａ，２ｂ及び３上に集積されるＣＰＵやメ
モリ，ＣＭＰを分離する。
【００１５】図３は、１チップに集積される多重化マイ
クロコントローラの機能ブロック図である。
クロコントローラの機能ブロック図である。
【００１６】ブロック図全体は、大きくＡ系とＢ系及び
共用モジュール３に分かれる。10ａ，１０ｂ，１１ａ，
１１ｂ，１２ａ，１２ｂ，１３ａ，１３ｂはそれぞれ先
述のように、ＣＰＵ，メモリ，ＲＯＭ，入出力ユニット
を示す。ＣＭＰ１４は、内部バス３７ａ，３７ｂ上のデ
ータを監視するバス比較器であり、不一致を検出すると
エラー信号３０３をオンする。ＣＭＰ１４が比較する信
号は、所謂バス信号だけでなく各系の制御信号を含むこ
とも可能である。CMPIDREG31a，31bは、プログラムから
読み出すことで、ＣＰＵがＡ系・Ｂ系のいずれに属して
いるかを知るためのレジスタである。ＬＳＩ製造時にＩ
ＤＲＥＧのデータを系固有の値に固定したり、図３に示
すように外部ピンを設けてプリント板上から系固有の値
を与えることで、上記目的を達成できる。
共用モジュール３に分かれる。10ａ，１０ｂ，１１ａ，
１１ｂ，１２ａ，１２ｂ，１３ａ，１３ｂはそれぞれ先
述のように、ＣＰＵ，メモリ，ＲＯＭ，入出力ユニット
を示す。ＣＭＰ１４は、内部バス３７ａ，３７ｂ上のデ
ータを監視するバス比較器であり、不一致を検出すると
エラー信号３０３をオンする。ＣＭＰ１４が比較する信
号は、所謂バス信号だけでなく各系の制御信号を含むこ
とも可能である。CMPIDREG31a，31bは、プログラムから
読み出すことで、ＣＰＵがＡ系・Ｂ系のいずれに属して
いるかを知るためのレジスタである。ＬＳＩ製造時にＩ
ＤＲＥＧのデータを系固有の値に固定したり、図３に示
すように外部ピンを設けてプリント板上から系固有の値
を与えることで、上記目的を達成できる。
【００１７】RESET32 は、外部リセットピン３０２から
与えられるリセット信号をマイクロコントローラの内部
クロックに同期させて、各系やその他の回路に分配する
リセット信号生成回路である。ＰＬＬ３３は、外部クロ
ックピン３００から与えられるクロック信号を各系やそ
の他の回路に分配するクロック信号生成回路であり、Ｐ
ＬＬ（フェーズロックドループ）技術を用いてチップ内
のクロックスキューを低減する機能を持っている。更
に、系間のクロックを半サイクルずらすことにより、ノ
イズに対する同一誤りの発生を低減する差動機能をもっ
ている。INT34 は、外部割り込みピン３０３から与えら
れる割り込み信号あるいはバス比較器ＣＭＰ１４が生成
するエラー信号ERROR303をマイクロコントローラの内部
クロックに同期させて、各系CPU10a／b に分配する割り
込み信号生成回路である。
与えられるリセット信号をマイクロコントローラの内部
クロックに同期させて、各系やその他の回路に分配する
リセット信号生成回路である。ＰＬＬ３３は、外部クロ
ックピン３００から与えられるクロック信号を各系やそ
の他の回路に分配するクロック信号生成回路であり、Ｐ
ＬＬ（フェーズロックドループ）技術を用いてチップ内
のクロックスキューを低減する機能を持っている。更
に、系間のクロックを半サイクルずらすことにより、ノ
イズに対する同一誤りの発生を低減する差動機能をもっ
ている。INT34 は、外部割り込みピン３０３から与えら
れる割り込み信号あるいはバス比較器ＣＭＰ１４が生成
するエラー信号ERROR303をマイクロコントローラの内部
クロックに同期させて、各系CPU10a／b に分配する割り
込み信号生成回路である。
【００１８】AWTREG35は、Ａ系のCPU10aからのみ書き込
み可能な連絡レジスタであり、Ｂ系からの書き込みデー
タは無視されるが、読み出しはCPU10a，10b 共に可能で
ある。BWTREG36は、Ｂ系のCPU10bからのみ書き込み可能
なレジスタであり、Ａ系からの書き込みデータは無視さ
れるが、読み出しはCPU10a，10b 共に可能である。AWTR
EG35やBWTREG36を用いることで、各系に固有のデータを
両系に配布することができる。３８ａ／ｂは、論理和素
子であり、外部ホルトピン301ａ，301ｂから与えられる
系毎の停止信号をそれぞれのCPU10a，10b に伝える。
み可能な連絡レジスタであり、Ｂ系からの書き込みデー
タは無視されるが、読み出しはCPU10a，10b 共に可能で
ある。BWTREG36は、Ｂ系のCPU10bからのみ書き込み可能
なレジスタであり、Ａ系からの書き込みデータは無視さ
れるが、読み出しはCPU10a，10b 共に可能である。AWTR
EG35やBWTREG36を用いることで、各系に固有のデータを
両系に配布することができる。３８ａ／ｂは、論理和素
子であり、外部ホルトピン301ａ，301ｂから与えられる
系毎の停止信号をそれぞれのCPU10a，10b に伝える。
【００１９】図４にＣＭＰ１４の内部構成を示す。レジ
スタ４２ａ，４２ｂは、内部バス３７ａ，３７ｂ上のデ
ータを一時保持するレジスタである。DEC43a，43b は、
ＣＭＰ１４の制御レジスタ４４ａ，４４ｂへのデータセ
ットを行うためのアドレスデコーダである。制御レジス
タ４４ａ，４４ｂがセットされるとバス比較が有効にな
るが、いずれかがクリアされるとバス比較が無効にな
り、不一致を検出してもエラー信号３０３はオンしな
い。制御レジスタのセット／リセットは、該制御レジス
タのアドレスを指定して、明示的に操作することも可能
で有り、特定のアドレス(例えば、連絡レジスタアドレ
ス)が内部バスに出力された時に、自動的に設定される
ことが可能である。また制御レジスタ４４ａ，４４ｂ
は、RESET32からリセット信号が与えられるか、比較器
４１で不一致が検出されるとクリアされる。４５は、論
理積素子である。ＳＥＬ４７はセレクタであり、ＰＬＬ
３３が差動機能のときには、信号線４６の指定によりレ
ジスタ４８側を選択し、差動機能でないときには、他方
を選択する。
スタ４２ａ，４２ｂは、内部バス３７ａ，３７ｂ上のデ
ータを一時保持するレジスタである。DEC43a，43b は、
ＣＭＰ１４の制御レジスタ４４ａ，４４ｂへのデータセ
ットを行うためのアドレスデコーダである。制御レジス
タ４４ａ，４４ｂがセットされるとバス比較が有効にな
るが、いずれかがクリアされるとバス比較が無効にな
り、不一致を検出してもエラー信号３０３はオンしな
い。制御レジスタのセット／リセットは、該制御レジス
タのアドレスを指定して、明示的に操作することも可能
で有り、特定のアドレス(例えば、連絡レジスタアドレ
ス)が内部バスに出力された時に、自動的に設定される
ことが可能である。また制御レジスタ４４ａ，４４ｂ
は、RESET32からリセット信号が与えられるか、比較器
４１で不一致が検出されるとクリアされる。４５は、論
理積素子である。ＳＥＬ４７はセレクタであり、ＰＬＬ
３３が差動機能のときには、信号線４６の指定によりレ
ジスタ４８側を選択し、差動機能でないときには、他方
を選択する。
【００２０】次に図３に示す多重化マイクロコントロー
ラの主要な動作について説明する。 （１）立ち上げ動作 外部回路によってリセット信号がRESET302に与えられる
とＣＰＵ他すべての回路が初期化される。リセット信号
は一般に非同期信号であるために、両系のCPUが異なっ
たタイミングでリセットされる可能性がある。このため
リセット信号はRESET32 によって内部クロックに同期化
されて、チップ内に分配される。リセット信号によって
ＣＭＰ１４は、バス比較が無効状態となる。両系のＣＰ
Ｕは、バス比較を行わない状態でメモリのクリアや図示
していないレジスタ類等の初期値設定を行い、正常に初
期化が完了するとバス比較を有効にして、２重化状態と
なる。
ラの主要な動作について説明する。 （１）立ち上げ動作 外部回路によってリセット信号がRESET302に与えられる
とＣＰＵ他すべての回路が初期化される。リセット信号
は一般に非同期信号であるために、両系のCPUが異なっ
たタイミングでリセットされる可能性がある。このため
リセット信号はRESET32 によって内部クロックに同期化
されて、チップ内に分配される。リセット信号によって
ＣＭＰ１４は、バス比較が無効状態となる。両系のＣＰ
Ｕは、バス比較を行わない状態でメモリのクリアや図示
していないレジスタ類等の初期値設定を行い、正常に初
期化が完了するとバス比較を有効にして、２重化状態と
なる。
【００２１】（２）正常動作 通常は、Ａ系・Ｂ系共に同じプログラムをチップ内に格
納しており、完全にタイミングで同じプログラムを実行
する。内部バス３７ａ，３７ｂを介して行われるデータ
の授受は、バス比較器ＣＭＰ１４によって、バスサイク
ル単位で比較されるが、不一致のない場合にはERROR303
信号はオンしない。図示していない外部との入出力動作
で、不一致を発生させないために、完全に同じデータを
同じタイミングで入出力する外部回路を設ける必要があ
る。
納しており、完全にタイミングで同じプログラムを実行
する。内部バス３７ａ，３７ｂを介して行われるデータ
の授受は、バス比較器ＣＭＰ１４によって、バスサイク
ル単位で比較されるが、不一致のない場合にはERROR303
信号はオンしない。図示していない外部との入出力動作
で、不一致を発生させないために、完全に同じデータを
同じタイミングで入出力する外部回路を設ける必要があ
る。
【００２２】割り込み信号３０３は一般に非同期信号で
あるために、両系のＣＰＵが異なったタイミングでリセ
ットされる可能性がある。このため割り込み信号はINT3
4 によって内部クロックに同期化されて、ＣＰＵに与え
られる。
あるために、両系のＣＰＵが異なったタイミングでリセ
ットされる可能性がある。このため割り込み信号はINT3
4 によって内部クロックに同期化されて、ＣＰＵに与え
られる。
【００２３】（３）バス比較器エラー時の動作 素子の劣化やＤＲＡＭ動作ノイズなど何らかの原因で、
内部バス３７ａ，37ｂ上のデータが不一致になると、Ｃ
ＭＰ１４はERROR303をオンする。ERROR303がオンする
と、ＩＮＴ３４によってエラー割り込み信号が生成さ
れ、CPU10a，10b に与えられる。これによって、ＣＰＵ
は所定のエラー処理を開始する。また、ERROR303によっ
てIOU15a，15b は出力を停止しすると共に、外部回路に
エラーを報告する。
内部バス３７ａ，37ｂ上のデータが不一致になると、Ｃ
ＭＰ１４はERROR303をオンする。ERROR303がオンする
と、ＩＮＴ３４によってエラー割り込み信号が生成さ
れ、CPU10a，10b に与えられる。これによって、ＣＰＵ
は所定のエラー処理を開始する。また、ERROR303によっ
てIOU15a，15b は出力を停止しすると共に、外部回路に
エラーを報告する。
【００２４】（４）片系動作モード ２重化を必要としなかったり、プログラム開発時には１
重系で動作させることが望ましい。外部回路によって、
HALT301a，301bをオンすることにより、任意の系を停止
状態にして１重系を実現できる。
重系で動作させることが望ましい。外部回路によって、
HALT301a，301bをオンすることにより、任意の系を停止
状態にして１重系を実現できる。
【００２５】（５）耐ノイズ性の向上方法 各系のDeep n−well層及びバス比較器ＣＭＰ１４のDeep
n−well層の電源端子にそれぞれ独立性の高い電源を接
続することにより、電源ラインから侵入するノイズの相
関を減らすことができる。これによって同時誤りが減少
するため、ＣＭＰ１４での未検出エラーを減らして、コ
ントローラの信頼性を向上させることができる。
n−well層の電源端子にそれぞれ独立性の高い電源を接
続することにより、電源ラインから侵入するノイズの相
関を減らすことができる。これによって同時誤りが減少
するため、ＣＭＰ１４での未検出エラーを減らして、コ
ントローラの信頼性を向上させることができる。
【００２６】次に第２の実施例を図面を用いて説明す
る。
る。
【００２７】図５は、本発明が実施される多重化マイク
ロコントローラのチップ内レイアウトを模式的に示した
図である。各構成要素及びチップのＸ−Ｘ′断面は、第
１の実施例と同じである。第２の実施例では、入出力ユ
ニットＩＯＵ１３を共通のDeep n−well層に集積するこ
とで、入出力ピンの増加を抑えることができる。また、
Deep n−well層２ａ，２ｂに集積される各回路は、Deep
n−well層３を中心に点対称となるように配置・配線し
ているので、空間的相関が減少する。これによって同時
誤りが減少するため、ＣＭＰ１４での未検出エラーを減
らして、コントローラの信頼性を更に向上させることが
できる。またチップ内のバス信号37ａ，３７ｂをDeep n
−well層３寄りに配線し、ＣＭＰ１４へのバス信号引き
出し位置をずらすことにより、ＣＭＰ３への信号と各De
ep n−well層２ａ，２ｂ内の配線との交叉を少なくする
とともに、ＣＭＰ１４近傍の配線密度を減少させ、配線
処理の効率化を図ることができる。
ロコントローラのチップ内レイアウトを模式的に示した
図である。各構成要素及びチップのＸ−Ｘ′断面は、第
１の実施例と同じである。第２の実施例では、入出力ユ
ニットＩＯＵ１３を共通のDeep n−well層に集積するこ
とで、入出力ピンの増加を抑えることができる。また、
Deep n−well層２ａ，２ｂに集積される各回路は、Deep
n−well層３を中心に点対称となるように配置・配線し
ているので、空間的相関が減少する。これによって同時
誤りが減少するため、ＣＭＰ１４での未検出エラーを減
らして、コントローラの信頼性を更に向上させることが
できる。またチップ内のバス信号37ａ，３７ｂをDeep n
−well層３寄りに配線し、ＣＭＰ１４へのバス信号引き
出し位置をずらすことにより、ＣＭＰ３への信号と各De
ep n−well層２ａ，２ｂ内の配線との交叉を少なくする
とともに、ＣＭＰ１４近傍の配線密度を減少させ、配線
処理の効率化を図ることができる。
【００２８】図６は、１チップに集積される多重化マイ
クロコントローラの機能ブロック図である。
クロコントローラの機能ブロック図である。
【００２９】各構成要素は、第１の実施例と同じであ
る。ＩＯＵ１３は、外部との入出力ユニットであり、Ｃ
ＰＵからの書き込みに対しては、Ａ系・Ｂ系いずれかの
出力を選択する、あるいは両系の論理積／和をとって、
外部バス１５に伝える。ＣＰＵからの読み出しに対して
は、外部バス１５上のデータを同時に内部バス３７ａ／
ｂに伝える。ＡＤＣ３８は、アナログ／デジタル変換器
である。一般にアナログ／デジタル変換器は量子化誤差
が出るため、個別に集積するとバス比較CMP14 が誤って
エラーを検出する可能性があるが、共通のDeep n−well
層に集積することで、同一データを内部バス３７に供給
できる。
る。ＩＯＵ１３は、外部との入出力ユニットであり、Ｃ
ＰＵからの書き込みに対しては、Ａ系・Ｂ系いずれかの
出力を選択する、あるいは両系の論理積／和をとって、
外部バス１５に伝える。ＣＰＵからの読み出しに対して
は、外部バス１５上のデータを同時に内部バス３７ａ／
ｂに伝える。ＡＤＣ３８は、アナログ／デジタル変換器
である。一般にアナログ／デジタル変換器は量子化誤差
が出るため、個別に集積するとバス比較CMP14 が誤って
エラーを検出する可能性があるが、共通のDeep n−well
層に集積することで、同一データを内部バス３７に供給
できる。
【００３０】本実施例の動作は、第１の実施例と同じで
ある。
ある。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
大容量のメモリとロジックを混載した完全なマイクロコ
ントローラを同一チップ上で多重化できるため、小型で
安価な高信頼システムＬＳＩを実現できる。
大容量のメモリとロジックを混載した完全なマイクロコ
ントローラを同一チップ上で多重化できるため、小型で
安価な高信頼システムＬＳＩを実現できる。
【００３２】また本発明によれば、半導体基板上で多重
化されたモジュールを電気的に分離できるのでマイクロ
コントローラ間でノイズが波及するのを防止できる。こ
れによって、外部から侵入するノイズで２つのマイクロ
コントローラが同時誤りを発生するのを防止可能とな
り、エラー検出率を向上することができる。
化されたモジュールを電気的に分離できるのでマイクロ
コントローラ間でノイズが波及するのを防止できる。こ
れによって、外部から侵入するノイズで２つのマイクロ
コントローラが同時誤りを発生するのを防止可能とな
り、エラー検出率を向上することができる。
【００３３】また本発明によれば、チップレイアウトに
相関が少なくなるので、外部から侵入するノイズに関す
る感度が変るので、特定のノイズなどで２つのマイクロ
コントローラが同時誤りを発生するのを防止可能とな
り、エラー検出率を向上することができる。
相関が少なくなるので、外部から侵入するノイズに関す
る感度が変るので、特定のノイズなどで２つのマイクロ
コントローラが同時誤りを発生するのを防止可能とな
り、エラー検出率を向上することができる。
【００３４】更に本発明によれば、２つのマイクロコン
トローラとバス比較手段あるいは多数決手段間の配線長
がほぼ同じになり、伝播ディレイ差が少なくなるので、
ディレイ設計が容易になる。
トローラとバス比較手段あるいは多数決手段間の配線長
がほぼ同じになり、伝播ディレイ差が少なくなるので、
ディレイ設計が容易になる。
【図１】チップのレイアウトを示した図。
【図２】チップの断面を示した図。
【図３】全体の構成を示した図。
【図４】バス比較器の内部構成を示した図。
【図５】チップのレイアウトを示した図。
【図６】全体の構成を示した図。
１…シリコン基板、２ａ，２ｂ，３…Deep n−well、４
ａ，４ｂ，５ａ，５ｂ，６，７，８…電源供給ライン、
１０ａ，１０ｂ…ＣＰＵ、１１ａ，１１ｂ…メモリ、１
２ａ，１２ｂ…ＲＯＭ、１３ａ，１３ｂ…入出力ユニッ
ト、１４…バス比較器、１５ａ，１５ｂ…外部入出力ピ
ン、３２…リセット信号生成回路、３３…クロック信号
生成回路、３４…割り込み信号生成回路。
ａ，４ｂ，５ａ，５ｂ，６，７，８…電源供給ライン、
１０ａ，１０ｂ…ＣＰＵ、１１ａ，１１ｂ…メモリ、１
２ａ，１２ｂ…ＲＯＭ、１３ａ，１３ｂ…入出力ユニッ
ト、１４…バス比較器、１５ａ，１５ｂ…外部入出力ピ
ン、３２…リセット信号生成回路、３３…クロック信号
生成回路、３４…割り込み信号生成回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮崎 直人 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 宮崎 義弘 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内
Claims (11)
- 【請求項１】命令あるいはデータを格納するメモリと、
該メモリから命令を読み出して実行するプロセッサから
なるマイクロコントローラにおいて、２つのメモリと２
つのプロセッサと該プロセッサに接続し、該プロセッサ
の入出力信号を比較するバス比較器とを有し、該メモリ
と該プロセッサと該バス比較手段とを同一の半導体基板
上に集積したことを特徴とするメモリを内蔵した多重化
マイクロコントローラ。 - 【請求項２】命令あるいはデータを格納するメモリと、
該メモリから命令を読み出して実行するプロセッサから
なるマイクロコントローラにおいて、複数のプロセッサ
と該プロセッサに接続され該プロセッサの出力信号の多
数決を取る多数決回路とを有し、該メモリと該プロセッ
サと該多数決手段を同一の半導体基板上に集積したこと
を特徴とするメモリを内蔵した多重化マイクロコントロ
ーラ。 - 【請求項３】命令あるいはデータを格納するメモリと、
該メモリから命令を読み出して実行するプロセッサと、
該プロセッサの指示に応じて入出力を行う入出力手段か
らなるマイクロコントローラにおいて、複数のマイクロ
コントローラを同一の半導体基板上に集積したことを特
徴とするメモリを内蔵した多重化マイクロコントロー
ラ。 - 【請求項４】命令あるいはデータを格納するメモリと、
該メモリから命令を読み出して実行するプロセッサとを
有するマイクロコントローラをｐ型シリコン基板上に形
成した２つのDeep n−well層上にそれぞれ形成し、該ｐ
型シリコン基板上に形成したDeep n−well層上に該プロ
セッサを比較する比較回路を形成し、該ｐ型シリコン基
板へのバイアスは該２つのマイクロコントローラ及びバ
ス比較器と独立した端子から印加されることを特徴とす
るメモリを内蔵した多重化マイクロコントローラ。 - 【請求項５】請求項４において、該２つのマイクロコン
トローラはバス比較器を軸として、ほぼ鏡面対称な位置
に配置したことを特徴とするメモリを内蔵した多重化マ
イクロコントローラ。 - 【請求項６】請求項４において、該２つのマイクロコン
トローラはバス比較器を中心として、ほぼ点対称な位置
に配置したことを特徴とするメモリを内蔵した多重化マ
イクロコントローラ。 - 【請求項７】請求項１，請求項２及び請求項３におい
て、 該マイクロプロセッサを構成する各プロセッサと接続
し、外部から入力される割り込み信号を内部クロックに
同期させて該各プロセッサに分配する割り込み分配回路
を有することを特徴とするメモリを内蔵した多重化マイ
クロコントローラ。 - 【請求項８】請求項１，請求項２及び請求項３におい
て、該バス比較器はプロセッサの入出力アドレス空間の
同一アドレスに割り付けられた連絡レジスタを有し、該
連絡レジスタは指定されたプロセッサからのみ書き込み
が可能であり、すべてのプロセッサから読み出し可能で
あることを特徴とするメモリを内蔵した多重化マイクロ
コントローラ。 - 【請求項９】請求項１，請求項２及び請求項３に記載の
メモリを内蔵した多重化マイクロコントローラにおい
て、バス比較手段は複数のマイクロコントローラに内部
クロックを供給する一つのクロック供給手段を有するこ
とを特徴とするメモリを内蔵した多重化マイクロコント
ローラ。 - 【請求項１０】請求項１，請求項２及び請求項３に記載
のメモリを内蔵した多重化マイクロコントローラにおい
て、バス比較手段は複数のマイクロコントローラに内部
クロックに同期したリセット信号を供給するリセット供
給手段を有することを特徴とするメモリを内蔵した多重
化マイクロコントローラ。 - 【請求項１１】請求項１，請求項２及び請求項３に記載
のメモリを内蔵した多重化マイクロコントローラにおい
て、バス比較手段はプロセッサの入出力アドレス空間の
同一アドレスに割り付けられた比較制御レジスタを有
し、バス比較手段はプロセッサの指定によって比較制御
レジスタが所定の値に設定された時のみバス比較を行う
ことを特徴とするメモリを内蔵した多重化マイクロコン
トローラ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9066064A JPH10261762A (ja) | 1997-03-19 | 1997-03-19 | メモリを内蔵した多重化マイクロコントローラ |
| DE1997618129 DE69718129T2 (de) | 1996-10-29 | 1997-10-27 | Redundantes Datenverarbeitungssystem |
| EP19970118646 EP0840225B1 (en) | 1996-10-29 | 1997-10-27 | Redundant information processing system |
| DE1997637573 DE69737573T2 (de) | 1996-10-29 | 1997-10-27 | Redundantes Datenverarbeitungssystem |
| EP02014725A EP1291740B1 (en) | 1996-10-29 | 1997-10-27 | Redundant information processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9066064A JPH10261762A (ja) | 1997-03-19 | 1997-03-19 | メモリを内蔵した多重化マイクロコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10261762A true JPH10261762A (ja) | 1998-09-29 |
Family
ID=13305061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9066064A Pending JPH10261762A (ja) | 1996-10-29 | 1997-03-19 | メモリを内蔵した多重化マイクロコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10261762A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007036425A (ja) * | 2005-07-25 | 2007-02-08 | Pentax Corp | アナログ機器駆動システムおよび撮像装置 |
| JP2009140213A (ja) * | 2007-12-06 | 2009-06-25 | Hitachi Ltd | チップ内冗長化による高信頼システム及びその制御方法 |
| JP2010113388A (ja) * | 2008-11-04 | 2010-05-20 | Renesas Technology Corp | 処理結果を照合する比較器を有するマルチコアマイコン |
| JP2010160712A (ja) * | 2009-01-09 | 2010-07-22 | Renesas Technology Corp | 半導体データ処理デバイス及びデータ処理システム |
| DE102010008023A1 (de) | 2009-02-25 | 2010-09-02 | Renesas Technology Corp. | Mikrocontroller und elektronische Steuereinheit |
| US7969229B2 (en) | 2009-02-19 | 2011-06-28 | Hitachi, Ltd. | On-chip redundancy high-reliable system and method of controlling the same |
| JP4795433B2 (ja) * | 2005-06-30 | 2011-10-19 | インテル コーポレイション | ロックステップ式二重化モジュール冗長システムにおける訂正不能エラーレートの低減 |
| US9367438B2 (en) | 2011-04-21 | 2016-06-14 | Renesas Electronics Corporation | Semiconductor integrated circuit and method for operating same |
| JP2017519276A (ja) * | 2014-04-30 | 2017-07-13 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 共通の半導体基板での少なくとも２つの物理的なマイクロコントローラによる１つの論理的なマイクロコントローラの形成 |
-
1997
- 1997-03-19 JP JP9066064A patent/JPH10261762A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US8839029B2 (en) | 2008-11-04 | 2014-09-16 | Renesas Electronics Corporation | Multi-core microcontroller having comparator for checking processing results |
| US8433955B2 (en) | 2008-11-04 | 2013-04-30 | Renesas Electronics Corporation | Multi-core microcontroller having comparator for checking processing result |
| JP2010160712A (ja) * | 2009-01-09 | 2010-07-22 | Renesas Technology Corp | 半導体データ処理デバイス及びデータ処理システム |
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| US8291188B2 (en) | 2009-02-25 | 2012-10-16 | Renesas Electronics Corporation | Microcontroller and electronic control unit |
| JP2010198327A (ja) * | 2009-02-25 | 2010-09-09 | Renesas Electronics Corp | マイクロコントローラおよび電子制御装置 |
| US8639905B2 (en) | 2009-02-25 | 2014-01-28 | Renesas Electronics Corporation | Microcontroller and electronic control unit |
| DE102010008023A1 (de) | 2009-02-25 | 2010-09-02 | Renesas Technology Corp. | Mikrocontroller und elektronische Steuereinheit |
| US9367438B2 (en) | 2011-04-21 | 2016-06-14 | Renesas Electronics Corporation | Semiconductor integrated circuit and method for operating same |
| JP2017519276A (ja) * | 2014-04-30 | 2017-07-13 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 共通の半導体基板での少なくとも２つの物理的なマイクロコントローラによる１つの論理的なマイクロコントローラの形成 |
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