JPH10261762A - Multiplexed microcontroller built-in storage device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a small-sized LSI of high reliability at a low cost in which logic mixed mounting technique is used. SOLUTION: This microcontroller is provided with a main storage device constituted of DRAM's 11a, 11b, processors 10a, 10b executing the command on the main storage device, I/O ports 13a, 13b performing input and output to and from the outside of an LSI, according to the indication of the processors, and a bus comparator 14 comparing the I/O signals of the processors 10a, 10b. The DRAM's 11a, 11b, the processors 10a, 10b and the comparator 14 are integrated on the same semiconductor substrate.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、ＤＲＡＭあるいは
強誘電体メモリなどの大容量メモリとプロセッサなどの
大規模ロジック演算部を混載したシステムＬＳＩに係わ
り、さらに詳しくは、ＤＲＡＭやプロセッサなどのモジ
ュールを同一ＬＳＩに複数個集積した高集積システムＬ
ＳＩに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a system LSI in which a large-capacity memory such as a DRAM or a ferroelectric memory and a large-scale logic operation unit such as a processor are mixed, and more specifically, a module such as a DRAM or a processor. Highly integrated system L integrated on the same LSI
Regarding SI.

【０００２】[0002]

【従来の技術】マイクロエレクトロニクス技術の進展に
よって、プロセッサなどの大規模なロジックとＤＲＡＭ
や強誘電体メモリなどの大容量メモリ素子を１つのシリ
コン上に集積できるようになってきた。これらの半導体
素子は、ロジック混載ＬＳＩと呼ばれており、例えば、
特開平7−295547 号公報に記載されている。ここでは、
ロジック混載技術を用いることで高性能や小型化を目指
している。一方で、ロジック混載ＬＳＩは非常に微細な
ルールを用いているためにＬＳＩ内の配線やセルが経年
変化で劣化したり、外来ノイズやα線などの外乱によっ
てフリップフロップの内容が反転しやすくなったりす
る。またチップ内部では、ＤＲＡＭはSRAMと異なり、動
作時に流れる電流の変化が非常に大きく、大きなピーク
電流を発生させる。このピーク電流及びｄｉ／ｄｔによ
り大きな電源ノイズが発生する。このピーク電流はビッ
ト線を増幅する時に発生するもので、ビット線とシリコ
ン基板との結合容量により、シリコン基板にもノイズが
発生する。また、ＤＲＡＭに必須のリフレッシュもビッ
ト線を増幅する動作そのものであり、アクセス時と同じ
ノイズを発生させる。このようにＤＲＡＭ混載の場合、
大容量が可能であるがノイズが大きく誤りを発生させや
すい。その結果として、演算データに誤りが生じてしま
い、データの信頼性を低下させる。これは、ロジック搭
載ＬＳＩを産業機器等の信頼性を要求される機器に適用
するときに重大な問題となる。2. Description of the Related Art With the development of microelectronics technology, large-scale logic such as processors and DRAMs have been developed.
It has become possible to integrate large-capacity memory elements such as memory and ferroelectric memory on one silicon. These semiconductor elements are called logic embedded LSIs.
It is described in JP-A-7-295547. here,
Aiming at high performance and miniaturization by using logic mixed technology. On the other hand, logic-embedded LSIs use very fine rules, so the wiring and cells in the LSI deteriorate over time, and the contents of flip-flops are easily inverted due to disturbances such as external noise and α rays. Or Also, inside the chip, the DRAM, unlike the SRAM, has a very large change in the current flowing during operation and generates a large peak current. A large power supply noise is generated due to the peak current and di / dt. This peak current is generated when a bit line is amplified, and noise is also generated in the silicon substrate due to the coupling capacitance between the bit line and the silicon substrate. Refresh, which is essential for a DRAM, is the operation of amplifying a bit line itself, and generates the same noise as that at the time of access. In this way, in the case of DRAM embedded,
Although large capacity is possible, noise is large and errors easily occur. As a result, errors occur in the operation data, and the reliability of the data decreases. This is a serious problem when the LSI with logic is applied to equipment requiring reliability such as industrial equipment.

【０００３】この問題を解決する一般的手法は、ロジッ
ク搭載ＬＳＩを複数個用いて多重系を構成することであ
る。A general method for solving this problem is to form a multiplex system using a plurality of LSIs with logic.

【０００４】またより改善された手法として、特開平2
−244252号，特開平7−171581号，特開平7−234801号，
特開平8−16421 号公報に開示されるように、２つのプ
ロセッサを集積して出力を比較することによって演算デ
ータの誤りを検出する方法がある。Further, as an improved method, Japanese Patent Laid-Open No.
-244252, JP-A-7-171581, JP-A-7-234801,
As disclosed in Japanese Patent Application Laid-Open No. 8-16421, there is a method for detecting errors in operation data by integrating two processors and comparing outputs.

【０００５】[0005]

【発明が解決しようとする課題】しかしながら、上述の
ロジック搭載ＬＳＩを複数個用いて多重系を構成する方
法によると、コストの増大や装置の大規模化を誘発し、
ロジック搭載ＬＳＩのメリットを大いに低下させてしま
う。However, according to the above-described method of configuring a multiplex system by using a plurality of LSIs with logic, the cost and the size of the device are increased.
This greatly reduces the merits of a logic-mounted LSI.

【０００６】また、２つのプロセッサを集積して出力を
比較することによって演算データの誤りを検出する方法
については、電源等から進入するコモンノイズによる同
時誤りやＬＳＩ製造上の問題点については考慮されてい
ない。Further, regarding a method for detecting an error in operation data by integrating two processors and comparing outputs, consideration is given to simultaneous errors due to common noise entering from a power supply or the like and problems in LSI manufacturing. Not.

【０００７】そこで、本発明は上記問題点に鑑みてなさ
れたものであり、その目的は、信頼性を要求される装置
に好適なロジック混載技術を用いた高信頼なＬＳＩを提
供することにある。また本発明の別の目的は、チップ内
で多重化したロジック混載モジュールを制御するのに好
適な機能を提供することにある。Accordingly, the present invention has been made in view of the above problems, and an object of the present invention is to provide a highly reliable LSI using a logic embedding technique suitable for a device requiring reliability. . Another object of the present invention is to provide a function suitable for controlling a logic mixed module multiplexed in a chip.

【０００８】[0008]

【課題を解決するための手段】上記目的を達成するため
に本発明では、命令あるいはデータを格納するメモリ
と、該メモリから命令を読み出して実行するプロセッサ
からなるマイクロコントローラにおいて、２つのメモリ
と２つのプロセッサと該プロセッサに接続し、該プロセ
ッサの入出力信号を比較するバス比較器とを有し、該メ
モリと該プロセッサと該バス比較手段とを同一の半導体
基板上に集積したことを特徴としている。また、上記目
的を達成するために本発明では、命令あるいはデータを
格納するメモリと、該メモリから命令を読み出して実行
するプロセッサからなるマイクロコントローラにおい
て、複数のプロセッサと該プロセッサに接続され該プロ
セッサの出力信号の多数決を取る多数決回路とを有し、
該メモリと該プロセッサと該多数決手段を同一の半導体
基板上に集積したことを特徴としている。According to the present invention, there is provided a microcontroller comprising a memory for storing instructions or data and a processor for reading and executing the instructions from the memory. One processor and a bus comparator connected to the processor and comparing input / output signals of the processor, wherein the memory, the processor and the bus comparison means are integrated on the same semiconductor substrate. I have. In order to achieve the above object, according to the present invention, in a microcontroller comprising a memory for storing instructions or data, and a processor for reading and executing instructions from the memory, a plurality of processors and a A majority circuit for taking a majority of output signals,
The memory, the processor and the majority means are integrated on the same semiconductor substrate.

【０００９】また、上記目的を達成するために本発明で
は、命令あるいはデータを格納するメモリと、該メモリ
から命令を読み出して実行するプロセッサと、該プロセ
ッサの指示に応じて入出力を行う入出力手段からなるマ
イクロコントローラにおいて、複数のマイクロコントロ
ーラを同一の半導体基板上に集積したことを特徴として
いる。According to another aspect of the present invention, there is provided a memory for storing instructions or data, a processor for reading and executing instructions from the memory, and an input / output for performing input / output in accordance with instructions from the processor. A microcontroller comprising means is characterized in that a plurality of microcontrollers are integrated on the same semiconductor substrate.

【００１０】更に上記目的を達成するために本発明で
は、命令あるいはデータを格納するメモリと、該メモリ
から命令を読み出して実行するプロセッサとを有するマ
イクロコントローラをｐ型シリコン基板上に形成した２
つのDeep n−well層上にそれぞれ形成し、該ｐ型シリコ
ン基板上に形成したDeep n−well層上に該プロセッサを
比較する比較回路を形成し、該ｐ型シリコン基板へのバ
イアスは該２つのマイクロコントローラ及びバス比較器
と独立した端子から印加されることを特徴としている。In order to achieve the above object, according to the present invention, a microcontroller having a memory for storing instructions or data and a processor for reading and executing instructions from the memory is formed on a p-type silicon substrate.
A comparison circuit is formed on each of the two deep n-well layers, and a comparison circuit for comparing the processors is formed on the deep n-well layer formed on the p-type silicon substrate. It is applied from two microcontrollers and a terminal independent of the bus comparator.

【００１１】[0011]

【発明の実施の形態】以下本発明の第一の実施例を図面
を用いて説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment of the present invention will be described below with reference to the drawings.

【００１２】図１は、本発明が実施される多重化マイク
ロコントローラのチップ内レイアウトを模式的に示した
図である。１は、ＣＰＵ１０ａ，１０ｂやメモリ１１
ａ，１１ｂ等の回路が集積されたチップのｐ型シリコン
基板を示す。２ａ，２ｂ及び３は、ｐ型シリコン基板１
上に形成されるDeep n−well層であり、その上にＣＰＵ
１０ａ，１０ｂやメモリ１１ａ，１１ｂ等の回路が集積
される。４ａ，４ｂおよび６、また５ａ，５ｂおよび７
は、それぞれのDeep n−well層と集積される回路への電
源供給ラインであり、８は、ｐ型シリコン基板１に印加
されるバイアス電圧の供給ラインである。CPU10a，10b
は、ＣＰＵの如き一般的に知られているマイクロプロセ
ッサコアである。DRAM10a，10bは、大容量のメモリであ
り、所謂ＤＲＡＭマクロセルや強誘電体メモリマクロセ
ルあるいは他の書き換え可能なメモリを用いることがで
きる。ROM12a，12b は、プログラムやデータを格納する
ためのＲＯＭであり、DRAM10a，10bが強誘電体メモリで
構成されるときには不要となろう。IOU13a，13b は、バ
ス信号線１５ａ，１５ｂを介してチップの外部と入出力
を行うための回路である入出力ユニットであり、バス信
号以外にも図示していないシリアル信号線などを含むこ
とは当業者も周知である。ＣＭＰ１４は、チップ内のバ
ス信号３７ａ，３７ｂ上のデータを比較するバス比較器
である。FIG. 1 is a diagram schematically showing an in-chip layout of a multiplexed microcontroller in which the present invention is implemented. 1 is a CPU 10a, 10b or a memory 11
1 shows a p-type silicon substrate of a chip on which circuits such as a and 11b are integrated. 2a, 2b and 3 are p-type silicon substrates 1
Deep n-well layer formed on the top, CPU
Circuits such as 10a and 10b and memories 11a and 11b are integrated. 4a, 4b and 6 and 5a, 5b and 7
Is a power supply line to a circuit integrated with each Deep n-well layer, and 8 is a supply line for a bias voltage applied to the p-type silicon substrate 1. CPU 10a, 10b
Is a commonly known microprocessor core such as a CPU. The DRAMs 10a and 10b are large-capacity memories, and a so-called DRAM macro cell, ferroelectric memory macro cell, or other rewritable memory can be used. The ROMs 12a and 12b are ROMs for storing programs and data, and may not be necessary when the DRAMs 10a and 10b are formed of ferroelectric memories. The IOUs 13a and 13b are input / output units which are circuits for performing input and output with respect to the outside of the chip via the bus signal lines 15a and 15b. The IOUs 13a and 13b may include serial signal lines (not shown) other than bus signals. Those skilled in the art are well-known. The CMP 14 is a bus comparator that compares data on the bus signals 37a and 37b in the chip.

【００１３】Deep n−well層２に集積される各回路は、
Deep n−well層３を中心に鏡面対称となるように配置・
配線して、ＣＭＰ３への配線長を等しくし、タイミング
設計の容易化を図る。更にチップ内のバス信号３７ａ，
３７ｂをDeep n−well層３寄りに配線し、ＣＭＰ３への
信号と各Deep n−well層２内の配線との交叉を少なくし
て、配線処理の効率化を図る。Each circuit integrated in the deep n-well layer 2 has:
Arranged so as to be mirror-symmetric about Deep n-well layer 3
Wiring is performed to make the wiring length to CMP3 equal, thereby facilitating timing design. Further, bus signals 37a in the chip,
37b is wired near the deep n-well layer 3 to reduce the intersection of the signal to the CMP 3 and the wiring in each deep n-well layer 2, thereby improving the efficiency of the wiring processing.

【００１４】図２は、図１に示すチップのＸ−Ｘ′断面
図である。本発明によれば、ｐ型シリコン基板１に独立
したDeep n−well層２ａ，２ｂおよび３を生成すること
によって、２ａ，２ｂ及び３上に集積されるＣＰＵやメ
モリ，ＣＭＰを分離する。FIG. 2 is a sectional view taken along the line XX 'of the chip shown in FIG. According to the present invention, the CPU, memory, and CMP integrated on 2a, 2b, and 3 are separated by generating independent deep n-well layers 2a, 2b, and 3 on p-type silicon substrate 1.

【００１５】図３は、１チップに集積される多重化マイ
クロコントローラの機能ブロック図である。FIG. 3 is a functional block diagram of a multiplexed microcontroller integrated on one chip.

【００１６】ブロック図全体は、大きくＡ系とＢ系及び
共用モジュール３に分かれる。10ａ，１０ｂ，１１ａ，
１１ｂ，１２ａ，１２ｂ，１３ａ，１３ｂはそれぞれ先
述のように、ＣＰＵ，メモリ，ＲＯＭ，入出力ユニット
を示す。ＣＭＰ１４は、内部バス３７ａ，３７ｂ上のデ
ータを監視するバス比較器であり、不一致を検出すると
エラー信号３０３をオンする。ＣＭＰ１４が比較する信
号は、所謂バス信号だけでなく各系の制御信号を含むこ
とも可能である。CMPIDREG31a，31bは、プログラムから
読み出すことで、ＣＰＵがＡ系・Ｂ系のいずれに属して
いるかを知るためのレジスタである。ＬＳＩ製造時にＩ
ＤＲＥＧのデータを系固有の値に固定したり、図３に示
すように外部ピンを設けてプリント板上から系固有の値
を与えることで、上記目的を達成できる。The whole block diagram is roughly divided into A system, B system and common module 3. 10a, 10b, 11a,
11b, 12a, 12b, 13a, and 13b indicate a CPU, a memory, a ROM, and an input / output unit, respectively, as described above. The CMP 14 is a bus comparator that monitors data on the internal buses 37a and 37b, and turns on the error signal 303 when a mismatch is detected. The signals compared by the CMP 14 may include not only so-called bus signals but also control signals of respective systems. CMPIDREGs 31a and 31b are registers for reading out from the program to know whether the CPU belongs to the A system or the B system. When manufacturing LSI
The above object can be achieved by fixing the DREG data to a value unique to the system or by providing an external pin as shown in FIG. 3 and giving the value unique to the system from a printed board.

【００１７】RESET32 は、外部リセットピン３０２から
与えられるリセット信号をマイクロコントローラの内部
クロックに同期させて、各系やその他の回路に分配する
リセット信号生成回路である。ＰＬＬ３３は、外部クロ
ックピン３００から与えられるクロック信号を各系やそ
の他の回路に分配するクロック信号生成回路であり、Ｐ
ＬＬ（フェーズロックドループ）技術を用いてチップ内
のクロックスキューを低減する機能を持っている。更
に、系間のクロックを半サイクルずらすことにより、ノ
イズに対する同一誤りの発生を低減する差動機能をもっ
ている。INT34 は、外部割り込みピン３０３から与えら
れる割り込み信号あるいはバス比較器ＣＭＰ１４が生成
するエラー信号ERROR303をマイクロコントローラの内部
クロックに同期させて、各系CPU10a／b に分配する割り
込み信号生成回路である。RESET 32 is a reset signal generation circuit that distributes a reset signal supplied from an external reset pin 302 to each system and other circuits in synchronization with an internal clock of the microcontroller. The PLL 33 is a clock signal generation circuit that distributes a clock signal provided from the external clock pin 300 to each system and other circuits.
It has a function of reducing clock skew in a chip by using LL (phase locked loop) technology. Further, a differential function is provided to reduce the occurrence of the same error with respect to noise by shifting the clock between systems by half a cycle. INT34 is an interrupt signal generation circuit that distributes the interrupt signal supplied from the external interrupt pin 303 or the error signal ERROR303 generated by the bus comparator CMP14 to the CPUs 10a / b in synchronization with the internal clock of the microcontroller.

【００１８】AWTREG35は、Ａ系のCPU10aからのみ書き込
み可能な連絡レジスタであり、Ｂ系からの書き込みデー
タは無視されるが、読み出しはCPU10a，10b 共に可能で
ある。BWTREG36は、Ｂ系のCPU10bからのみ書き込み可能
なレジスタであり、Ａ系からの書き込みデータは無視さ
れるが、読み出しはCPU10a，10b 共に可能である。AWTR
EG35やBWTREG36を用いることで、各系に固有のデータを
両系に配布することができる。３８ａ／ｂは、論理和素
子であり、外部ホルトピン301ａ，301ｂから与えられる
系毎の停止信号をそれぞれのCPU10a，10b に伝える。The AWTREG 35 is a communication register that can be written only from the CPU 10a of the A system, and the write data from the B system is ignored, but reading can be performed by both the CPUs 10a and 10b. The BWTREG 36 is a register that can be written only from the B-system CPU 10b, and the write data from the A-system is ignored, but reading is possible for both CPUs 10a and 10b. AWTR
By using EG35 and BWTREG36, data unique to each system can be distributed to both systems. Numeral 38a / b denotes a logical sum element, which transmits a stop signal for each system supplied from the external halt pins 301a, 301b to the respective CPUs 10a, 10b.

【００１９】図４にＣＭＰ１４の内部構成を示す。レジ
スタ４２ａ，４２ｂは、内部バス３７ａ，３７ｂ上のデ
ータを一時保持するレジスタである。DEC43a，43b は、
ＣＭＰ１４の制御レジスタ４４ａ，４４ｂへのデータセ
ットを行うためのアドレスデコーダである。制御レジス
タ４４ａ，４４ｂがセットされるとバス比較が有効にな
るが、いずれかがクリアされるとバス比較が無効にな
り、不一致を検出してもエラー信号３０３はオンしな
い。制御レジスタのセット／リセットは、該制御レジス
タのアドレスを指定して、明示的に操作することも可能
で有り、特定のアドレス(例えば、連絡レジスタアドレ
ス)が内部バスに出力された時に、自動的に設定される
ことが可能である。また制御レジスタ４４ａ，４４ｂ
は、RESET32からリセット信号が与えられるか、比較器
４１で不一致が検出されるとクリアされる。４５は、論
理積素子である。ＳＥＬ４７はセレクタであり、ＰＬＬ
３３が差動機能のときには、信号線４６の指定によりレ
ジスタ４８側を選択し、差動機能でないときには、他方
を選択する。FIG. 4 shows the internal structure of the CMP 14. The registers 42a and 42b are registers for temporarily holding data on the internal buses 37a and 37b. DEC43a and 43b are
This is an address decoder for setting data in the control registers 44a and 44b of the CMP 14. When the control registers 44a and 44b are set, the bus comparison becomes valid. However, when either of them is cleared, the bus comparison becomes invalid, and the error signal 303 does not turn on even if a mismatch is detected. The setting / resetting of the control register can be explicitly operated by designating the address of the control register. When a specific address (for example, a communication register address) is output to the internal bus, the operation is automatically performed. Can be set to Also, the control registers 44a, 44b
Is cleared when a reset signal is supplied from RESET 32 or when the comparator 41 detects a mismatch. 45 is an AND element. SEL47 is a selector, and PLL
When the function 33 is the differential function, the register 48 is selected by designating the signal line 46, and when the function is not the differential function, the other is selected.

【００２０】次に図３に示す多重化マイクロコントロー
ラの主要な動作について説明する。 （１）立ち上げ動作 外部回路によってリセット信号がRESET302に与えられる
とＣＰＵ他すべての回路が初期化される。リセット信号
は一般に非同期信号であるために、両系のCPUが異なっ
たタイミングでリセットされる可能性がある。このため
リセット信号はRESET32 によって内部クロックに同期化
されて、チップ内に分配される。リセット信号によって
ＣＭＰ１４は、バス比較が無効状態となる。両系のＣＰ
Ｕは、バス比較を行わない状態でメモリのクリアや図示
していないレジスタ類等の初期値設定を行い、正常に初
期化が完了するとバス比較を有効にして、２重化状態と
なる。Next, main operations of the multiplexed microcontroller shown in FIG. 3 will be described. (1) Start-up operation When a reset signal is given to the RESET 302 by an external circuit, the CPU and all other circuits are initialized. Since the reset signal is generally an asynchronous signal, the CPUs of both systems may be reset at different timings. For this reason, the reset signal is synchronized with the internal clock by RESET32 and distributed within the chip. The reset signal puts the bus comparison into an invalid state in the CMP 14. CP of both systems
U clears the memory and sets initial values of registers and the like (not shown) in a state where bus comparison is not performed. When initialization is completed normally, the bus comparison is enabled and a double state is established.

【００２１】（２）正常動作 通常は、Ａ系・Ｂ系共に同じプログラムをチップ内に格
納しており、完全にタイミングで同じプログラムを実行
する。内部バス３７ａ，３７ｂを介して行われるデータ
の授受は、バス比較器ＣＭＰ１４によって、バスサイク
ル単位で比較されるが、不一致のない場合にはERROR303
信号はオンしない。図示していない外部との入出力動作
で、不一致を発生させないために、完全に同じデータを
同じタイミングで入出力する外部回路を設ける必要があ
る。(2) Normal Operation Normally, the same program is stored in the chip for both the A-system and the B-system, and the same program is executed with perfect timing. The transfer of data performed via the internal buses 37a and 37b is compared in bus cycle units by the bus comparator CMP14.
The signal does not turn on. It is necessary to provide an external circuit that inputs and outputs completely the same data at the same timing in order to prevent inconsistency in the input / output operation with the outside (not shown).

【００２２】割り込み信号３０３は一般に非同期信号で
あるために、両系のＣＰＵが異なったタイミングでリセ
ットされる可能性がある。このため割り込み信号はINT3
4 によって内部クロックに同期化されて、ＣＰＵに与え
られる。Since the interrupt signal 303 is generally an asynchronous signal, both CPUs may be reset at different timings. Therefore, the interrupt signal is INT3
4 and is given to the CPU in synchronization with the internal clock.

【００２３】（３）バス比較器エラー時の動作 素子の劣化やＤＲＡＭ動作ノイズなど何らかの原因で、
内部バス３７ａ，37ｂ上のデータが不一致になると、Ｃ
ＭＰ１４はERROR303をオンする。ERROR303がオンする
と、ＩＮＴ３４によってエラー割り込み信号が生成さ
れ、CPU10a，10b に与えられる。これによって、ＣＰＵ
は所定のエラー処理を開始する。また、ERROR303によっ
てIOU15a，15b は出力を停止しすると共に、外部回路に
エラーを報告する。(3) Operation at the time of bus comparator error For some reason such as deterioration of the element or DRAM operation noise,
If the data on the internal buses 37a and 37b do not match, C
MP14 turns on ERROR303. When the ERROR 303 is turned on, an error interrupt signal is generated by the INT 34 and given to the CPUs 10a and 10b. This allows the CPU
Starts a predetermined error process. In addition, the IOUs 15a and 15b stop outputting due to ERROR303 and report an error to an external circuit.

【００２４】（４）片系動作モード ２重化を必要としなかったり、プログラム開発時には１
重系で動作させることが望ましい。外部回路によって、
HALT301a，301bをオンすることにより、任意の系を停止
状態にして１重系を実現できる。(4) One-sided operation mode When duplication is not required, or when
It is desirable to operate in a heavy system. By the external circuit,
By turning on the HALTs 301a and 301b, an arbitrary system can be stopped and a single system can be realized.

【００２５】（５）耐ノイズ性の向上方法 各系のDeep n−well層及びバス比較器ＣＭＰ１４のDeep
n−well層の電源端子にそれぞれ独立性の高い電源を接
続することにより、電源ラインから侵入するノイズの相
関を減らすことができる。これによって同時誤りが減少
するため、ＣＭＰ１４での未検出エラーを減らして、コ
ントローラの信頼性を向上させることができる。(5) Method of Improving Noise Resistance The Deep n-well layer of each system and the Deep of the bus comparator CMP14
By connecting power supplies with high independence to the power supply terminals of the n-well layer, the correlation of noise entering from the power supply line can be reduced. As a result, simultaneous errors are reduced, so that undetected errors in the CMP 14 can be reduced, and the reliability of the controller can be improved.

【００２６】次に第２の実施例を図面を用いて説明す
る。Next, a second embodiment will be described with reference to the drawings.

【００２７】図５は、本発明が実施される多重化マイク
ロコントローラのチップ内レイアウトを模式的に示した
図である。各構成要素及びチップのＸ−Ｘ′断面は、第
１の実施例と同じである。第２の実施例では、入出力ユ
ニットＩＯＵ１３を共通のDeep n−well層に集積するこ
とで、入出力ピンの増加を抑えることができる。また、
Deep n−well層２ａ，２ｂに集積される各回路は、Deep
n−well層３を中心に点対称となるように配置・配線し
ているので、空間的相関が減少する。これによって同時
誤りが減少するため、ＣＭＰ１４での未検出エラーを減
らして、コントローラの信頼性を更に向上させることが
できる。またチップ内のバス信号37ａ，３７ｂをDeep n
−well層３寄りに配線し、ＣＭＰ１４へのバス信号引き
出し位置をずらすことにより、ＣＭＰ３への信号と各De
ep n−well層２ａ，２ｂ内の配線との交叉を少なくする
とともに、ＣＭＰ１４近傍の配線密度を減少させ、配線
処理の効率化を図ることができる。FIG. 5 is a diagram schematically showing an in-chip layout of a multiplexed microcontroller in which the present invention is implemented. The XX 'cross section of each component and chip is the same as in the first embodiment. In the second embodiment, an increase in the number of input / output pins can be suppressed by integrating the input / output unit IOU13 on a common Deep n-well layer. Also,
Each circuit integrated in the deep n-well layers 2a and 2b is
Since they are arranged and wired so as to be point-symmetrical with respect to the n-well layer 3, spatial correlation is reduced. As a result, simultaneous errors are reduced, so that undetected errors in the CMP 14 can be reduced, and the reliability of the controller can be further improved. Also, the bus signals 37a and 37b in the chip are changed to Deep n
The wiring to the -well layer 3 is shifted and the bus signal extraction position to the CMP 14 is shifted so that the signal to the CMP 3 and each De
It is possible to reduce the intersection with the wiring in the ep n-well layers 2a and 2b, reduce the wiring density in the vicinity of the CMP 14, and increase the efficiency of the wiring processing.

【００２８】図６は、１チップに集積される多重化マイ
クロコントローラの機能ブロック図である。FIG. 6 is a functional block diagram of a multiplexed microcontroller integrated on one chip.

【００２９】各構成要素は、第１の実施例と同じであ
る。ＩＯＵ１３は、外部との入出力ユニットであり、Ｃ
ＰＵからの書き込みに対しては、Ａ系・Ｂ系いずれかの
出力を選択する、あるいは両系の論理積／和をとって、
外部バス１５に伝える。ＣＰＵからの読み出しに対して
は、外部バス１５上のデータを同時に内部バス３７ａ／
ｂに伝える。ＡＤＣ３８は、アナログ／デジタル変換器
である。一般にアナログ／デジタル変換器は量子化誤差
が出るため、個別に集積するとバス比較CMP14 が誤って
エラーを検出する可能性があるが、共通のDeep n−well
層に集積することで、同一データを内部バス３７に供給
できる。Each component is the same as in the first embodiment. The IOU 13 is an input / output unit with the outside,
For writing from PU, select either A-system or B-system output, or take the logical product / sum of both systems,
Inform the external bus 15. For reading from the CPU, the data on the external bus 15 is simultaneously read from the internal bus 37a /
Tell b. The ADC 38 is an analog / digital converter. In general, since analog / digital converters have quantization errors, if they are individually integrated, the bus comparison CMP14 may erroneously detect errors, but a common Deep n-well
By integrating the layers, the same data can be supplied to the internal bus 37.

【００３０】本実施例の動作は、第１の実施例と同じで
ある。The operation of this embodiment is the same as that of the first embodiment.

【００３１】[0031]

【発明の効果】以上説明したように、本発明によれば、
大容量のメモリとロジックを混載した完全なマイクロコ
ントローラを同一チップ上で多重化できるため、小型で
安価な高信頼システムＬＳＩを実現できる。As described above, according to the present invention,
Since a complete microcontroller containing a large amount of memory and logic can be multiplexed on the same chip, a small and inexpensive highly reliable system LSI can be realized.

【００３２】また本発明によれば、半導体基板上で多重
化されたモジュールを電気的に分離できるのでマイクロ
コントローラ間でノイズが波及するのを防止できる。こ
れによって、外部から侵入するノイズで２つのマイクロ
コントローラが同時誤りを発生するのを防止可能とな
り、エラー検出率を向上することができる。Further, according to the present invention, since modules multiplexed on a semiconductor substrate can be electrically separated, noise can be prevented from spreading between microcontrollers. As a result, it is possible to prevent simultaneous errors from occurring in the two microcontrollers due to noise entering from the outside, and it is possible to improve the error detection rate.

【００３３】また本発明によれば、チップレイアウトに
相関が少なくなるので、外部から侵入するノイズに関す
る感度が変るので、特定のノイズなどで２つのマイクロ
コントローラが同時誤りを発生するのを防止可能とな
り、エラー検出率を向上することができる。Further, according to the present invention, since the correlation with the chip layout is reduced, the sensitivity with respect to noise entering from the outside changes, so that it is possible to prevent the two microcontrollers from generating a simultaneous error due to specific noise or the like. As a result, the error detection rate can be improved.

【００３４】更に本発明によれば、２つのマイクロコン
トローラとバス比較手段あるいは多数決手段間の配線長
がほぼ同じになり、伝播ディレイ差が少なくなるので、
ディレイ設計が容易になる。Further, according to the present invention, the wiring length between the two microcontrollers and the bus comparing means or the majority decision means becomes substantially the same, and the propagation delay difference becomes small.
Delay design becomes easy.

【図面の簡単な説明】[Brief description of the drawings]

【図１】チップのレイアウトを示した図。FIG. 1 is a diagram showing a layout of a chip.

【図２】チップの断面を示した図。FIG. 2 is a diagram showing a cross section of a chip.

【図３】全体の構成を示した図。FIG. 3 is a diagram showing an entire configuration.

【図４】バス比較器の内部構成を示した図。FIG. 4 is a diagram showing an internal configuration of a bus comparator.

【図５】チップのレイアウトを示した図。FIG. 5 is a diagram showing a layout of a chip.

【図６】全体の構成を示した図。FIG. 6 is a diagram showing an entire configuration.

【符号の説明】[Explanation of symbols]

１…シリコン基板、２ａ，２ｂ，３…Deep n−well、４
ａ，４ｂ，５ａ，５ｂ，６，７，８…電源供給ライン、
１０ａ，１０ｂ…ＣＰＵ、１１ａ，１１ｂ…メモリ、１
２ａ，１２ｂ…ＲＯＭ、１３ａ，１３ｂ…入出力ユニッ
ト、１４…バス比較器、１５ａ，１５ｂ…外部入出力ピ
ン、３２…リセット信号生成回路、３３…クロック信号
生成回路、３４…割り込み信号生成回路。1: silicon substrate, 2a, 2b, 3: deep n-well, 4
a, 4b, 5a, 5b, 6, 7, 8 ... power supply line,
10a, 10b CPU, 11a, 11b memory, 1
2a, 12b ROM, 13a, 13b input / output unit, 14 bus comparator, 15a, 15b external input / output pins, 32 reset signal generation circuit, 33 clock signal generation circuit, 34 interrupt signal generation circuit.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮崎 直人 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 宮崎 義弘 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内 ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Naoto Miyazaki 7-1-1, Omika-cho, Hitachi City, Ibaraki Prefecture Inside Hitachi, Ltd. Hitachi Research Laboratory, Ltd. (72) Inventor Yoshihiro Miyazaki 5-chome, Omika-cho, Hitachi City, Ibaraki Prefecture No. 1 Inside the Omika Plant of Hitachi, Ltd.

Claims (11)

【特許請求の範囲】[Claims] 【請求項１】命令あるいはデータを格納するメモリと、
該メモリから命令を読み出して実行するプロセッサから
なるマイクロコントローラにおいて、２つのメモリと２
つのプロセッサと該プロセッサに接続し、該プロセッサ
の入出力信号を比較するバス比較器とを有し、該メモリ
と該プロセッサと該バス比較手段とを同一の半導体基板
上に集積したことを特徴とするメモリを内蔵した多重化
マイクロコントローラ。A memory for storing instructions or data;
A microcontroller comprising a processor for reading and executing instructions from the memory;
And a bus comparator connected to the processor and comparing input / output signals of the processor, wherein the memory, the processor, and the bus comparing means are integrated on the same semiconductor substrate. Multiplexed microcontroller with built-in memory. 【請求項２】命令あるいはデータを格納するメモリと、
該メモリから命令を読み出して実行するプロセッサから
なるマイクロコントローラにおいて、複数のプロセッサ
と該プロセッサに接続され該プロセッサの出力信号の多
数決を取る多数決回路とを有し、該メモリと該プロセッ
サと該多数決手段を同一の半導体基板上に集積したこと
を特徴とするメモリを内蔵した多重化マイクロコントロ
ーラ。2. A memory for storing instructions or data,
A microcontroller comprising a processor for reading and executing instructions from the memory, comprising a plurality of processors and a majority circuit connected to the processor for taking a majority of output signals of the processor, wherein the memory, the processor, and the majority means A multiplexed microcontroller with a built-in memory, wherein the microcontrollers are integrated on the same semiconductor substrate. 【請求項３】命令あるいはデータを格納するメモリと、
該メモリから命令を読み出して実行するプロセッサと、
該プロセッサの指示に応じて入出力を行う入出力手段か
らなるマイクロコントローラにおいて、複数のマイクロ
コントローラを同一の半導体基板上に集積したことを特
徴とするメモリを内蔵した多重化マイクロコントロー
ラ。3. A memory for storing instructions or data,
A processor for reading and executing instructions from the memory;
A multiplexed microcontroller with a built-in memory, wherein a plurality of microcontrollers are integrated on the same semiconductor substrate in a microcontroller comprising input / output means for performing input / output in accordance with instructions from the processor. 【請求項４】命令あるいはデータを格納するメモリと、
該メモリから命令を読み出して実行するプロセッサとを
有するマイクロコントローラをｐ型シリコン基板上に形
成した２つのDeep n−well層上にそれぞれ形成し、該ｐ
型シリコン基板上に形成したDeep n−well層上に該プロ
セッサを比較する比較回路を形成し、該ｐ型シリコン基
板へのバイアスは該２つのマイクロコントローラ及びバ
ス比較器と独立した端子から印加されることを特徴とす
るメモリを内蔵した多重化マイクロコントローラ。4. A memory for storing instructions or data;
A microcontroller having a processor for reading and executing instructions from the memory is formed on each of two deep n-well layers formed on a p-type silicon substrate;
A comparison circuit for comparing the processor is formed on a Deep n-well layer formed on a silicon substrate, and a bias to the p-type silicon substrate is applied from terminals independent of the two microcontrollers and a bus comparator. A multiplexed microcontroller with a built-in memory. 【請求項５】請求項４において、該２つのマイクロコン
トローラはバス比較器を軸として、ほぼ鏡面対称な位置
に配置したことを特徴とするメモリを内蔵した多重化マ
イクロコントローラ。5. The multiplexed microcontroller according to claim 4, wherein said two microcontrollers are arranged at positions substantially mirror-symmetric with respect to a bus comparator. 【請求項６】請求項４において、該２つのマイクロコン
トローラはバス比較器を中心として、ほぼ点対称な位置
に配置したことを特徴とするメモリを内蔵した多重化マ
イクロコントローラ。6. A multiplexed microcontroller according to claim 4, wherein said two microcontrollers are arranged at substantially point-symmetric positions with respect to a bus comparator. 【請求項７】請求項１，請求項２及び請求項３におい
て、 該マイクロプロセッサを構成する各プロセッサと接続
し、外部から入力される割り込み信号を内部クロックに
同期させて該各プロセッサに分配する割り込み分配回路
を有することを特徴とするメモリを内蔵した多重化マイ
クロコントローラ。7. A microprocessor according to claim 1, wherein said microprocessor is connected to each processor constituting said microprocessor, and an externally input interrupt signal is distributed to said processors in synchronization with an internal clock. A multiplexed microcontroller having a built-in memory characterized by having an interrupt distribution circuit. 【請求項８】請求項１，請求項２及び請求項３におい
て、該バス比較器はプロセッサの入出力アドレス空間の
同一アドレスに割り付けられた連絡レジスタを有し、該
連絡レジスタは指定されたプロセッサからのみ書き込み
が可能であり、すべてのプロセッサから読み出し可能で
あることを特徴とするメモリを内蔵した多重化マイクロ
コントローラ。8. A bus processor according to claim 1, wherein said bus comparator has a communication register assigned to the same address in the input / output address space of the processor, and said communication register is a designated processor. A multiplexed microcontroller with a built-in memory, which is writable only from the processor and readable from all processors. 【請求項９】請求項１，請求項２及び請求項３に記載の
メモリを内蔵した多重化マイクロコントローラにおい
て、バス比較手段は複数のマイクロコントローラに内部
クロックを供給する一つのクロック供給手段を有するこ
とを特徴とするメモリを内蔵した多重化マイクロコント
ローラ。9. A multiplexed microcontroller incorporating a memory according to claim 1, 2 or 3, wherein the bus comparing means has one clock supply means for supplying an internal clock to the plurality of microcontrollers. A multiplexed microcontroller with a built-in memory. 【請求項１０】請求項１，請求項２及び請求項３に記載
のメモリを内蔵した多重化マイクロコントローラにおい
て、バス比較手段は複数のマイクロコントローラに内部
クロックに同期したリセット信号を供給するリセット供
給手段を有することを特徴とするメモリを内蔵した多重
化マイクロコントローラ。10. A multiplexed microcontroller incorporating a memory according to claim 1, wherein the bus comparing means supplies a reset signal synchronized with an internal clock to the plurality of microcontrollers. A multiplexed microcontroller with a built-in memory, characterized by having means. 【請求項１１】請求項１，請求項２及び請求項３に記載
のメモリを内蔵した多重化マイクロコントローラにおい
て、バス比較手段はプロセッサの入出力アドレス空間の
同一アドレスに割り付けられた比較制御レジスタを有
し、バス比較手段はプロセッサの指定によって比較制御
レジスタが所定の値に設定された時のみバス比較を行う
ことを特徴とするメモリを内蔵した多重化マイクロコン
トローラ。11. A multiplexed microcontroller with a built-in memory according to claim 1, wherein the bus comparing means includes a comparison control register assigned to the same address in an input / output address space of the processor. A multiplexing microcontroller having a built-in memory, wherein the bus comparing means performs the bus comparison only when the comparison control register is set to a predetermined value by the designation of the processor.