JPH10256234A - 多層配線の製作方法 - Google Patents

多層配線の製作方法

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JPH10256234A
JPH10256234A JP5870897A JP5870897A JPH10256234A JP H10256234 A JPH10256234 A JP H10256234A JP 5870897 A JP5870897 A JP 5870897A JP 5870897 A JP5870897 A JP 5870897A JP H10256234 A JPH10256234 A JP H10256234A
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JP
Japan
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mask
film
insulating film
hole
wiring
Prior art date
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Pending
Application number
JP5870897A
Other languages
English (en)
Inventor
Suehiro Sugitani
末広 杉谷
Makoto Hirano
真 平野
Shinji Aoyama
眞二 青山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
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Publication date
Application filed by Nippon Telegraph and Telephone Corp filed Critical Nippon Telegraph and Telephone Corp
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Abstract

(57)【要約】 【課題】下地基板1の上に下層配線2、絶縁膜3、及
び、穴パタンを有する耐エッチング性の膜を順次形成
し、その耐エッチング性の膜をマスクとする選択エッチ
ングによって、絶縁膜3に穴ないし溝穴6を開け、穴な
いし溝穴6の内部及び絶縁膜3の上面に連接して上層配
線11を形成する多層配線の製作方法において、微細か
つエッチング残渣の無い穴6を形成する事を可能とし、
それによって、配線幅の縮小と、それに伴う半導体集積
回路の小型化や多機能化を可能とすること。 【解決手段】前記課題を、前記の耐エッチング性の膜と
して、マスク用金属膜4とレジストマスク5との複合膜
を用いることにより解決する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、GaAs系及びS
i系通信用IC・混成マイクロ波回路等の半導体集積回
路の配線の製作方法に関するものである。
【0002】
【従来の技術】GaAs系及びSi系通信用IC・混成
マイクロ波回路等の半導体集積回路の配線では、多数の
配線層を厚い絶縁膜を通してVIA接続(配線層に対し
て垂直な方向の接続)して形成した多層配線構造、又は
このVIA接続のような縦型の構造を配線自体として利
用する三次元的な配線構造が、回路の小型化や多機能化
に有効である。(参考文献:M. Hirano, et. al.,"Thre
e-Dimensional PassiveCircuit Technology for Ultra-
Compact MMIC's", IEEE Trans. on MTT, Vol. 43, pp 2
845-2850, Dec. 1995.)従来のこの種の配線形成法を図
2に示す。
【0003】(a)配線を形成する下地基板1の上に下
層配線2、ポリイミド等の絶縁膜3を順次形成した後、
その上にレジスト材料を用いて穴パタン又は溝穴パタン
を有するレジストマスク5を形成する。
【0004】(b)穴パタン又は溝穴パタンを有するレ
ジストマスク5を用いて、主エッチングガスにO2を用
いた反応性イオンエッチング(RIE)により絶縁膜3
に下層配線2の表面に達する穴ないし溝穴6を形成す
る。
【0005】(c)有機溶剤等によりマスク5を除去
し、(d)の状態とする。
【0006】(e)穴の内部も含めた絶縁層の表面全域
に先ず高融点金属であるWSiやWSiN等のバリアメ
タル兼ミリングストッパ層としての第一の導電膜7、低
抵抗金属膜であるAu等のメッキ用電極としての第二の
導電膜8をスパッタ法により連続形成する。その上に電
解メッキ法により、第二の導電膜と同じ種類の第三の導
電膜9を成長させる。
【0007】(f)次に、穴ないし溝穴6の領域及び所
望の配線パタン領域をレジストマスク10で覆い、ミリ
ング等のエッチング手法により、不要な領域の導電膜9
及び導電膜8を除去する。
【0008】(g)この後、レジストマスク10を酸素
プラズマ処理(灰化)等により除去した後、第二及び第
三の導電膜配線パタン部分以外の第一の導電膜7をSF
6ガスを用いたRIE等で除去することにより上層配線
11を形成する(特願平3−53355号)。
【0009】
【発明が解決しようとする課題】集積回路の小型化又は
高集積化を図るためには、配線幅を縮小する必要がある
が、製作上、配線幅は絶縁膜の穴の径より大きくする必
要がある。従って、集積回路の小型化又は高集積化を図
るためには、まず絶縁膜の穴の径を縮小する必要があ
る。
【0010】絶縁膜に穴を形成する場合、マスク材によ
り穴の形状等が大きく影響される。従来技術ではレジス
トマスクを用いていたが、絶縁膜と比較して、そのエッ
チングレートがほぼ同じであるため、エッチング中にマ
スクパタン周縁の後退が起こり、穴の径が大きくなると
いう問題があった(図2(b)及び(c)参照)。
【0011】一方、絶縁膜に比べ、エッチングレートが
非常に低いマスクとして金属膜マスクがある。これを用
いると、エッチング時にマスクパタン周縁の後退はほと
んど無いが、エッチング中に金属膜がスパッタリング効
果により僅かにエッチングされ、それが穴の中に飛び散
る。穴の径が大きい場合、穴の中でのスパッタリング効
果は絶縁膜の表面でのそれとほとんど変わらないことか
ら、穴の中に飛び散った金属もスパッタリング効果によ
りエッチングされ、問題なく穴の加工が出来ていた。と
ころが、穴の径が小さい場合、イオンが入りにくいた
め、穴の中でのスパッタリング効果は小さくなり、穴の
中に飛び散った金属をエッチング出来なくなる。残った
金属はマイクロマスク(極めて微小なマスク)となり、
針状残渣の発生を引き起こす。この針状残渣は実効的な
穴の面積を減少させ、その結果として、下層配線と上層
配線との接触抵抗が増加し、回路動作特性の劣化が起こ
る。
【0012】
【課題を解決するための手段】上記の課題を解決するた
め、本発明では絶縁膜への穴形成用マスクとして、金属
膜の上をレジストで覆って形成した二層構造のマスクを
用いる。
【0013】二層マスクの下層に金属膜マスクを用いる
ことにより、エッチング中のマスクパタン周縁の後退を
抑え、穴の拡がりを抑制する。金属膜の材料としては、
WSi、WSiN、もしくはTiなどを使用する。この
ような金属は、酸素ガスを用いる異方性エッチングに対
して極めて高い耐性をもっているから、これをマスクと
して用いることにより、ポリイミドもしくはビスベンゾ
シクロブテン重合体のような、比較的エッチングされに
くい材料を絶縁膜として用いた場合にも、微細で正確な
エッチングを、実用上十分な速さで行うことができる。
【0014】さらに、金属膜マスクをレジストマスクで
覆うことにより、エッチング中の金属膜の飛び散りを抑
制し、針状残渣の発生を無くすることができる。この場
合のレジストの初期膜厚は、レジストが絶縁膜の穴形成
が終了するまで金属膜を覆っているような厚さであるこ
とが望ましい。レジストとしてSi含有レジストを用い
ると、このレジストはマスク用金属膜のエッチングに対
しても、絶縁膜のエッチングに対しても良好な耐性をも
っているので、レジストが絶縁膜の穴形成終了まで金属
膜を覆っている、という条件が成り立ちやすい。
【0015】また、絶縁膜の異方性エッチングの際に、
前記の方法で金属膜の飛び散りを抑制しても、なお、エ
ッチング残渣が認められる場合があるが、その場合に
は、エッチングに用いる酸素ガスに1〜10体積%のC
4、He、もしくはArを添加することによって、残
渣が生成しないようにすることができる。
【0016】以上説明したように、本発明の実施によっ
て、微細かつエッチング残渣の無い穴を層間絶縁膜に形
成する事が可能となり、それによって、配線幅の縮小
と、それに伴う半導体集積回路の小型化や多機能化が可
能となる。
【0017】
【発明の実施の形態】本発明は、半導体集積回路の配線
形成において、絶縁膜に穴を形成する時のエッチング用
マスクとして、層間絶縁膜の上に、先ずマスク用金属膜
を堆積し、その上にレジスト材料を用いて穴パタンを有
するマスクを形成した後、レジストマスクを用いて金属
膜に穴を開け、さらにこの金属膜とレジストとの二層マ
スクを用いて絶縁膜に穴を形成することにより、残渣の
ない微細な穴を形成することを特徴とする。
【0018】本発明の実施例を図1に示す。以下、本実
施例について説明する。
【0019】(a)配線を形成する下地基板1の上に下
層配線2、ポリイミドあるいはビスベンゾシクロブテン
重合体(BCB)等の厚い絶縁膜3、WSi、WSi
N、Ti等のマスク用金属膜4を順次形成した後、その
上にSi含有レジスト等の材料を用いて穴パタンを有す
るマスク5を形成する。この時、レジストマスク5の厚
さは、マスク用金属膜4のエッチング及び絶縁膜3のエ
ッチング後でも残るだけの厚さとする。Si含有レジス
トは、この二種類のエッチングに対して良好な耐性をも
っているので、このレジスト膜厚に対する要求条件は、
Si含有レジストを用いることによって容易に満足され
る。
【0020】(b)穴パタンを有するレジストマスク5
を用いて、SF6ガスを用いるRIEにより、マスク用
金属膜4に穴パタンを転写する。
【0021】(c)主エッチングガスにO2を用い、C
4、HeもしくはAr等のガスを少量添加したRIE
により絶縁膜3に下層配線2の表面に達する穴ないし溝
穴6を形成する。添加ガスの濃度は1〜10体積%の範
囲で同様の効果が得られた。
【0022】(d)有機溶剤又はO2ガスのRIE等に
よりレジストマスク5を除去した後に、SF6ガスを用
いたRIEにより、マスク用金属膜4を除去する。
【0023】(e)穴ないし溝穴6の内部も含めた絶縁
膜の表面全域に先ず高融点金属であるWSiやWSiN
等のバリアメタル兼ミリングストッパ層としての第一の
導電膜7、低抵抗金属膜であるAu等のメッキ用電極と
しての第二の導電膜8をスパッタ法により連続形成す
る。その上に電解メッキ法により、第二の導電膜と同じ
種類の第三の導電膜9を成長させる。
【0024】(f)次に、穴の領域及び所望の配線パタ
ン領域をレジストマスク10で覆い、ミリング等のエッ
チング手法により、不要な領域の導電膜9及び導電膜8
を除去する。
【0025】(g)この後、レジストマスク10を酸素
プラズマ処理(灰化)等により除去した後、第二及び第
三の導電膜配線パタン部分以外の場所にある第一の導電
膜7をSF6ガスを用いたRIE等で除去することによ
り上層配線11を形成する。
【0026】
【発明の効果】以上述べたように、本発明により残渣の
ない微細な穴を絶縁膜に形成する事が可能となる。本発
明は、これにより、配線幅の縮小を可能とし、GaAs
系及びSi系通信用IC・混成マイクロ波回路等の半導
体集積回路の小型化や多機能化を可能とする。
【図面の簡単な説明】
【図1】本発明による配線形成工程を模式的に示す断面
図である。
【図2】従来技術による配線形成工程を模式的に示す断
面図である。
【符号の説明】
1…下地基板、2…下層配線、3…絶縁膜、4…マスク
用金属膜、5…レジストマスク、6…穴ないし溝穴、7
…第一の導電膜、8…第二の導電膜、9…第三の導電
膜、10…レジストマスク、11…上層配線。

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】基板上に少なくとも一層からなる下層配
    線、絶縁膜、マスク用金属膜を順次堆積する工程と、該
    マスク用金属膜の表面に、穴パタン又は溝穴パタンを有
    するレジスト膜を形成する工程と、該レジスト膜をマス
    クとして、該マスク用金属膜を選択エッチングして該絶
    縁膜を露出する工程と、該露出された絶縁膜を、該マス
    ク用金属膜をマスクとして異方性選択エッチングして、
    該下層配線に達する穴状又は溝穴状の開口部を形成する
    工程と、該レジスト膜及び該マスク用金属膜を除去する
    工程と、該開口部の底面、側面及び該絶縁膜の上面に連
    接して上層配線を形成する工程とを有することを特徴と
    する多層配線の製作方法。
  2. 【請求項2】前記レジスト膜は、前記絶縁膜のエッチン
    グ後にも前記マスク用金属膜上に残るために必要な厚さ
    を有することを特徴とする請求項1に記載の多層配線の
    製作方法。
  3. 【請求項3】前記マスク用金属膜がWSi、WSiN、
    もしくはTiよりなることを特徴とする請求項1に記載
    の多層配線の製作方法。
  4. 【請求項4】前記レジスト膜がSi含有レジストよりな
    ることを特徴とする請求項1に記載の多層配線の製作方
    法。
  5. 【請求項5】前記絶縁膜がポリイミドもしくはビスベン
    ゾシクロブテン重合体よりなることを特徴とする請求項
    1に記載の多層配線の製作方法。
  6. 【請求項6】前記異方性選択エッチングに用いるガスが
    酸素ガスにCF4、He、もしくはArを1〜10体積
    %添加したガスであることを特徴とする請求項1に記載
    の多層配線の製作方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102097362A (zh) * 2009-12-15 2011-06-15 中芯国际集成电路制造(上海)有限公司 掩膜层的形成方法及刻蚀方法

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