JPH10254839A

JPH10254839A - Ｓｉｍｄ制御並列プロセッサおよび演算方法

Info

Publication number: JPH10254839A
Application number: JP9056232A
Authority: JP
Inventors: Kromb Jonathan; クロンブジョナタン; Seiichiro Iwase; 清一郎岩瀬
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-03-11
Filing date: 1997-03-11
Publication date: 1998-09-25
Also published as: US6404439B1

Abstract

(57)【要約】【課題】小型化、低コスト化を図る。【解決手段】ローカルメモリ４、ＤＦＵ５、選択部３
２を、プロセッサエレメント７−０乃至７−１０７９毎
に、ローカルメモリ４−０乃至４−１０７９、ＤＦＵ５
−０乃至５−１０７９、選択部３２−０乃至３２−１０
７９で構成する。処理すべきデータのビット数をｎとす
るとき、演算結果のパターンは２ⁿ個存在する。そこ
で、それぞれのパターンを記憶させた２ⁿ個の演算部３
１−０乃至３１−（２ⁿ−１）を予め用意する。選択部
３２−０乃至３２−１０７９では、２ⁿ個の演算部３１
−０乃至３１−（２ⁿ−１）の出力の中から、ＤＦＵ５
−０乃至５−１０７９に入力されたデータに対応するも
のを選択させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＳＩＭＤ制御並列
プロセッサおよび演算方法に関し、特に、構成を簡略化
し、より小型化、低コスト化を可能とするＳＩＭＤ制御
並列プロセッサおよび演算方法に関する。

【０００２】

【従来の技術】最近、画像信号をディジタル化し、復
調、画像処理、圧縮、伸長などの加工処理を施すこと
が、通常のテレビジョン受像機などにおいても行われる
ようになってきた。このような処理をプログラマブルに
実現するプロセッサとして、ＳＩＭＤ(Single Instruct
ion Stream/Multiple Data Stream)制御の並列プロセッ
サが知られている。この並列プロセッサは、例えば、米
国特許４，９３９，５７５に開示されている。また、本
出願人も、この並列プロセッサに関し、特願平７−２４
６６２７号として、先に出願している。

【０００３】図１８は、従来のこのようなＳＩＭＤ制御
並列プロセッサの原理的な構成を表している。同図に示
すように、このプロセッサは、演算されるデータと演算
された結果を記憶するローカルメモリ４を有している。
このローカルメモリ４には、例えば、処理されるべき複
数ラインの画素データが記憶される。ＤＦＵ(Data Fetc
hing Unit)５は、ローカルメモリ４に保持されている画
素データの中から、演算対象とされるデータの入力を受
け、これを保持する。ＡＬＵ(Arithmetic andLogic Uni
t)６は、ＤＦＵ５に記憶されている画素データの供給を
受け、所定の演算を施した後、その演算結果をローカル
メモリ４に供給する。

【０００４】これらのローカルメモリ４、ＤＦＵ５およ
びＡＬＵ６は、各画素毎に同時に並行処理ができるよう
に、複数（この構成例の場合、１０８０個）のプロセッ
サエレメント７−０乃至７−１０７９に区分されてい
る。すなわち、ローカルメモリ４、ＤＦＵ５およびＡＬ
Ｕ６は、それぞれ各プロセッサエレメント７−０乃至７
−１０７９を構成するように、ローカルメモリ４−０乃
至４−１０７９、ＤＦＵ５−０乃至５−１０７９、およ
びＡＬＵ６−０乃至６−１０７９に区分されている。そ
して、各プロセッサエレメント７−０乃至７−１０７９
毎に、独立して演算が行われる。但し、各プロセッサエ
レメント７−０乃至７−１０７９において行われる演算
は共通しており、その演算式は、ＳＩＭＤコントローラ
１が、インストラクションコントロールバス３を介し
て、ＡＬＵ６に指令する。ＳＩＭＤコントローラ１のプ
ログラムは、外部からダウンロードされる。

【０００５】図１９は、ＤＦＵ５−０とＡＬＵ６−０の
構成例を表している。図示は省略するが、他のＤＦＵ５
−１乃至５−１０７９およびＡＬＵ６−１乃至６−１０
７９も、このＤＦＵ５−０またはＡＬＵ６−０と同様の
構成を有している。

【０００６】ＤＦＵ５−０は、ローカルメモリ４−０よ
り、２ビットの画素データの供給を受け、それぞれレジ
スタ１１（レジスタＡ）とレジスタ１２（レジスタＢ）
に保持させる。また、レジスタ１３（レジスタＣ）は、
ＡＬＵ６−０が有するフルアダー（ＦＡ）２２の出力す
るキャリーオーバーのデータを保持するようになされて
いる。

【０００７】ＡＬＵ６−０のフルアダー２２には、ＤＦ
Ｕ５−０のレジスタ１１乃至レジスタ１３に保持されて
いるデータが供給されている。フルアダー２２は、これ
らの３つの入力の加算を行い、その演算結果生成された
和（ｓｕｍ）とキャリーオーバーとを、セレクタ２４に
出力するようになされている。このうちのキャリーオー
バーは、ＤＦＵ５−０のレジスタ１３にも供給されてい
る。

【０００８】セレクタ２４は、フルアダー２２からの２
つの入力のうちのいずれか１つを選択し、レジスタ２５
（レジスタＷ）に出力している。セレクタ２４による選
択は、インストラクションコントロールバス３を介し
て、ＳＩＭＤコントローラ１により制御されている。レ
ジスタ２５により保持されたデータは、ローカルメモリ
４−０に供給されている。

【０００９】フルアダー２２は、レジスタ１１とレジス
タ１２に保持されている、ローカルメモリ４−０から供
給されたデータ、およびレジスタ１３に保持されている
前回の演算時に発生したキャリーオーバーのデータを加
算し、その加算結果と、新たに生成したキャリーオーバ
ーのデータをセレクタ２４に出力する。キャリーオーバ
ーはまた、レジスタ１３に供給され、保持される。

【００１０】ＳＩＭＤコントローラ１は、インストラク
ションコントロールバス３を介して、セレクタ２４を制
御し、フルアダー２２の、例えば加算結果（ｓｕｍ）を
選択させ、レジスタ２５に保持させる。このレジスタ２
５に保持された演算結果は、ローカルメモリ４−０に供
給される。

【００１１】ＳＩＭＤコントローラ１はまた、セレクタ
２４を制御して、フルアダー２２の出力するキャリーオ
ーバーを選択し、レジスタ２５を介して、ローカルメモ
リ４−０に出力させることができる。

【００１２】以上のような演算は、他のプロセッサエレ
メント７−１乃至７−１０７９においても、同様に行わ
れる。

【００１３】図２０は、従来のＳＩＭＤ制御並列プロセ
ッサの原理的な他の構成例を表しており、図１８におけ
る場合と対応する部分には、同一の符号を付してある。
この構成例では、ＳＩＭＤコントローラ１がデータコン
トロールバス２を介してＤＦＵ５を制御するようになさ
れている。そして、ＤＦＵ５−０とＡＬＵ６−０は、図
２１に示すように構成されている。図示は省略するが、
他のＤＦＵ５−１乃至５−１０７９およびＡＬＵ６−１
乃至６−１０７９も、このＤＦＵ５−０またはＡＬＵ６
−０と同様の構成を有している。

【００１４】ＤＦＵ５−０は、ローカルメモリ４−０よ
り、２ビットの画素データの供給を受け、それぞれレジ
スタ１１（レジスタＡ）とレジスタ１２（レジスタＢ）
に保持させる。セレクタ１５は、予め設定されている値
１、レジスタ１１に供給されるデータ、およびレジスタ
１４（レジスタＭ）に保持されているデータの中から、
１つのデータを選択し、レジスタ１４に供給するように
なされている。このセレクタ１５が、３つの入力のいず
れを選択するかは、データコントロールバス２を介し
て、ＳＩＭＤコントローラ１により指示される。また、
レジスタ１３（レジスタＣ）は、ＡＬＵ６−０が有する
フルアダー（ＦＡ）２２の出力するキャリーオーバーの
データを保持するようになされている。

【００１５】ＡＬＵ６−０のアンド回路２０は、レジス
タ１１とレジスタ１４に保持されているデータの論理積
を演算するようになされている。イクスクルーシブオア
回路２１は、アンド回路２０の出力と、インストラクシ
ョンコントロールバス３を介してＳＩＭＤコントローラ
１より供給されるデータとの排他的論理和を演算し、そ
の演算結果をフルアダー２２に出力している。フルアダ
ー２２にはまた、ＤＦＵ５−０のレジスタ１２とレジス
タ１３に保持されているデータが供給されている。フル
アダー２２は、これらの３つの入力の加算を行い、その
演算結果生成された和（ｓｕｍ）とキャリーオーバーと
を、セレクタ２４に出力するようになされている。この
うちのキャリーオーバーは、ＤＦＵ５−０のレジスタ１
３にも供給されている。

【００１６】セレクタ２３は、イクスクルーシブオア回
路２１から供給されるデータと、ＤＦＵ５−０のレジス
タ１２より供給されるデータの一方を選択し、セレクタ
２４に出力している。セレクタ２４は、セレクタ２３か
らの入力、フルアダー２２からの２つの入力の、合計３
つの入力のうちのいずれか１つを選択し、レジスタ２５
（レジスタＷ）に出力している。セレクタ２３とセレク
タ２４の選択は、インストラクションコントロールバス
３を介して、ＳＩＭＤコントローラ１により制御されて
いる。レジスタ２５により保持されたデータは、ローカ
ルメモリ４−０に供給されている。

【００１７】例えば、ローカルメモリ４−０に記憶され
ているデータをそのままＡＬＵ６−０に供給するとき、
ＳＩＭＤコントローラ１は、データコントロールバス２
を介してセレクタ１５を制御し、そこに入力されている
値１を選択させ、レジスタ１４に保持させる。その結
果、アンド回路２０の一方の入力に、レジスタ１４に保
持されている論理１が入力されるので、ローカルメモリ
４−０より供給され、レジスタ１１に保持されているデ
ータは、そのままアンド回路２０を通過し、ＡＬＵ６−
０のイクスクルーシブオア回路２１を介して、フルアダ
ー２２に入力される。フルアダー２２は、イクスクルー
シブオア回路２１より入力されるデータ（レジスタ１１
から供給されたデータ）、ローカルメモリ４−０より供
給され、レジスタ１２に保持されたデータ、およびレジ
スタ１３に保持されている前回の演算時に発生したキャ
リーオーバーのデータを加算し、その加算結果と、新た
に生成したキャリーオーバーのデータをセレクタ２４に
出力する。キャリーオーバーはまた、レジスタ１３に供
給され、保持される。

【００１８】ＳＩＭＤコントローラ１は、さらに、イン
ストラクションコントロールバス３を介して、セレクタ
２４を制御し、フルアダー２２の、例えば加算結果（ｓ
ｕｍ）を選択させ、レジスタ２５に保持させる。このレ
ジスタ２５に保持された演算結果は、ローカルメモリ４
−０に供給される。

【００１９】ＳＩＭＤコントローラ１はまた、セレクタ
２４を制御して、フルアダー２２の出力するキャリーオ
ーバーを選択し、レジスタ２５を介して、ローカルメモ
リ４−０に出力させることができる。あるいはまた、セ
レクタ２３で、イクスクルーシブオア回路２１またはレ
ジスタ１２より供給されたデータの一方を選択し、これ
をさらにセレクタ２４で選択させて、レジスタ２５を介
して、ローカルメモリ４−０に供給することができる。

【００２０】ＳＩＭＤコントローラ１は、アンド回路２
０より出力されるデータの論理を反転して、フルアダー
２２に供給したいとき、イクスクルーシブオア回路２１
の一方の入力に論理１を出力する。このようにすると、
イクスクルーシブオア回路２１は、アンド回路２０より
論理１が出力されたとき、論理０を出力し、アンド回路
２０より論理０が入力されたとき、論理１を出力する。

【００２１】また、ＳＩＭＤコントローラ１は、新たに
入力されたデータと、前回のデータとの論理積を演算さ
せる場合には、セレクタ１５がレジスタ１４の保持して
いるデータを再び選択する。こうすることで、レジスタ
１１に次のデータが保持されるので、アンド回路２０に
は、現在のデータと直前のデータとが入力され、その論
理積が演算される。セレクタ１５によるレジスタ１４の
出力の選択を繰り返すことにより、新たな入力データと
過去のデータの演算が可能となる。

【００２２】以上のような演算は、他のプロセッサエレ
メント７−１乃至７−１０７９においても、同様に行わ
れる。

【００２３】

【発明が解決しようとする課題】従来のＳＩＭＤ制御並
列プロセッサは、上述したように、各プロセッサエレメ
ント７−０乃至７−１０７９が、それぞれＡＬＵ（フル
アダー２２）を有している。その結果、構成が複雑にな
り、これをＩＣ化した場合、その専有面積が大きくな
り、装置が大型化するばかりでなく、コスト高となる課
題があった。

【００２４】本発明はこのような状況に鑑みてなされた
ものであり、構成を簡略化し、専有面積を小さくして、
小型化を図るとともに、低コスト化を可能とするもので
ある。

【００２５】

【課題を解決するための手段】請求項１に記載のＳＩＭ
Ｄ制御並列プロセッサは、ｎビットで規定される演算デ
ータを、エレメント毎に保持する第１の保持手段と、ｎ
ビットで規定される演算データのあり得る組み合わせを
所定の演算式で演算した演算結果を予め保持する第２の
保持手段と、第２の保持手段により保持されている演算
結果の中から、第１の保持手段に保持されている演算デ
ータに対応するものを、エレメント毎に選択する選択手
段とを備えることを特徴とする。

【００２６】請求項９に記載の演算方法は、ｎビットで
規定される演算データを、エレメント毎に保持するステ
ップと、ｎビットで規定される演算データのあり得る組
み合わせを所定の演算式で演算した演算結果を予め保持
するステップと、保持されている演算結果の中から、保
持されている演算データに対応するものを、エレメント
毎に選択することを特徴とする。

【００２７】請求項１に記載のＳＩＭＤ制御並列プロセ
ッサおよび請求項９に記載の演算方法においては、ｎビ
ットで規定される演算データのあり得る組み合わせを所
定の演算式で演算した演算結果が予め保持される。そし
て、保持されている演算結果の中から、演算データに対
応するものが、エレメント毎に選択される。

【００２８】

【発明の実施の形態】以下に本発明の実施の形態を説明
するが、特許請求の範囲に記載の発明の各手段と以下の
実施の形態との対応関係を明らかにするために、各手段
の後の括弧内に、対応する実施の形態（但し一例）を付
加して本発明の特徴を記述すると、次のようになる。但
し勿論この記載は、各手段を記載したものに限定するこ
とを意味するものではない。

【００２９】請求項１に記載のＳＩＭＤ制御並列プロセ
ッサは、ｎビットで規定される演算データを、エレメン
ト毎に保持する第１の保持手段（例えば図１のＤＦＵ
５）と、ｎビットで規定される演算データのあり得る組
み合わせを所定の演算式で演算した演算結果を予め保持
する第２の保持手段（例えば図１の演算部３１）と、第
２の保持手段により保持されている演算結果の中から、
第１の保持手段に保持されている演算データに対応する
ものを、エレメント毎に選択する選択手段（例えば図１
の選択部３２）とを備えることを特徴とする。

【００３０】請求項２に記載のＳＩＭＤ制御並列プロセ
ッサは、第２の保持手段に対して、演算式を指示する指
示手段（例えば図１のＳＩＭＤコントローラ１）をさら
に備えることを特徴とする。

【００３１】請求項３に記載のＳＩＭＤ制御並列プロセ
ッサは、第１の保持手段が、新たなデータと過去のデー
タの論理積を演算する演算手段（例えば図１６のアンド
回路１７６−０）をさらに備えることを特徴とする。

【００３２】請求項４に記載のＳＩＭＤ制御並列プロセ
ッサは、選択手段が、第２の保持手段に保持されている
演算結果の中から、第１の保持手段に保持されている演
算データに対応するものを選択するためにスイッチング
動作するスイッチ手段（例えば図４のトランジスタ１４
３−０−０，１４４−０−０）を備えることを特徴とす
る。

【００３３】請求項５に記載のＳＩＭＤ制御並列プロセ
ッサは、選択手段が、スイッチ手段を切り替える切り替
え信号を、第１の保持手段に保持されている演算データ
に対応して生成する生成手段（例えば図４のデコーダ１
４５−０）をさらに備えることを特徴とする。

【００３４】図１は、本発明のＳＩＭＤ制御並列プロセ
ッサの基本的な構成を示す図であり、図１８における場
合と対応する部分には、同一の符号を付してあり、その
説明は適宜省略する。このプロセッサにおいては、図１
８におけるＡＬＵ６が省略され、その代わりに、演算部
３１と選択部３２が設けられている。

【００３５】各プロセッサエレメント７−０乃至７−１
０７９において、それぞれｎビットの演算を行う場合、
演算部３１には、そのｎビットにより規定される全ての
組み合わせの数（通常、２ⁿ個）の演算部３１−０乃至
３１−（２ⁿ−１）が設けられる。２ⁿ個の演算部３１−
０乃至３１−（２ⁿ−１）においては、それぞれ予め定
められている所定のｎビットのデータが保持されてお
り、その保持されているデータを演算した結果を選択部
３２に出力するようになされている。各プロセッサエレ
メント７−０乃至７−１０７９の選択部３２−０乃至３
２−１０７９は、２ⁿ個の演算部３１−０乃至３１−
（２ⁿ−１）の出力の中から、所定のものを選択し、対
応するロ−カルメモリ４−０乃至４−１０７９に出力す
るようになされている。その他の構成は、図１８におけ
る場合と同様である。

【００３６】図２は、ｎ＝３である場合における図１に
示したプロセッサの構成例を表している。すなわち、Ｄ
ＦＵ５−０乃至５−１０７９においては、対応するロー
カルメモリ４−０乃至４−１０７９から２ビットのデー
タが入力され、さらにこれに、直前の演算結果からのキ
ャリーオーバーの１ビットを加えて、合計３ビットのデ
ータが保持される。３ビットで規定される組み合わせ
は、０００乃至１１１で表される８通りとなる。従っ
て、ＤＦＵ５−０乃至５−１０７９には、この０００乃
至１１１の８通りの３ビットのデータのうちの１つの組
み合わせが保持されることになる。

【００３７】

【表１】

【００３８】１ビットで構成される３個のデータを加算
して得られる結果は、表１に示すようになる。すなわ
ち、３個のデータ（Ｘ，Ｙ，Ｚ）が０００であるとき、
その演算結果（０＋０＋０）は、００となる。入力が１
００である場合には、その演算結果（１＋０＋０）は、
０１となる。入力が０１０であるとき、その演算結果
（０＋１＋０）は、０１となる。これに対して、入力が
１１０であるとき、その演算結果（１＋１＋０）は、１
０となる。そして、入力が００１のときの演算結果（０
＋０＋１）は、０１となり、１０１のときの演算結果
（１＋０＋１）は、１０となり、０１１のときの演算結
果（０＋１＋１）は、１０となり、１１１であるときの
演算結果（１＋１＋１）は、１１となる。従って、演算
部３１のフルアダー（例えば、図３のフルアダー９５−
１）は、２ビットの出力のうちのＬＳＢを出力Ｓ（ｓｕ
ｍ）とし、ＭＳＢをキャリーオーバーを表す出力Ｃとす
ることになる。

【００３９】そこで、この構成例においては、演算部３
１として、演算部３１−０乃至３１−７を設け、それぞ
れにおいて、入力が０００乃至１１１である場合の演算
を行わせる。従って、演算部３１−０は、（出力Ｃ，出
力Ｓ）として００を出力し、演算部３１−１と演算部３
１−２は、０１を出力する。以下、同様に、演算部３１
−３は、１０を出力し、演算部３１−４は、０１を出力
し、演算部３１−５と演算部３１−６は、１０を出力
し、演算部３１−７は、１１を出力する。

【００４０】選択部３２は、プロセッサエレメント７−
０乃至７−１０７９に対応して、３２−０乃至３２−１
０７９に区分されており、例えば、選択部３２−０は、
さらに、演算部３１−０乃至３１−７のいずれかの出力
を選択するための選択部として、選択部３２−０−０乃
至３２−０−７に区分されている。その他のプロセッサ
エレメントにおける選択部３２−１乃至３２−１０７９
においても、同様に、その内部が、さらに８個に区分さ
れている。

【００４１】そして、選択部３２−０乃至３２−１０７
９は、演算部３１−０乃至３１−７の２ビットの出力の
中から、ＤＦＵ５−０乃至５−１０７９に保持されてい
る３ビットのデータに対応するものを選択し、選択した
結果のうち、キャリーオーバー成分（ＭＳＢ）をＤＦＵ
５−０乃至５−１０７９に出力し、ｓｕｍ成分（ＬＳ
Ｂ）をローカルメモリ４−０乃至４−１０７９に出力す
るようになされている。

【００４２】以下、図３乃至図７を参照して、各プロセ
ッサエレメントのより詳細な構成を説明するが、基本的
に、例えば選択部３２−ｊ−ｉのように、所定の構成を
示す数字（３２）に、１０８０個のプロセッサエレメン
トのいずれかに対応する位置を示す数字ｊと、８個の演
算部３１のいずれかに対応する位置を示す数字ｉを付加
するものとする。

【００４３】図３は、演算部３１−１の構成例を表して
いる。発生回路９１−１乃至９３−１は、それぞれデー
タ０，０，１を保持している。この発生回路９１−１乃
至９３−１は、例えば０または１にそれぞれ対応する所
定の電位を供給する回路で構成することができる。

【００４４】この発生回路９１−１乃至９３−１には、
演算部３１−１がデータ００１の演算を行うものである
ために、このようなデータが保持されるが、例えば演算
部３１−０においては、ここにデータ０００が保持さ
れ、演算部３１−２においては、データ０１０が保持さ
れることになる。

【００４５】発生回路９１−１乃至発生回路９３−１の
出力は、フルアダー９５−１にそのまま入力されてい
る。フルアダー９５−１は、それぞれ１ビットずつで構
成される３個の入力データを加算し、２ビットの加算結
果をセレクタ９７−１に出力している。２ビットの出力
のうち、ＭＳＢ側のキャリーオーバーは、レジスタ９８
−１（レジスタＣｙ）にも供給され、保持される。レジ
スタ９８−１に保持されたデータは、ライン４２−１に
接続されている端子１０３−１から、選択部３２−ｊ−
１（ｊ＝１乃至１０７９）に供給されている。

【００４６】セレクタ９７−１は、ＳＩＭＤコントロー
ラ１より、インストラクションコントロールバス３を介
して、端子１０２−１から供給される１ビットの制御信
号に対応して、２つの入力のうちの１つを選択し、レジ
スタ９９−１（レジスタＷ）に出力するようになされて
いる。レジスタ９９−１に保持されたデータは、ライン
４３−１に接続されている端子１０４−１から選択部３
２−ｊ−１に供給されている。

【００４７】演算部３１−１においては、基本的に、０
０１の３ビットで規定される演算を行うのであるから、
表１に示したように、その出力は、０１となり、その場
合、レジスタ９８−１は、０を出力し、レジスタ９９−
１は、１を出力することになる。

【００４８】図示は省略するが、演算部３１−０，３１
−２，３１−３，・・・，３１−７も、同様に構成され
ている。ただし、その各発生回路９１−ｉ乃至９３−ｉ
に保持されているデータが異なっている。

【００４９】図４は、選択部３２−０−０の構成例を表
している。デコーダ１４５−０には、ＤＦＵ５−０から
ライン４４−０を介して３ビットのデータが入力されて
いる。すなわち、後述する図６の端子１８１−０，１８
２−０，１８３−０からライン４４−０を介して供給さ
れるデータが、それぞれ端子１３９−０−０，１４０−
０−０，１４１−０−０に、データＸ，Ｙ，Ｚとして入
力される。デコーダ１４５−０は、この３ビットのデー
タ（Ｚ，Ｙ，Ｘ）をデコードして、端子０乃至７のいず
れか１つから、論理１の選択信号を出力する。すなわ
ち、入力ＺＹＸが０００であるとき、番号０の端子から
論理１が出力され、入力が００１であるとき、番号１の
端子から論理１が出力され、入力が０１０であるとき、
番号２の端子から論理１が出力される。以下、同様に、
入力が０１１乃至１１１であるとき、番号３乃至番号７
の端子から、それぞれ論理１が出力される。

【００５０】選択部３２−０−０は、演算部３１−０
が、ライン４２−０を介して出力するキャリーオーバー
のデータと、ライン４３−０を介して出力するｓｕｍの
データを選択する場合に動作する部分である。すなわ
ち、入力が０００である場合に、ライン４２−０とライ
ン４３−０を介して入力されるデータを選択して、ライ
ン４５−０とライン４６−０に出力する回路である。

【００５１】そこで、この選択部３２−０−０において
は、入出力がそれぞれライン４２−０とライン４５−０
に接続されているトランジスタ１４３−０−０と、入出
力がライン４３−０とライン４６−０に接続されている
トランジスタ１４４−０−０が設けられている。そし
て、これらのトランジスタ１４３−０−０，１４４−０
−０は、そのベースがいずれもデコーダ１４５−０の端
子０に接続されている。その結果、デコーダ１４５−０
の端子０から論理１が出力されたとき、トランジスタ１
４３−０−０と１４４−０−０がオンし、それぞれライ
ン４２−０に出力されているキャリーオーバーのデータ
をライン４５−０に転送し、また、ライン４３−０に出
力されているｓｕｍのデータをライン４６−０に転送す
るようになされている。

【００５２】ライン４５−０の端子１３５−０−０は、
後述する図６のＤＦＵ５−０の端子１８４−０に接続さ
れており、キャリーオーバーのデータをレジスタ１７３
−０に供給するようになされている。また、ライン４６
−０の端子１３６−０−０は、図６のＤＦＵ５−０の端
子１８５−０に接続されており、その他方の端子１７９
−０からローカルメモリ４−０にｓｕｍデータを転送す
るようになされている。

【００５３】ライン４５−０とライン４６−０の他方の
端子１３７−０−０と端子１３８−０−０は、下に隣接
する選択部３２−０−１の端子１３５−０−１と端子１
３６−０−１（いずれも図示せず）に接続されている。
また、ライン４２−０とライン４３−０の端子１３３−
０−０と端子１３４−０−０は、右側に隣接する選択部
３２−１−０の端子１３１−１−０と端子１３２−１−
０（いずれも図示せず）に接続されている。

【００５４】図５は、選択部３２−３−１の構成を表し
ている。この選択部３２−３−１は、演算部３１−１が
ライン４２−１から出力するキャリーオーバーのデータ
を、ライン４５−３を介してＤＦＵ５−３のレジスタ１
７３−３（図示せず）に転送するとともに、演算部３１
−１がライン４３−１を介して出力するｓｕｍのデータ
を、ライン４６−３を介してローカルメモリ４−３に転
送するとき動作する回路である。そこで、この選択部３
２−３−１においては、入出力がライン４２−１とライ
ン４５−３に接続されているトランジスタ１４３−３−
１と、入出力がライン４３−１とライン４６−３に接続
されているトランジスタ１４４−３−１のベースが、そ
れぞれ選択部３２−３−０に配置されているデコーダ１
４５−３の番号３の端子に、端子１５１−３−３−１を
介して接続されている。

【００５５】図５に示すように、この選択部３２−３−
１には、図４に示したデコーダ１４５−０に対応するデ
コーダ１４５−３が設けられていない。このようなデコ
ーダ１４５−０乃至１４５−１０７９は、それぞれ各プ
ロセッサエレメント７−０乃至７−１０７９に１個だけ
設けられており、それらは図２に示すように、選択部３
２−０乃至３２−１０７９のうちの先頭（図２におい
て、最も上方）の選択部３２−０−０乃至３２−１０７
９−０だけに設けられている。そして、各プロセッサエ
レメント７−０乃至７−１０７９において設けられてい
るデコーダ１４５−０乃至１４５−１０７９の出力が、
対応するプロセッサエレメント７−０乃至７−１０７９
の他の選択部（演算部３１−１乃至３１−７に対応する
選択部）に、ライン４７−０乃至４７−１０７９を介し
て供給されるようになされている。

【００５６】なお、他の選択部３２−ｊ−ｉも、図４ま
たは図５に示した場合と同様に構成されている。

【００５７】図６は、ＤＦＵ５−０の構成例を表してい
る。この構成例においては、ローカルメモリ４−０より
出力された２ビットのデータが、それぞれ端子１７７−
０と端子１７８−０を介して、レジスタ１７１−０（レ
ジスタＡ）とレジスタ１７２−０（レジスタＢ）に供給
されるようになされている。

【００５８】レジスタ１７１−０とレジスタ１７２−０
に保持されたデータは、端子１８１−０と端子１８２−
０からそれぞれ出力されるようになされている。さら
に、レジスタ１７３−０（レジスタＣ）は、端子１８４
−０からライン４５−０を介して供給されてきたデータ
を保持し、その保持した結果を端子１８３−０から出力
するようになされている。上述したように、端子１８１
−０，１８２−０，１８３−０は、それぞれ図４の端子
１３９−０−０，１４０−０−０，１４１−０−０に接
続されている。上述したように、端子１８１−０，１８
２−０，１８３−０からライン４４−０を介して出力さ
れる３ビットのデータは、デコーダ１４５−０でデコー
ドされ、その端子０乃至７のいずれかが、論理１を出力
することになる。

【００５９】図６の端子１８５−０は、図４の選択部３
２−０−０の端子１３６−０−０に接続されており、ラ
イン４６−０の他方の端子１７９−０から、ローカルメ
モリ４−０に、選択部３２−０より入力されたｓｕｍの
データを転送するようになされている。

【００６０】演算部３１、選択部３２、およびＤＦＵ５
の接続状態をまとめると、図７に示すようになる。な
お、図７においては、演算部３１−０，３１−１、選択
部３２−０−０，３２−１−０，３２−０−１，３２−
１−１、並びにＤＦＵ５−０，５−１の接続状態が表さ
れている。

【００６１】次に、その動作について説明する。ローカ
ルメモリ４には、処理すべき画素データが複数ライン分
記憶されているものとする。図２の構成例の場合、第０
番目乃至第１０７９番目の画素が、それぞれプロセッサ
エレメント７−０乃至７−１０７９のローカルメモリ４
−０乃至４−１０７９に記憶されている。すなわち、例
えば、ローカルメモリ４−０には、５水平走査線分の第
０番目の画素データが保持され、ローカルメモリ４−１
には、５水平走査線分の第１番目の画素データが保持さ
れる。以下、同様である。

【００６２】ＳＩＭＤコントローラ１は、データコント
ロールバス２を介して、各ＤＦＵ５−０乃至５−１０７
９を制御し、それぞれのレジスタ１７１−ｊとレジスタ
１７２−ｊに、処理すべき２ビットのデータを保持させ
る。このとき、ＤＦＵ５−ｊのレジスタ１７３−ｊに
は、前回の演算におけるキャリーオーバーのデータが保
持されている。以上のようにして、例えば図２に示すよ
うに、ＤＦＵ５−０においては、レジスタ１７１−０乃
至１７１−３に、それぞれ０，１，０のデータが保持さ
れ、ＤＦＵ５−１においては、レジスタ１７１−１乃至
１７１−３に、それぞれ１，１，１が保持され、ＤＦＵ
５−２においては、レジスタ１７１−２乃至１７３−２
に、それぞれ０，０，１が保持されたものとする。以
下、同様に、ＤＦＵ５−３では、０，１，０が、ＤＦＵ
５−４では、０，０，０が、ＤＦＵ５−５では、０，
０，１が、ＤＦＵ５−６では、１，１，１が、ＤＦＵ５
−１０７９では、０，１，０が、それぞれ保持されてい
るものとする。

【００６３】このとき、例えば、プロセッサエレメント
７−０においては、１ビットの３個のデータ０，１，０
を加算し、その加算した結果得られる２ビットのデータ
のうち、キャリーオーバー成分をレジスタ１７３−０に
保持し、ｓｕｍ成分をローカルメモリ４−０に転送し、
記憶する処理を行うことになる。上述したように、演算
データが０，１，０である場合における演算は、演算部
３１−２で行われている。

【００６４】すなわち、演算部３１−２においては、発
生回路９１−２，９２−２，９３−２に、それぞれ０，
１，０のデータが保持されている。フルアダー９５−２
は、これらの発生回路９１−２乃至９３−２の出力する
データを加算し、その加算結果を出力する。この演算
は、０＋１＋０の演算であるため、その加算結果は、０
１となる。従って、フルアダー９５−２は、そのキャリ
ーオーバーとして、０を出力し、レジスタ９８−２に保
持させる。また、ｓｕｍ成分として、フルアダー９５−
２から１が出力され、セレクタ９７−２を介して、レジ
スタ９９−２に保持されている。従って、ライン４２−
２からキャリーオーバーのデータ０が出力されており、
ライン４３−２を介して、ｓｕｍ成分のデータ１が出力
されている。

【００６５】選択部３２−０−０のデコーダ１４５−０
には、ＤＦＵ５−０の端子１８１−０乃至１８３−０か
ら、それぞれ０，１，０が、データＸ，Ｙ，Ｚとして入
力される。この入力０１０は、１０進数で２であるか
ら、デコーダ１４５−０は、番号２の端子から論理１を
出力する。

【００６６】デコーダ１４５−０の番号２の端子に、そ
のベースが接続されているトランジスタを有する選択部
は、選択部３２−０−２である。選択部３２−０の他の
選択部３２−０−０，３２−０−１，３２−０−３乃至
３２−０−７の各トランジスタは、デコーダ１４５−０
の番号２の端子には接続されていない。その結果、選択
部３２−０−２のトランジスタ１４３−０−２とトラン
ジスタ１４４−０−２だけがオンし、ライン４２−２に
出力されているキャリーオーバーデータが、トランジス
タ１４３−０−２を介してライン４５−０に転送され、
ｓｕｍのデータが、ライン４３−２からライン４６−０
に転送される。

【００６７】ライン４５−０のデータは、ＤＦＵ５−０
のレジスタ１７３−０に転送され、保持される。ライン
４６−０に出力されたデータは、ローカルメモリ４−０
に転送され、保持される。

【００６８】一方、プロセッサエレメント７−１におい
ては、次のような動作が行われる。

【００６９】すなわち、そのＤＦＵ５−１のレジスタ１
７１−１乃至１７３−１には、図２に示すように、１，
１，１が保持されている。その結果、選択部３２−０−
１のデコーダ１４５−１は、そのＸＹＺに１１１が入力
されるので、その端子７から論理１を出力する。デコー
ダ１４５−１の番号７の端子に接続されているトランジ
スタを有するのは、選択部３２−１−０乃至３２−１−
７のうち、選択部３２−１−７だけである。従って、選
択部３２−１−７のトランジスタ１４３−１−７とトラ
ンジスタ１４４−１−７がオンし、演算部３１−７のレ
ジスタ９８−７が保持するキャリーオーバーのデータ１
が、ライン４２−７からトランジスタ１４３−１−７を
介してライン４５−１に転送される。また、演算部３１
−７のレジスタ９９−７が保持するｓｕｍのデータ１
が、ライン４３−７からトランジスタ１４４−１−７を
介してライン４６−１に転送される。

【００７０】ライン４５−１に転送されたデータは、Ｄ
ＦＵ５−１のレジスタ１７３−１に供給され、保持され
る。また、ライン４６−１に転送されたデータは、ロー
カルメモリ４−１にさらに転送される。

【００７１】以下、他のプロセッサエレメント７−２乃
至７−１０７９においても、それぞれ各ＤＦＵ５−２乃
至５−１０７９に保持された演算データに対応する演算
部３１の演算結果が、選択部３２で選択され、対応する
ＤＦＵまたはローカルメモリに転送される。

【００７２】各プロセッサエレメント７−０乃至７−１
０７９はＳＩＭＤ制御され、連動して一斉に演算処理プ
ログラムを進めるので、以上のようにして、１水平走査
線上の全画素について１ビット分のデータの演算が完了
したとき、次に処理されるべきデータがローカルメモリ
４からＤＦＵ５に転送される。そして、上述した場合と
同様の処理が行われる。本プロセッサは、ビット処理プ
ロセッサであり、１ビットずつ処理を進める。

【００７３】以上のようにして、一水平走査期間の時間
のうちに、ローカルメモリ４からＤＦＵ５へのデータの
転送、必要な演算処理、そして演算結果のＤＦＵ５とロ
ーカルメモリ４への転送が、ビットを単位とするＳＩＭ
Ｄ制御プログラムで制御され、実行される。このプログ
ラム処理は、水平走査期間を単位として、繰り返し行わ
れる。

【００７４】なお、１．外部からの画像データの入力２．ローカルメモリ４に蓄積されたデータのＤＦＵ５へ
の転送その転送されたデータに対応する選択部３２にお
ける選択処理（演算処理）演算結果（選択結果）のＤＦ
Ｕ５とローカルメモリ４への転送３．演算結果としての画像データの出力の３つの動作は、映像信号の一水平走査期間を単位とす
るパイプライン動作により、平行して行われる。

【００７５】次に、演算部３１のより簡略化した構成に
ついて説明する。上述したように、演算部３１において
は、固定値が入力されている。従って、そのフルアダー
９５−ｉによる演算結果も、表１に示すように固定され
たものとなる。そこで、演算部３１−０乃至３１−７
は、図８に示すように構成することができる。この構成
例においては、各演算部３１−ｉにおいて、固定された
キャリーオーバーの成分とｓｕｍの成分とが固定値とし
て与えられている。

【００７６】例えば、演算部３１−０においては、キャ
リーオーバー成分Ｃとｓｕｍ成分Ｓとして、それぞれ０
０が固定入力とされており、演算部３１−１と演算部３
１−２においては、０１が固定入力とされている。以
下、同様に、演算部３１−３においては、１０が、演算
部３１−４においては、０１が、演算部３１−５と演算
部３１−６においては、１０が、演算部３１−７におい
ては、１１が、それぞれ固定入力とされている。このう
ちのキャリーオーバー成分は、各演算部から、そのまま
出力される。そして、各演算部３１−０乃至３１−７
に、セレクタ９７−０乃至９７−７が設けられ、キャリ
ーオーバー成分とｓｕｍ成分の一方を、インストラクシ
ョンコントロールバス３からの制御に対応して選択し、
出力するようにしている。

【００７７】このような図８に示す構成は、さらに図９
に示すように簡略化することができる。すなわち、各演
算部３１−０乃至３１−７のセレクタ９７−０乃至９７
−７において、選択するデータは、００，０１，１０，
１１のいずれかであるから、図９の構成例においては、
それらに対応する専用のセレクタを、セレクタ３１−Ａ
乃至３１−Ｄとして設けている。そして、セレクタ３１
−Ａの出力を、演算部３１−０に供給し、セレクタ３１
−Ｂの出力を、演算部３１−１，３１−２，３１−４に
供給し、セレクタ３１−Ｃの出力を、演算部３１−３，
３１−５，３１−６に供給し、セレクタ３１−Ｄの出力
を、演算部３１−７に供給するようになされている。各
演算部において、セレクタ３１−Ａ乃至３１−Ｄから供
給されてきたｓｕｍ成分は、そのまま出力され、キャリ
ーオーバー成分は、それぞれ固定値として与えられてい
るものが出力される。

【００７８】さらに、図９に示すセレクタ３１−Ａ乃至
３１−Ｄは、図１０に示すように、２個のアンド回路３
１−Ｆ，３１−Ｇ、１個のインバータ３１−Ｅ、および
１個のオア回路３１−Ｈにより構成することができる。
例えば、アンド回路３１−Ｇの一方の入力に、インスト
ラクションコントロールバス３から制御信号として論理
１が入力された場合には、アンド回路３１−Ｆの制御信
号の入力は、インバータ３１−Ｅにより反転されるの
で、論理０とされる。従って、この場合、アンド回路３
１−Ｇの出力が、オア回路３１−Ｈから出力される。こ
れに対して、制御信号を論理０にすると、今度は逆に、
アンド回路３１−Ｆの出力が、オア回路３１−Ｈから出
力されることになる。

【００７９】従って、図９に示すセレクタ３１−Ａ乃至
３１−Ｄは、図１１に示すように構成することができ
る。セレクタ３１−Ａは、２つの入力がいずれも０であ
るから、セレクタ３１−Ａの出力は常に０となる。従っ
て、セレクタ３１−Ａを省略し、固定値０を常に出力す
るようにすることができる。

【００８０】セレクタ３１Ｂにおいては、セレクタに対
する制御信号が論理１である場合には、１を出力し、０
である場合には、０を出力することになるので、結局、
制御信号をそのまま出力すればよいことになる。

【００８１】セレクタ３１−Ｃにおいては、制御信号が
論理１であるとき、論理０を出力し、論理０であると
き、論理１を出力すればよいので、結局、制御信号をイ
ンバータ３１−Ｊで反転して出力することができる。

【００８２】さらに、セレクタ３１−Ｄにおいては、２
つの入力がいずれも１であるから、その出力は常に１と
なる。従って、固定値１を常に出力するようにすればよ
い。

【００８３】以上の原理に従って、図９に示すセレクタ
３１−Ａ乃至３１−Ｄをさらに簡略化すると、演算部３
１は、図１２に示すように構成することができる。すな
わち、キャリーオーバー成分としては、各演算部３１−
０乃至３１−７において、固定値が用意され、それが出
力される。また、演算部３１−０と演算部３１−７にお
いては、それぞれｓｕｍ成分として、０と１の固定値が
用意され、それが常に出力される。

【００８４】演算部３１−１，３１−３，３１−４にお
いては、入力された制御信号が、そのままｓｕｍ成分と
して出力される。演算部３１−２，３１−５，３１−６
においては、インバータ３１−Ｊで反転した制御信号
が、そのままｓｕｍ成分として出力される。

【００８５】図１３は、最も簡単な、ｎ＝２である場合
のＳＩＭＤ制御並列プロセッサの構成例を模式的に表し
ている。すなわち、この構成例においては、論理演算が
想定されている。

【００８６】この場合、ｎ＝２であるので、演算部３１
には、００，０１，１０，１１の演算データに対応する
演算結果を出力する演算部３１−０乃至３１−３が設け
られている。選択部３２は、プロセッサエレメント７−
０乃至７−ｍに対応して、選択部３２−０乃至３２−ｍ
に区分されている。そして、各選択部３２−ｊは、演算
部３１−０乃至３１−３の出力の中から、そのプロセッ
サエレメントのＤＦＵ５−ｊに保持されたデータに対応
するものを選択し、ローカルメモリ４−０乃至４−ｍに
出力する。

【００８７】例えば、ＤＦＵ５−０には、データ０１が
保持されているので、選択部３２−０は、演算部３１−
１の出力を選択し、ローカルメモリ４−０に出力する。

【００８８】また、ＤＦＵ５−１には、データ１１が保
持されているので、選択部３２−１は、データ１１に対
する演算を行う演算部３１−３の出力を選択し、ローカ
ルメモリ４−１に出力する。

【００８９】図１４は、ｎ＝３である場合におけるプロ
セッサの他の構成例を表している。この構成例において
は、ＳＩＭＤコントローラ１は、データコントロールバ
ス２を介してＤＦＵ５を制御するようになされている。
そしてこの構成例では、演算部３１−１とＤＦＵ５−０
が、それぞれ図１５と図１６に示すように構成されてい
る。選択部３２の構成は、図４と図５に示した場合と同
様である。

【００９０】図１５の構成例において、発生回路９１−
１乃至９３−１は、それぞれデータ０，０，１を保持し
ている。上述した場合と同様に、この発生回路９１−１
乃至９３−１には、演算部３１−１がデータ００１の演
算を行うものであるために、このようなデータが保持さ
れるが、例えば演算部３１−０においては、ここにデー
タ０００が保持され、演算部３１−２においては、デー
タ０１０が保持されることになる。

【００９１】イクスクルーシブオア回路９４−１は、発
生回路９１−１より出力されたデータと、ＳＩＭＤコン
トローラ１より、インストラクションコントロールバス
３を介して、端子１００−１より入力されるデータの排
他的論理和を演算し、端子１００−１が論理Ｈであると
き、その演算結果を反転して、フルアダー（ＦＡ）９５
−１に出力する。発生回路９２−１と発生回路９３−１
の出力は、フルアダー９５−１にそのまま入力されてい
る。フルアダー９５−１は、それぞれ１ビットずつで構
成される３個の入力データを加算し、２ビットの加算結
果をセレクタ９７−１に出力している。２ビットの出力
のうち、ＭＳＢ側のキャリーオーバーは、レジスタ９８
−１（レジスタＣｙ）にも供給され、保持される。レジ
スタ９８−１に保持されたデータは、ライン４２−１に
接続されている端子１０３−１から、選択部３２−ｊ−
１（ｊ＝１乃至１０７９）に供給されている。

【００９２】セレクタ９６−１は、端子１０１−１か
ら、ＳＩＭＤコントローラ１よりインストラクションコ
ントロールバス３を介して入力される制御信号に対応し
て、イクスクルーシブオア回路９４−１の出力または発
生回路９２−１の出力を選択し、選択したデータをセレ
クタ９７−１に出力している。セレクタ９７−１は、Ｓ
ＩＭＤコントローラ１より、インストラクションコント
ロールバス３を介して、端子１０２−１から供給される
２ビットの制御信号に対応して、３つの入力のうちの１
つを選択し、レジスタ９９−１（レジスタＷ）に出力す
るようになされている。レジスタ９９−１に保持された
データは、ライン４３−１に接続されている端子１０４
−１から選択部３２−ｊ−１に供給されている。

【００９３】演算部３１−１においては、基本的に、０
０１の３ビットで規定される演算を行うのであるから、
表１に示したように、その出力は、０１となり、その場
合、レジスタ９８−１は、０を出力し、レジスタ９９−
１は、１を出力することになる。

【００９４】図示は省略するが、演算部３１−０，３１
−２，３１−３，・・・，３１−７も、同様に構成され
ている。ただし、その各発生回路９１−ｉ乃至９３−ｉ
に保持されているデータが異なっている。

【００９５】図１６は、ＤＦＵ５−０の構成例を表して
いる。この構成例においては、ローカルメモリ４−０よ
り出力された２ビットのデータが、それぞれ端子１７７
−０と端子１７８−０を介して、レジスタ１７１−０
（レジスタＡ）とレジスタ１７２−０（レジスタＢ）に
供給されるようになされている。セレクタ１７４−０に
は、論理１のデータ、端子１７７−０より入力されたデ
ータ、およびレジスタ１７５−０（レジスタＭ）に保持
されているデータが入力されており、そのいずれかが選
択されて、レジスタ１７５−０に出力されるようになさ
れている。セレクタ１７４−０には、端子１８０−０
に、ＳＩＭＤコントローラ１よりインストラクションコ
ントロールバス３を介して、２ビットの切り替え制御信
号が入力されている。アンド回路１７６−０は、レジス
タ１７１−０の出力と、レジスタ１７５−０の出力の論
理積を演算し、その出力を端子１８１−０から出力して
いる。

【００９６】なお、アンド回路１７６−０は、より高速
なナンド回路に置き換えることもできる。この場合、演
算部３１−ｊのイクスクルーシブオア回路９４−ｊ（例
えば、図１５のイクスクルーシブオア回路９４−１）
を、イクスクルーシブノア回路に置き換える必要があ
る。

【００９７】レジスタ１７２−０に保持されたデータ
は、端子１８２−０から出力されるようになされてい
る。さらに、レジスタ１７３−０（レジスタＣ）は、端
子１８４−０からライン４５−０を介して供給されてき
たデータを保持し、その保持した結果を端子１８３−０
から出力するようになされている。上述したように、端
子１８１−０，１８２−０，１８３−０は、それぞれ図
４の端子１３９−０−０，１４０−０−０，１４１−０
−０に接続されている。上述したように、端子１８１−
０，１８２−０，１８３−０からライン４４−０を介し
て出力される３ビットのデータは、デコーダ１４５−０
でデコードされ、その端子０乃至７のいずれかが、論理
１を出力することになる。

【００９８】図１６の端子１８５−０は、図４の選択部
３２−０−０の端子１３６−０−０に接続されており、
ライン４６−０の他方の端子１７９−０から、ローカル
メモリ４−０に、選択部３２−０より入力されたｓｕｍ
のデータを転送するようになされている。

【００９９】他のＤＦＵ５−１乃至５−１０７９も、Ｄ
ＦＵ５−０と同様に構成されている。

【０１００】演算部３１、選択部３２、およびＤＦＵ５
の接続状態をまとめると、図１７に示すようになる。な
お、図１７においては、演算部３１−０，３１−１、選
択部３２−０−０，３２−１−０，３２−０−１，３２
−１−１、並びにＤＦＵ５−０，５−１の接続状態が表
されている。

【０１０１】この構成例においては、図１５に示すよう
に、セレクタ９６−１が設けられているので、イクスク
ルーシブオア回路９４−１の出力、または発生回路９２
−１の出力を、セレクタ９７−１を介してライン４３−
１に出力することができる。

【０１０２】また、図１６に示すように、ＤＦＵ５−０
において、レジスタ１７５−０の出力を繰り返し選択さ
せるように、セレクタ１７４をデータコントロールバス
２を介して制御することで、過去のデータ（レジスタ１
７５−０に保持されているデータ）と、新たなデータ
（レジスタ１７１−０に保持されているデータ）との論
理積をアンド回路１７６−０で演算させることができ
る。

【０１０３】その他の動作は、図２乃至図７の構成例に
おける場合と同様であるので、その説明は省略する。

【０１０４】なお、図示は省略するが、図１４乃至図１
７に示した構成例においても、図８乃至図１２を参照し
て説明した場合と同様に、演算部３１の構成を、より簡
略化することができる。

【０１０５】以上の構成例においては、演算部３１とし
て、ｎビットの入力で規定される全ての組み合わせの
数、すなわち２ⁿ個の演算部を予め設けるようにした
が、そのうちの所定の組み合わせが存在しないことが予
め分かっているような場合には、その組み合わせの演算
を行う演算部は省略するようにすることも可能である。
実際にあり得る全ての組み合わせの数だけの演算部を用
意すればよい。

【０１０６】算術処理を行う演算部３１への入力ビット
数ｎは、元々それほど大きい値ではない。これに対し
て、例えば、画像用リニアアレイ型並列プロセッサの場
合、そのプロセッサエレメントの数は、図１と図２の構
成例では１０８０個としたが、その数は、一水平走査ラ
インを構成する画素数に対応するので、数１００個以上
であって、１０００個前後の数となる。従来の場合、上
述したように、各プロセッサエレメント毎にＡＬＵを設
けるようにしたので、その数は、数１００以上１０００
前後の数となる。これに対して、本発明によれば、入力
ビット数をｎとするとき、最大でも２ⁿ個でよいので、
演算部３１の数（ＡＬＵの数）を、極めて小さいものと
することができる。その結果、構成が簡略化され、これ
をＩＣ化した場合における専有面積を小さくすることが
でき、小型化、低コスト化を実現することができる。

【０１０７】さらにまた、本発明における演算部３１と
して用意する回路は、演算用のデータの入力が固定され
ているため、実質的に、ＡＬＵを構成する論理素子など
に、部分的に論理変化が生じない場合が発生し、そのよ
うな論理素子を削除することができる。その結果、演算
部３１におけるＡＬＵは、従来の場合におけるＡＬＵに
較べて、素子数をより少なくすることができる。このこ
とからも、より小型化が実現されることになる。

【０１０８】なお、選択部３２の部分は、単なるセレク
タの場合もあるが、クロスバースイッチ回路で構成する
ことも可能であり、その場合、より少ない半導体素子数
で実現することができる。

【０１０９】また、上記実施の形態においては、画素デ
ータを処理するようにしたが、その他のデータを処理す
る場合にも本発明を適用することが可能である。

【０１１０】

【発明の効果】以上の如く、請求項１に記載のＳＩＭＤ
制御並列プロセッサおよび請求項９に記載の演算方法に
よれば、保持されている演算結果の中から、保持されて
いる演算データに対応するものを、エレメント毎に選択
するようにしたので、構成を簡略化し、小型化、低コス
ト化が可能となる。

【図面の簡単な説明】

【図１】本発明のＳＩＭＤ制御並列プロセッサの構成を
示すブロック図である。

【図２】入力ビット数が３である場合におけるＳＩＭＤ
制御並列プロセッサの構成例を示すブロック図である。

【図３】図２の演算部３１−１の構成例を示すブロック
図である。

【図４】図２の選択部３２−０−０の構成例を示すブロ
ック図である。

【図５】図２の選択部３２−３−１の構成例を示すブロ
ック図である。

【図６】図２のＤＦＵ５−０の構成例を示すブロック図
である。

【図７】図２の構成例のより詳細な接続状態を示すブロ
ック図である。

【図８】図２の演算部３１の他の構成例を示すブロック
図である。

【図９】図８の演算部３１のより簡略化された構成例を
示すブロック図である。

【図１０】図９のセレクタ３１−Ａの構成例を示すブロ
ック図である。

【図１１】図９のセレクタ３１−Ａ乃至３１−Ｄのより
簡略化された構成例を示すブロック図である。

【図１２】図９の演算部３１のより簡略化された構成例
を示すブロック図である。

【図１３】入力ビット数が２である場合におけるＳＩＭ
Ｄ制御並列プロセッサの構成例を示すブロック図であ
る。

【図１４】入力ビット数が３である場合におけるＳＩＭ
Ｄ制御並列プロセッサの他の構成例を示すブロック図で
ある。

【図１５】図１４の演算部３１−１の構成例を示すブロ
ック図である。

【図１６】図１４のＤＦＵ５−０の構成例を示すブロッ
ク図である。

【図１７】図１４の構成例のより詳細な接続状態を示す
ブロック図である。

【図１８】従来のＳＩＭＤ制御並列プロセッサの構成例
を示す図である。

【図１９】図１８のＤＦＵとＡＬＵの構成例を示すブロ
ック図である。

【図２０】従来のＳＩＭＤ制御並列プロセッサの他の構
成例を示す図である。

【図２１】図２０のＤＦＵとＡＬＵの構成例を示すブロ
ック図である。

【符号の説明】

１ＳＩＭＤコントローラ，２データコントロール
バス，３インストラクションコントロールバス，
４，４−０乃至４−１０７９ローカルメモリ，５，
５−０乃至５−１０７９ＤＦＵ，６，６−０乃至６
−１０７９ＡＬＵ，７−０乃至７−１０７９プロ
セッサエレメント，３１，３１−０乃至３１−（２ⁿ
−１）演算部，３２，３２−０乃至３２−１０７９
選択部，９１−１乃至９３−１発生回路

Claims

【特許請求の範囲】

【請求項１】複数のエレメントで共通した演算を並列
に行うＳＩＭＤ制御並列プロセッサにおいて、ｎビットで規定される演算データを、前記エレメント毎
に保持する第１の保持手段と、ｎビットで規定される前記演算データのあり得る組み合
わせを所定の演算式で演算した演算結果を予め保持する
第２の保持手段と、前記第２の保持手段により保持されている前記演算結果
の中から、前記第１の保持手段に保持されている前記演
算データに対応するものを、前記エレメント毎に選択す
る選択手段とを備えることを特徴とするＳＩＭＤ制御並
列プロセッサ。
【請求項２】前記第２の保持手段に対して、前記演算
式を指示する指示手段をさらに備えることを特徴とする
請求項１に記載のＳＩＭＤ制御並列プロセッサ。
【請求項３】前記第１の保持手段は、新たなデータと
過去のデータの論理積を演算する演算手段をさらに備え
ることを特徴とする請求項１に記載のＳＩＭＤ制御並列
プロセッサ。
【請求項４】前記選択手段は、前記第２の保持手段に
保持されている前記演算結果の中から、前記第１の保持
手段に保持されている前記演算データに対応するものを
選択するためにスイッチング動作するスイッチ手段を備
えることを特徴とする請求項１に記載のＳＩＭＤ制御並
列プロセッサ。
【請求項５】前記選択手段は、前記スイッチ手段を切
り替える切り替え信号を、前記第１の保持手段に保持さ
れている前記演算データに対応して生成する生成手段を
さらに備えることを特徴とする請求項４に記載のＳＩＭ
Ｄ制御並列プロセッサ。
【請求項６】前記第２の保持手段は、２ⁿ個の前記演
算結果を保持することを特徴とする請求項１に記載のＳ
ＩＭＤ制御並列プロセッサ。
【請求項７】前記演算データは、画像データであり、前記エレメントは、画素毎に割り当てられていることを
特徴とする請求項１に記載のＳＩＭＤ制御並列プロセッ
サ。
【請求項８】前記ＳＩＭＤ制御並列プロセッサは、１
ビットエレメントプロセッサであることを特徴とする請
求項１に記載のＳＩＭＤ制御並列プロセッサ。
【請求項９】複数のエレメントで共通した演算を並列
に行うＳＩＭＤ制御並列プロセッサの演算方法におい
て、ｎビットで規定される演算データを、前記エレメント毎
に保持するステップと、ｎビットで規定される前記演算データのあり得る組み合
わせを所定の演算式で演算した演算結果を予め保持する
ステップと、保持されている前記演算結果の中から、保持されている
前記演算データに対応するものを、前記エレメント毎に
選択することを特徴とする演算方法。