JPH10254817A

JPH10254817A - Ｄｍａ転送制御システム

Info

Publication number: JPH10254817A
Application number: JP5738097A
Authority: JP
Inventors: Yukitaka Shigaki; 幸貴志垣; Naoki Kawasaki; 直樹河崎; Osamu Shibagaki; 税芝垣; Kazuyuki Nakamura; 和幸中村
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-03-12
Filing date: 1997-03-12
Publication date: 1998-09-25

Abstract

(57)【要約】【課題】本発明はＤＭＡ転送制御システムに関し、第
１に如何なる開始アドレスからも高速にデータ転送で
き、第２に書き込みと読み出しを並行して行なうことに
より、高速データ転送を行なうことができるＤＭＡ転送
制御システムを提供することを目的としている。【解決手段】ＤＭＡコントローラとアドレスバス及び
データバスが接続され、これらアドレスバス及びデータ
バスには少なくともメモリが接続されたＤＭＡ転送制御
システムにおいて、前記ＤＭＡコントローラは、転送デ
ータの状況に応じて、ブロック転送，ワード転送，端数
転送と、随時最適な転送方法に自動的に切り替え転送を
実行する切り替え手段を具備して構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＤＭＡ転送制御シス
テムに関し、特にマイクロプロセッサを使用する装置に
おいて、プロセッサからの起動処理のみでプロセッサと
は独立にデバイス間のデータの送受信を行なうＤＭＡ転
送制御システムに関する。

【０００２】昨今の通信機器及びプロセッサを使用した
制御装置においては、データの大容量化が進み、それに
伴ってデータ転送の高速化が必須課題となってきてい
る。しかしながら、従来のＤＭＡ（ダイレクト・メモリ
・アクセス：プロセッサを介さずにデータ転送を行なう
こと）転送技術では、端数分の含まれる転送や、２つの
バスにまたがる転送において、あまり効率のいい転送方
法はなく、転送速度が遅いという問題がある。

【０００３】

【従来の技術】図１６は従来システムの構成例を示すブ
ロック図である。図において、１はＭＰＵ、２Ａ，２Ｂ
はアドレスバス、３Ａ，３Ｂはデータバスである。これ
ら２つのバスのうち、一方をＡバス、他方をＢバスと呼
ぶ。

【０００４】６はＡバスとＢバス間に接続されたＤＭＡ
転送制御を行なうＤＭＡコントローラ（ＤＭＡＣ）、Ｇ
１，Ｇ２はＤＭＡコントローラ４によりその方向が制御
されるアドレスバスの双方向バッファ、Ｇ３，Ｇ４はＤ
ＭＡコントローラ４によりその方向が制御されるデータ
バスの双方向バッファである。

【０００５】４ＡはＡバス側に設けられたメモリ、５Ａ
はＡバス側に設けられた入出力装置で何れもアドレスバ
ス２Ａ及びデータバス３Ａと接続されている。４ＢはＢ
バス側に設けられたメモリ、５ＢはＢバス側に設けられ
た入出力装置で何れもアドレスバス２Ｂ及びデータバス
３Ｂと接続されている。

【０００６】図１７は従来システムのデータ転送の説明
図である。図１６と同一のものは、同一の符号を付して
示す。図では、メモリ４Ｂに図に示すような構成のデー
タが記憶されているものとする。データバス幅は４バイ
トであるものとする。そして、最小矩形が１バイトデー
タを示し、４バイトで１ワードを構成しているものとす
ると、最初の〜までは１ワードに満たない端数デー
タである。

【０００７】従来のシステムでは、これら端数データ
〜まではＤＭＡＣ６により１個ずつ相手方メモリ４Ａ
にＤＭＡ転送され、次に最初の１ワードデータである
がＤＭＡ転送される。この方式は、ワード転送以外はバ
イト単位に転送を行なうものである。

【０００８】従来の転送方法について更に詳細に説明す
る。図１８は転送データの構成例を示す図である。○１
（をこのように表わす。以下同じ）〜○１２までのデ
ータを転送するものとする。○１，○２，○３は端数デ
ータ、○４〜○１１はワードデータ、○１２は１バイト
の端数データである。

【０００９】図１９は従来システムのデータ転送の第１
の例を示す図であり、ワード転送以外はバイト単位で転
送するものである（特開昭６４−７６３５６号公報）。
あるデータの転送から次のデータの転送にはバス調停モ
ードが入っている。即ち、端数データである○１〜○３
は１バイトずつ転送し、以降のワードデータはワード単
位に○４〜○１１まで転送し、最後に１バイトの端数デ
ータ○１２を転送している。

【００１０】図２０は従来システムのデータ転送の第２
の例を示す図である（特開平６−２６６６１２号公
報）。この例では、端数分の１ワードデータを取り込ん
で、一旦４バイト幅のデータに変換して転送するもので
ある。そして、○１〜○３までのデータを一括して転送
し、次には１ワード幅のデータを○４〜○１１まで転送
し、最後の端数データ○１２は端数分の１ワードデータ
を取り込んで、一旦４バイト幅のデータに変換して転送
する。

【００１１】図２１は従来システムのデータ転送の第３
の例を示す図であり、ＭＰＵを介在させている点でＤＭ
Ａとは呼べないものである（特開平２−０２４７５６号
公報）。この例では、端数転送は、最小限の端数データ
のみＭＰＵにより転送し、他はＤＭＡによる転送を行な
うものである。端数データの転送の時には、ＤＭＡＣよ
りＭＰＵに端数通知を出すことが必要となる。

【００１２】ＭＰＵは、この端数通知を受けると、端数
データを転送先に転送する。端数データの転送が終わる
と、ＭＰＵはＤＭＡＣに転送完了通知を出す。図２２は
２つのバス間にまたがる従来システムのデータ転送方式
の説明図であり、第４の例を示す（特開平１−２１７５
３２号公報）。この例は、高速転送の実現方法として、
バス直結型のシングルアドレスモードを用いたものであ
る。図１６と同一のものは、同一の符号を付して示す。

【００１３】この例は、転送元、転送先のデータバスを
直結した形とし、高速転送を実現するものである。図２
３は２つのバス間にまたがる従来システムの他のデータ
転送方式の説明図であり、第５の例を示す（特開平４−
１０７６６６号公報）。図１６と同一のものは、同一の
符号を付して示す。この例は、独立した各１対のアドレ
スバス，データバスを有することで、従来の欠点を除去
し、データ直結型のメモリ−メモリ間高速転送が可能と
なる。

【００１４】

【発明が解決しようとする課題】前述した従来のデータ
転送システムのうち、図１９に示す第１の例は、ワード
転送以外はバイト単位に転送を行なうので、端数データ
の転送に時間がかかってしまうという問題がある。

【００１５】図２０に示す第２の例は、４バイト幅のデ
ータを一旦取り込んで、該当バイトのデータを変換する
必要があることから、時間がかかってしまい、高速転送
ができないという問題がある。

【００１６】図２１に示す第３の例は、データ転送にＭ
ＰＵを介在させているので、時間的ロスが発生し、また
ＭＰＵにとっても処理負荷が増大し、効率が悪いという
問題がある。

【００１７】図２２に示す第４の例の場合、アドレス情
報が１対しか出力できないため、メモリ４と入出力装置
５間の転送しかサポートできないという問題がある。図
２３に示す第５の例の場合、データ直結であるため、デ
ータの並び替えができず、転送開始アドレスの異なるデ
バイス間の転送ができないという問題がある。

【００１８】本発明はこのような課題に鑑みてなされた
ものであって、第１に如何なる開始アドレスからも高速
にデータ転送でき、第２に書き込みと読み出しを並行し
て行なうことにより、高速データ転送を行なうことがで
きるＤＭＡ転送制御システムを提供することを目的とし
ている。

【００１９】

【課題を解決するための手段】

（１）図１は本発明の原理ブロック図である。図１６と
同一のものは、同一の符号を付して示す。図に示すシス
テムは、ＤＭＡコントローラ１０とアドレスバス２及び
データバス３が接続され、これらアドレスバス２及びデ
ータバス３には少なくともメモリ４が接続されたＤＭＡ
転送制御システムを構成している。

【００２０】２Ａ，３Ａが一方の側（Ａ側）のアドレス
バスとデータバスであり、２Ｂ，３Ｂが他方の側（Ｂ
側）のアドレスバスとデータバスである。１１はＤＭＡ
コントローラ１０内に設けられ、転送データの状況に応
じて、ブロック転送，ワード転送，端数転送と、随時最
適な転送方法に自動的に切り替え転送を実行する切り替
え手段である。

【００２１】この発明の構成によれば、切り替え手段１
１が転送データの状況に応じて、ブロック転送，ワード
転送，端数転送と、随時最適な転送方法に自動的に切り
替え転送を実行することにより、如何なる開始アドレス
からも高速にデータ転送することができる。

【００２２】（２）この場合において、前記アドレスバ
ス２とデータバス３を２対持たせ、前記ＤＭＡコントロ
ーラ１０は２つのバスの転送を独立して行なうことを特
徴としている。

【００２３】この発明の構成によれば、２対のアドレス
バスとデータバスを有し、それぞれのバスの独立転送制
御を行なうことにより、書き込みと読み出しを同時に並
行して行なうことができ、データの高速転送が可能とな
る。

【００２４】（３）また、前記ＤＭＡコントローラ１０
は、その内部バッファにデータを読み込みつつ、同時に
書き込み処理を行なうためにデータ書き込み数をカウン
トする書き込みカウンタと、読み出しデータ数をカウン
トする読み出しカウンタを設け、これら書き込みカウン
タと読み出しカウンタの突き合わせ比較により、２つの
バスの転送を並行処理することを特徴としている。

【００２５】この発明の構成によれば、２つのバスの並
行処理が可能となり、転送元，転送先共にロスなく連続
的な高速データ転送を実現しつつ、任意の転送開始アド
レスからのデータ転送を実現することができる。

【００２６】（４）更に、前記ＤＭＡコントローラ１０
内に、読み出しデータを並び替える並び替え手段を設
け、読み込んだ側のデータの並びとは異なるデータの並
びで書き込み側にデータ転送することを特徴としてい
る。

【００２７】この発明の構成によれば、並び替え手段を
用いて読み込んだデータとは異なるデータの並びで書き
込み側にデータ転送することができる。

【００２８】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を詳細に説明する。（Ａ）端数バイト転送及びワード，ブロック転送の切り
替え図２は本発明によるデータ転送の説明図である。図１と
同一のものは、同一の符号を付して示す。ここで、図に
示すように転送元メモリ４Ｂに記憶されているデータを
ＤＭＡＣ１０内の切り替え手段１１により転送先メモリ
４Ａに転送することを考える。

【００２９】４バイトで１ワードとしていると、○１〜
○３までのデータは端数となる。本発明では、バイト単
位ではなく、端数となる全てのバイトのみを有効とし、
有効エリアを示す信号を付与したワード転送とし、○１
〜○３までを一括転送する。このようにすることで、端
数を１バイトずつ転送していた従来のシステムに対して
高速転送が可能となる。

【００３０】この場合において、切り替え手段１１は、
総転送データ量，転送元アドレス，転送先アドレス，残
り転送バイト数等からハードウェア的に転送量を算出
し、随時変化する転送状況に応じて、ブロック転送可能
領域、ワード転送可能領域、１ワードに満たない３バイ
ト以下の端数転送をそれぞれ識別し、最適な転送モード
に自動的に切り替える。ここで、ブロック転送とは、複
数のワードデータを１つのブロックとして連続的に転送
処理を行なうことである。

【００３１】この実施の形態例によれば、切り替え手段
１１が転送データの状況に応じて、ブロック転送，ワー
ド転送，端数転送と、随時最適な転送方法に自動的に切
り替え転送を実行することにより、如何なる開始アドレ
スからも高速にデータ転送することができる。

【００３２】図３は端数バイト転送及びブロック転送の
切り替え制御動作を示すフローチャートである。切り替
え手段１１は、転送時に設定される、総転送データ量，
転送元アドレス，転送先アドレス，残り転送バイト数等
からハードウェア的に転送量を算出し、随時変化する転
送状況に応じて最適な転送モード切り替えを行なう。

【００３３】即ち、先ず転送先の転送開始アドレス値の
下位２ビット（Ａ３０，Ａ３１）を参照し、“Ａ３０，
Ａ３１＝０，０”であるかどうかチェックする（Ｓ
１）。転送データは１ワード当たり４バイト（３２ビッ
ト）で表される。

【００３４】Ａ３０，Ａ３１＝０，０の場合には、デー
タはワードで始まり、端数データの場合にはＡ３０，Ａ
３１の何れかに１があることになる。Ａ３０，Ａ３１＝
０，０の場合にはワードデータとなり、それ以外の場合
には端数データとなることを更に詳細に説明する。図４
は３２ビット（４バイト）メモリのマップを示してい
る。図より明らかなように、転送開始がワードで始まる
場合には、開始アドレスの値の最後が０，４，８，Ｃ
（１６進）の何れかであり、それ以外はワードの途中か
ら始まることになり、これを端数とする。

【００３５】このアドレスの最後の値をバイナリ（ビッ
トＡ０〜Ａ３１）で見てみると、以下のようになる。となり、ワードで始まる場合には、下位２ビットＡ３
０，Ａ３１は必ず０，０となる。これに対して、それ以
外の端数の場合には、以下のようになる。

【００３６】となり、必ずＡ３０，Ａ３１の何れかに１があることに
なる。従って、Ａ３０，Ａ３１＝０，０の時はワード開始の転送Ａ３０，Ａ３１≠０，０の時は端数からの転送と識別できることになる。

【００３７】下位２ビットが“０，０”以外と判定した
時、切り替え手段１１は、その２ビットの０／１の組み
合わせにより有効端数バイト位置を識別するバイトコン
トロール信号（ＢＣ）を生成する（Ｓ２）。

【００３８】バイトコントロール信号ＢＣは下位２ビッ
トに対応して４種類存在する。バイトコントロール信号
は以下の通りである。転送開始アドレス下位２ビット＝０，０の時００００（ＢＣ０）＝０，１の時１０００（ＢＣ１）＝１，０の時１１００（ＢＣ２）＝１，１の時１１１０（ＢＣ３）これらコントロール信号ＢＣは、４バイト（１ワード）
のどのバイトデータが有効かを示す信号である。

【００３９】バイトコントロール信号が生成されたら、
端数分のデータ転送を実行する（Ｓ３）。即ち、切り替
え手段１１は、このバイトコントロール信号により、転
送元から読み出してきたデータの先頭が有効端数データ
の先頭になるようにデータを並び替え、書き込みデータ
と同時にバイトコントロール信号を送出し、転送先有効
端数バイト領域に一度にデータを書き込む。

【００４０】次に、切り替え手段１１は、初期設定アド
レスを転送終了毎にからアドレス値を４（１６進）だけ
減算する（Ｓ４）。その後、切り替え手段１１は、アド
レス下位４ビットＡ２８，Ａ２９，Ａ３０，Ａ３１＝
０，０，０，０であるかどうかチェックする（Ｓ５）。
オール０でない場合には、データはワードデータ、オー
ル０の時にはそれ以外のデータ（ブロックデータ）であ
る。

【００４１】次に、下位４ビットがオール０でない時に
はワードデータ、下位４ビットがオール０の時にはブロ
ックデータとなる理由について説明する。図５に示すよ
うに、１ブロックは１６バイトからなり、ブロック転送
では、この１ブロックを１つの単位として転送する。こ
のため、ブロック転送の開始は、各ブロックの先頭であ
る００００００００，００００００１０，００００００
２０，００００００３０，…のアドレスの時に可能であ
る。これをバイナリ情報で示すと、以下のようになる。

【００４２】Ａ２６，Ａ２７，Ａ２８，Ａ２９，Ａ３０，Ａ３１００００００００＝０００００００００００００４＝０００１０００００００００８＝００１００００００００００Ｃ＝００１１００００００００１０＝０１００００００００００１４＝０１０１００００００００１８＝０１１０００００００００１Ｃ＝０１１１００００００００２０＝１０００００これより、ブロック可能アドレスの時には、Ａ２８〜Ａ
３１が必ずオール０の状態となることが分かる。

【００４３】アドレス値がオール０でない時には、切り
替え手段１１は、４バイト単位のデータ転送モード（ワ
ード転送モード）に切り替え、データのワード転送を実
行する（Ｓ６）。このワード転送モードは、ブロック転
送ができる領域まで実行される。１ワードの転送が終了
したら、アドレス値を４（１６進）だけ減算し、Ａ２８
〜Ａ３１のアドレス値のチェックを行なう（Ｓ５）。下
位４ビットのアドレス値が４ビット共にオール０になる
までワード転送が続行される。

【００４４】アドレスの下位４ビットがオール０になっ
たら、残りバイト数よりブロック転送可否判断を行なう
（Ｓ７）。この可否判断は、残りのバイト数に１ブロッ
ク単位の１６バイトが含まれているかの判断になる。こ
のため、切り替え手段１１は以下の演算を行なう。

【００４５】総転送バイト数−（ブロック転送開始可能
アドレス−転送開始アドレス）＝ブロック転送以降の残
り転送数次に、切り替え手段１１は、ブロック転送開始可能アド
レス以降の残り転送バイト数をチェックする（Ｓ８）。
そして、残り転送バイト数がブロック単位の整数倍より
も大きい場合には、ブロック転送を実行する（Ｓ９）。
１ブロックの転送が終了したら、残りバイト数を求め
（Ｓ７）、残りバイト数がブロック単位の整数倍あるか
どうかチェックする（Ｓ８）。以下、残りバイト数がブ
ロック単位の整数倍にならなくなるまでブロック転送を
続行する。

【００４６】残りバイト数がブロック単位の整数倍にな
らなくなったら、切り替え手段１１は、残りバイト数が
幾らであるかチェックする（Ｓ１０）。残りバイト数が
４バイトよりも大きい場合にはワード転送を実行する
（Ｓ１１）。残りバイト数が３バイト以下の場合にはバ
イトコントロール信号ＢＣを生成した後（Ｓ１２）、端
数分のデータの転送を行なう（Ｓ１３）。これにて全デ
ータの転送が終了する。なお、ステップＳ１０におい
て、残りバイト数が０の場合には、転送が終了する。

【００４７】図６は本発明による転送データの割り振り
を示す図である。図の最小矩形が１バイト単位のデータ
である。最初のデータは○１〜○３までの３バイトの端
数データ、次の○４から○６までは３個の１ワードデー
タ、○７〜○１０までは１６バイトのブロック転送デー
タ、次の○１１は１ワードデータ、最後の○１２は１バ
イトの端数データである。

【００４８】以下、本発明によるデータ転送時間が従来
のシステムよりどれだけ短縮されるかを示す。図７は本
発明によるモード切り替え転送の説明図であり、（ａ）
が従来例、（ｂ）が本発明によるものである。（ａ）の
従来例は図１９に示したものと同じである。

【００４９】従来例の場合には、バス調停を含んで、端
数データ○１〜○３は１バイトずつの転送、以降の○４
〜○１１はワード転送、余りの端数○１２は端数データ
転送となっている。これに対して、本発明では、バス調
停を含んで端数○１〜○３は一括転送、次の○４〜○６
はワード転送、○７〜○１０はブロック転送、○１１は
ワード転送、最後の端数○１２は端数転送となる。この
結果、従来例と本願発明との転送に要する時間の短縮量
は、図に示すようにΔＴ₁となる。

【００５０】図８は本発明によるモード切り替え転送の
他の説明図である。（ａ）は従来例によるもの、（ｂ）
は本発明によるものである。（ａ）の従来例は図２０に
示したものと同じである。従来例の場合には、バス調停
を含んで端数データである○１〜○３までの端数につい
ては、端数分の１ワードを読み込んでデータ書き替え操
作を行ない、○１〜○３の一括転送を行なう。次の○４
〜○１１まではワード転送を行なう。最後の端数データ
○１２については、端数分の１ワードを読み込んでデー
タの書き替えを行ない、データ転送する。（ｂ）に示す
本発明のデータ転送は、図７と同じである。この結果、
従来例と本願発明との転送に要する時間の短縮量は、図
に示すようにΔＴ₂となる。

【００５１】図９は本発明によるモード切り替え転送の
他の説明図である。（ａ）は従来例によるもの、（ｂ）
は本発明によるものである。（ａ）の従来例は図２１に
示したものと同じである。従来例の場合には、バス調停
を含んで端数データである○１〜○３までの端数につい
ては、ＤＭＡＣによりＭＰＵに対して端数通知を出し、
ＭＰＵからの端数転送になる。

【００５２】ＭＰＵは、端数転送を終了したら、ＤＭＡ
Ｃに転送完了通知を出す。転送完了通知を受けたＤＭＡ
Ｃは、残りの○４〜○１１まではバス調停を含むワード
転送になる。最後の端数の○１２については、ＤＭＡＣ
からＭＰＵに端数通知がなされ、ＭＰＵがこの端数デー
タを転送する。この結果、従来例と本願発明との転送に
要する時間の短縮量は、図に示すようにΔＴ₃となる。

【００５３】（Ｂ）２バス間独立転送上述の実施の形態例では、端数バイト転送及びワード，
ブロック転送について説明した。ここでは、２バス間独
立転送の場合について説明する。図１０はバス間独立転
送の説明図である。（ａ）は従来例を、（ｂ）は本発明
を示す。従来のシステムでは、転送元のバスと転送先の
データを独立に動作させるために２方向バッファＧを設
けていた。

【００５４】本発明では、２つのバス各々にアドレスバ
スとデータバスを設け、ＤＭＡＣ内部でお互いのバスの
転送状況を監視しながら、２つのバスを独立に動作させ
ることにより、転送先のデータ書き込み処理中に、次の
転送元からのデータ読み取り動作を並行して行わせるこ
とを可能にすることができ、データ転送処理の高速化を
図ることができる。

【００５５】また、転送元、転送先で並行処理を行なう
ため、バス直結型のシングルアドレスモードと同程度の
高速転送を可能にする上、ＤＭＡＣ内部に一旦データを
取り込むため、ＤＭＡＣ内部でのデータの並び替えを行
なうことにより、転送元とは異なる任意の転送先アドレ
スにデータを転送することが可能となる。また、メモリ
−メモリ間転送もサポートすることが可能となる。

【００５６】従来、２つのバスにまたがる転送を行なう
場合、アドレスバスとデータバスの両方のバスで切り替
えて転送する方式をとっている。図１１は２つのバス間
にまたがる従来のデータ転送方式の説明図である。アド
レスバス３２本、データバス３２本の合計６４本のバス
が設けられている。図中第１のハッチングはバスの占有
時間を、第２のハッチングはバス調停時間を示す。

【００５７】デバイス４Ｃのデータ（Ａバスのデータ）
をデバイス４Ｄ（Ｂバスのデータ）に転送する場合、Ｄ
ＭＡＣ６は先ずＡバスを介してデバイス４Ｃのデータ
を読み出して、バスの切り替えを行ない、Ｂバスを介し
てデバイス４Ｄにデータを書き込む。次に、ＤＭＡＣ
はＡバスを介してデバイス４Ｃのデータを読み出し
て、バスの切り替えを行ない、Ｂバスを介してデバイス
４Ｄにデータを書き込む。以上のような操作をデータ
の数だけ行なう。

【００５８】従来のシステムでは、このように転送元デ
バイスからのデータを読み出し、その後バスを切り替え
て転送先デバイスに対してデータを書き込む転送を行な
っている。このため、１回のデータ転送に２つのサイク
ル（読み出し１サイクル、書き込み１サイクル）を必要
とし、更にバス権を獲得するためにバス調停サイクルが
入り、即座にバス権が獲得できない場合には、バス権獲
得まで待たされることになり、全体的に図に示すように
非常に長い総転送時間を必要とする。

【００５９】図１２は２つのバス間にまたがる本発明の
データ転送方式の説明図である。本発明では、アドレス
バスとデータバスを２対持たせ、ＤＭＡＣ１０内のバッ
ファにデータを読み込みつつ、同時に書き込み処理を行
なうものである。図より明らかなように、Ａバスから１
回のバス調停処理の後、データ〜を連続して読み出
し、一方、Ｂバスでは１回のバス調停処理の後、Ａバス
に若干遅れてデータ〜の書き込みを行なっている。

【００６０】このような並行処理により、転送先にデー
タを書き込んでいる最中に次のデータを転送元から読み
出して来ることができ、転送元、転送先共にロスなく連
続的なデータ転送が可能となり、バスを直結させた形の
シングルアドレスモードと同等の転送速度を実現するこ
とができる。また、バス直結型とは異なり、両方のバス
のバス権が両方獲得できるまで待つ必要がなく、転送開
始までのロス時間をなくすことができる。このため、総
転送時間は、図１１の従来システムの場合に比較して、
Δｔだけ短縮される。

【００６１】図１３は本発明によるＤＭＡコントローラ
１０の一実施の形態例を示す回路図である。図におい
て、１２は読み出されたデータの数をカウントする読み
出しカウンタ、１３はデータを書き込む毎にカウントす
る書き込みカウンタである。１４は読み出しカウンタ１
２の出力と、書き込みカウンタ１３の出力とを比較し、
比較結果に応じてデータの読み込み開始と停止及び再開
処理を制御する比較器である。

【００６２】１５は読み出されたデータを受けるバッフ
ァ、１７は読み出されたバッファを保持するデータバッ
ファ、１６は該データバッファ１７から読み出されたデ
ータを受けるバッファである。データバッファ１７は、
比較器１４により書き込みと読み出しが制御される。こ
のように構成された回路の動作を説明すれば、以下の通
りである。

【００６３】読み込まれたデータがバッファ１５を介し
て入力される度に、読み出しカウンタ１２は１だけ更新
される。そして、データバッファ１７に書き込まれる。
データバッファ１７に保持されているデータは、読み出
されるが、この時、書き込みカウンタ１３は１だけ更新
される。

【００６４】比較器１４は、読み出しカウンタ１２の出
力と書き込みカウンタ１３の出力を比較する。そして、
データバッファ１７のフル状態又はエンプティ状態を監
視し、データの読み込み開始、停止及び再開処理を制御
する。つまり、比較器１４はデータバッファ１７にデー
タがあれば、読み出しを実行させ、空きがあれば書き込
みを実行させる。

【００６５】この実施の形態例によれば、２つのバスの
並行処理が可能となり、転送元，転送先共にロスなく連
続的な高速データ転送を実現しつつ、任意の転送開始ア
ドレスからのデータ転送を実現することができる。

【００６６】図１４は本発明によるデータ並び替え転送
の説明図である。ＤＭＡＣ１０において、１８は読み込
んだデータの順を並び替えて出力する並び替え手段であ
る。２対のアドレスバスとデータバスを具備すると、ア
ドレスバスが個別にあることになり、２つのアドレスバ
スそれぞれに独立に転送元／転送先アドレス情報を出力
することができる。これにより、アドレスを必要とする
メモリ等のデバイス同士のデータ直接転送が可能とな
る。

【００６７】また、並び替え手段１８によりＤＭＡＣ内
部でのデータの並び替えが可能となるため、転送元と転
送先のデータ構成が異なっていても転送することができ
る。即ち、並び替え手段１８を用いて読み込んだデータ
とは異なるデータの並びで書き込み側にデータ転送する
ことができる。

【００６８】図１５は本発明による並び替え手段１８の
一実施の形態例を示す回路図である。図において、２０
は読み込みデータを切り替える読み込み方路制御部、２
１は書き込みデータを切り替える書き込み方路制御部で
ある。２２は３２ビット幅のデータを深さ方向にラッチ
する８ビット単位のフリップフロップである。このフリ
ップフロップ２２は、読み出しデータを全部保持できる
だけの容量（深さ）が必要である。

【００６９】２３はバイト単位に設けられた読み込みカ
ウンタ、２４はバイト単位に設けられた書き込みカウン
タである。この実施の形態例では、データ幅が３２ビッ
ト（４バイト）であるので、それぞれ４個ずつ設けられ
ている。読み込みカウンタ２３には転送元開始アドレス
値が初期値して入力され、書き込みカウンタ２４には転
送先開始アドレス値が初期値として入力されている。読
み込みデータの並びと書き込みデータの並びは、図１４
に示したものと同じであるものとする。

【００７０】各読み込みカウンタ２３の出力はそれぞれ
対応するフリップフロップ２２のライトイネーブル（Ｗ
Ｅ）に接続され、各書き込みカウンタ２４の出力は、そ
れぞれ対応するフリップフロップ２２のアウトイネーブ
ル（ＯＥ）に接続されている。このように構成された回
路の動作を説明すれば、以下の通りである。

【００７１】読み込みデータは、（Ａ，Ｂ，Ｃ），
（Ｄ，Ｅ，Ｆ，Ｇ）の順に読み込み方路制御部２０に入
力される。該読み込み方路制御部２０は、転送元開始ア
ドレスを受けて入力された４バイトのデータの方路切り
替えを行なう。そして、該読み込み方路制御部２０から
は方路の切り替えが行なわれたデータが出力され、読み
込みカウンタ２３で指定される番地のフリップフロップ
２２に書き込まれる。書き込み動作を繰り返して、全て
の読み込みデータがフリップフロップ２２に書き込まれ
る。

【００７２】一方、前記フリップフロップ２２には、書
き込みカウンタ２４の出力も入力されており、これら書
き込みカウンタ２４で指定されるフリップフロップ２２
の出力が読み出され、書き込み方路制御部２１に入る。
該書き込み方路制御部２１には、転送先開始アドレスが
入力されており、このアドレスに従ってその方路が切り
替えられる。この結果、先ず最初にデータＡのみが読み
出され、次にデータ（Ｂ，Ｃ，Ｄ，Ｅ）が読み出され
る。

【００７３】このように、この実施の形態例によれば、
並び替え手段を用いて読み込んだデータとは異なるデー
タの並びで書き込み側にデータ転送することができる。

【００７４】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、（１）ＤＭＡコントローラとアドレスバス及びデータバ
スが接続され、これらアドレスバス及びデータバスには
少なくともメモリが接続されたＤＭＡ転送制御システム
において、前記ＤＭＡコントローラは、転送データの状
況に応じて、ブロック転送，ワード転送，端数転送と、
随時最適な転送方法に自動的に切り替え転送を実行する
切り替え手段を具備することにより、切り替え手段が転
送データの状況に応じて、ブロック転送，ワード転送，
端数転送と、随時最適な転送方法に自動的に切り替え転
送を実行することにより、如何なる開始アドレスからも
高速にデータ転送することができる。

【００７５】（２）この場合において、前記アドレスバ
ス２とデータバスを２対持たせ、前記ＤＭＡコントロー
ラは２つのバスの転送を独立して行なうことにより、２
対のアドレスバスとデータバスを有し、それぞれのバス
の独立転送制御を行なうことにより、書き込みと読み出
しを同時に並行して行なうことができ、データの高速転
送が可能となる。

【００７６】（３）また、前記ＤＭＡコントローラは、
その内部バッファにデータを読み込みつつ、同時に書き
込み処理を行なうためにデータ書き込み数をカウントす
る書き込みカウンタと、読み出しデータ数をカウントす
る読み出しカウンタを設け、これら書き込みカウンタと
読み出しカウンタの突き合わせ比較により、２つのバス
の転送を並行処理することにより、２つのバスの並行処
理が可能となり、転送元，転送先共にロスなく連続的な
高速データ転送を実現しつつ、任意の転送開始アドレス
からのデータ転送を実現することができる。

【００７７】（４）更に、前記ＤＭＡコントローラ内
に、読み出しデータを並び替える並び替え手段を設け、
読み込んだ側のデータの並びとは異なるデータの並びで
書き込み側にデータ転送することにより、並び替え手段
を用いて読み込んだデータとは異なるデータの並びで書
き込み側にデータ転送することができる。

【００７８】このように、本発明によれば、第１に如何
なる開始アドレスからも高速にデータ転送でき、第２に
書き込みと読み出しを並行して行なうことにより、高速
データ転送を行なうことができるＤＭＡ転送制御システ
ムを提供することができる。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明によるデータ転送の説明図である。

【図３】端数バイト転送及びブロック転送の切り替え制
御動作を示すフローチャートである。

【図４】３２ビット（４バイト）メモリのマップを示す
図である。

【図５】３２ビット（４バイト）メモリの他のマップを
示す図である。

【図６】本発明による転送データの割り振りを示す図で
ある。

【図７】本発明によるモード切り替え転送の説明図であ
る。

【図８】本発明によるモード切り替え転送の他の説明図
である。

【図９】本発明によるモード切り替え転送の他の説明図
である。

【図１０】バス間独立転送の説明図である。

【図１１】２つのバス間にまたがる従来のデータ転送方
式の説明図である。

【図１２】２つのバスの間にまたがる本発明のデータ転
送方式の説明図である。

【図１３】本発明によるＤＭＡコントローラの一実施の
形態例を示す回路図である。

【図１４】本発明によるデータ並び替え転送の説明図で
ある。

【図１５】本発明による並び替え手段の一実施の形態例
を示す回路図である。

【図１６】従来システムの構成例を示すブロック図であ
る。

【図１７】従来システムのデータ転送の説明図である。

【図１８】転送データの構成例を示す図である。

【図１９】従来システムのデータ転送の第１の例を示す
図である。

【図２０】従来システムのデータ転送の第２の例を示す
図である。

【図２１】従来システムのデータ転送の第３の例を示す
図である。

【図２２】従来システムのデータ転送の第４の例を示す
図である。

【図２３】従来システムのデータ転送の第５の例を示す
図である。

【符号の説明】

１ＭＰＵ２Ａアドレスバス２Ｂアドレスバス３Ａデータバス３Ｂデータバス４Ａメモリ４Ｂメモリ５Ａ入出力装置５Ｂ入出力装置１０ＤＭＡコントローラ１１切り替え手段

───────────────────────────────────────────────────── フロントページの続き (72)発明者芝垣税福岡県福岡市早良区百道浜２丁目２番１号富士通九州通信システム株式会社内 (72)発明者中村和幸福岡県福岡市早良区百道浜２丁目２番１号富士通九州通信システム株式会社内

Claims

【特許請求の範囲】

【請求項１】ＤＭＡコントローラとアドレスバス及び
データバスが接続され、これらアドレスバス及びデータ
バスには少なくともメモリが接続されたＤＭＡ転送制御
システムにおいて、前記ＤＭＡコントローラは、転送データの状況に応じ
て、ブロック転送，ワード転送，端数転送と、随時最適
な転送方法に自動的に切り替え転送を実行する切り替え
手段を具備することを特徴とするＤＭＡ転送制御システ
ム。
【請求項２】前記アドレスバスとデータバスを２対持
たせ、前記ＤＭＡコントローラは２つのバスの転送を独
立して行なうことを特徴とする請求項１記載のＤＭＡ転
送制御システム。
【請求項３】前記ＤＭＡコントローラは、その内部バ
ッファにデータを読み込みつつ、同時に書き込み処理を
行なうためにデータ書き込み数をカウントする書き込み
カウンタと、読み出しデータ数をカウントする読み出し
カウンタを設け、これら書き込みカウンタと読み出しカ
ウンタの突き合わせ比較により、２つのバスの転送を並
行処理することを特徴とする請求項２記載のＤＭＡ転送
制御システム。
【請求項４】前記ＤＭＡコントローラ内に、読み出し
データを並び替える並び替え手段を設け、読み込んだ側
のデータの並びとは異なるデータの並びで書き込み側に
データ転送することを特徴とする請求項２記載のＤＭＡ
転送制御システム。