JPH10243301A - Charge-to-voltage converting circuit - Google Patents
Charge-to-voltage converting circuitInfo
- Publication number
- JPH10243301A JPH10243301A JP9043371A JP4337197A JPH10243301A JP H10243301 A JPH10243301 A JP H10243301A JP 9043371 A JP9043371 A JP 9043371A JP 4337197 A JP4337197 A JP 4337197A JP H10243301 A JPH10243301 A JP H10243301A
- Authority
- JP
- Japan
- Prior art keywords
- charge
- signal
- voltage
- transistor
- clamp
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 49
- 230000006870 function Effects 0.000 claims description 4
- 230000003446 memory effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 18
- 230000000694 effects Effects 0.000 description 12
- 230000003071 parasitic effect Effects 0.000 description 11
- 239000003990 capacitor Substances 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 238000001444 catalytic combustion detection Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は電荷電圧変換回路に
関し、特にＣＣＤを用いた撮像素子内で信号電荷を電圧
信号に変換し、画像信号として出力する電荷電圧変換回
路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a charge-to-voltage conversion circuit, and more particularly to a charge-to-voltage conversion circuit that converts a signal charge into a voltage signal in an image pickup device using a CCD and outputs it as an image signal.
【０００２】[0002]
【従来の技術】固体撮像素子であるＣＣＤ（電荷結合素
子：Charge Coupled Device)は、光学的な画像を電気信
号に変換する変換器としてテレビカメラやビデオカメラ
などに広く用いられている。2. Description of the Related Art A CCD (Charge Coupled Device), which is a solid-state image sensor, is widely used in television cameras and video cameras as a converter for converting an optical image into an electric signal.
【０００３】ＣＣＤは、ｐ型半導体の基板の上にシリコ
ンの酸化膜を介して多数の電極が順に並べられた構造を
している。そして、各電極に加える電圧の値を順に移動
させ、電極の下に蓄えられている入射光の値に比例した
大きさの信号電荷を蓄積、転送を繰り返し行わせて信号
電荷を移動させる。その後、この信号電荷は電荷電圧変
換回路に送られて電荷電圧変換され、画像信号として出
力される。The CCD has a structure in which a large number of electrodes are sequentially arranged on a p-type semiconductor substrate via a silicon oxide film. Then, the value of the voltage applied to each electrode is moved in order, and the signal charge having a magnitude proportional to the value of the incident light stored under the electrode is accumulated and transferred repeatedly to move the signal charge. Thereafter, the signal charge is sent to a charge-voltage conversion circuit, where the charge is converted into a voltage, and is output as an image signal.
【０００４】図１０は、従来のフローティング・ディフ
ュージョン・アンプ（ＦＤＡ）構成の電荷電圧変換回路
の構成図である。水平ＣＣＤ（Ｈ−ＣＣＤ）によって転
送された信号電荷は、出力ゲート（ＨＯＧ）を介してフ
ローティング・ディフュージョン（ＦＤ）１ａに注入さ
れ、ここで電圧信号に変換される。FIG. 10 is a configuration diagram of a charge-to-voltage conversion circuit having a conventional floating diffusion amplifier (FDA) configuration. The signal charges transferred by the horizontal CCD (H-CCD) are injected into a floating diffusion (FD) 1a via an output gate (HOG), where they are converted into a voltage signal.
【０００５】そして、リセットトランジスタＱｒｓによ
り、そのリセットゲートＲＧに印加されるリセットパル
スφＲＧに応答して１画素毎にＦＤ１ａをリセットし、
かつリセットドレインに印加されるリセットドレイン電
圧ＶＲＤ（＝ＶＤＤ）にクランプする。ＦＤ１ａで得ら
れた電圧信号は、出力回路であるソースフォロワ回路４
ａによってインピーダンス変換され、出力信号ＯＵＴと
して導出される。The reset transistor Qrs resets the FD 1a for each pixel in response to a reset pulse φRG applied to the reset gate RG,
Further, the voltage is clamped to the reset drain voltage VRD (= VDD) applied to the reset drain. The voltage signal obtained by the FD 1a is output to a source follower circuit 4 as an output circuit.
The impedance is converted by “a” and is derived as an output signal OUT.
【０００６】ここで上述のＦＤ１ａにはＣｒｄ、Ｃｐ
ｗ、Ｃｏｇ、Ｃｒｇ、Ｃｄｇ、Ｃｇｓ等の寄生容量が付
く。Ｃｒｄは、リセットトランジスタＱｒｓのドレイン
端子とＦＤ１ａとの寄生容量である。また、ソースフォ
ロワ回路４ａの初段ドライブトランジスタＱｄのゲート
端子と、ＦＤ１ａとの接続点をノードＮとすると、Ｃｐ
ｗはノードＮとグランドとの間の寄生容量、Ｃｏｇはノ
ードＮとＨＯＧのゲート端子との間の寄生容量、Ｃｒｇ
はノードＮとリセットトランジスタＱｒｓのゲート端子
との間の寄生容量、Ｃｄｇ、ＣｇｓはノードＮとドライ
ブトランジスタＱｄのドレイン端子、ソース端子との間
の寄生容量である。これらの寄生容量は変換効率を低下
させる要因となる。Here, the above FD1a includes Crd, Cp
Parasitic capacitances such as w, Cog, Crg, Cdg, and Cgs are attached. Crd is a parasitic capacitance between the drain terminal of the reset transistor Qrs and the FD 1a. When the connection point between the gate terminal of the first-stage drive transistor Qd of the source follower circuit 4a and the FD 1a is a node N, Cp
w is the parasitic capacitance between the node N and the ground, Cog is the parasitic capacitance between the node N and the gate terminal of the HOG, Crg
Is a parasitic capacitance between the node N and the gate terminal of the reset transistor Qrs, and Cdg and Cgs are parasitic capacitances between the node N and the drain terminal and the source terminal of the drive transistor Qd. These parasitic capacitances cause a reduction in conversion efficiency.
【０００７】したがって、従来は電荷電圧変換回路の変
換効率を上げるために、リセットトランジスタＱｒｓの
サイズを縮小して、ＦＤ１ａに付加される寄生容量を低
減し、変換効率の向上を図っていた。Therefore, conventionally, in order to increase the conversion efficiency of the charge-voltage conversion circuit, the size of the reset transistor Qrs has been reduced, the parasitic capacitance added to the FD 1a has been reduced, and the conversion efficiency has been improved.
【０００８】[0008]
【発明が解決しようとする課題】しかし、上記のように
リセットトランジスタＱｒｓのサイズを縮小した場合、
ショートチャンネル効果やナローチャンネル効果が発生
し、ＦＤ１ａのリセット動作のダイナミックレンジを確
保するためには、リセットパルス振幅を大きくしなけれ
ばならないといった問題があった。However, when the size of the reset transistor Qrs is reduced as described above,
The short channel effect and the narrow channel effect occur, and there is a problem that the reset pulse amplitude must be increased in order to secure the dynamic range of the reset operation of the FD 1a.
【０００９】例えばＣＣＤ出力信号振幅の最大値が０．
６ＶだとするとリセットトランジスタＱｒｓのゲート端
子にショートチャンネル効果やナローチャンネル効果の
発生がなく、ゲインも約１であれば必要なリセットパル
ス振幅は０．６Ｖ＋バラツキ成分となる。ところが、実
際には必要なリセットパルス振幅はショートチャンネル
効果やナローチャンネル効果の影響で２Ｖ以上にもなっ
ている。For example, when the maximum value of the CCD output signal amplitude is 0.
If the voltage is 6V, the short channel effect and the narrow channel effect do not occur at the gate terminal of the reset transistor Qrs, and if the gain is about 1, the required reset pulse amplitude becomes 0.6V + variation component. However, the required reset pulse amplitude is actually 2 V or more due to the short channel effect and the narrow channel effect.
【００１０】また、リセットドレイン信号がＤＣバイア
スの場合、ＦＤ１ａとリセットドレイン端子間の寄生容
量（＝Ｃｒｄ）が変換効率向上の妨げにもなるといった
問題があった。Further, when the reset drain signal is a DC bias, there is a problem that the parasitic capacitance (= Crd) between the FD 1a and the reset drain terminal hinders the improvement of the conversion efficiency.
【００１１】本発明はこのような点に鑑みてなされたも
のであり、ショートチャンネル効果やナローチャンネル
効果を抑制して、リセットパルス振幅の低減を図る電荷
電圧変換回路を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the foregoing, and an object of the present invention is to provide a charge-voltage conversion circuit that suppresses a short channel effect and a narrow channel effect to reduce the reset pulse amplitude. .
【００１２】また、本発明の他の目的は、ＦＤとリセッ
トドレイン間の寄生容量を低減させて変換効率を向上さ
せる電荷電圧変換回路を提供することにある。Another object of the present invention is to provide a charge-voltage conversion circuit that reduces the parasitic capacitance between the FD and the reset drain to improve the conversion efficiency.
【００１３】[0013]
【課題を解決するための手段】本発明では上記課題を解
決するために、ＣＣＤを用いた撮像素子内で信号電荷を
電圧信号に変換し、画像信号として出力する電荷電圧変
換回路において、前記信号電荷を前記電圧信号に変換す
る電荷電圧変換部と、フィードバックさせた前記電圧信
号の供給を受けて、外部からのクランプパルスによって
一定電圧レベルにクランプしたクランプ信号を生成する
クランプトランジスタと、前記クランプ信号の供給を受
けて、前記電荷電圧変換部を外部からのリセットパルス
によって１画素毎に前記一定電圧レベルにリセットする
リセットトランジスタと、前記電圧信号のインピーダン
ス変換を行って前記画像信号として出力する画像信号出
力部と、を有することを特徴とする電荷電圧変換回路が
提供される。According to the present invention, there is provided a charge-voltage conversion circuit for converting a signal charge into a voltage signal in an image sensor using a CCD and outputting the signal as an image signal. A charge-to-voltage conversion unit that converts charge into the voltage signal, a clamp transistor that receives a feedback of the voltage signal, generates a clamp signal that is clamped to a constant voltage level by an external clamp pulse, and the clamp signal. And a reset transistor that resets the charge-voltage converter to the constant voltage level for each pixel by an external reset pulse, and an image signal that performs impedance conversion of the voltage signal and outputs the image signal as the image signal And an output unit.
【００１４】ここで、電荷電圧変換部は、信号電荷を電
圧信号に変換する。クランプトランジスタは、電圧信号
を受けて、外部からのクランプパルスによって一定電圧
レベルにクランプしたクランプ信号を生成する。リセッ
トトランジスタは、クランプ信号の供給を受けて、電荷
電圧変換部を外部からのリセットパルスによって１画素
毎に一定電圧レベルにリセットする。画像信号出力部
は、電圧信号のインピーダンス変換を行って画像信号と
して出力する。Here, the charge-voltage converter converts the signal charge into a voltage signal. The clamp transistor receives the voltage signal and generates a clamp signal that is clamped to a constant voltage level by an external clamp pulse. The reset transistor receives the supply of the clamp signal and resets the charge-voltage converter to a constant voltage level for each pixel by an external reset pulse. The image signal output unit performs impedance conversion of the voltage signal and outputs the result as an image signal.
【００１５】[0015]
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本発明の電荷電圧変換回
路の原理図である。電荷電圧変換部１は、転送されてき
た信号電荷を電圧信号に変換する。クランプトランジス
タ２は、電荷電圧変換部１で生成された電圧信号の供給
をフィードバックで受信する。そして、外部からのクラ
ンプパルスによって一定電圧レベルにクランプしたクラ
ンプ信号を生成する。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a principle diagram of a charge-voltage conversion circuit according to the present invention. The charge-voltage converter 1 converts the transferred signal charges into a voltage signal. The clamp transistor 2 receives the supply of the voltage signal generated by the charge-voltage converter 1 by feedback. Then, a clamp signal that is clamped to a constant voltage level by an external clamp pulse is generated.
【００１６】リセットトランジスタ３は、このクランプ
信号の供給を受けて、電荷電圧変換部１を外部からのリ
セットパルスによって１画素毎にクランプ信号と同じ一
定電圧レベルにリセットする。画像信号出力部４は、電
圧信号のインピーダンス変換を行って画像信号として出
力する。Upon receiving the clamp signal, the reset transistor 3 resets the charge-voltage converter 1 to the same constant voltage level as the clamp signal for each pixel by an external reset pulse. The image signal output section 4 performs impedance conversion of the voltage signal and outputs the image signal as an image signal.
【００１７】次に動作について説明する。図２は、本発
明の電荷電圧変換回路の動作手順を示すフローチャート
である。 〔Ｓ１〕電荷電圧変換部１は、信号電荷を電圧信号に変
換する。 〔Ｓ２〕画像信号出力部４は、電圧信号のインピーダン
ス変換を行って画像信号として出力する。 〔Ｓ３〕クランプトランジスタ２は、電圧信号を受け
て、外部からのクランプパルスによって一定電圧レベル
にクランプしたクランプ信号を生成する。 〔Ｓ４〕リセットトランジスタ３は、クランプ信号の供
給を受けて、電荷電圧変換部１を外部からのリセットパ
ルスによって１画素毎にクランプ信号と同じ一定電圧レ
ベルにリセットする。Next, the operation will be described. FIG. 2 is a flowchart showing the operation procedure of the charge-voltage conversion circuit of the present invention. [S1] The charge-voltage converter 1 converts signal charges into voltage signals. [S2] The image signal output section 4 performs impedance conversion of the voltage signal and outputs the image signal as an image signal. [S3] The clamp transistor 2 receives the voltage signal and generates a clamp signal clamped to a constant voltage level by an external clamp pulse. [S4] The reset transistor 3 receives the supply of the clamp signal, and resets the charge-voltage converter 1 to the same constant voltage level as the clamp signal for each pixel by an external reset pulse.
【００１８】次に本発明の第１の実施例について説明す
る。図３は、第１の実施例の構成図である。水平ＣＣＤ
（Ｈ−ＣＣＤ）によって転送された信号電荷は、出力ゲ
ート（ＨＯＧ）を介してフローティング・ディフュージ
ョン（ＦＤ）１ａに注入され、ここで電圧信号に変換さ
れる。ＦＤ１ａで得られた電圧信号は、画像信号出力部
４であるソースフォロワ回路４ａによってインピーダン
ス変換され、画像信号ＯＵＴとして導出される。また、
クランプトランジスタＱｃとリセットトランジスタＱｒ
とはカスコード接続し、ノードＮでＦＤ１ａと接続す
る。Next, a first embodiment of the present invention will be described. FIG. 3 is a configuration diagram of the first embodiment. Horizontal CCD
The signal charges transferred by the (H-CCD) are injected into a floating diffusion (FD) 1a via an output gate (HOG), where they are converted into a voltage signal. The voltage signal obtained by the FD 1a is subjected to impedance conversion by a source follower circuit 4a, which is an image signal output unit 4, and is derived as an image signal OUT. Also,
Clamp transistor Qc and reset transistor Qr
Are connected in cascode, and connected to the FD 1a at the node N.
【００１９】リセットドレインＲＤには、ソースフォロ
ワ回路４ａの初段のドライブトランジスタＱｄの出力を
キャパシタＣ１で容量結合した信号が重畳され、ＤＣレ
ベルをクランプトランジスタＱｃとリセットパルスによ
って、電源ＶＤＤにクランプして与える。A signal obtained by capacitively coupling the output of the drive transistor Qd of the first stage of the source follower circuit 4a with the capacitor C1 is superimposed on the reset drain RD, and the DC level is clamped to the power supply VDD by the clamp transistor Qc and the reset pulse. give.
【００２０】クランプパルスとリセットパルスとは、リ
セットゲートＲＧを介して共通なので、ＦＤ１ａは常に
ＶＤＤレベルにリセットされる。リセットパルスがＬレ
ベルのＦＤ１ａの蓄積期間には、クランプトランジスタ
ＱｃもＯＦＦ状態になり、ＦＤ１ａの電位に比例してリ
セットドレインＲＤの電位が変化し、リセットトランジ
スタＱｒのＶｄｓが一定になる。Since the clamp pulse and the reset pulse are common via the reset gate RG, the FD 1a is always reset to the VDD level. During the accumulation period of the FD1a in which the reset pulse is at the L level, the clamp transistor Qc is also turned off, the potential of the reset drain RD changes in proportion to the potential of the FD1a, and Vds of the reset transistor Qr becomes constant.
【００２１】これにより、リセットゲートＲＧのショー
トチャンネル効果やナローチャンネル効果による実行振
幅の低下がなくなる。クランプトランジスタＱｃはＦＤ
１ａから容量的には分離されているため、低振幅のクラ
ンプパルスでも動作できるようにトランジスタサイズを
大きくとれる。この結果クランプトランジスタＱｃは低
振幅でＯＮ／ＯＦＦ動作ができ、クランプパルスの低振
幅化が可能となる。さらに、リセットトランジスタＱｒ
のＶｄｓが一定になることでリセットドレインＲＤとＦ
Ｄ１ａ間の見かけ上の容量（＝Ｃｒｄ）が低減でき変換
効率が向上する。 次に本発明の第２の実施例について
説明する。図４は、第２の実施例の構成図である。第２
の実施例は、第１の実施例のドライブトランジスタＱｄ
にフィードバックトランジスタＱｆがカスコード接続さ
れ、ドライブトランジスタＱｄの出力をキャパシタＣ１
で容量結合した信号をフィードバックトランジスタＱｆ
のゲートにもかけている。As a result, the execution amplitude does not decrease due to the short channel effect or the narrow channel effect of the reset gate RG. Clamp transistor Qc is FD
Since it is capacitively separated from 1a, the transistor size can be increased so that it can operate even with a low-amplitude clamp pulse. As a result, the ON / OFF operation of the clamp transistor Qc can be performed at a low amplitude, and the amplitude of the clamp pulse can be reduced. Further, the reset transistor Qr
Of the reset drains RD and F
The apparent capacity (= Crd) between D1a can be reduced, and the conversion efficiency is improved. Next, a second embodiment of the present invention will be described. FIG. 4 is a configuration diagram of the second embodiment. Second
In the embodiment, the drive transistor Qd of the first embodiment is used.
Cascode-connected to the feedback transistor Qf, and the output of the drive transistor Qd is connected to the capacitor C1.
The signal capacitively coupled by the feedback transistor Qf
I'm also hanging on the gate.
【００２２】これにより、ドライブトランジスタＱｄの
ドレインゲート間の見かけ上の容量（＝Ｃｄｇ）も低減
でき、飛躍的に変換効率が向上する。また、フィードバ
ックする信号が共用できるためトランジスタ１個の追加
で高性能化が実現できる。As a result, the apparent capacitance (= Cdg) between the drain and the gate of the drive transistor Qd can be reduced, and the conversion efficiency is dramatically improved. Further, since a signal to be fed back can be shared, high performance can be realized by adding one transistor.
【００２３】また、リセットゲートＲＧのＶｄｓ一定化
によるリセットゲートパルス振幅の低減化を図ることが
可能になる。次に本発明の第３の実施例について説明す
る。図５は、第３の実施例の構成図である。上記で説明
した第１及び第２の実施例では、クランプトランジスタ
ＱｃとリセットトランジスタＱｒとのＶｔｈが常に強い
相関がある場合のみ、リセットパルスの振幅が低減でき
るが、相関が弱いとバラツキ分だけリセットパルスの振
幅を増加させる必要がある。Further, it is possible to reduce the reset gate pulse amplitude by making Vds of the reset gate RG constant. Next, a third embodiment of the present invention will be described. FIG. 5 is a configuration diagram of the third embodiment. In the first and second embodiments described above, the amplitude of the reset pulse can be reduced only when the Vth between the clamp transistor Qc and the reset transistor Qr always has a strong correlation. However, when the correlation is weak, the reset pulse is reset by the variation. It is necessary to increase the pulse amplitude.
【００２４】したがって、第３の実施例では、第２の実
施例に対し、クランプトランジスタＱｃのクランプパル
ス入力端子と、リセットトランジスタＱｒのリセットパ
ルス入力端子とをキャパシタＣ２で容量結合して、クラ
ンプパルス入力端子にバイアス調整回路５ａを追加した
構成とする。Therefore, the third embodiment is different from the second embodiment in that the clamp pulse input terminal of the clamp transistor Qc and the reset pulse input terminal of the reset transistor Qr are capacitively coupled by the capacitor C2 to provide a clamp pulse. The configuration is such that a bias adjustment circuit 5a is added to the input terminal.
【００２５】これにより、クランプトランジスタＱｃの
Ｖｔｈバラツキを完全に吸収でき、リセットパルスの低
振幅化と、Ｃｒｄ、Ｃｄｇ低減による変換効率向上の両
立を実現する。また、バイアス調整回路５ａの構成はメ
モリ効果を利用したロークランプ回路を用いればよい。As a result, the variation in Vth of the clamp transistor Qc can be completely absorbed, and both a reduction in the amplitude of the reset pulse and an improvement in the conversion efficiency by reducing Crd and Cdg are realized. Further, the configuration of the bias adjustment circuit 5a may use a low clamp circuit utilizing a memory effect.
【００２６】次に本発明の第４の実施例について説明す
る。図６は、第４の実施例の構成図である。第４の実施
例は、第３の実施例に対し、リセットトランジスタＱｒ
のリセットパルス端子とバイアス調整回路５ｂとをキャ
パシタＣ３で容量結合した構成である。これによりリセ
ットゲートＲＧのＶｔｈバラツキにも対応できる。ま
た、リセットゲートＲＧのＶｄｓ一定化によるリセット
ゲートパルス振幅の低減化と、Ｃｒｄ、Ｃｄｇ低減によ
る変換効率向上の両立が可能になる。Next, a fourth embodiment of the present invention will be described. FIG. 6 is a configuration diagram of the fourth embodiment. The fourth embodiment is different from the third embodiment in that the reset transistor Qr
And the bias adjusting circuit 5b is capacitively coupled by a capacitor C3. Thereby, it is possible to cope with Vth variation of the reset gate RG. Further, it is possible to achieve both a reduction in the reset gate pulse amplitude by making Vds of the reset gate RG constant and an improvement in conversion efficiency by reducing Crd and Cdg.
【００２７】次に本発明の第５の実施例について説明す
る。図７は、第５の実施例の構成図である。第５の実施
例は、クランプトランジスタＱｃで動作させるのではな
く、メモリ効果を利用した調整機能を持つバイアス回路
を用いる。バイアス回路６は、バッファトランジスタＱ
ｂを含む。バッファトランジスタＱｂのドライブ端子は
ＶＤＤに接続し、負荷抵抗Ｒ１の他端はＧＮＤに接続
し、ソース端子はリセットトランジスタＱｒのリセット
ドレインＲＤに接続する。Next, a fifth embodiment of the present invention will be described. FIG. 7 is a configuration diagram of the fifth embodiment. In the fifth embodiment, a bias circuit having an adjustment function using a memory effect is used instead of operating with the clamp transistor Qc. The bias circuit 6 includes a buffer transistor Q
b. The drive terminal of the buffer transistor Qb is connected to VDD, the other end of the load resistor R1 is connected to GND, and the source terminal is connected to the reset drain RD of the reset transistor Qr.
【００２８】ここで負荷抵抗Ｒ１のかわりに定電流源６
ｂを用いてもよい。定電流源６ｂの方がより入出力特性
のリニアリティが良くなる。そして、リセットドレイン
バイアス回路（ＲＤｉ）６ａにより、特定ゲートバイア
スが印加されるようにバッファトランジスタＱｂのゲー
ト端子が抵抗Ｒ２を介してドレイン端子に接続する。Here, a constant current source 6 is used instead of the load resistor R1.
b may be used. The constant current source 6b has better linearity of input / output characteristics. Then, the gate terminal of the buffer transistor Qb is connected to the drain terminal via the resistor R2 so that the specific gate bias is applied by the reset drain bias circuit (RDi) 6a.
【００２９】これにより、ＲＧのＶｔｈバラツキを調整
によってキャンセルできるため、リセットパルスの低振
幅化が可能になる。また、リセットゲートＲＧのＶｄｓ
一定化によるリセットゲートパルス振幅の低減化と、Ｃ
ｒｄ、Ｃｄｇ低減による変換効率向上の両立が可能にな
る。Thus, the Vth variation of the RG can be canceled by adjustment, so that the amplitude of the reset pulse can be reduced. Also, Vds of the reset gate RG
Reduction of reset gate pulse amplitude by stabilization and C
It is possible to improve conversion efficiency by reducing rd and Cdg.
【００３０】さらに、ＶＤＤに平均値クランプしている
ためクランプトランジスタＱｃのダイナミックレンジの
心配がいらなくなる。次に本発明の第６の実施例につい
て説明する。図８は、第６の実施例の構成図である。第
６の実施例は、バッファトランジスタＱｂをフィードバ
ックトランジスタＱｆと兼用したバイアス回路６−１を
用いた構成になっている。これにより回路規模を縮小し
ながら高変換効率化とリセットパルス低振幅化と調整作
業の負担防止とを実現している。Further, since the average value is clamped to VDD, there is no need to worry about the dynamic range of the clamp transistor Qc. Next, a sixth embodiment of the present invention will be described. FIG. 8 is a configuration diagram of the sixth embodiment. The sixth embodiment has a configuration using a bias circuit 6-1 in which the buffer transistor Qb is also used as the feedback transistor Qf. This achieves high conversion efficiency, low reset pulse amplitude, and prevention of the burden of adjustment work while reducing the circuit scale.
【００３１】また、ＲＧのＶｔｈバラツキを調整によっ
てキャンセルできるため、リセットパルスの低振幅化が
可能になる。さらに、リセットゲートＲＧのＶｄｓ一定
化によるリセットパルス振幅の低減化と、Ｃｒｄ、Ｃｄ
ｇ低減による変換効率向上の両立が可能になる。Further, since the Vth variation of RG can be canceled by adjustment, the amplitude of the reset pulse can be reduced. Further, the reset pulse amplitude is reduced by making Vds of the reset gate RG constant, and Crd, Cd
The conversion efficiency can be improved by reducing g.
【００３２】さらにまた、ＶＤＤに平均値クランプして
いるためクランプトランジスタＱｃのダイナミックレン
ジの心配がいらなくなる。次に本発明の電荷電圧変換回
路の適用例としてＣＣＤエリアセンサについて説明す
る。図９は、ＣＣＤエリアセンサ１０の構成図である。
撮像エリア１１は、センサ部１２と垂直ＣＣＤ（Ｖ−Ｃ
ＣＤ）１３とからなる。センサ部１２は、行列状に配列
されて入射光をその光量に応じた電荷量の信号電荷に変
換する。Ｖ−ＣＣＤ１３は、センサ部１２の間に垂直列
に設けられ、かつ各センサ部１２から読みだされた信号
電荷を垂直転送する。Furthermore, since the average value is clamped to VDD, there is no need to worry about the dynamic range of the clamp transistor Qc. Next, a CCD area sensor will be described as an application example of the charge-voltage conversion circuit of the present invention. FIG. 9 is a configuration diagram of the CCD area sensor 10.
The imaging area 11 includes a sensor unit 12 and a vertical CCD (V-C
CD) 13. The sensor units 12 are arranged in a matrix and convert incident light into signal charges having a charge amount corresponding to the light amount. The V-CCDs 13 are provided in a vertical column between the sensor units 12, and vertically transfer signal charges read from the respective sensor units 12.
【００３３】水平ＣＣＤ（Ｈ−ＣＣＤ）１４は、複数本
のＶ−ＣＣＤ１３からライン単位で移される信号電荷を
順に水平転送する。Ｈ−ＣＣＤ１４の転送先側の端部に
は出力ゲート（ＯＧ）を介して、本発明である電荷電圧
変換回路２０が設けられている。電荷電圧変換によって
得られた電圧信号は、ソースフォロワ回路４ａでインピ
ーダンス変換し、出力信号ＯＵＴとして導出される。The horizontal CCD (H-CCD) 14 sequentially and horizontally transfers signal charges transferred from the plurality of V-CCDs 13 in line units. A charge-voltage conversion circuit 20 according to the present invention is provided at an end on the transfer destination side of the H-CCD 14 via an output gate (OG). The voltage signal obtained by the charge-voltage conversion is subjected to impedance conversion by the source follower circuit 4a, and is derived as an output signal OUT.
【００３４】[0034]
【発明の効果】以上説明したように、本発明の電荷電圧
変換回路は、電荷電圧変換部で信号電荷から変換された
電圧信号をフィードバックさせて、一定電圧レベルにク
ランプしたクランプ信号を生成し、このクランプ信号を
もとに電荷電圧変換部を一定電圧レベルにリセットする
構成とした。As described above, the charge-voltage converter of the present invention feeds back the voltage signal converted from the signal charge by the charge-voltage converter to generate a clamp signal clamped at a constant voltage level. The charge-voltage converter is reset to a constant voltage level based on the clamp signal.
【００３５】これによりリセットトランジスタのゲート
端子にショートチャンネル効果やナローチャンネル効果
の発生が抑制されるので、入力されるリセットパルスの
振幅の低減を図ることが可能になる。また、電荷電圧変
換部とリセットトランジスタのドレイン端子との間の寄
生容量が低減するので、変換効率を向上させることが可
能になる。As a result, the occurrence of the short channel effect and the narrow channel effect at the gate terminal of the reset transistor is suppressed, so that the amplitude of the input reset pulse can be reduced. In addition, since the parasitic capacitance between the charge-voltage converter and the drain terminal of the reset transistor is reduced, the conversion efficiency can be improved.
【図面の簡単な説明】[Brief description of the drawings]
【図１】本発明の電荷電圧変換回路の原理図である。FIG. 1 is a principle diagram of a charge-voltage conversion circuit of the present invention.
【図２】本発明の電荷電圧変換回路の動作手順を示すフ
ローチャートである。FIG. 2 is a flowchart showing an operation procedure of the charge-voltage conversion circuit of the present invention.
【図３】第１の実施例の構成図である。FIG. 3 is a configuration diagram of a first embodiment.
【図４】第２の実施例の構成図である。FIG. 4 is a configuration diagram of a second embodiment.
【図５】第３の実施例の構成図である。FIG. 5 is a configuration diagram of a third embodiment.
【図６】第４の実施例の構成図である。FIG. 6 is a configuration diagram of a fourth embodiment.
【図７】第５の実施例の構成図である。FIG. 7 is a configuration diagram of a fifth embodiment.
【図８】第６の実施例の構成図である。FIG. 8 is a configuration diagram of a sixth embodiment.
【図９】ＣＣＤエリアセンサの構成図である。FIG. 9 is a configuration diagram of a CCD area sensor.
【図１０】従来のＦＤＡ構成の電荷電圧変換回路の構成
図である。FIG. 10 is a configuration diagram of a conventional charge-voltage conversion circuit having an FDA configuration.
１……電荷電圧変換部、２……クランプトランジスタ、
３……リセットトランジスタ、４……画像信号出力部。1 ... Charge-voltage converter, 2 ... Clamp transistor,
3 ... Reset transistor, 4 ... Image signal output unit.
Claims (9)
電圧信号に変換し、画像信号として出力する電荷電圧変
換回路において、 前記信号電荷を前記電圧信号に変換する電荷電圧変換部
と、 フィードバックさせた前記電圧信号の供給を受けて、外
部からのクランプパルスによって一定電圧レベルにクラ
ンプしたクランプ信号を生成するクランプトランジスタ
と、 前記クランプ信号の供給を受けて、前記電荷電圧変換部
を外部からのリセットパルスによって１画素毎に前記一
定電圧レベルにリセットするリセットトランジスタと、 前記電圧信号のインピーダンス変換を行って前記画像信
号として出力する画像信号出力部と、 を有することを特徴とする電荷電圧変換回路。A charge-voltage converter for converting a signal charge into a voltage signal in an image sensor using a CCD and outputting the signal charge as an image signal; a charge-voltage converter for converting the signal charge into the voltage signal; A clamp transistor that receives a supply of the voltage signal and generates a clamp signal that is clamped to a constant voltage level by an external clamp pulse; A charge-to-voltage conversion circuit comprising: a reset transistor that resets the pixel to the constant voltage level for each pixel by a reset pulse; and an image signal output unit that performs impedance conversion of the voltage signal and outputs the image signal as the image signal. .
記クランプパルスと前記リセットトランジスタに入力す
る前記リセットパルスとは、供給源が共通であることを
特徴とする請求項１記載の電荷電圧変換回路。2. The charge-voltage conversion circuit according to claim 1, wherein the clamp pulse input to the clamp transistor and the reset pulse input to the reset transistor have a common supply source.
と前記リセットトランジスタのゲート端子とは、それぞ
れ異なる直流バイアスが与えられることを特徴とする請
求項１記載の電荷電圧変換回路。3. The charge-voltage conversion circuit according to claim 1, wherein different DC biases are applied to a gate terminal of the clamp transistor and a gate terminal of the reset transistor.
端子に前記直流バイアスを与えるバイアス調整回路は、
直流バイアス調整機能を持つことを特徴とする請求項３
記載の電荷電圧変換回路。4. A bias adjusting circuit for applying the DC bias to the gate terminal of the clamp transistor,
4. A DC bias adjusting function.
The charge-voltage conversion circuit according to any one of the preceding claims.
利用した前記直流バイアス調整機能を持つことを特徴と
する請求項４記載の電荷電圧変換回路。5. The charge-voltage conversion circuit according to claim 4, wherein the bias adjustment circuit has the DC bias adjustment function using a memory effect.
ットトランジスタよりもサイズが大きいことを特徴とす
る請求項１記載の電荷電圧変換回路。6. The charge-voltage conversion circuit according to claim 1, wherein said clamp transistor is larger in size than said reset transistor.
記クランプトランジスタのリセットドレイン信号に重畳
させることを特徴とする請求項１記載の電荷電圧変換回
路。7. The charge-voltage conversion circuit according to claim 1, wherein the voltage signal is superimposed on a reset drain signal of the clamp transistor via a bias circuit.
した直流バイアス調整機能を有することを特徴とする請
求項７記載の電荷電圧変換回路。8. The charge-voltage conversion circuit according to claim 7, wherein said bias circuit has a DC bias adjustment function using a memory effect.
子と、前記電荷電圧変換部に接続されたドライブトラン
ジスタの電源端子と、を接続することを特徴とする請求
項１記載の電荷電圧変換回路。9. The charge-voltage conversion circuit according to claim 1, wherein a drain terminal of the reset transistor is connected to a power supply terminal of a drive transistor connected to the charge-voltage conversion unit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9043371A JPH10243301A (en) | 1997-02-27 | 1997-02-27 | Charge-to-voltage converting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9043371A JPH10243301A (en) | 1997-02-27 | 1997-02-27 | Charge-to-voltage converting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10243301A true JPH10243301A (en) | 1998-09-11 |
Family
ID=12661993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9043371A Pending JPH10243301A (en) | 1997-02-27 | 1997-02-27 | Charge-to-voltage converting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10243301A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006339272A (en) * | 2005-05-31 | 2006-12-14 | Matsushita Electric Ind Co Ltd | Solid-state imaging apparatus, solid-state imaging device, driver ic, and method of driving solid-state imaging device |
| JP2009105954A (en) * | 2009-01-26 | 2009-05-14 | Sony Corp | Method of driving solid-state imaging apparatus, and solid-state imaging apparatus |
-
1997
- 1997-02-27 JP JP9043371A patent/JPH10243301A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006339272A (en) * | 2005-05-31 | 2006-12-14 | Matsushita Electric Ind Co Ltd | Solid-state imaging apparatus, solid-state imaging device, driver ic, and method of driving solid-state imaging device |
| JP2009105954A (en) * | 2009-01-26 | 2009-05-14 | Sony Corp | Method of driving solid-state imaging apparatus, and solid-state imaging apparatus |
| JP4645743B2 (en) * | 2009-01-26 | 2011-03-09 | ソニー株式会社 | Method for driving solid-state imaging device and solid-state imaging device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7576788B2 (en) | Image pickup apparatus including a plurality of pixels, each having a photoelectric conversion element and an amplifier whose output is prevented from falling below a predetermined level | |
| US6627474B2 (en) | Increasing pixel conversion gain in CMOS image sensors | |
| US7476837B2 (en) | Amplifying-type solid-state imaging device | |
| US7116138B2 (en) | Ramp signal generation circuit | |
| US20050062867A1 (en) | Semiconductor device, and control method and device for driving unit component of semiconductor device | |
| JPH05207220A (en) | Solid-state image pickup device and its driving system | |
| JPH04290081A (en) | Solid-state image pickup device | |
| JP2000244818A (en) | Amplifying solid-state image pickup device | |
| US6498332B2 (en) | Solid-state image sensing device | |
| KR20030007139A (en) | Image pick up apparatus | |
| JP2000050163A (en) | Image sensor with wide dynamic range | |
| US6734907B1 (en) | Solid-state image pickup device with integration and amplification | |
| US6995797B2 (en) | Charge detecting device for a solid state imaging device | |
| JP2003009003A (en) | Image pickup device and image pickup system | |
| JPH0730714A (en) | Solid-state image pickup element | |
| US5220587A (en) | Output circuit for a CCD with a D.C. restoration circuit integrated together with the CCD in a monolithic semiconductor chip | |
| US6731336B1 (en) | Solid-state imaging apparatus with self-compensating voltage supply circuit | |
| JPH10243301A (en) | Charge-to-voltage converting circuit | |
| JPH1023336A (en) | Solid-state image pickup device | |
| JP2973650B2 (en) | Output circuit of charge transfer device | |
| US7030915B2 (en) | Signal processing apparatus | |
| JP3500761B2 (en) | Solid-state imaging device and driving method thereof | |
| JPH05284428A (en) | Solid-state image pickup device | |
| JP2867679B2 (en) | Solid-state imaging device | |
| JPH08251488A (en) | Solid-state image pickup device |