JPH10242952A - クロック生成回路 - Google Patents

Abstract

(57)【要約】 【課題】 周波数変動や電源電圧の変動などにより第２
入力クロックに位相ずれが発生しても、正常なクロック
をクロック生成できるクロック生成回路を提供するこ
と。 【解決手段】 第１入力クロックＡをＰＬＬ回路１に入
力して速度変換したクロック１ａをクロック生成部４に
入力させて所定のクロックを生成し、パワーオンリセッ
ト信号Ｃの入力時に入力クロック取り込み回路２で第２
入力クロックＢを取り込んで内部基準クロック２ａを出
力してクロック生成部４をリセットし、第２入力クロッ
クＢの位相と入力クロック取り込み回路２が出力する内
部基準クロック２ａとの間に位相差が出ると、位相外れ
検出回路３から位相外れ検出信号３ａを入力クロック取
り込み回路２に出力して第２入力クロックＢを入力クロ
ック取り込み回路２で取り込んで、内部基準クロック２
ａを発生してクロック生成部４をリセットする。

Description

【発明の詳細な説明】

【０００１】

【発明の続する技術分野】この発明は、たとえば、網内
の伝送路間に設置される回線終端装置のような内部基準
クロックにより所定の信号処理を行う信号処理手段にお
いて、この基準クロックとなる入力クロックの位相ずれ
を吸収してこの基準クロックに同期した必要なクロック
を生成するクロック生成回路に関する。

【０００２】

【従来の技術】回線終端装置などに複数のクロックを供
給するような場合に使用される従来のクロック生成回路
の一例を図４に示す。この図４において、第１入力クロ
ックＡはたとえば図５（ａ）に示すような６４０ＫＨｚ
程度の周波数のクロックであり、この第１クロックＡが
ＰＬＬ回路１に入力されることにより、ＰＬＬ回路１内
の図示しない速度変換手段により速度変換して、たとえ
ば、２．０４８Ｈｚ程度のクロック１ａをクロック生成
部４とＤ−フリップ・フロップ（以下、Ｄ−ＦＦとい
う）６のＴ端子に出力している。このクロック１ａは第
１クロックＡに周波数追従している。

【０００３】クロック１ａがクロック生成部４に入力さ
れることにより、クロック生成部４内のカウンタによ
り、たとえば、図６（ａ）に示すような２．０４８ＭＨ
ｚ，図６（ｂ）に示すような８ＫＨｚ，図６（ｃ）に示
すような０．４ＫＨｚなどの複数種の周波数のクロック
を生成して、前記回線終端装置などに供給する。

【０００４】また、Ｄ−ＦＦ６のＤ端子には、たとえ
ば、図５（ｂ）に示すような０．４ＫＨｚ程度の第２ク
ロックＢが入力され、この第２クロックＢと第１クロッ
クＡとが同期しており、ＰＬＬ回路１から出力されるク
ロック１ａがＤ−ＦＦ６のＴ端子に入力されると、Ｄ−
ＦＦ６の出力端子Ｑから第２入力クロックＢが出力さ
れ、クロック生成部４にリセット信号として入力され
る。これにより、クロック生成部４は複数種のクロック
の出力がリセットされる。すなわち、Ｄ−ＦＦ６におい
て、第２クロックＢがＰＬＬ回路１から出力されるクロ
ック１ａによりサンプリングされ、このクロック１ａの
入力ごとに第２クロックＢを取り込んで、クロック生成
部４をリセットする。

【０００５】

【発明が解決しようとする課題】しかし、このような構
成による従来のパルス生成回路においては、電源電圧の
変動や周波数変動が発生した場合に、図７（ａ）に示す
ように、第２入力クロックＢの位相が第１入力クロック
Ａの周期、すなわち、ＰＬＬ回路１から出力されるクロ
ック１ａ｛図７（ｂ）｝の１クロック以上第２入力クロ
ックＢの位相が変動した場合には、Ｄ−ＦＦ６の出力端
子Ｑから出力される０．４ＫＨｚのリセット信号｛図７
（ｃ）参照｝の位相がずれてしまう。したがって、クロ
ック生成部４のリセット時期がずれてしまい、その結
果、クロック生成部４から出力される図６（ａ）〜図６
（ｄ）に示すような各種のクロックの位相がずれ、その
位相規定を満足しない結果を招くという問題がある。

【０００６】この発明は、電源変動や周波数変動により
第２入力クロックに位相ずれが発生しても、その位相ず
れを吸収して、クロック生成部から位相規定を満足でき
るクロックを生成するクロック生成回路を提供すること
を目的とする。

【０００７】

【課題を解決するための手段】この目的を達成するため
に、この発明のクロック生成回路は、第１入力クロック
Ａに周波数追従したクロック１ａを出力するＰＬＬ回路
１と、パワーオンリセット時および位相外れ検出時に第
１入力クロックＡと同期した第２入力クロックＢを取り
込んで内部基準クロック２ａを出力する入力クロック取
り込み回路２と、ＰＬＬ回路１から出力されるクロック
１ａをカウンタの動作クロックとして使用して所定種類
のクロックを出力し、かつ内部基準クロック２ａでリセ
ットされるクロック生成部４と、第２入力クロックＢの
位相と入力クロック取り込み回路２から出力される内部
基準クロック２ａの位相とを比較してこの第２入力クロ
ックＢの位相と内部基準クロック２ａの位相との間に位
相ずれが生じると位相外れ検出信号３ａを入力クロック
取り込み回路２に出力する位相外れ検出回路３とを備え
る。

【０００８】

【発明の実施の形態】以下、この発明のクロック生成回
路の実施の形態について図面に基づき説明する。図１は
この発明の一実施の形態の全体の構成を示すブロック図
であり、図４の従来例の構成要素と同一部分には、同一
符号を付して説明する。

【０００９】図１のＰＬＬ回路１には、図４の場合と同
様にして、図５（ａ）で示したような、たとえば６４０
ＫＨｚの第１入力クロックＡが入力され、この第１入力
クロックＡがＰＬＬ回路１内で図示しない速度変換手段
により速度変換して、たとえば２．０４８ＭＨｚ程度の
クロック１ａを出力してクロック生成部４と位相外れ検
出回路３とに送出する。このクロック１ａは第１入力ク
ロックＡと周波数同期している。

【００１０】この速度変換手段としては、特に図示しな
いが、たとえば、第１入力クロックＡを１／１０分周回
路で６４０ＫＨｚの周波数を１／１０に分周して６４Ｋ
Ｈｚに変換し、位相検出回路とフィルタを経て増幅器で
増幅し、さらに電圧制御発振器にするようにしている。

【００１１】また、図５（ｂ）で示したような、たとえ
ば、０．４ＫＨｚ程度の第２入力クロックＢが入力クロ
ック取り込み回路２に入力される。この第２入力クロッ
クＢは第１入力クロックＡと周波数同期している。入力
クロック取り込み回路２はパワーオンリセット信号Ｃと
後述する位相外れ検出回路３からの位相外れ検出信号３
ａとがそれぞれ入力されたときに、第２入力クロックＢ
を取り込んで、内部基準クロック２ａを出力してクロッ
ク生成部４と位相外れ検出回路３とに送出する。

【００１２】クロック生成部４はＰＬＬ回路１から出力
されるクロック１ａにより図示しない内部のカウンタを
動作させて前記図６（ａ）〜図６（ｄ）に示したような
複数種のクロックを出力し、かつ内部基準クロック２ａ
が入力されることにより、カウンタがリセットされて、
これらの複数種のクロックの出力が停止される構成にな
っている。

【００１３】また、ＰＬＬ回路１から出力されるクロッ
ク１ａとクロック取り込み回路２から出力される内部基
準クロック２ａと、第２入力クロックＢとが位相外れ検
出回路３に入力される構成となっており、この位相外れ
検出回路３において、第２入力クロックＢと内部基準ク
ロック２ａとの位相比較を行って、両方の位相が所定以
上ずれたとき、すなわち、第２入力クロックＢが位相ず
れを生じたときに、位相ずれ検出信号３ａを入力クロッ
ク取り込み回路２に入力させ、第２入力クロックＢを入
力クロック取り込み回路３に取り込み、その出力端から
内部基準クロック２ａを出力してクロック生成部４のリ
セット信号となるようにしている。

【００１４】次に、位相外れ検出回路３の詳細な内部構
成の一例を図２に示し、図２を参照して、位相外れ検出
回路３の詳細な構成について説明する。位相外れ検出回
路３は図２からも明らかなように、ウィンド生成回路５
とＤ−ＦＦ６とにより構成されている。

【００１５】ウィンド生成回路５には、ＰＬＬ回路１か
ら出力されるクロック１ａと入力クロック取り込み回路
２から出力される内部基準クロック２ａとが入力され
て、ウィンド出力４ａをＤ−ＦＦ６のＤ端子に送出し、
Ｄ−ＦＦ６のＴ端子に第２入力クロックＢが入力されて
いる。

【００１６】第２入力クロックＢがＤ−ＦＦ６のＴ端子
に入力されると、Ｄ−ＦＦ６の出力端子ＱからＤ端子に
入力されたウィンド出力４ａが位相外れ検出信号３ａと
して出力され、図１における入力クロック取り込み回路
２に送出するように構成されている。

【００１７】次に、以上のように構成されたこの一実施
の形態の動作について図３のタイミングチャート、図
５，図６の各タイミングチャートを参照しながら説明す
る。まず、図５（ａ）に示すような第１入力クロックＡ
がＰＬＬ回路１に入力されることにより、このＰＬＬ回
路１から約２．０４８ＭＨｚのクロック１ａが図３
（ａ）に示すように出力され、このクロック１ａがクロ
ック生成部４と位相外れ検出回路３とに入力される。

【００１８】クロック生成回路４にクロック１ａが入力
されることにより、クロック生成回路４内のカウンタが
動作を開始して、図６（ａ）〜図６（ｃ）に示すような
２．０４８ＭＨｚ，８ＫＨｚ，０．４ＫＨｚ，のような
複数種のクロックが出力される。

【００１９】入力クロック取り込み回路２は、パワーオ
ンリセット時に、図５（ｂ）に示すような０．４ＫＨｚ
の第２入力クロックＢを取り込む。この第２入力クロッ
クＢは図５（ｂ）に示すように、図５（ａ）に示す第１
入力クロックＡと周波数同期している。

【００２０】入力クロック取り込み回路２がこの第２入
力クロックＢを取り込むことにより、その出力端から
０．４ＫＨｚの内部基準クロック２ａが出力される。こ
の内部基準クロック２ａはクロック生成部４にリセット
信号として入力される。これにより、クロック生成部４
内のカウンタがリセットされ、クロック生成部４から出
力されていた前記２．０４８ＭＨｚ，８ＫＨｚ，０．４
ＫＨｚ，のような複数種のクロックの出力がリセットさ
れ、図１に示すクロック生成回路内のタイミング信号の
位相を固定させる。

【００２１】次に、第１入力クロックＡが再度ＰＬＬ回
路１に入力されて、ＰＬＬ回路１からクロック１ａが再
度クロック生成部４に入力されると、クロック生成部４
から再び２．０４８ＭＨｚ，８ＫＨｚ，０．４ＫＨｚ，
のような複数種のクロックが出力される。

【００２２】このときは、前述のように図１に示すクロ
ック生成回路内の全体のタイミングが固定されているか
ら、位相の安定した各クロックがクロック生成部４から
出力される。

【００２３】次に、位相外れ検出回路３の動作について
図２および図３を参照しながら説明する。位相外れ検出
回路３はＰＬＬ回路１から出力されるクロック１ａと入
力クロック取り込み回路２から出力される内部基準クロ
ック２ａと、第２入力クロックＢとを入力して、内部基
準クロック２ａと第２入力クロックＢとの位相を比較し
て位相差が検出されると、位相外れ検出回路３から位相
外れ検出信号３ａを入力クロック取り込み回路２に出力
する。

【００２４】すなわち、ＰＬＬ回路１から出力される図
３（ａ）に示すクロック１ａが図２に示すウィンド生成
回路５に入力され、また、入力クロック取り込み回路２
から出力された内部基準クロック２ａもこのウィンド生
成回路５に入力される。これにより、ウィンド生成回路
５から図３（ｃ）に示すようなウィンド出力４ａがＤ−
ＦＦ６のＤ端子に送出される。

【００２５】ウィンド出力４ａは図３（ａ）〜図３
（ｃ）から明らかなように、図３（ｂ）の入力クロック
取り込み回路２から出力された内部基準クロック２ａの
立ち上がり時点を中心にＰＬＬ回路１から出力されるク
ロック１ａの９クロックの区間「Ｌ」レベルとなってい
る。

【００２６】ウィンド出力４ａがＤ−ＦＦ６のＤ端子に
入力されている状態で第２入力クロックＢがＤ−ＦＦ６
のＴ端子に入力され、第２入力クロックＢの立ち上がり
でウィンド出力４ａがＤ−ＦＦ６の出力端子Ｑから出力
される。

【００２７】図３に示す状態では、ウィンド出力４ａは
「Ｌ」レベルであり、Ｄ−ＦＦ６の出力端子Ｑから出力
される信号が「Ｌ」レベルのときに、正常、すなわち、
第２入力クロックＢの位相がずれていない場合であり、
このとき位相ずれ検出信号３ａが入力クロック取り込み
回路２に送出されない。

【００２８】また、ウィンド出力４ａが「Ｈ」レベルの
ときに、第２入力クロックＢがＤ−ＦＦ６のＤ端子に入
力されて、Ｄ−ＦＦ６の出力端子Ｑから出力される信号
が「Ｈ」レベルのときには、第２入力クロックＢの位相
がずれている状態である。このとき、Ｄ−ＦＦ６の出力
端子Ｑから位相外れ検出信号３ａが入力クロック取り込
み回路２に入力され、入力クロック取り込み回路２は第
２入力クロックＢの取り込みを行う。

【００２９】したがって、入力クロック取り込み回路２
の出力端から内部基準クロック２ａをクロック生成部４
に出力して、このクロック生成部４から出力される上記
各種クロックをリセットする。

【００３０】つまり、第２入力クロックＢの位相と入力
クロック取り込み回路２によって第２入力クロックＢを
入力して、その出力端から出力される内部基準クロック
２ａとの位相がある値以上にずれると、Ｄ−ＦＦ６の出
力端子Ｑから位相ずれ検出信号３ａを出力して入力クロ
ック取り込み回路２に送出する。

【００３１】

【発明の効果】この発明のクロック生成回路によれば、
パワーオンリセット時および位相外れ検出回路により第
２入力クロックと、この第２入力クロックを取り込んで
入力クロック取り込み回路から出力される内部基準クロ
ックとの位相を比較して、位相が所定以上ずれている場
合に位相外れ検出回路から位相外れ検出信号を入力クロ
ック取り込み回路に送出して、クロック生成部４のリセ
ット用の内部基準クロックを生成するための第２入力ク
ロックを取り込むようにしたので、周波数変動や電源電
圧の変動などにより第２入力クロックに位相ずれが発生
しても、位相外れ検出の範囲内であれば、正常なクロッ
クをクロック生成部から生成することができる。

【図面の簡単な説明】

【図１】この発明のクロック生成回路の一実施の形態の
構成を示すブロック図である。

【図２】図１のクロック生成回路における位相外れ検出
回路の詳細な構成を示すブロック図である。

【図３】図２の位相外れ検出回路の動作を説明するため
のタイムチャートである。

【図４】従来のクロック生成回路の構成を示すブロック
図である。

【図５】従来およびこの発明のクロック生成回路に適用
される第１おび第２入力クロックの波形を示すタイムチ
ャートである。

【図６】従来およびこの発明のクロック生成回路におけ
るクロック生成部から出力される各種クロックの波形を
示すタイムチャートである。

【図７】従来のクロック生成回路による第２入力クロッ
クがＰＬＬ回路から出力されるクロックに対して位相ず
れが生じる状態を説明するためのタイムチャートであ
る。

【符号の説明】

１ ＰＬＬ回路 １ａ ＰＬＬ回路から出力されるクロック ２ 入力クロック取り込み回路 ２ａ 内部基準クロック ３ 位相外れ検出回路 ３ａ 位相外れ検出信号 ４ クロック生成部 ５ ウィンド生成回路 ６ Ｄ−ＦＦ Ａ 第１入力クロック Ｂ 第２入力クロック Ｃ パワーオンリセット信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】 第１入力クロック(A) に周波数追従した
   クロック(1a)を出力するＰＬＬ回路(1) と、 パワーオンリセット時および位相外れ検出時に前記第１
   入力クロック(A) と同期した第２入力クロック(B) を取
   り込んで内部基準クロック(2a)を出力する入力クロック
   取り込み回路(2) と、 前記ＰＬＬ回路(1) から出力されるクロック(1a)をカウ
   ンタの動作クロックとして使用して所定種類のクロック
   を出力し、かつ前記内部基準クロック(2a)でリセットさ
   れるクロック生成部(4) と、 前記第２入力クロック(B) の位相と前記入力クロック取
   り込み回路(2) から出力される前記内部基準クロック(2
   a)の位相とを比較してこの第２入力クロック(B) の位相
   と内部基準クロック(2a)の位相との間に位相ずれが生じ
   ると位相外れ検出信号(3a)を前記入力クロック取り込み
   回路(2) に出力する位相外れ検出回路(3)とを備えるこ
   とを特徴とするクロック生成回路。
2. 【請求項２】 請求項１記載のクロック生成回路におい
   て、 前記位相外れ検出回路(3) は、前記ＰＬＬ回路(1) から
   出力される前記クロック(1a)と前記パワーオンリセット
   時に前記入力クロック取り込み回路(2) から出力される
   前記内部基準クロック(2a)とを入力してウィンド出力(4
   a)を生成するウィンド回路(5) と、 前記ウィンド回路(5) から出力される前記ウィンド出力
   (4a)をＤ端子に入力して前記第２入力クロック(B) をＴ
   端子にクロック入力として入力すると前記位相外れ検出
   信号(3a)を出力するＤ−フリップ・フロップ(6) とを備
   えることを特徴とするクロック生成回路。