JPH10242373A - 半導体チップパッケージ - Google Patents

半導体チップパッケージ

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JPH10242373A
JPH10242373A JP9314876A JP31487697A JPH10242373A JP H10242373 A JPH10242373 A JP H10242373A JP 9314876 A JP9314876 A JP 9314876A JP 31487697 A JP31487697 A JP 31487697A JP H10242373 A JPH10242373 A JP H10242373A
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leads
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道秀 鄭
Oh-Sik Kwon
五植 權
Eiki So
泳僖 宋
Binhin Nin
旻彬 任
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Abstract

(57)【要約】 【課題】 高集積度の半導体チップをＬＯＣ構造を用い
て実装する半導体チップパッケージを提供する。 【解決手段】 半導体チップ４０は、活性面４６の中央
に半導体チップ４０の長辺４２に沿って配列される中央
電極パッド４８と、短辺４４の周辺に沿って配列される
周辺電極パッド４９とを備える。また、リードフレーム
の内部リードは、活性面４６に取付けられるＬＯＣ構造
の第１内部リード１０と、半導体チップ４０から離れて
配列される標準型の第２内部リード１２とを備える。第
１内部リード１０は、ワイヤボンディング又は金属バン
プにより中央電極パッド４８に電気的に連結され、第２
内部リード１２は、ワイヤボンディングにより周辺電極
ペット４９に電気的に連結される。第１内部リード１０
の屈曲のサイズを調節することにより、半導体チップパ
ッケージ２００内部の最適垂直構造を実現することがで
きる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体チップパッ
ケージに関し、より詳細には、チップ縮小技術等により
集積度が高まった半導体素子を効果的に実装するため、
ＬＯＣリードと標準型リードが複合された構造を有する
半導体チップパッケージに関するものである。
【０００２】
【従来の技術】半導体チップには、内部回路素子を外部
素子と電気的に連結するため、半導体チップの活性面に
複数の電極パッドが形成されている。電極パッドの配列
によって半導体チップを区分すると、電極パットがチッ
プ活性面の中央に配列される中央パッド型と、電極パッ
トがチップ活性面の周辺に形成される周辺パッド型とで
分けられる。中央パッド型半導体チップは、周辺パッド
型に比べて信号伝達差が減少し、信号伝達通路が短くな
って高速化に有利であり、電極パッドの設計が容易にな
るという利点を有する。また、同一の容量と機能を有す
る半導体メモリチップを中央パッド型に設計すると、周
辺パッド型に比べてチップのサイズを４％乃至７％程度
減少させることができるので、１つのウェーハから製造
されるチップの数が増加し、生産性及び歩留まりが向上
する。このため、現在大部分のメモリチップは、中央パ
ッド型に設計されている。
【０００３】中央パッド型半導体チップを組立るために
は、リードがチップの活性面上に延設されて取付けられ
るＬＯＣ構造を採択するか、リードがチップの端部から
離れて配列される標準型リードと中央電極パッドとをワ
イヤボンディングする方法を使用することができる。し
かし、後者は、ボンディングワイヤの長さが非常に長く
なるため、信頼性が低下し、実際生産に適用するには難
しい点が多い。一方、ＬＯＣ構造を採択する場合、リー
ドフレームの製造において、標準型リードフレームに比
べて費用が多くかかるが、ボンディングワイヤの長さが
短くて信頼性がよくなり、１つのウェーハから製造する
ことができるチップの数が増加するため、全体的に費用
節減が可能であるので、現在メモリ製品に幅広く適用さ
れている。
【０００４】ＬＯＣパッケージは、リードフレームのリ
ードがチップの活性面に取付けられるため、リードが占
める面積が減少し、半導体チップとパッケージのサイズ
比を大いに向上させることができる。例えば、一般的な
構造のパッケージでは、サイズ比を最大６０％まで向上
させることができ、半導体チップがリード上に取付けら
れるＣＯＬパッケージでは、サイズ比を最大７０％まで
向上させることができるが、ＬＯＣパッケージでは、サ
イズ比を最大９０％まで高めることができる。半導体チ
ップとパッケージのサイズ比が向上すると、実装密度が
高まり、チップを狭い空間にパッケージ形態で実装する
ことができる。そこで現在、ＬＯＣパッケージ技術は、
主に大型チップの実装に焦点を合わせて開発されてい
る。
【０００５】
【発明が解決しようとする課題】ところが、同一容量の
メモリチップは、微細加工技術の持続的な発達により、
初期１世代メモリチップに比べて次世代メモリチップの
サイズが縮小され、集積度が高まる。メモリチップの縮
小は、１世代メモリチップサイズの約７０％までなされ
る。したがって、単位ウェーハ当たり製造されるメモリ
チップの数が増加し、歩留まりが向上するため、ＬＯＣ
パッケージ技術はメモリチップの製造会社で必修的に使
用される技術の１つである。
【０００６】しかるに、チップ縮小技術等によりメモリ
チップの集積度が向上すると、組立工程で技術的難点が
発生する。例えば、ＬＯＣ構造を採択してメモりチップ
を組立る場合、リードフレーム加工技術がチップ縮小技
術を追いつかないため、活性面の面積が減少した次世代
メモリチップ上にリードフレームのリードを全部配置す
ることができない。リードフレームは、スタンピング工
程やエッチング工程により製造され、リードフレームリ
ードの幅や間隔は、リードフレーム厚さの約８０％以上
になる場合にのみ、所望のパターンを有するリードを形
成することができる。このようなリードフレームの加工
限界を克服するため、リードフレームの厚さを低減する
と、微細パターンのリードを製造することができ、チッ
プ縮小技術により活性面が減少したメモリチップにリー
ドフレームのリードを全て配置することができる。しか
し、リードフレームの厚さが非常に小さい場合、組立工
程時に小さい衝撃によりリードが損傷されるので、リー
ドフレームの厚さを低減することは、リードフレーム加
工技術の限界を克服し、半導体チップの高集積化に対応
するための適切な方案にならない。
【０００７】したがって、チップ縮小技術等により集積
度が高まった半導体チップを、中央パッド型半導体チッ
プの利点とＬＯＣ構造の利点を生かしながら実装するた
めの新たな構造の半導体チップパッケージが必要にな
る。本発明の目的は、高集積度の半導体チップをＬＯＣ
構造を用いて実装する半導体チップパッケージを提供す
ることにある。
【０００８】本発明の他の目的は、リードフレーム加工
限界を克服し、高集積度の半導体チップを実装すること
ができる半導体チップパッケージを提供することにあ
る。
【０００９】
【課題を解決するための手段】本発明による半導体チッ
プパッケージは、活性面の中央部に配列される複数の中
央電極パッド、及び活性面の周辺部に配列される複数の
周辺電極パッドが複合された構造を有する半導体チップ
と、中央電極パッドを介して半導体チップと電気的に連
結され、チップ活性面に取付けられる第１内部リード、
及び周辺電極パッドを介して半導体チップと電気的に連
結され、チップの端部から離れて配列される第２内部リ
ードを有するリードフレームとを備える。
【００１０】半導体チップは通常短辺及び長辺を有し、
半導体チップの電極パッドと電気的に連結される内部リ
ードと一体に形成される外部リードが、半導体チップの
短辺及び長辺に沿って配列されるようにすることによ
り、カード(quad)型半導体チップパッケージを実現する
ことができる。一方、外部リードが半導体チップの長辺
に沿って配列されるようにすれば、デュアル(dual)型半
導体チップパッケージを実現することができる。
【００１１】半導体チップパッケージに使用されるリー
ドフレームは、コーナーリードとリードフレームのサイ
ドレールとの間に連結されるタイバーを備え、これによ
り、パッケージ素子が最終的に個別化される前に、組立
工程で個別パッケージ素子をストリップ形態で維持し、
また長さが非常に長いコーナーリードが組立工程中に変
形されることを防止する。また、リードフレームは、リ
ードフレームリードに半導体チップを取付けるとき、ま
たは半導体チップの電極パッドとリードフレームリード
とを電気的に連結するとき、リードと半導体チップの位
置を認識して整列を容易にするための整列キーを備える
ことができる。
【００１２】ＬＯＣ構造の第１内部リードには屈曲部が
形成され、屈曲のサイズは、第１内部リードをチップ活
性面に取付ける接着剤の厚さ、半導体チップの厚さ等を
考慮して決定され、屈曲のサイズを調節することによ
り、半導体チップがパッケージ胴体の中央に位置する最
適の垂直構造を実現する。
【００１３】
【発明の実施の形態】以下、図面を参照として本発明を
詳細に説明する。図１は、本発明による半導体チップパ
ッケージに適合するリードフレームストリップの部分平
面図である。リードフレームストリップ１００は、同一
のリードフレームパターンが繰り返されているので、複
数の半導体チップを実装してダイボンディング、ワイヤ
ボンディング及びモールディング工程等のような組立工
程を同時に進行することができる。移送用孔１６は、組
立工程中又は組立工程の間でリードフレームストリップ
１００を移送するに使用される。同一のパターンで繰り
返される単位リードフレームは、分離スロット２２によ
り区分される。図１には、１つの単位リードフレームに
該当するパターンだけを図示した。
【００１４】単位リードフレームは、半導体チップの図
示しない電極パッドと電気的に連結される複数の内部リ
ード１０、１２と、半導体チップを外部と電気的に連結
する複数の外部リード１４ａ、１４ｂとを有する。内部
リードと外部リードは、ダムバー(dam bar) ２８により
連結されている。ダムバー２８は、図１で一点鎖点で表
示したモールディング領域３４内にプラスチックモール
ディング樹脂を充填してパッケージ胴体を形成するモー
ルディング工程において、モールディング樹脂がモール
ディング領域３４外に流れ出すことを防止するためのも
のである。モールディング工程が終わると、ダムバー２
８を切断し、タイバー１８を切断することにより、全体
的に連結されている複数の内部リード及び外部リードを
個別化させる。
【００１５】サイドレール２４は、単位リードフレーム
をストリップ形態で維持するためのものである。モール
ディング領域３４の４つのコーナーに位置するコーナー
リード１５には、サイドレール２４と連結されているタ
イバー１８が形成されている。タイバー１８は、コーナ
ーリード１５とサイドレール２４とを連結するものであ
って、ダムバー２８を切断した後、最終的に単位素子で
個別化するまで単位リードフレームをサイドレール２４
に連結させる役割をし、且つ組立工程の進行中に長さが
最も長いコーナーリード１５の変形を防止する役割をす
る。
【００１６】ダミーリード２０は、半導体チップと連結
されないリードであり、電源供給用リード２６は、陽の
電源ＶＤＤと陰の電源ＶＳＳのような電源を半導体チッ
プに供給するための通路である。電源供給用リード２６
は、リードのインダクタンス成分を減少させるため、２
つに分岐される構造を有する。リードフレームリードの
うち、中央側に延設される第１内部リード１０は、ＬＯ
Ｃ構造のリードであり、第２内部リード１２は、標準型
リードである。第１内部リード１０は、接着剤３２によ
り半導体チップの活性面に直接取付けられ、屈曲部３０
を有する。このような構造を有するリードフレームは、
中央電極パッドと周辺電極パッドが組合わされた半導体
チップを組立るのに適合する。
【００１７】このように組立られた半導体チップパッケ
ージの一例について説明する。図２は、本発明の一実施
例による半導体チップパッケージの分解平面図である。
半導体チップパッケージ２００は、１００個の入出力ピ
ンを有する。図２において、各々の入出力ピンには、ピ
ン番号が記載されており、該当ピンを介して伝達される
信号によるピン名前が表示されているが、これに対する
詳細な説明は省略する。但し、ＶＤＤは、半導体チップ
４０に供給される陽の電源電圧、ＶＳＳは、陰の電源電
圧を意味する。
【００１８】半導体チップ４０は、長辺４２と短辺４４
を有する。このような矩形構造は、半導体メモリチップ
に一般的に使用されている。半導体チップ４０の活性面
４６には、複数の電極パッド４８、４９が形成されてお
り、活性面の中央部分に２列に並設される中央電極パッ
ド４８と、活性面の短辺の周辺部に沿って配列されてい
る周辺電極パッド４９とで分けられる。
【００１９】内部リードのうち、接着剤３２が取付けら
れている複数の第１内部リード１０は、半導体チップ４
０の活性面４６上に接着されるＬＯＣ構造を有し、半導
体チップの長辺４２に沿って配列されている。複数の第
１内部リード１０は、ボンディングワイヤ５２により中
央電極パッド４８に電気的に連結され、半導体チップの
長辺に沿って配列されている第１外部リード１４ａに連
結される。
【００２０】接着剤３２は、電気絶縁性であり、例え
ば、ポリイミド系の両面接着テープを使用する。接着テ
ープを複数の第１内部リードに取付け、内部リードをチ
ップの活性面に載置した後、熱圧着方式により第１内部
リードを半導体チップの活性面に取付ける。接着テープ
を使用せずに、不完全硬化状態の接着剤をチップ活性面
に塗布した後、第１内部リードを活性面に載置し、熱と
圧力を加えて第１内部リードをチップの活性面に取付け
る方法を使用することもできる。
【００２１】一方、複数の第２内部リード１２は、半導
体チップの短辺４４に沿って配列されているが、第１内
部リード１０とは別に、活性面４６に接着されなく、チ
ップの短辺４４から離れている標準型リード構造を有す
る。複数の第２内部リード１２は、ボンディングワイヤ
５２により周辺電極パッド４９に電気的に連結され、半
導体チップの短辺に沿って配列されている第２外部リー
ド１４ｂに連結される。
【００２２】このように、ＬＯＣ構造の第１内部リード
と標準型構造の第２内部リードが複合された構造を有す
るリードフレームを使用することにより、リードフレー
ムの加工限界を克服し、高集積度のメモリ素子を実装す
ることが可能である。また、半導体チップは、中央パッ
ド型と周辺パッド型が複合された電極パッドを有するた
め、信号伝達差減少、信号伝達通路の縮小、容易な電極
パッドの設計及びチップサイズの減少等の利点が得られ
る。
【００２３】周辺電極パッド４９は、接着剤３２と一定
距離Ｄだけ離れるべきである。距離Ｄは、リードフレー
ムの製造公差、パッケージ組立公差、及び周辺電極パッ
ドとワイヤをボンディングするキャピラリと第１内部リ
ードとの接触等を考慮して決定され、最小限２０ｍｉｌ
以上の距離Ｄを維持しなければならない。ピン番号３６
〜４５及び８６〜９５に該当するリードは、電気的連結
がなされないダミーリード２０であり、これは、特定メ
モリ素子に対して定められたパッケージ外観規格による
外部リードのピン数と、実際実装されるメモリ素子の特
性によって必要なピン数との差異によって生ずるもので
ある。
【００２４】第１内部リードには、整列キー５０が形成
されており、これは、第１内部リードに半導体チップを
取付けるとき、半導体チップ４０とリードフレームリー
ドの位置を認識して正確な整列がなされるようにするた
めのものである。また、整列キー５０は、半導体チップ
４０の電極パッド４８、４９と内部リード１０、１２と
を電気的に連結するワイヤボンディング工程において、
半導体チップ４０とリード１０、１２の位置を認識する
のに使用することができる。整列キー５０は、スタンピ
ングやエッチングによりリードフレームパターンを形成
するときに形成され、リードフレームと同一の材質より
なる。
【００２５】電源供給用リード２６は、半導体チップ４
０に例えばＶＤＤとＶＳＳの電源を供給するためのリー
ドであって、電極パッドにワイヤボンディングされる先
端が２つに分岐する構造を有する。このように電源供給
通路を並列にすると、リードのインダクタンス成分を減
少させることができ、より安定的な電源供給が可能であ
る。
【００２６】供給電源の安定のため、例えば図３に示す
ように、バスバー構造を採用することができる。バスバ
ー５６は、同一の電源を供給するリードを１つの通路で
連結させる。従って、電源を素子の各部分に一定のレベ
ルで供給することができ、雑音の影響を受けることが少
ない。図３を参照すると、第１内部リード１０の中で、
ピン番号５、１１、１９は、陰の電源電圧が供給され、
このピンに該当する内部リードは、バスバー５６ａによ
り１つに連結されている。また、ピン番号５９、６７、
７３、７９に該当する内部リードは、バスバー５６ｂに
より１つに連結され、陽の電源電圧が印可される。
【００２７】一方、図２に示すように、第１内部リード
１０は、チップの活性面４６に取付けられるとき、フュ
ーズボックス５４を回避することができるように配置し
なければならない。フューズボックス５４は、メモリチ
ップの不良メモリセルを余分のメモリセルに交換するた
めのものであって、レーザー等で切断されることができ
るように、アルミニウム線が露出された部分を有する。
フューズボックス５４が第１内部リード１０に被覆され
ていると、レーザー切断が不可能になる。
【００２８】複数の第１内部リードは、図４に示すよう
に、屈曲部３０を有している。図４は、図２のIV−IV線
に沿って切断した断面図である。第１内部リード１０に
屈曲を形成することは、半導体チップ４０がパッケージ
導体６０の中央に位置するようにするためのものであ
る。例えば、半導体チップ４０のサイズが１９７mil ×
３４０mil であり、チップの厚さｔが０．３mil であ
り、接着剤の厚さが０．１mil である場合、屈曲３０の
サイズｓを０．２milにして、半導体チップから上部パ
ッケージ胴体までの距離ｄ１（＝１．０５mil）と、下
部パッケージ胴体までの距離ｄ２（＝１．０５mil ）と
を同一にする。プラスチックパッケージ胴体は、トラン
スファモールディング工程により形成されるが、トラン
スファモールディング工程では、パッケージ胴体を成形
すべきキャビティに、ダイボンディング及びワイヤボン
ディングが完了されたリードフレームストリップを装着
し、液状のモールディング樹脂を高圧でキャビティに注
入する。もし、上部パッケージ胴体までの距離と、下部
パッケージ胴体までの距離が異なると、注入されるモー
ルディング樹脂の圧力が相異して、半導体チップが元の
位置からずれる不良が生ずることがある。これは、モー
ルディング工程後のパッケージ胴体の反りの原因となる
ことがある。したがって、本実施例のように、第１内部
リード１０に屈曲部３０を形成して上下部パッケージ胴
体の均衡を取ると、安定的な垂直構造を実現することが
可能である。屈曲のサイズｓが０．２mil のものについ
て説明したが、これは、例示的なものに過ぎないし、半
導体チップのサイズや厚さ等によって調節することがで
きる。
【００２９】図５は、図２のＶ−Ｖ線に沿って切断した
断面図である。上述したように、周辺電極パッド４９
は、半導体チップ４０の短辺に沿って配設されており、
ボンディングワイヤ５９により第２内部リード１２に電
気的に連結されている。第２内部リード１２は、半導体
チップ４０から離れて配設された標準型リードである。
半導体チップパッケージ２００では、内部リード１２、
１０及び電極パッド４９、４８がボンディングワイヤ５
９により電気的に連結される。しかしながら、チップの
活性面４６上に取付けられる第１内部リード１０は、金
属バンプにより電極パッドと電気的に接続されることも
可能である。
【００３０】図６は、本発明の他の実施例による半導体
チップパッケージの断面図である。半導体チップパッケ
ージ２１０の第１内部リード１０は、半導体チップ４０
の活性面に取付けられて、チップの電極パッド４８に電
気的に連結される。リードと電極パッドとの電気的連結
は、金属バンプ７０により行われる。金属バンプ７０
は、半導体チップの電極パッド上に形成される。金属バ
ンプは、金や銅又は錫−鉛合金よりなる。金属バンプ７
０が形成された電極パッド４８上に第１内部リード１０
を整列させ、熱と圧力を加えながら、リードとバンプと
を接合させる。
【００３１】金属バンプを用いて第１内部リード１０と
中央電極パッド４８とを電気的に連結させる場合、整列
が正確になされるように特に注意すべきである。そし
て、図６には図示しないが、第１内部リード１０と半導
体チップ４０間の接続力を高めるため、接着剤を使用す
ることも可能である。図７は、本発明の一実施例による
半導体チップパッケージの斜視図である。半導体チップ
パッケージ３００は、パッケージ胴体６０の４辺から突
出する外部リード１４を備えるカード型パッケージであ
る。外部リード１４は、例えば、鴎の翼形状やＪ字形状
で折曲され、これにより、パッケージ３００が図示しな
い外部回路基板に面実装される。カード型パッケージ
は、多くの入出力ピン数を要求する素子に適合し、面実
装方式を採択するため、ピン挿入方式より実装密度が高
い。
【００３２】かかるカード型パッケージは、図１及び図
２に示すように、外部リード１４が半導体チップ４０の
長辺４２に沿って配設される第１外部リード１４ａと、
半導体チップ４０の短辺４４に沿って配設される第２外
部リード１４ｂとを備えることにより可能となる。図８
は、本発明の他の実施例による半導体チップパッケージ
の分解平面図である。図８の半導体チップパッケージ４
００は、図２の実施例と同様に、半導体チップ１４０の
活性面１４６上に載置され、中央電極パッド１４８に電
気的に連結されるＬＯＣ構造の第１内部リード１１２
と、半導体チップ１４０の短辺１４４から離れて配設さ
れ、周辺電極パッド１４９に電気的に連結される標準型
第２内部リード１１０とが複合された構造を有する。第
１内部リード１１２は、パッケージの最適垂直構造を達
成するため、屈曲部を有し、接着剤１３２によりチップ
活性面１４６に取付けられる。接着剤１３２は、周辺電
極パッド１４９と２００mil 以上の距離を維持しなけれ
ばならない。電源供給用リード１２６は、２つに分岐さ
れており、全て第２内部リードとして配列されているも
のが図示されているが、第１内部リードに配列すること
も可能である。
【００３３】タイバー１８０は、モールディング樹脂に
より封止されてパッケージ胴体の内部に包含されるが、
リードフレームストリップのサイドレールと連結されて
おり、単位リードフレームが最終的に個別化されるまで
個別素子をストリップ形態で維持する。第１内部リード
１１２及び第２内部リード１１０は、各々ボンディング
ワイヤにより電極パッド１４８及び１４９に連結されて
いる。しかし、上述のように、ＬＯＣ構造を有する第１
内部リード１１２は、図示しない金属バンプにより中央
電極パッド１４８に連結することも可能である。
【００３４】第１内部リード１１２と一体に連結されて
いる第１外部リード１１４ａ及び第２内部リード１１０
と一体に連結されている第２外部リード１１４ｂは、全
て長辺に沿って配設されている。これにより、パッケー
ジ４００は、図９に示すように、外部リード１１４がパ
ッケージの２辺から突出するデュアル型パッケージを実
現することができる。外部リード１１４は、図９に示す
ように、パッケージ４００を外部回路基板に面実装する
ために、鴎の翼形状やＪ字形状で折曲するか、またはピ
ン挿入方式を適用することかできるように外部リード１
１４を折曲することが可能である。
【００３５】
【発明の効果】以上説明したように、本発明による半導
体チップパッケージは、ＬＯＣ構造のリードと標準型リ
ードが複合されているので、チップ縮小技術等によって
半導体チップの集積度が高まっても半導体チップを効果
的に実装することができる。また、半導体チップは、中
央電極パッドと周辺電極パッドが複合された構造を有す
るので、中央電極パッド型の長所とＬＯＣ構造の長所を
全て生かすことができる。
【図面の詳細な説明】
【図１】本発明による半導体チップパッケージに適合す
るリードフレームストリップの部分平面図である。
【図２】本発明の一実施例による半導体チップパッケー
ジの分解平面図である。
【図３】本発明の一実施例による半導体チップパッケー
ジの部分分解平面図である。
【図４】図２のIV−IV線断面図である。
【図５】図２のＶ−Ｖ線断面図である。
【図６】本発明の他の実施例による半導体チップパッケ
ージの断面図である。
【図７】本発明の一実施例による半導体チップパッケー
ジの斜視図である。
【図８】本発明のさらに他の実施例による半導体チップ
パッケージの部分分解平面図である。
【図９】本発明のさらに他の実施例による半導体チップ
パッケージの斜視図である。
【符号の説明】
１０、１２ 内部リード １４ａ、１４ｂ 外部リード １５ コーナーリード １８ タイバー ２０ ダミーリード ２４ サイドレール ２６ 電源供給用リード ２８ ダムバー ３０ 屈曲部 ３２ 接着剤 ４２ 長辺 ４４ 短辺 ４６ 活性面 ４８、４９ 電極パッド ５２ ボンディングワイヤ ５６ バスバー
───────────────────────────────────────────────────── フロントページの続き (72)発明者 任 旻彬 大韓民国忠清南道天安市多價洞384−29番 地

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 集積回路素子が設けられている活性面と
    長辺及び短辺を有し、前記長辺に平行に前記活性面の中
    央部に配設される複数の中央電極パッド、及び前記短辺
    に平行に前記活性面の周辺部に配設される複数の周辺電
    極パッドを含む半導体チップと、 内部リード、及び前記内部リードと一体に形成され、前
    記半導体チップを外部に電気的に連結するための外部リ
    ードを有し、前記内部リードは、前記長辺に沿って配設
    され、前記活性面に取付けられる複数の第１内部リー
    ド、及び前記短辺に沿って配設され、前記半導体チップ
    の端部から離れている複数の第２内部リードを有し、前
    記外部リードは、前記複数の第１内部リードと一体に形
    成され、前記長辺に沿って配設される複数の第１外部リ
    ード、及び前記複数の第２内部リードと一体に形成さ
    れ、前記短辺に沿って配列される複数の第２外部リード
    を有するリードフレームと、 前記複数の第１及び第２内部リードと、前記半導体チッ
    プの中央電極パッド及び周辺電極パッドとを電気的に連
    結する電気的連結手段と、 前記半導体チップ、内部リード及び電気的連結手段を封
    止するパッケージ胴体と、 を備えることを特徴とする半導体チップパッケージ。
  2. 【請求項２】 前記リードフレームは、コーナー内部リ
    ードとサイドレールとを連結するタイバーを有すること
    を特徴とする請求項１に記載の半導体チップパッケー
    ジ。
  3. 【請求項３】 前記複数の第１内部リードは、半導体チ
    ップ及びリードの位置を認識することができる整列キー
    を備えることを特徴とする請求項１に記載の半導体チッ
    プパッケージ。
  4. 【請求項４】 前記電気的連結手段は、ボンディングワ
    イヤであることを特徴とする請求項１に記載の半導体チ
    ップパッケージ。
  5. 【請求項５】 前記電気的連結手段は、前記複数の第１
    内部リードと前記中央電極パッドとを連結する金属バン
    プと、前記複数の第２内部リードと前記周辺電極パッド
    を連結するボンディングワイヤとを含むことを特徴とす
    る請求項１に記載の半導体チップパッケージ。
  6. 【請求項６】 前記中央電極パッドは、２列に配列され
    ていることを特徴とする請求項１に記載の半導体チップ
    パッケージ。
  7. 【請求項７】 前記複数の第１内部リードは、屈曲構造
    を有することを特徴とする請求項１に記載の半導体チッ
    プパッケージ。
  8. 【請求項８】 前記内部リードは、前記半導体チップに
    電源を供給するための電源供給用内部リードを備えてお
    り、前記電源供給用内部リードは、２つに分岐されるこ
    とを特徴とする請求項１に記載の半導体チップパッケー
    ジ。
  9. 【請求項９】 前記複数の第１内部リードは、電気絶縁
    性接着テープにより前記活性面に取付けられることを特
    徴とする請求項１に記載の半導体チップパッケージ。
  10. 【請求項１０】 前記接着テープは、ポリイミド系の両
    面接着テープであることを特徴とする請求項９に記載の
    半導体チップパッケージ。
  11. 【請求項１１】 前記複数の第１内部リードは、屈曲構
    造を有し、前記屈曲のサイズは、前記接着テープの厚さ
    及び前記半導体チップの厚さにより決定され、前記半導
    体チップが前記パッケージ胴体の中央に位置するように
    調節されることを特徴とする請求項９に記載の半導体チ
    ップパッケージ。
  12. 【請求項１２】 前記周辺電極は、前記接着テープから
    ２０mil 以上離れていることを特徴とする請求項９に記
    載の半導体チップパッケージ。
  13. 【請求項１３】 前記複数の第１内部リードの中で、同
    一の電源電圧が供給されるリードは、バスバーにより１
    つの通路で連結されていることを特徴とする請求項１に
    記載の半導体チップパッケージ。
  14. 【請求項１４】 前記活性面には、レーザーによる切断
    が可能な金属線が露出する部分を有するフューズボック
    スが形成されており、前記複数の第１内部リードは、前
    記フューズボックスを回避して前記活性面に取付けられ
    ることを特徴とする請求項１に記載の半導体チップパッ
    ケージ。
  15. 【請求項１５】 集積回路素子が設けられている活性面
    と長辺及び短辺を有し、前記長辺に平行に前記活性面の
    中央部に配設される複数の中央電極パッド、及び前記短
    辺に平行に前記活性面の周辺部に配設される複数の周辺
    電極パッドを含む半導体チップと、 内部リードと外部リードとを有し、前記内部リードは、
    前記長辺に沿って配設され、前記活性面に取付けられる
    複数の第１内部リード、及び前記短辺に沿って配設さ
    れ、前記半導体チップの端部から離れている複数の第２
    内部リードを有し、前記外部リードは、前記複数の第１
    内部リードと一体に形成され、前記長辺に沿って配設さ
    れる複数の第１外部リード、及び前記複数の第２内部リ
    ードと一体に形成され、前記長辺に沿って配列される複
    数の第２外部リードを有するリードフレームと、 前記複数の第１及び第２内部リードと、前記半導体チッ
    プの中央電極パッド及び周辺電極パッドとを電気的に連
    結する電気的連結手段と、 前記半導体チップ、内部リード及び電気的連結手段を封
    止するパッケージ胴体と、 を備えることを特徴とする半導体チップパッケージ。
  16. 【請求項１６】 前記リードフレームは、前記パッケー
    ジ胴体に封止され、サイドレールに連結されるタイバー
    を備えることを特徴とする請求項１５に記載の半導体チ
    ップパッケージ。
  17. 【請求項１７】 前記複数の第１内部リードは、屈曲構
    造を有することを特徴とする請求項１５に記載の半導体
    チップパッケージ。
  18. 【請求項１８】 前記複数の第１内部リードは、電気絶
    縁性接着テープにより前記活性面に取付けられることを
    特徴とする請求項１５に記載の半導体チップパッケー
    ジ。
  19. 【請求項１９】 前記複数の第１内部リードは、屈曲構
    造を有し、前記屈曲のサイズは、前記接着テープの厚さ
    及び前記半導体チップの厚さにより決定され、前記半導
    体チップが前記パッケージ胴体の中央に位置するように
    調節されることを特徴とする請求項１８に記載の半導体
    チップパッケージ。
  20. 【請求項２０】 前記複数の第１内部リードの中で、同
    一の電源電圧が供給されるリードは、バスバーにより１
    つの通路で連結されていることを特徴とする請求項１５
    に記載の半導体チップパッケージ。
  21. 【請求項２１】 前記活性面には、レーザーによる切断
    が可能な金属線が露出する部分を有するフューズボック
    スが形成されており、前記複数の第１内部リードは、前
    記フューズボックスを回避して前記活性面に取付けられ
    ることを特徴とする請求項１５に記載の半導体チップパ
    ッケージ。
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