JPH1023744A - Power converter and its controller - Google Patents

Abstract

PROBLEM TO BE SOLVED: To improve the reliability of a circuit constituting section, by minimizing the unbalance between electric currents made to flow to a plurality of power semiconductor chips when a power converter is formed by connecting the semiconductor chips in parallel with each other. SOLUTION: Voltage drive elements 50a-50c are operated as one power element by connecting the elements 50a-50c in parallel with each other. When a signal is applied to the gates of the elements 50a-50c, the voltage of the signal is divided through resistors 64 and 65, inputted to the buffers 70a-70c of digital ICs, and turned on/off at a threshold voltage. All of the output signals of the buffers 70a-70c are inputted to an OR gate 71 and, at the same time, to exclusive OR gates 72a-72c. The output of each OR gate is ORed by means of an OR gate 73 and the output of the gate 73 turns on/off a switch element 67 through buffers 74a-74c and a resistor 68. When the element 67 is turned on, the slowest signal is supplied at the time of turning on elements and elements which are quickly turned on are suppressed by the output of the OR gate 73. Therefore, the turn-on time and turning-off time of the elements can become uniform.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は複数個の電力用半導
体素子（以下電圧駆動素子と呼ぶ）を並列接続して構成
される電力変換器及びその制御装置に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power converter constructed by connecting a plurality of power semiconductor elements (hereinafter referred to as "voltage driving elements") in parallel and a control device therefor.

【０００２】[0002]

【従来の技術】電圧駆動素子であるＦＥＴやＩＧＢＴ、
ＩＥＧＴ（Injecti0n Enhanced GateTransist0r) など
は、比較的に並列接続が容易なことと、電圧駆動形の信
号の大きさや変化率を変えることで、電力素子のオン、
オフ時間やオン、オフ速度を比較的に容易に変えること
ができる等の制御性と利便性から、近年ではかかる素子
を多数並列接続して大容量化した変換器が試みられてい
る。2. Description of the Related Art FETs and IGBTs, which are voltage driving elements,
The IEGT (Injecti0n Enhanced GateTransist0r) and the like are relatively easy to connect in parallel and change the magnitude and rate of change of the voltage-driven signal to turn on the power element,
In recent years, from the viewpoint of controllability and convenience such that the off time and the on / off speed can be relatively easily changed, a converter having a large capacity by connecting a number of such elements in parallel has been attempted in recent years.

【０００３】また、上記した個別の電圧駆動素子は、主
にパッケージ内にチップを多並列接続したマルチ・チッ
プ方式で構成したものである。ところで、個別素子を多
並列接続して一つの大容量の電力変換器として動作させ
る場合や、マルチ・チップのようにチップを多並列接続
した構成の個別素子での共通した問題として、個別素子
の並列接続では各素子間で、またマルチ・チップでは各
チップ間での電流のアンバランスや、アンバランス電流
に伴い生じる特定の素子への電流集中がある。Further, the individual voltage driving elements described above are mainly configured in a multi-chip system in which chips are connected in a package in a multi-parallel manner. By the way, when the individual elements are connected in multi-parallel to operate as one large-capacity power converter, or in the case of individual elements in which chips are connected in multi-parallel like a multi-chip, a common problem is the individual element. In a parallel connection, there is an imbalance between currents between elements, and in a multi-chip, there is an imbalance of current between the chips and a current concentration on a specific element caused by the unbalanced current.

【０００４】この特定の素子やチップへの電流集中は、
最悪の場合に素子を破損に導くと共に、グレッツ結線し
た変換器では短絡電流で変換器そのものを破壊する場合
がある。The current concentration on this particular element or chip is
In the worst case, the device may be damaged, and the converter itself may be destroyed by the short-circuit current in the converter connected by Gretz.

【０００５】また、素子の多並列接続やチップの並列接
続での各素子の電流アンバランスは、各素子あるいはチ
ップの飽和電圧ΔＶCE(sat) 、急激な温度上昇によるジ
ャンクション温度での飽和電圧の変化、スレッシホール
ド電圧ΔＶth、ゲート駆動回路から素子のゲート信号入
力端に至る接続導体のインダクタンスや抵抗の相違や、
この接続導体の周辺環境、即ち電磁界の強度等で発生す
る。その他には平滑用コンデンサの電源供給源から、電
力半導体素子まで主回路の接続導体のインダクタンスや
抵抗等の構造的な要因から各素子に電流のアンバランス
が生じる。The current imbalance of each element in multi-parallel connection of elements or parallel connection of chips is caused by the saturation voltage ΔVCE (sat) of each element or chip, and the change in saturation voltage at the junction temperature due to a rapid temperature rise. The threshold voltage ΔVth, the difference in inductance and resistance of the connection conductor from the gate drive circuit to the gate signal input terminal of the element,
It occurs due to the surrounding environment of the connection conductor, that is, the strength of the electromagnetic field. In addition, current imbalance occurs in each element from the power supply source of the smoothing capacitor to the power semiconductor element due to structural factors such as inductance and resistance of the connection conductor of the main circuit.

【０００６】ここで、個別素子の多並列接続とマルチ・
チップの多並列接続時の電流アンバランスについて説明
する。図１３乃至図１６にモジュール・パッケージの個
別の電圧駆動素子での多並列接続の一例をそれぞれ示し
たもので、図１３はグレッツ結線したインバータ回路、
図１４は図１３の一相分の素子を４並列した場合の回路
構成図、図１５は図１４の回路構成の構造図であり、図
１６は図１５の構造での等価回路図である。Here, multi-parallel connection of individual elements and multi-
The current imbalance at the time of multi-parallel connection of chips will be described. 13 to 16 show examples of multi-parallel connection with individual voltage driving elements of the module package, respectively. FIG. 13 shows a Gretz-connected inverter circuit,
FIG. 14 is a circuit configuration diagram when four elements of one phase in FIG. 13 are arranged in parallel, FIG. 15 is a structural diagram of the circuit configuration in FIG. 14, and FIG. 16 is an equivalent circuit diagram in the structure in FIG.

【０００７】図１３において、１は直流供給電源で、こ
の直流供給電源１の正極端側には正側電源供給導体３
が、負極端側には負極電源供給導体４がそれぞれ接続さ
れている。２はこれら正側電源供給導体３と負極電源供
給導体４との間に接続された平滑用コンデンサ、５は正
側アーム、６は負側アームで、これら正側アーム５及び
負側アーム６は３相各相に対応させて電源供給導体３と
負極電源供給導体４との間にそれぞれ直列に接続されて
いる。また、７は各相の正側アーム５及び負側アーム６
に直列接続間にそれぞれ接続された負荷である。In FIG. 13, reference numeral 1 denotes a DC power supply, and a positive power supply conductor 3
However, the negative electrode power supply conductor 4 is connected to the negative electrode end side. 2 is a smoothing capacitor connected between the positive power supply conductor 3 and the negative power supply conductor 4. 5 is a positive arm. 6 is a negative arm. These positive arm 5 and negative arm 6 are Each of the three phases is connected in series between the power supply conductor 3 and the negative power supply conductor 4 corresponding to each phase. 7 is a positive arm 5 and a negative arm 6 of each phase.
Are the loads respectively connected between the series connections.

【０００８】各相アームの回路構成は、図１４乃至図１
６に示すように並列接続された４個の電圧駆動素子８を
並列にして、そのアノード電極側をアノード共通導体９
に、カソード電極側をカソード共通導体１０にそれぞれ
共通接続し、ゲート電極をゲート抵抗１１を介してゲー
ト駆動信号供給共通導体１２に接続すると共に、各電圧
駆動素子８のカソード電極側をゲート駆動信号リターン
共通導体１３にそれぞれ接続する構成となっている。The circuit configuration of each phase arm is shown in FIGS.
As shown in FIG. 6, four voltage driving elements 8 connected in parallel are connected in parallel, and the anode electrode side is connected to an anode common conductor 9.
The cathode electrode side is commonly connected to the cathode common conductor 10, the gate electrode is connected to the gate drive signal supply common conductor 12 via the gate resistor 11, and the cathode electrode side of each voltage drive element 8 is connected to the gate drive signal. It is configured to be connected to the return common conductor 13 respectively.

【０００９】上記ゲート駆動信号供給共通導体１２及び
ゲート駆動信号リターン共通導体１３は、それぞれツイ
ストペアゲート駆動信号供給導体１４に接続されてい
る。ここで、図１５に示す構造図において、１５はヒー
トシンクであり、また図１６に示す等価回路において、
１６，１８，２１，２２は各導体１０〜１３に存する浮
遊インダクタンス、１７，１９，２１，２３は各導体１
０〜１３に存する導体抵抗である。The common gate drive signal supply conductor 12 and the common gate drive signal return conductor 13 are connected to a twisted pair gate drive signal supply conductor 14, respectively. Here, in the structural diagram shown in FIG. 15, reference numeral 15 denotes a heat sink, and in the equivalent circuit shown in FIG.
16, 18, 21 and 22 are stray inductances existing in the conductors 10 to 13, and 17, 19, 21 and 23 are conductors 1
This is the conductor resistance existing in 0 to 13.

【００１０】一方、図１７は図１４の回路構成を低イン
ダクタンス化した構造図で、図１５と同一部品には同一
符号を付して示し、ここでは異なる点について述べる。
図１７において、２４は上方に設けられた板状の正側電
源供給導体、２５は下方に設けられた帯状の負側電源供
給導体、２６はこれら正側電源供給導体２４及び負側電
源供給導体２５の間に設けられた誘電体（絶縁物）で、
正側電源供給導体２４は正極固定ビス２７により、負側
電源供給導体２５は正側電源供給導体２４に有するビス
挿入孔を通して挿入される負極固定ビス２８によりそれ
ぞれヒートシンク１５に固定される。FIG. 17 is a structural diagram in which the circuit configuration of FIG. 14 is reduced in inductance. The same parts as those of FIG. 15 are denoted by the same reference numerals, and different points will be described here.
In FIG. 17, reference numeral 24 denotes a plate-shaped positive power supply conductor provided above, 25 denotes a strip-shaped negative power supply conductor provided below, and 26 denotes these positive power supply conductors 24 and negative power supply conductors. 25 (dielectric) provided between
The positive power supply conductor 24 is fixed to the heat sink 15 by a positive fixing screw 27, and the negative power supply conductor 25 is fixed to the heat sink 15 by a negative fixing screw 28 inserted through a screw insertion hole of the positive power supply conductor 24.

【００１１】図１８は図１７の構造での等価回路図で、
図１６と同一部分には同一符号を付して示し、ここでは
異なる点について述べる。図１８において、２９，３１
は負側電源供給導体２５及び誘電体２６に存する浮遊イ
ンダクタンス、３０，３２は負側電源供給導体２５及び
誘電体２６に存する抵抗、３３は負側電源供給導体２５
と誘電体２６との間に存する浮遊容量である。FIG. 18 is an equivalent circuit diagram of the structure of FIG.
The same parts as those in FIG. 16 are denoted by the same reference numerals, and different points will be described here. In FIG. 18, 29, 31
Is the stray inductance present in the negative power supply conductor 25 and the dielectric 26; 30, 32 are the resistances present in the negative power supply conductor 25 and the dielectric 26; 33 is the negative power supply conductor 25
Is the stray capacitance existing between the dielectric and the dielectric 26.

【００１２】現在、上述したように電圧駆動素子を多並
列接続した回路構成部において、各素子の電流アンバラ
ンスを解消する手段としては、素子の飽和電圧を揃えた
上で、主回路を低インダクタンス化するため、図１５に
示す構造から図１７に示す構造にしているが、図１７に
示すように導体間に絶縁物を介挿した積層構造にする
と、導体に存する浮遊インダクタンス２９，３１の他
に、導体と絶縁物との間に浮遊容量３３が形成される。At present, as described above, in the circuit configuration section in which the voltage driving elements are connected in multi-parallel, as means for eliminating the current imbalance of each element, the saturation voltage of the elements is made uniform and the main circuit is reduced in inductance. The structure shown in FIG. 15 is changed from the structure shown in FIG. 15 to the structure shown in FIG. 17. However, if a laminated structure in which an insulator is interposed between conductors as shown in FIG. Then, a stray capacitance 33 is formed between the conductor and the insulator.

【００１３】従って、導体のインダクタンス分はサージ
過電圧を発生させ、カソード電位を変えてしまうため、
制御に影響を与えるが、浮遊容量３３はサージ過電圧を
キャンセルして各素子のゲートーカソード間電圧を一定
に保つ効果があり、また導体のインダクタンスも、各電
源共通導体の設置間隔と導体幅を選定することで、小さ
くすることができ、各電圧駆動素子の電流アンバランス
をある程度抑える効果がある。Therefore, the inductance of the conductor generates a surge overvoltage and changes the cathode potential.
Influencing the control, the stray capacitance 33 has the effect of canceling the surge overvoltage and keeping the gate-cathode voltage of each element constant, and the inductance of the conductor also reduces the installation interval and conductor width of each power supply common conductor. The selection can reduce the size, and has an effect of suppressing the current imbalance of each voltage driving element to some extent.

【００１４】しかし、図１７のような構造として主回路
導体の低インピーダンス化を図っても低インピーダンス
には限界があり、この手法による電流アンバランスの改
善にも自ずと限界がある。即ち、主回路導体の構造の工
夫と素子の飽和電圧を揃えるのみで、素子の電流をバラ
ンスさせることは現実的に極めて難しい。However, even if the impedance of the main circuit conductor is reduced as shown in FIG. 17, there is a limit to the low impedance, and there is naturally a limit to the improvement of the current imbalance by this method. In other words, it is actually extremely difficult to balance the current of the element only by devising the structure of the main circuit conductor and the saturation voltage of the element.

【００１５】そこで、低インピーダンス化を図る目的
で、図１９に示すようにモジュール・パッケージで半導
体チップをボンディングして多並列接続するように構成
したものがある。この考え方は個別の電圧駆動素子の多
並列接続とほぼ同様である。In order to reduce the impedance, there is a configuration in which semiconductor chips are bonded in a module package and connected in multiple parallel as shown in FIG. This concept is almost the same as the multi-parallel connection of the individual voltage driving elements.

【００１６】図１９において、３４はベース板、３５は
このベース板３４上に設けられたセラミック基板、３６
はセラミック基板３５の上に設けられるアノード（コレ
クタ）極、３７はカソード（エミッタ）電極、３８はゲ
ート電極、３９は電圧駆動形半導体チップ、４０はフリ
ーホイールダイオードチップ、４１，４２は各電極間及
びチップ間を接続するアルミワイヤである。In FIG. 19, reference numeral 34 denotes a base plate; 35, a ceramic substrate provided on the base plate 34;
Is an anode (collector) electrode provided on the ceramic substrate 35, 37 is a cathode (emitter) electrode, 38 is a gate electrode, 39 is a voltage-driven semiconductor chip, 40 is a freewheel diode chip, and 41 and 42 are between electrodes. And aluminum wires connecting the chips.

【００１７】図１９においては、セラミック基板３５上
のチップは、独立した状態で描かれているが、アノード
電極３６同志、カソード電極３７同志はパッケージのそ
れぞれの電極端子に導体により接続される。また、ゲー
ト電極３８同志もそれぞれ接続され、パッケージのゲー
ト電極にツィスト・ペアの導体で接続される。In FIG. 19, the chips on the ceramic substrate 35 are drawn independently, but the anode electrode 36 and the cathode electrode 37 are connected to respective electrode terminals of the package by conductors. The gate electrodes 38 are also connected to each other, and are connected to the gate electrode of the package by a twisted pair of conductors.

【００１８】この構造はチップの配置が背面構成され、
ゲート電極３８が最遠端に位置し、またゲート電極３８
の電極幅が広く、この電極とベース板３４間の静電容量
が大きくなり、ゲート信号の速度条件等によって各チッ
プに遅れ要素が含まれているため、ゲート信号の伝達が
均一にならず、ゲート信号のスイッチング速度などによ
って各チップの電流がアンバランスになる場合がある。In this structure, the arrangement of the chips is configured on the back,
The gate electrode 38 is located at the farthest end, and the gate electrode 38
The width of the electrode is large, the capacitance between this electrode and the base plate 34 is large, and each chip includes a delay element due to the speed condition of the gate signal, etc., so that the transmission of the gate signal is not uniform, The current of each chip may be unbalanced depending on the switching speed of the gate signal and the like.

【００１９】[0019]

【発明が解決しようとする課題】前述したように多並列
接続して大電力変換器を構成する電圧駆動素子や、マル
チ・チップによる並列接続した電圧駆動素子において、
素子特性である飽和電圧ＶCE(sat) やスレッシホールド
電圧Ｖthを揃え、さらに接続導体の低インダクタンス化
を図っても、各素子に流れる電流を均一にすることは難
しい。As described above, in a voltage driving element that is connected in multiple parallels to form a large power converter, and in a voltage driving element that is connected in parallel by a multi-chip,
Even if the saturation voltage VCE (sat) and the threshold voltage Vth, which are the element characteristics, are made uniform and the inductance of the connection conductor is reduced, it is difficult to make the current flowing through each element uniform.

【００２０】本発明は上記のような事情に鑑みてなされ
たもので、複数個の電圧駆動素子を並列接続して一つの
電力素子として動作する電力変換器や電圧駆動の複数個
のマルチ・チップを並列接続してなる回路構成部の各素
子又は各チップに流れる電流のアンバランスを最小に抑
えて回路構成部に対する信頼性を向上させることができ
る電圧駆動形電力変換器の駆動回路を提供することを目
的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and has a plurality of voltage driving elements connected in parallel to operate as a single power element or a plurality of voltage-driven multi-chips. And a drive circuit for a voltage-driven power converter capable of improving the reliability of the circuit component by minimizing the unbalance of the current flowing through each element or each chip of the circuit component formed by connecting the components in parallel. The purpose is to:

【００２１】[0021]

【課題を解決するための手段】本発明は上記目的を達成
するため、次のような手段により一つの電力素子として
動作する電圧駆動形電力変換器の駆動回路を構成するも
のである。請求項１に対応する発明は、複数個の電力用
半導体チップが並列接続して構成された電力変換器にお
いて、前記電力用半導体チップを多重の同芯円状に配置
し、前記電力用半導体チップの内側配置と外側配置のゲ
ート入力抵抗を内側に比べて外側を大きく設定する。In order to achieve the above object, the present invention provides a drive circuit for a voltage-driven power converter that operates as one power element by the following means. The invention according to claim 1, wherein in the power converter configured by connecting a plurality of power semiconductor chips in parallel, the power semiconductor chips are arranged in multiple concentric circles, The gate input resistance of the inside arrangement and the outside arrangement is set larger on the outside than on the inside.

【００２２】従って、請求項１に対応する発明の電力変
換器にあっては、一般に外周側に電流が集中する偏位電
流で素子が破壊する現象を、外周側のチップでは電流の
流れを抑えるようにすることで電力用半導体チップの電
流集中による破壊を防止することができる。Therefore, in the power converter according to the first aspect of the present invention, the phenomenon in which the element is generally destroyed by the deviation current in which the current is concentrated on the outer peripheral side is suppressed, and the flow of the current is suppressed in the outer peripheral chip. By doing so, it is possible to prevent the power semiconductor chip from being broken due to current concentration.

【００２３】請求項２に対応する発明は、複数個の電圧
駆動形電力用半導体チップが並列接続して構成された電
力変換器において、前記電圧駆動形電力用半導体チップ
を多重の同芯円状に配置し、前記電圧駆動形電力用半導
体チップの内側配置と外側配置のゲート入力抵抗を内側
に比べて外側を大きく設定すると共に、前記各電圧駆動
形半導体チップにそれぞれ対応させてゲート入力端子に
ゲート信号を与えるゲート駆動回路をＩＣ化してパッケ
ージ内の中央部に装備し、この中央部のゲート駆動回路
のチップから各電圧駆動形電力用半導体チップに均一な
長さのゲート信号供給導体を通してゲート信号を与え
る。According to a second aspect of the present invention, there is provided a power converter comprising a plurality of voltage-driven power semiconductor chips connected in parallel, wherein the voltage-driven power semiconductor chips are multiplexed concentrically. The gate input resistance of the inside arrangement and the outside arrangement of the voltage-driven power semiconductor chip is set to be larger on the outside than on the inside, and a gate input terminal corresponding to each of the voltage-driven semiconductor chips. A gate drive circuit for providing a gate signal is provided in the center of the package in the form of an IC, and the gate of the gate drive circuit in the center is connected to each voltage-driven power semiconductor chip through a gate signal supply conductor of a uniform length. Give a signal.

【００２４】従って、請求項２に対応する発明の電力変
換器にあっては、各電圧駆動形電力用半導体チップの偏
位電流と電流バランスを改善することができる。請求項
３に対応する発明は、複数個の電圧駆動形電力用半導体
素子を並列接続して構成された電力変換器を制御する電
力変換器の制御装置において、前記各電圧駆動形電力用
半導体素子に入力されるゲート信号を検出するゲート信
号検出手段と、このゲート信号検出手段の検出信号に基
きこの検出信号がターンオン信号の場合は最も遅くター
ンオンする電圧駆動形電力用半導体素子のゲート信号に
他の電圧駆動形電力用半導体素子のターンオンタイミン
グを合せるように、またターンオフ信号の場合は最も早
くターンオフする電圧駆動形電力用半導体素子のゲート
信号に他の電圧駆動形電力用半導体素子のターンオフタ
イミングを合せるように信号処理して前記各電圧駆動形
電力用半導体素子を一斉に制御する信号処理手段とを具
備する。Therefore, in the power converter according to the second aspect of the present invention, the deviation current and the current balance of each voltage-driven power semiconductor chip can be improved. The invention corresponding to claim 3 is a power converter control device for controlling a power converter configured by connecting a plurality of voltage-driven power semiconductor elements in parallel, wherein each of said voltage-driven power semiconductor elements A gate signal detecting means for detecting a gate signal inputted to the gate signal detecting means, and a gate signal of a voltage-driven power semiconductor element which turns on the latest when the detection signal is a turn-on signal based on the detection signal of the gate signal detecting means. In the case of a turn-off signal, the turn-off timing of the other voltage-driven power semiconductor element is set to the gate signal of the voltage-driven power semiconductor element that turns off the earliest. Signal processing means for simultaneously processing each of the voltage-driven power semiconductor elements by performing signal processing so as to match each other.

【００２５】請求項４に対応する発明にあっては、複数
個の電圧駆動形電力用半導体素子を並列接続して構成さ
れた電力変換器を制御する電力変換器の制御装置におい
て、前記各電圧駆動形電力用半導体素子のゲート入力端
子に入力されるゲート入力電圧を予め設定されたゲート
入力端子電圧近傍の閾値に基いて検出するコンパレータ
と、このコンパレータにより検出された各ゲートの入力
電圧の検出信号が入力され、ターンオン信号時は最も遅
くターンオンするゲート入力端のゲート信号に合せるよ
うに、またターンオフ信号時は最も早くターンオフする
ゲート信号に合せるように信号処理して前記各電圧駆動
形電力用半導体素子を一斉に制御する信号処理手段とを
具備する。According to a fourth aspect of the present invention, there is provided a power converter control device for controlling a power converter configured by connecting a plurality of voltage-driven power semiconductor elements in parallel. A comparator that detects a gate input voltage input to a gate input terminal of the drive-type power semiconductor element based on a threshold value set in advance near a gate input terminal voltage, and detection of an input voltage of each gate detected by the comparator A signal is input, and the signal is processed so as to match the gate signal at the gate input terminal that turns on the slowest at the time of the turn-on signal and the gate signal that turns off the fastest at the time of the turn-off signal. Signal processing means for simultaneously controlling the semiconductor elements.

【００２６】請求項５に対応する発明にあっては、請求
項３又は請求項４記載の電力変換器の制御装置におい
て、前記電圧駆動形電力用半導体素子はアノード電極、
カソード電極及び１つ以上のゲート電極を有し、前記カ
ソード電極側に多結晶シリコンのカソードバラスト抵抗
又は低抵抗を挿入してゲート端子に電流帰還をかけ、前
記電圧駆動形電力用半導体素子の飽和電圧の差で生じる
電流のアンバランスを小さくする。According to a fifth aspect of the present invention, in the power converter control device according to the third or fourth aspect, the voltage-driven power semiconductor element is an anode electrode,
A cathode electrode and one or more gate electrodes, a cathode ballast resistor or a low resistor of polycrystalline silicon is inserted on the cathode electrode side to apply a current feedback to a gate terminal, thereby saturating the voltage-driven power semiconductor device. Reduce the current imbalance caused by the voltage difference.

【００２７】従って、上記請求項３乃至請求項５に対応
する発明の電力変換器の制御装置にあっては、各電圧駆
動形電力用半導体素子のゲート入力端のゲート信号を、
素子のターンオン時は上記ゲート入力電圧を最も遅くタ
ーンオンする信号に合すようにして、素子のターンオフ
時は上記ゲート入力電圧を最も早くターンオフする信号
に合すようにして、並列接続された各電圧駆動形電力素
子を一斉に制御し、スイッチング遅れをなくすことで、
各電圧駆動形電力用半導体素子に流れる電流をバランス
させることができる。Therefore, in the control device of the power converter according to the third to fifth aspects of the present invention, the gate signal at the gate input terminal of each voltage-driven power semiconductor device is expressed by:
When the element is turned on, the gate input voltage is set to match the signal that turns on the slowest, and when the element is turned off, the gate input voltage is set to match the signal that turns off the fastest. By simultaneously controlling the drive-type power elements and eliminating switching delays,
The current flowing through each voltage-driven power semiconductor element can be balanced.

【００２８】さらに、請求項５に対応する発明では、電
圧駆動形電力用半導体素子の飽和電圧Ｖce(sat) のパラ
メータを揃えることができ、飽和電圧の差で生じる電流
アンバランスを抑制することができる。Further, in the invention corresponding to claim 5, the parameters of the saturation voltage Vce (sat) of the voltage-driven power semiconductor device can be made uniform, and the current imbalance caused by the difference between the saturation voltages can be suppressed. it can.

【００２９】請求項６に対応する発明にあっては、アノ
ード電極、メイン用の第１のカソード電極とセンス用の
第２のカソード電極及び一つ以上の電圧駆動のゲート電
極を具備した複数個の電圧駆動形電力用半導体素子を並
列接続して構成された電力変換器を制御する電力変換器
の制御装置において、前記各電圧駆動形電力用半導体素
子に対応してそれぞれ設けられ、ゲート入力端子にゲー
ト信号を与えるゲート駆動回路と、前記各電圧駆動形電
力用半導体素子の前記第１のカソード電極及び第２のカ
ソード電極に流れる電流が相似関係として隣あった素子
の第２のカソード電極に流れる電流の差分を検出して該
当するゲート駆動回路の電源の中性点に帰還する手段と
を備える。According to a sixth aspect of the present invention, there is provided a semiconductor device comprising a plurality of anode electrodes, a first cathode electrode for main use, a second cathode electrode for sense use, and one or more voltage-driven gate electrodes. In a power converter control device for controlling a power converter configured by connecting voltage-driven power semiconductor elements in parallel, a gate input terminal is provided corresponding to each of the voltage-driven power semiconductor elements. A gate drive circuit that supplies a gate signal to the first and second current-carrying power semiconductor elements of the respective voltage-driven power semiconductor elements. Means for detecting the difference between the flowing currents and feeding back to the neutral point of the power supply of the corresponding gate drive circuit.

【００３０】従って、請求項６に対応する発明の電力変
換器の制御装置にあっては、この帰還手段によりゲート
駆動回路の電源の中性点に第２のカソードに流れる電流
の差分を帰還して前記各電圧駆動形電力用半導体素子に
流れる電流が等しくなるように中性点電位を変動させる
ことにより、各電圧駆動形電力用半導体素子に流れる電
流をバランスさせることができる。Therefore, in the control device of the power converter according to the present invention, the difference of the current flowing through the second cathode is fed back to the neutral point of the power supply of the gate drive circuit by the feedback means. By changing the neutral point potential so that the currents flowing through the respective voltage-driven power semiconductor elements become equal, the currents flowing through the respective voltage-driven power semiconductor elements can be balanced.

【００３１】請求項７に対応する発明にあっては、複数
個の電圧駆動形半導体チップがモジュール・パッケージ
に並列接続して構成された電力変換器を制御する電力変
換器の制御装置において、前記パッケージ内に前記各電
圧駆動形半導体チップにそれぞれ対応させてゲート入力
端子にゲート信号を与えるゲート駆動回路をＩＣ化して
装備し、このゲート駆動回路のチップから、各電圧駆動
形半導体チップに均一な長さのアルミワイヤでボンディ
ングして、各電圧駆動の半導体チップのゲートに均等な
信号を与える。According to a seventh aspect of the present invention, there is provided a power converter control device for controlling a power converter configured by connecting a plurality of voltage-driven semiconductor chips in parallel to a module package. A gate drive circuit for providing a gate signal to a gate input terminal corresponding to each of the voltage-driven semiconductor chips is provided in the package in the form of an IC, and a uniform gate drive circuit chip is provided for each voltage-driven semiconductor chip. Bonding with a length of aluminum wire gives an even signal to the gate of each voltage driven semiconductor chip.

【００３２】従って、請求項７に対応する発明の電力変
換器の制御装置にあっては、各電圧駆動形半導体チップ
に均一な長さのアルミワイヤでボンディングし、また各
電圧駆動素子の半導体チップのゲート端を、微小面積の
ターミナルにしてターミナルとベース間で生じる浮遊容
量の遅れ要素を無くして、高速なスイッチングでも各ペ
レットに流れる電流をバランスさせることができる。Therefore, in the control device for a power converter according to the present invention, an aluminum wire having a uniform length is bonded to each voltage-driven semiconductor chip, and the semiconductor chip of each voltage-driven element is bonded. The gate end of the device can be made a terminal having a very small area to eliminate a delay element of a stray capacitance generated between the terminal and the base, and to balance the current flowing through each pellet even at high speed switching.

【００３３】[0033]

【発明の実施の形態】以下本発明の実施の形態を図面を
参照して説明する。図１は本発明による電力変換器及び
その制御装置の第１の実施の形態を示す回路結線図であ
る。図１において、５０ａ〜５０ｃはアノード電極（コ
レクタ電極）、カソード電極（エミッタ電極）及び一つ
以上の電圧駆動のゲート電極を備えた電圧駆動素子で、
これら各電圧駆動素子５０ａ〜５０ｃはそれぞれ並列接
続されて一つの電力素子として動作する変換器が構成さ
れる。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a circuit connection diagram showing a first embodiment of a power converter and a control device thereof according to the present invention. In FIG. 1, reference numerals 50a to 50c denote voltage driving elements including an anode electrode (collector electrode), a cathode electrode (emitter electrode), and one or more voltage-driven gate electrodes.
Each of these voltage driving elements 50a to 50c is connected in parallel to form a converter that operates as one power element.

【００３４】上記電圧駆動素子５０ａ〜５０ｃのアノー
ド電極（コレクタ電極）は、アノード共通導体５１にそ
れぞれ接続され、カソード電極（エミッタ電極）はカソ
ード共通導体５２にそれぞれ接続され、ゲート電極には
ゲート抵抗６３を介してゲート駆動信号供給共通導体６
１によりそれぞれゲート駆動回路ＧＣの一方の出力端に
接続されている。The anode electrodes (collector electrodes) of the voltage driving elements 50a to 50c are connected to an anode common conductor 51, the cathode electrodes (emitter electrodes) are connected to a cathode common conductor 52, and the gate electrodes are connected to a gate resistor. 63, a gate drive signal supply common conductor 6
1 is connected to one output terminal of the gate drive circuit GC.

【００３５】また、上記電圧駆動素子５０ａ〜５０ｃの
ゲート電極を抵抗６４及び６５の直列回路を介してゲー
ト駆動信号供給共通導体６２にそれぞれ接続し、このゲ
ート駆動信号供給共通導体６２はゲート駆動回路ＧＣの
他方の出力端子にツィストペア導体６０を介して接続さ
れている。The gate electrodes of the voltage drive elements 50a to 50c are connected to a gate drive signal supply common conductor 62 via a series circuit of resistors 64 and 65, respectively. The other output terminal of the GC is connected via a twisted pair conductor 60.

【００３６】さらに、各電圧駆動素子５０ａ〜５０ｃの
ゲート電極とゲート駆動信号供給共通導体６２との間に
抵抗６６を介してスイッチ素子６７がそれぞれ接続さ
れ、このスイッチ素子６７の駆動端子は抵抗６９を介し
てゲート駆動信号供給共通導体６２にそれぞれ接続され
る。A switching element 67 is connected between the gate electrode of each of the voltage driving elements 50a to 50c and the gate driving signal supply common conductor 62 via a resistor 66. The driving terminal of the switching element 67 is a resistor 69. Are respectively connected to the gate drive signal supply common conductor 62.

【００３７】このゲート駆動回路ＧＣは、フォトカプラ
又は光ケーブル５４を介して送られてくる制御信号を増
幅する増幅回路５５、この増幅回路５５により増幅され
た制御信号により動作するＮＰＮ形トランジスタ５６及
びＰＮＰ形トランジスタ５７、ＮＰＮ形トランジスタ５
６及びＰＮＰ形トランジスタ５７のコレクタ側にそれぞ
れ設けられた図示極性の直流電源５８，５９から構成さ
れている。The gate drive circuit GC includes an amplifier circuit 55 for amplifying a control signal transmitted via a photocoupler or an optical cable 54, an NPN transistor 56 and a PNP transistor operated by the control signal amplified by the amplifier circuit 55. Transistor 57, NPN transistor 5
6 and DC power supplies 58 and 59 having the polarity shown in the figure provided on the collector side of the PNP transistor 57, respectively.

【００３８】なお、５３は電圧駆動素子５０ａのアノー
ド電極とカソード電極との間に接続されたクランプ形ス
ナバー回路である。一方、７０ａ〜７０ｃは電圧駆動素
子５０ａ〜５０ｃのゲート入力端に加わる端子電圧が抵
抗６４及び６５により分圧されて入力されるディジタル
ＩＣからなるバッファで、これらバッファ７０ａ〜７０
ｃはディジタルＩＣのＶth（スレッシュホールド電圧）
でオン、オフしてゲート入力電圧を検出するものであ
る。Reference numeral 53 denotes a clamp type snubber circuit connected between the anode electrode and the cathode electrode of the voltage driving element 50a. On the other hand, reference numerals 70a to 70c denote buffers composed of digital ICs in which terminal voltages applied to the gate input terminals of the voltage driving elements 50a to 50c are divided by the resistors 64 and 65 and input.
c is the Vth (threshold voltage) of the digital IC
To turn on and off to detect the gate input voltage.

【００３９】また、７１はこれらバッファ７０ａ〜７０
ｃの出力信号が入力されるオアゲート、７２ａ〜７２ｃ
はこのオアゲート７１の出力信号がそれぞれ一方の入力
端に入力され、他方の入力端にバッファ７０ａ〜７０ｃ
の出力信号が各別に入力されるエクスクルーシブオアゲ
ート、７３はこれらエクスクルーシブオアゲート７２ａ
〜７２ｃの出力信号がそれぞれ入力されるオアゲートで
ある。Reference numeral 71 denotes these buffers 70a to 70
OR gate to which an output signal of c is input, 72a to 72c
The output signals of the OR gate 71 are respectively input to one input terminal, and buffers 70a to 70c are connected to the other input terminals.
Exclusive OR gates 73 to which the output signals of each of these are input separately.
These are OR gates to which output signals of .about.72c are respectively input.

【００４０】さらに、７４ａ〜７４ｃはオアゲート７３
の出力信号がそれぞれ入力されるバッフアで、これらバ
ッファ７４ａ〜７４ｃは抵抗６８を介してスイッチ素子
６７の駆動端子にそれぞれ駆動信号を与えるものであ
る。Further, 74a to 74c are OR gates 73.
The buffers 74a to 74c supply drive signals to the drive terminals of the switch element 67 via the resistors 68, respectively.

【００４１】これら各バッファ及び論理回路は信号処理
手段を構成している。次に上記のように構成された電力
変換器の制御装置の作用について図２に示すタイムチャ
ートにより説明する。These buffers and logic circuits constitute signal processing means. Next, the operation of the power converter control device configured as described above will be described with reference to a time chart shown in FIG.

【００４２】いま、電圧駆動素子５０ａ〜５０ｃのゲー
ト端子に図２の（イ），（ロ），（ハ）に示すようよう
なゲート信号が印加されると、各電圧駆動素子５０ａ〜
５０ｃのゲート入力端の端子電圧は抵抗６４及び６５の
分圧回路により分圧され、ディジタルＩＣのバッファ７
０ａ，７０ｂ，７０ｃに入力される。Now, when gate signals as shown in FIGS. 2A, 2B and 2C are applied to the gate terminals of the voltage driving elements 50a to 50c, each of the voltage driving elements 50a to 50c.
The terminal voltage of the gate input terminal 50c is divided by a voltage dividing circuit of resistors 64 and 65, and the voltage of the digital IC buffer 7 is
0a, 70b, and 70c.

【００４３】このバッファ７０ａ，７０ｂ，７０ｃはデ
ィジタルＩＣのＶth（スレッシュホールド電圧）でオン
／オフし、図２の（ニ），（ホ），（ヘ）に示すように
出力信号の全てはオアゲート７１に入力し、また図２の
（ト）に示すオアゲート７１の出力とバッファの出力の
エクスクルーシブオアゲート７２ａ〜７２ｃで、各電圧
方駆動素子のパルス遅延の差分信号（チ），（リ），
（ヌ）が出力される。The buffers 70a, 70b and 70c are turned on / off by Vth (threshold voltage) of the digital IC, and all the output signals are OR gates as shown in FIGS. 2 (d), (e) and (f). 2 and exclusive OR gates 72a to 72c of the output of the OR gate 71 and the output of the buffer shown in FIG.
(Nu) is output.

【００４４】エクスクルーシブオアゲート７２ａ〜７２
ｃの出力信号はオアゲート７３に入力し、その出力信号
はバッファ７４ａ〜７４ｃを介して図２の（ル）に示す
ようにスイッチ素子６７をt1〜t3（ターンオン時）、t4
〜t6（ターンオフ時）間駆動する。Exclusive OR gates 72a-72
The output signal of c is input to the OR gate 73, and the output signal is supplied to the switch element 67 via buffers 74a to 74c as shown in FIG.
Drive for ~ t6 (at turn-off).

【００４５】従って、スイッチ素子６７の駆動により、
ターンオン時はゲート入力端のターンオン信号の最も遅
く動作する信号で与えられ、早くターンオン動作をする
素子は、オアゲート７３の出力信号で抑え込まれる。Therefore, by driving the switching element 67,
At the time of turn-on, it is given by the signal that operates the slowest of the turn-on signals at the gate input terminal, and the element that turns on quickly is suppressed by the output signal of the OR gate 73.

【００４６】また、ターンオフ時はゲート入力端のター
ンオフ信号の最も早く動作する信号で与えられ、遅くタ
ーンオフする素子はオアゲート７３の出力信号で抑え込
まれる。At the time of turn-off, it is given by the earliest operation signal of the turn-off signal at the gate input terminal, and the element which turns off later is suppressed by the output signal of the OR gate 73.

【００４７】このように第１の実施の形態では、電圧駆
動素子５０ａ〜５０ｃのゲート入力端に与えられるゲー
ト信号として、ターンオン時はゲート入力電圧をディジ
タルＩＣで構成したバッファで最も遅くターンオンする
信号に合わすようにし、ターンオフ時は最も早くターン
オフする信号に合わすようにして多並列接続の電圧駆動
素子を一斉に制御してスイッチング遅れをなくすことに
より、各電圧駆動素子に流れる電流をバランスさせるこ
とができるので、各電圧駆動素子の破壊が防止でき、信
頼性の高い変換器が実現できる。As described above, in the first embodiment, as the gate signal applied to the gate input terminals of the voltage driving elements 50a to 50c, the signal which turns on the gate input voltage at the time of turn-on is the slowest in the buffer constituted by the digital IC. By turning on the signal that turns off the fastest at the time of turn-off, it is possible to balance the current flowing through each voltage drive element by simultaneously controlling the multiple parallel-connected voltage drive elements to eliminate switching delays. Therefore, breakdown of each voltage driving element can be prevented, and a highly reliable converter can be realized.

【００４８】図３は本発明の第２の実施の形態を示す回
路結線図で、図１と同一部分には同一符号を付してその
説明を省略し、ここでは異なる点についてのみ述べる。
第２の実施の形態では、図３に示すようにバッファ７０
ａ〜７０ｃの入力側にアナログコンパレータ７５ａ〜７
５ｃを設け、このアナログコンパレータ７５ａ〜７５ｃ
の一方の入力端に電圧駆動素子５０ａ〜５０ｃのゲート
入力端に加わる端子電圧を抵抗６４及び６５の分圧回路
により分圧して入力し、他方の入力端をゲート駆動信号
供給共通導体６２に抵抗７６ａ〜７６ｃを介して接続す
ると共に、抵抗７７ａ〜７７ｃを接続し、さらに入出力
端に抵抗７８ａ〜７８ｃを接続してこれら抵抗７６ａ〜
７６ｃ、７７ａ〜７７ｃ、７８ａ〜７８ｃにより電圧駆
動素子の閾値を調整可能にしたものである。FIG. 3 is a circuit connection diagram showing a second embodiment of the present invention. The same parts as those in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted. Only different points will be described here.
In the second embodiment, as shown in FIG.
The analog comparators 75a to 75c are provided on the input sides of a to 70c.
5c, and the analog comparators 75a to 75c
The terminal voltage applied to the gate input terminals of the voltage driving elements 50a to 50c is divided by a voltage dividing circuit of resistors 64 and 65 and input to one of the input terminals, and the other input terminal is connected to the gate drive signal supply common conductor 62 by a resistor. 76a-76c, resistors 77a-77c are connected, and furthermore, resistors 78a-78c are connected to input / output terminals to connect these resistors 76a-76c.
The threshold of the voltage driving element can be adjusted by 76c, 77a to 77c, and 78a to 78c.

【００４９】このような構成の電力変換器の制御装置と
すれば、ゲート入力端に加わる端子電圧が抵抗６４及び
６５の分圧回路により分圧されてヒステリシス特性を有
するアナログコンパレータ７５ａ〜７５ｃに入力され、
且つ抵抗７６ａ〜７６ｃ、７７ａ〜７７ｃ、７８ａ〜７
８ｃの抵抗値を調整することによりゲートパルス信号の
遅れの精度を高めることができる。According to the power converter control device having such a configuration, the terminal voltage applied to the gate input terminal is divided by the voltage dividing circuit of the resistors 64 and 65 and input to the analog comparators 75a to 75c having hysteresis characteristics. And
And resistors 76a to 76c, 77a to 77c, 78a to 7
By adjusting the resistance value of 8c, the accuracy of the delay of the gate pulse signal can be improved.

【００５０】また、アナログコンパレータ７５ａ〜７５
ｃの出力信号処理、制御及び効果については第１の実施
の形態と同様なので、ここではその説明を省略する。図
４は本発明の第３の実施の形態を示す回路結線図で、図
１と同一部分には同一符号を付してその説明を省略し、
ここでは異なる点についてのみ述べる。The analog comparators 75a-75
The output signal processing, control, and effect of c are the same as those in the first embodiment, and a description thereof will not be repeated. FIG. 4 is a circuit connection diagram showing a third embodiment of the present invention. The same parts as those in FIG.
Here, only different points will be described.

【００５１】第３の実施の形態では、図４に示すように
各電圧駆動素子５０ａ〜５０ｃのエミッタ側に多結晶シ
リコンのカソードバラスト抵抗又は又は低抵抗７９を挿
入するようにしたものである。In the third embodiment, as shown in FIG. 4, a cathode ballast resistor or a low resistor 79 of polycrystalline silicon is inserted on the emitter side of each of the voltage driving elements 50a to 50c.

【００５２】このような構成の電力変換器の制御装置と
すれば、各電圧駆動素子５０ａ〜５０ｃの飽和電圧のΔ
Ｖce(sat) を低抵抗に流れる電流でゲートに自動帰還さ
れ、飽和電圧の差での電流アンバランスを抑制すること
ができる。With the power converter control device having such a configuration, the saturation voltage Δ of the voltage driving elements 50a to 50c can be obtained.
A current flowing through Vce (sat) through a low resistance is automatically fed back to the gate, so that current imbalance due to a difference in saturation voltage can be suppressed.

【００５３】図４では図１に示す各電圧駆動素子５０ａ
〜５０ｃのエミッタ側にカソードバラスト抵抗又は又は
低抵抗７９を挿入する場合を示したが、図３に示す各電
圧駆動素子５０ａ〜５０ｃのエミッタ側にカソードバラ
スト抵抗又は又は低抵抗７９を挿入してもよい。In FIG. 4, each voltage driving element 50a shown in FIG.
The case where the cathode ballast resistor or the low resistor 79 is inserted on the emitter side of each of the voltage driving elements 50a to 50c shown in FIG. Is also good.

【００５４】また、第１の実施の形態及び第２の実施の
形態で述べたと同様に、ゲート入力端信号を制御するこ
とで、電圧駆動素子５０ａ〜５０ｃのパラメータの差や
ゲート信号伝送導体等による信号遅れなどによって起こ
る各電圧駆動素子の電流アンバランスを小さくすること
ができる。As described in the first and second embodiments, by controlling the gate input terminal signal, the difference between the parameters of the voltage driving elements 50a to 50c, the gate signal transmission conductor, etc. The current imbalance of each voltage driving element caused by a signal delay due to the above can be reduced.

【００５５】図５は本発明の第４の実施の形態を示す回
路結線図で、図１と同一部分には同一符号を付してその
説明を省略し、ここでは異なる点について述べる。第４
の実施の形態では、図５に示すように各電圧駆動素子５
０ａ〜５０ｃに対応させてゲート駆動回路８０ａ〜８０
ｃをそれぞれ設け、これら各ゲート駆動回路８０ａ〜８
０ｃにフォトカプラ又は光ケーブル５４ａ〜５４ｃを通
して入力されるゲート信号がゲート電極に与えられるも
のである。FIG. 5 is a circuit connection diagram showing a fourth embodiment of the present invention. The same parts as those in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted. Only different points will be described. 4th
In the embodiment, as shown in FIG.
0a to 50c corresponding to the gate drive circuits 80a to 80c.
c, respectively, and each of these gate drive circuits 80a-8
A gate signal input to the gate electrode 0c through a photocoupler or optical cables 54a to 54c is given to the gate electrode.

【００５６】上記ゲート駆動回路８０ａ〜８０ｃは、直
流電源８１ａ〜８１ｃ，抵抗８２、ノットゲート８３、
アンドゲート８４、オアゲート８５、抵抗８６〜８９、
ＭＯＳＦＥＴ９０，９１、ダイオード９３及びコンデン
サ９４、抵抗６３〜６５，９２からなる簡素化した構成
となっている。The gate drive circuits 80a to 80c include DC power supplies 81a to 81c, a resistor 82, a knot gate 83,
AND gate 84, OR gate 85, resistors 86 to 89,
It has a simplified configuration consisting of MOSFETs 90 and 91, a diode 93 and a capacitor 94, and resistors 63 to 65 and 92.

【００５７】このような構成の電力変換器の制御装置と
すれば、図１、図３及び図４にに示すように共通のゲー
ト駆動回路からのツィストペアのゲート信号伝送導体及
び共通導体が不要となるので、これらの導体のインダク
タンスや設置環境、即ち電磁界によって信号遅れや信号
歪みによって生じる電圧駆動素子に流れる電流のアンバ
ランスを小さくすることができる。The control device for the power converter having such a configuration eliminates the need for a twisted pair gate signal transmission conductor and a common conductor from a common gate drive circuit as shown in FIGS. 1, 3 and 4. Therefore, the imbalance of the current flowing through the voltage driving element caused by the signal delay or signal distortion due to the inductance and installation environment of these conductors, that is, the electromagnetic field can be reduced.

【００５８】また、第１の実施の形態及び第２の実施の
形態のように電圧駆動素子のゲート端子電圧を分圧して
取出し、これを信号処理回路により処理してゲート信号
を制御することにより、並列接続された各駆動電圧形素
子の電流バランスを良くすることができる。Also, as in the first and second embodiments, the gate terminal voltage of the voltage driving element is divided and taken out, and this is processed by a signal processing circuit to control the gate signal. In addition, the current balance of each drive voltage type element connected in parallel can be improved.

【００５９】図６は本発明の第５の実施の形態を示す回
路結線図である。図６において、９６ａ〜９６ｃはアノ
ード電極（コレクタ電極），カソード電極（エミッタ電
極）としてメイン用の第１のカソードとセンス用の第２
のカソードを持つ電圧駆動素子で、これら各電圧駆動素
子９６ａ〜９６ｃはそれぞれ並列接続されて一つの電力
素子として動作する変換器が構成される。FIG. 6 is a circuit connection diagram showing a fifth embodiment of the present invention. In FIG. 6, reference numerals 96a to 96c denote an anode electrode (collector electrode), a first cathode for main use and a second cathode for sense use as cathode electrodes (emitter electrodes).
The voltage driving elements 96a to 96c are connected in parallel to form a converter that operates as one power element.

【００６０】また、各電圧駆動素子９６ａ〜９６ｃに対
応させて図５と同様のゲート駆動回路８０ａ〜８０ｃを
それぞれ設け、これら各ゲート駆動回路８０ａ〜８０ｃ
にフォトカプラ又は光ケーブル５４ａ〜５４ｃを通して
入力されるゲート信号がゲート電極に与えられるもので
ある。Gate driving circuits 80a to 80c similar to those shown in FIG. 5 are provided corresponding to the voltage driving elements 96a to 96c, respectively.
A gate signal inputted through a photocoupler or an optical cable 54a to 54c to the gate electrode is supplied to the gate electrode.

【００６１】上記電圧駆動素子９６ａ〜９６ｃのアノー
ド電極（コレクタ電極）は、アノード共通導体５１にそ
れぞれ接続され、またカソード電極はカソード共通導体
５２に第１のカソードと第２のカソードにそれぞれ流れ
る電流を相似関係として、隣合った素子の第２のカソー
ド同志を電流が互いに打消し合う方向にそれぞれ接続さ
れる。The anode electrodes (collector electrodes) of the voltage driving elements 96a to 96c are respectively connected to the anode common conductor 51, and the cathode electrodes are connected to the cathode common conductor 52 by currents flowing to the first cathode and the second cathode, respectively. Are connected in a direction in which the currents cancel each other between the second cathodes of adjacent elements.

【００６２】このような接続回路において、第２のカソ
ード同志の交差部に変流器９８ａ〜９８ｃを設け、これ
ら変流器９８ａ〜９８ｃにより検出された差分電流をコ
ンデンサ１００ａ〜１００ｃと抵抗１０１ａ〜１０１ｃ
からなる微分回路で微分し、この微分信号がゲート駆動
回路８０ａ〜８０ｃの駆動用電源のそれぞれ中性点ａ，
ｂ，ｃにそれぞれ入力されるように接続する。In such a connection circuit, current transformers 98a to 98c are provided at the intersections of the second cathodes, and the differential currents detected by the current transformers 98a to 98c are used to transfer the differential currents from the capacitors 100a to 100c and the resistors 101a to 101c. 101c
, And this differentiated signal is supplied to the neutral points a and d of the driving power sources of the gate driving circuits 80a to 80c, respectively.
Connections are made to be input to b and c, respectively.

【００６３】このような構成の電力変換器の制御装置に
おいて、隣合った電圧形駆動素子の第２のカソードに流
れる電流の差分が変流器９８ａ〜９８ｃにより検出され
ると、この差分電流は微分回路により微分されてゲート
駆動回路の駆動電源の中性点に帰還される。この駆動電
源は中性点の電位を中心に移動してゲート電圧が変わる
ので、素子に流れる電流をバランスする方向に調整され
る。即ち、ゲート駆動回路の電源の中性点に差分電流の
微分信号が与えられると、ゲート信号電圧が振れ、アン
パランス電流の大きい大きい素子は正側のゲート電圧が
小さく、小さい素子はゲート電圧を大きくして、アンバ
ランス電流を均一にする。In the power converter control device having such a configuration, when a difference between the currents flowing through the second cathodes of the adjacent voltage source driving elements is detected by the current transformers 98a to 98c, the difference current becomes It is differentiated by the differentiating circuit and fed back to the neutral point of the driving power supply of the gate driving circuit. Since the driving power supply moves around the neutral point potential and changes the gate voltage, the driving power supply is adjusted to balance the current flowing through the element. That is, when a differential signal of the differential current is given to the neutral point of the power supply of the gate drive circuit, the gate signal voltage fluctuates, and a large element having a large imbalance current has a small positive gate voltage, and a small element has a large gate voltage. To make the unbalanced current uniform.

【００６４】また、上記の駆動回路において、第１の実
施の形態及び第２の実施の形態のように電圧駆動素子の
ゲート端子電圧を分圧して取出し、これを信号処理回路
により処理してゲート信号を制御することにより、並列
接続された各駆動電圧形素子のアンバランス電流の抑制
効果を高めることができる。Further, in the above driving circuit, as in the first embodiment and the second embodiment, the gate terminal voltage of the voltage driving element is divided and taken out, and this is processed by the signal processing circuit to form the gate. By controlling the signals, it is possible to enhance the effect of suppressing the unbalance current of each of the driving voltage type elements connected in parallel.

【００６５】図７は本発明の第６の実施の形態を示す電
力変換素子のモジュール構造のチップ位置状況を示し、
図８にその回路結線図を示すものである。第６の実施の
形態では、図７に示すようにバッケージをモジュール構
造で、半導体チップが多並列接続されて一つの電力素子
として機能するマルチ・チップで構成された電圧駆動素
子を構成するものである。FIG. 7 shows a chip position of a module structure of a power conversion element according to a sixth embodiment of the present invention.
FIG. 8 shows the circuit connection diagram. In the sixth embodiment, as shown in FIG. 7, the package has a modular structure, and a semiconductor chip is connected in multi-parallel to constitute a voltage driving element composed of a multi-chip functioning as one power element. is there.

【００６６】図７において、３４はベース板、１０２は
このベース板３４上に設けられたセラミック基板、１０
４はセラミック基板１０２の上に設けられるカソード
（エミッタ）電極、３９は電圧駆動形半導体チップ３
９、４０はフリーホイールダイオードチップ、１０５は
各電極間及びチップ間を接続するアルミワイヤ及び１０
６はゲート駆動回路である。In FIG. 7, reference numeral 34 denotes a base plate; 102, a ceramic substrate provided on the base plate 34;
4 is a cathode (emitter) electrode provided on the ceramic substrate 102, 39 is a voltage-driven semiconductor chip 3
9 and 40 are freewheel diode chips, 105 is an aluminum wire connecting each electrode and between chips and 10
6 is a gate drive circuit.

【００６７】ここで、図５に示す簡素化したゲート駆動
回路１０６をハイブリッドＩＣ又はＩＣにして、マルチ
・チップの中央に装備し、各電圧駆動素子のチップのゲ
ートに均一な長さのアルミワイヤでボンディングし、ま
た電圧駆動素子のチップのゲート端を微小面積のターミ
ナルとして構成したものである。Here, the simplified gate drive circuit 106 shown in FIG. 5 is formed as a hybrid IC or IC, and is mounted at the center of the multi-chip, and an aluminum wire having a uniform length is provided at the gate of each voltage drive element chip. And the gate end of the chip of the voltage driving element is configured as a terminal having a small area.

【００６８】図８において、１１１は正側直流供給電
源、１１２は負側直流供給電源、１１３、１１４はゲー
ト駆動信号、１１５はゲート駆動信号を光信号として送
受するフォトカプラ又は光ケーブル、１１６は直流電源
を平滑する平滑コンデンサ、１１７はフォトカプラ又は
光ケーブル１１５の受光信号を電気信号に変換されたゲ
ート駆動信号が入力されるノットゲート、１１８，１１
９，１２０，１２１，１２５，１２７は抵抗、１２２，
１２３はノットゲート１１７の出力信号により制御され
るＭＯＳＦＥＴ，１２４はダイオード、１２６はコンデ
ンサ、１２８はゲート抵抗である。In FIG. 8, reference numeral 111 denotes a positive side DC power supply, 112 denotes a negative side DC power supply, 113 and 114 denote gate drive signals, 115 denotes a photocoupler or optical cable for transmitting and receiving a gate drive signal as an optical signal, and 116 denotes a DC drive. A smoothing capacitor 117 for smoothing a power supply is a knot gate to which a gate drive signal obtained by converting a light receiving signal of a photocoupler or an optical cable 115 into an electric signal is input, 118, 11
9, 120, 121, 125, 127 are resistors, 122,
123 is a MOSFET controlled by the output signal of the knot gate 117, 124 is a diode, 126 is a capacitor, and 128 is a gate resistor.

【００６９】このようなパッケージをモジュール構造と
した電力素子とすれば、マルチ・チップとＩＣ間のゲー
ト駆動信号の中継端子１０３，１０４を図示するように
スポット化して、注型端子とベース板３４間で生じる浮
遊容量の遅れ要素で生じる各ペレット間の電流アンバラ
ンスを抑制すると共に、高速なスイッチングでも各ペレ
ットに流れる電流をバランスさせることができる。If such a package is used as a power element having a modular structure, the relay terminals 103 and 104 of the gate drive signal between the multi-chip and the IC are spotted as shown in the figure, and the casting terminal and the base plate 34 are formed. The current imbalance between the pellets caused by the delay element of the stray capacitance generated between the pellets can be suppressed, and the current flowing through the pellets can be balanced even at high speed switching.

【００７０】図９は本発明の第７の実施の形態を示す回
路結線図である。第７の実施の形態では、図９に示すよ
うにアノード電極（コレクタ電極）、カソード電極（エ
ミッタ電極）及び一つ以上の電圧駆動のゲート電極を具
備した半導体チップ１３２，１３３を多並列接続して構
成して一つの電力素子として動作し、且つパッケージが
圧接構造で電圧駆動される電力変換器として、パッケー
ジ内の半導体チップ１３２，１３３を同心円状に多層に
構成し、ゲートの駆動を中心部と外周部に分離して、さ
らに外周部のチップのゲート抵抗１２９を中心部に比べ
大きく設定して群制御可能な構成とするものである。FIG. 9 is a circuit connection diagram showing a seventh embodiment of the present invention. In the seventh embodiment, as shown in FIG. 9, semiconductor chips 132 and 133 each having an anode electrode (collector electrode), a cathode electrode (emitter electrode), and one or more voltage-driven gate electrodes are connected in multiple parallel. The semiconductor chips 132 and 133 in the package are concentrically arranged in a multilayer structure as a power converter in which the semiconductor chips 132 and 133 are packaged and operated as one power element, and the package is voltage-driven by a pressure contact structure. The gate resistance 129 of the outer peripheral chip is set to be larger than that of the central part so that group control is possible.

【００７１】ここで、１３０はアノード電極兼締付板、
１３１はカソード電極兼締付板、１３４はフリーホイー
ルダイオードチップである。このような構成の電力変換
器の制御装置とすれば、外側配置の半導体チップが偏位
電流で破壊し易い現象を防止して半導体チップの信頼性
を向上させることができる。Here, 130 is an anode electrode / clamping plate,
131 is a cathode electrode / clamping plate, and 134 is a freewheel diode chip. With the control device for the power converter having such a configuration, it is possible to prevent the semiconductor chip disposed outside from being easily broken by the deviation current, thereby improving the reliability of the semiconductor chip.

【００７２】図１０乃至図１２は本発明の第８の実施の
形態をそれぞれ示すもので、図１０は圧接形のパッケー
ジの側断面図で、図１１は図１０のＢ−Ｂ線に沿う矢視
断面図、図１２は回路結線図である。10 to 12 show an eighth embodiment of the present invention. FIG. 10 is a side sectional view of a press-contact type package, and FIG. 11 is an arrow along the line BB in FIG. FIG. 12 is a cross-sectional view, and FIG. 12 is a circuit connection diagram.

【００７３】第８の実施の形態では、図１０乃至図１２
に示すように圧接形で半導体チップが多並列接続されて
一つの電力素子として機能するマルチ・チップで構成さ
れた圧接形の電力変換器において、ゲート駆動回路１３
８をＩＣ化して簡素化すると共に、圧接構造として各チ
ップの中心部に装備するものである。In the eighth embodiment, FIGS.
As shown in FIG. 2, in a pressure-contact type power converter composed of multi-chips in which semiconductor chips are connected in parallel in a pressure-contact type and function as one power element, a gate drive circuit 13 is provided.
8 is integrated into an IC to simplify it, and is provided at the center of each chip as a press-contact structure.

【００７４】ここで、図１０乃至図１２において、１３
５はセラミックまたは磁器からなる容器、１３６、１３
７はモリブデン板、１３８はゲート駆動回路、１３９、
１４０はモリブデン板、１４２、１４３はゲート抵抗で
ある。Here, in FIG. 10 to FIG.
5 is a container made of ceramic or porcelain, 136, 13
7 is a molybdenum plate, 138 is a gate drive circuit, 139,
140 is a molybdenum plate, and 142 and 143 are gate resistors.

【００７５】このような構成の電力変換器の制御装置に
よれば、第６の実施の形態と同様に簡素化したゲート駆
動回路をハイブリッドＩＣ又はＩＣにして、マルチ・チ
ップのゲートに均一な長さのアルミワイヤでボンディン
グし、また各電圧駆動素子である半導体チップのゲート
端を、微小面積のターミナルにして、ターミナルとベー
ス間で生じる浮遊容量の遅れ要素をなくして、高速なス
イッチングでも各ペレットに流れる電流をバランスさせ
ることができる。また、第７の実施の形態と同様にパッ
ケージ内の半導体チップが同芯円状に多層構造で構成さ
れ、ゲートの駆動を中心部と外周部に分離し、さらに外
周部のチップのゲート抵抗を中心部に比べ大きく設定し
て群制御するようにしているので、一般に外周側に電流
が集中する偏位電流で素子が破壊する現象を外周側のチ
ップでは電流の流れを抑えるようにすることで、半導体
チップの電流集中による破壊を防止することができる。According to the control device for a power converter having such a configuration, the gate drive circuit, which is simplified as in the sixth embodiment, is replaced with a hybrid IC or IC, and a uniform length is provided to the multi-chip gate. And the gate end of the semiconductor chip, which is each voltage drive element, is a terminal with a small area, eliminating the stray capacitance delay element between the terminal and the base. Can be balanced. Further, similarly to the seventh embodiment, the semiconductor chip in the package is formed in a concentric multilayer structure, and the driving of the gate is separated into a central portion and an outer peripheral portion. Since the group is controlled by setting it larger than the central part, the phenomenon of destruction of the element due to the deviation current where the current concentrates on the outer peripheral side is generally achieved by suppressing the current flow on the outer peripheral chip. In addition, destruction of the semiconductor chip due to current concentration can be prevented.

【００７６】[0076]

【発明の効果】以上述べたように本発明による電力変換
器及びその制御装置によれば、次のような効果を得るこ
とができる。 （１）多少のターンオン、ターンオフ時間のバラツキは
自動的に補正されるので、個々の電圧駆動素子のスイッ
チング時間を選別する必要がなくなる。As described above, according to the power converter and the control device thereof according to the present invention, the following effects can be obtained. (1) Since some variations in the turn-on and turn-off times are automatically corrected, it is not necessary to select the switching time of each voltage driving element.

【００７７】特に第３の実施の形態のように電圧駆動素
子のカソード側に低抵抗を挿入したことから飽和電圧Ｖ
ce(sat) の厳密な選別の必要もなくなる。 （２）マルチ・チップの多並列接続で、パッケージがモ
ジュール構造及び圧接構造の電圧駆動素子において、第
６の実施の形態のようにモジュール・パッケージに単一
電源駆動の簡素化したゲート駆動回路を内蔵して、ゲー
ト信号を最短長の導体で接続して、ゲート信号供給導体
のインダクタンスや供給導体の設置環境に伴うゲート信
号歪みで生じる電流のアンバランスを防止できる。In particular, since a low resistance is inserted on the cathode side of the voltage driving element as in the third embodiment, the saturation voltage V
There is no need to strictly sort ce (sat). (2) In a voltage drive element having a multi-chip multi-parallel connection and a package having a module structure and a pressure contact structure, a simplified gate drive circuit driven by a single power supply is provided in the module package as in the sixth embodiment. By incorporating the gate signal, the gate signal is connected by the shortest conductor to prevent an imbalance in current caused by the inductance of the gate signal supply conductor and the gate signal distortion caused by the installation environment of the supply conductor.

【００７８】また、第７の実施の形態及び第８の実施の
形態のように圧接型で半導体チップが同芯円状に多重配
置されたマルチ・チップの電圧駆動素子で、チップを内
側と外側で異なる条件で群制御することで、偏位電流で
素子の電流が外側に流れ易い現象で破壊を防止できる。Further, as in the seventh and eighth embodiments, a multi-chip voltage driving element in which multiple semiconductor chips are arranged concentrically in a press-contact manner as in the seventh and eighth embodiments, wherein the chips are arranged inside and outside. By performing group control under different conditions, destruction can be prevented by a phenomenon in which the current of the element easily flows outward due to the deviation current.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施の形態を示す回路結線図。FIG. 1 is a circuit connection diagram showing a first embodiment of the present invention.

【図２】同実施の形態の作用を説明するためのタイムチ
ャート。FIG. 2 is a time chart for explaining the operation of the embodiment.

【図３】本発明の第２の実施の形態を示す回路結線図。FIG. 3 is a circuit connection diagram showing a second embodiment of the present invention.

【図４】本発明の第３の実施の形態を示す回路結線図。FIG. 4 is a circuit connection diagram showing a third embodiment of the present invention.

【図５】本発明の第４の実施の形態を示す回路結線図。FIG. 5 is a circuit connection diagram showing a fourth embodiment of the present invention.

【図６】本発明の第５の実施の形態を示す回路結線図。FIG. 6 is a circuit connection diagram showing a fifth embodiment of the present invention.

【図７】本発明の第６の実施の形態におけるモジュール
構造のチップの配置構造図。FIG. 7 is a layout diagram of a chip having a module structure according to a sixth embodiment of the present invention.

【図８】同実施の形態を示す回路図。FIG. 8 is a circuit diagram illustrating the embodiment.

【図９】本発明の第７の実施の形態におけるモジュール
構造の電圧駆動形電力変換器の回路図。FIG. 9 is a circuit diagram of a voltage-driven power converter having a module structure according to a seventh embodiment of the present invention.

【図１０】本発明の第８の実施の形態における圧接型の
パッケージを示す側断面図。FIG. 10 is a side sectional view showing a press-contact type package according to an eighth embodiment of the present invention.

【図１１】図１０のＢ−Ｂ線に沿う矢視断面図。FIG. 11 is a sectional view taken along the line BB of FIG. 10;

【図１２】同実施の形態を示す回路図。FIG. 12 is a circuit diagram illustrating the embodiment.

【図１３】従来の電力変換装置を構成を説明するための
回路図。FIG. 13 is a circuit diagram for explaining a configuration of a conventional power converter.

【図１４】同変換装置における１アームに相当する変換
器の構成例を示す回路図。FIG. 14 is a circuit diagram showing a configuration example of a converter corresponding to one arm in the converter.

【図１５】同変換装置における１アームに相当する変換
器の構造図。FIG. 15 is a structural diagram of a converter corresponding to one arm in the converter.

【図１６】同じくその回路構成要素の説明図。FIG. 16 is an explanatory view of the circuit component.

【図１７】従来の異なる構成例を示す１アームに相当す
る変換器の構造図。FIG. 17 is a structural diagram of a converter corresponding to one arm showing a different conventional configuration example.

【図１８】同じくその回路構成要素の説明図。FIG. 18 is an explanatory view of the circuit component.

【図１９】従来のモジュール・パッケージで半導体チッ
プをボンディングして多並列接続した１アームに相当す
る変換器を示す構成図。FIG. 19 is a configuration diagram showing a converter corresponding to one arm connected in multiple parallel by bonding semiconductor chips in a conventional module package.

【符号の説明】[Explanation of symbols]

５０ａ，５０ｂ，５０ｃ……電圧駆動素子 ５１……アノード共通導体 ５２……カソード共通導体 ５４……フォトカプラ又は光ケーブル ５５……増幅回路 ５６，５７……トランジスタ ５８，５９……直流電源 ６０……ツイストペア導体 ６１，６２……ゲート駆動信号供給共通導体 ６３……ゲート抵抗 ６４，６５，６６，６８，６９……抵抗 ６７……スイッチ ７０ａ，７０ｂ，７０ｃ，７４ａ，７４ｂ，７４ｃ……
バッファ ７１，７３……オアゲート ７２ａ，７２ｂ，７２ｃ……エクスクルーシブオアゲー
ト ７５ａ，７５ｂ，７５ｃ……アナログコンパレータ ７９……多結晶シリコンのカソードバラスト抵抗又は低
抵抗 ８０ａ，８０ｂ，８０ｃ……ゲート駆動回路 ８１ａ，８１ｂ，８１ｃ……直流電源 ８３……ノットゲート ８４……アンドゲート ８５……オアゲート ９０，９１……ＭＯＳＴＦＥＴ ９３……ダイオード９４……コンデンサ ９６ａ，９６ｂ，９６ｃ……ダブルカソードの電圧駆動
素子 ９８ａ，９８ｂ，９８ｃ……変流器 １００ａ，１００ｂ，１００ｃ……コンデンサ １０１ａ，１０１ｂ，１０１ｃ……抵抗 １０２……セラミック基板 １０３……ゲート電極 １０４……カソード電極 １０５……アルミワッシャ １０６……ゲート駆動回路 １１１……正側直流供給電源 １１２……負側直流供給電源 １１３，１１４……ゲート駆動信号 １１５……フォトカプラ又は光ケーブル １１６……平滑コンデンサ １１７……ノットゲート １２２，１２３……ＭＯＳＴＦＥＴ １２４……ダイオード １２６……コンデンサ １２８，１２９……ゲート抵抗 １３０……アノード電極兼締付板 １３２，１３３……電圧駆動形半導体チップ １３４……フリーホイールダイオードチップ １３５……セラミック又は磁器 １３６，１３７……モリブデン板 １３８……ゲート駆動回路 １３９，１４０……モリブデン板１４１，１４２……ゲ
ート抵抗50a, 50b, 50c Voltage drive element 51 Anode common conductor 52 Cathode common conductor 54 Photocoupler or optical cable 55 Amplifying circuit 56, 57 Transistor 58, 59 DC power supply 60 Twisted pair conductors 61, 62 ... gate drive signal supply common conductor 63 ... gate resistance 64, 65, 66, 68, 69 ... resistance 67 ... switches 70a, 70b, 70c, 74a, 74b, 74c ...
Buffers 71, 73 ... OR gates 72a, 72b, 72c ... Exclusive OR gates 75a, 75b, 75c ... Analog comparator 79 ... Cathode ballast resistance or low resistance of polycrystalline silicon 80a, 80b, 80c ... Gate drive circuit 81a 81b, 81c DC power supply 83 NOT gate 84 AND gate 85 OR gate 90, 91 MOSTFET 93 Diode 94 Capacitors 96a, 96b, 96c Double-cathode voltage driving element 98a , 98b, 98c ... current transformers 100a, 100b, 100c ... capacitors 101a, 101b, 101c ... resistor 102 ... ceramic substrate 103 ... gate electrode 104 ... cathode electrode 105 ... aluminum washer 106 ... gate drive Circuit 111 Positive DC supply power 112 Negative DC supply power 113, 114 Gate drive signal 115 Photocoupler or optical cable 116 Smoothing capacitor 117 Not gate 122, 123 MOSTFET 124 ... Diode 126... Capacitors 128 and 129... Gate resistance 130... Anode and clamping plate 132 and 133... Voltage-driven semiconductor chip 134... Freewheel diode chip 135... Ceramic or porcelain 136 and 137. Molybdenum plate 138 Gate drive circuit 139, 140 Molybdenum plate 141, 142 Gate resistance

Claims (7)

【特許請求の範囲】[Claims] 【請求項１】 複数個の電力用半導体チップが並列接続
して構成された電力変換器において、 前記電力用半導体チップを多重の同芯円状に配置し、前
記電力用半導体チップの内側配置と外側配置のゲート入
力抵抗を内側に比べて外側を大きく設定し、偏位電流に
よる電流集中で素子が破壊しないようにしたことを特徴
とする電力変換器。1. A power converter comprising a plurality of power semiconductor chips connected in parallel, wherein the power semiconductor chips are arranged in multiple concentric circles, and an inner arrangement of the power semiconductor chips is provided. A power converter characterized in that the outside gate input resistance is set to be larger on the outside than on the inside so that the element is not destroyed by current concentration due to the deviation current. 【請求項２】 複数個の電圧駆動形電力用半導体チップ
が並列接続して構成された電力変換器において、 前記電圧駆動形電力用半導体チップを多重の同芯円状に
配置し、前記電圧駆動形電力用半導体チップの内側配置
と外側配置のゲート入力抵抗を内側に比べて外側を大き
く設定すると共に、前記各電圧駆動形半導体チップにそ
れぞれ対応させてゲート入力端子にゲート信号を与える
ゲート駆動回路をＩＣ化してパッケージ内の中央部に装
備し、 この中央部のゲート駆動回路のチップから各電圧駆動形
電力用半導体チップに均一な長さのゲート信号供給導体
を通してゲート信号を与えるようにしたことを特徴とす
る電力変換器。2. A power converter comprising a plurality of voltage-driven power semiconductor chips connected in parallel, wherein said voltage-driven power semiconductor chips are arranged in multiple concentric circles, Drive circuit for setting the gate input resistance of the inside and outside arrangements of the semiconductor chip for power supply to be larger on the outside than on the inside, and providing a gate signal to the gate input terminal corresponding to each of the voltage-driven semiconductor chips And the IC is mounted in the center of the package, and a gate signal is supplied from a gate drive circuit chip in the center to each voltage-driven power semiconductor chip through a gate signal supply conductor of a uniform length. A power converter characterized by the above-mentioned. 【請求項３】 複数個の電圧駆動形電力用半導体素子を
並列接続して構成された電力変換器を制御する電力変換
器の制御装置において、 前記各電圧駆動形電力用半導体素子に入力されるゲート
信号を検出するゲート信号検出手段と、 このゲート信号検出手段の検出信号に基きこの検出信号
がターンオン信号の場合は最も遅くターンオンする電圧
駆動形電力用半導体素子のゲート信号に他の電圧駆動形
電力用半導体素子のターンオンタイミングを合せるよう
に、またターンオフ信号の場合は最も早くターンオフす
る電圧駆動形電力用半導体素子のゲート信号に他の電圧
駆動形電力用半導体素子のターンオフタイミングを合せ
るように信号処理して前記各電圧駆動形電力用半導体素
子を一斉に制御する信号処理手段とを具備したことを特
徴とする電力変換器の制御装置。3. A power converter control device for controlling a power converter configured by connecting a plurality of voltage-driven power semiconductor devices in parallel, wherein the control device is supplied to each of the voltage-driven power semiconductor devices. A gate signal detecting means for detecting a gate signal; and a voltage driven type power semiconductor element which turns on the slowest when the detection signal is a turn-on signal based on the detection signal of the gate signal detecting means. A signal to match the turn-on timing of the power semiconductor element and, in the case of a turn-off signal, to match the turn-off timing of another voltage-driven power semiconductor element to the gate signal of the voltage-driven power semiconductor element that turns off the earliest. Signal processing means for processing and simultaneously controlling each of the voltage-driven power semiconductor elements. Controller of the force transducer. 【請求項４】 複数個の電圧駆動形電力用半導体素子を
並列接続して構成された電力変換器を制御する電力変換
器の制御装置において、 前記各電圧駆動形電力用半導体素子のゲート入力端子に
入力されるゲート入力電圧を予め設定されたゲート入力
端子電圧近傍の閾値に基いて検出するコンパレータと、 このコンパレータにより検出された各ゲートの入力電圧
の検出信号が入力され、ターンオン信号時は最も遅くタ
ーンオンするゲート入力端のゲート信号に合せるよう
に、またターンオフ信号時は最も早くターンオフするゲ
ート信号に合せるように信号処理して前記各電圧駆動形
電力用半導体素子を一斉に制御する信号処理手段とを具
備したことを特徴とする電力変換器の制御装置。4. A power converter control device for controlling a power converter configured by connecting a plurality of voltage-driven power semiconductor elements in parallel, wherein a gate input terminal of each of said voltage-driven power semiconductor elements. A comparator that detects a gate input voltage input to the gate based on a preset threshold value near the gate input terminal voltage, and a detection signal of the input voltage of each gate detected by the comparator. Signal processing means for simultaneously controlling each of the voltage-driven power semiconductor elements by performing signal processing so as to match the gate signal at the gate input terminal that turns on late and to match the gate signal that turns off the earliest at the time of the turn-off signal. A control device for a power converter, comprising: 【請求項５】 請求項３又は請求項４記載の電力変換器
の制御装置において、 前記電圧駆動形電力用半導体素子はアノード電極、カソ
ード電極及び１つ以上のゲート電極を有し、 前記カソード電極側に多結晶シリコンのカソードバラス
ト抵抗又は低抵抗を挿入してゲート端子に電流帰還をか
け、前記電圧駆動形電力用半導体素子の飽和電圧の差で
生じる電流のアンバランスを小さくすることを特徴とす
る電力変換器の制御装置。5. The control device for a power converter according to claim 3, wherein the voltage-driven power semiconductor device has an anode electrode, a cathode electrode, and one or more gate electrodes, and the cathode electrode. A cathode ballast resistor or low resistance of polycrystalline silicon is inserted on the side and a current feedback is applied to the gate terminal to reduce the current imbalance caused by a difference in saturation voltage of the voltage-driven power semiconductor device. Power converter control device. 【請求項６】 アノード電極、メイン用の第１のカソー
ド電極とセンス用の第２のカソード電極及び一つ以上の
電圧駆動のゲート電極を具備した複数個の電圧駆動形電
力用半導体素子を並列接続して構成された電力変換器を
制御する電力変換器の制御装置において、 前記各電圧駆動形電力用半導体素子に対応してそれぞれ
設けられ、ゲート入力端子にゲート信号を与えるゲート
駆動回路と、 前記各電圧駆動形電力用半導体素子の前記第１のカソー
ド電極及び第２のカソード電極に流れる電流が相似関係
として隣あった素子の第２のカソード電極に流れる電流
の差分を検出して該当するゲート駆動回路の電源の中性
点に帰還する手段とを備え、 この帰還手段によりゲート駆動回路の電源の中性点に第
２のカソード電極に流れる電流の差分を帰還して前記各
電圧駆動形電力用半導体素子に流れる電流が等しくなる
ように中性点電位を変動させ、各電圧駆動形電力用半導
体素子に流れる電流をバランスさせることを特徴とする
電力変換器の制御装置。6. A plurality of voltage-driven power semiconductor devices each having an anode electrode, a first main cathode electrode, a second cathode electrode for sensing, and one or more voltage-driven gate electrodes are arranged in parallel. In a power converter control device that controls a power converter configured to be connected, a gate drive circuit that is provided corresponding to each of the voltage-driven power semiconductor elements and provides a gate signal to a gate input terminal; The current flowing through the first cathode electrode and the second cathode electrode of each of the voltage-driven power semiconductor devices has a similar relationship, and the difference between the currents flowing through the second cathode electrode of the adjacent device is detected to be applicable. Means for feeding back to the neutral point of the power supply of the gate drive circuit, wherein the feedback means feeds back the difference of the current flowing through the second cathode electrode to the neutral point of the power supply of the gate drive circuit. The power converter characterized in that the neutral point potential is varied so that the currents flowing through the respective voltage-driven power semiconductor elements are equal, and the currents flowing through the respective voltage-driven power semiconductor elements are balanced. Control device. 【請求項７】 複数個の電圧駆動形半導体チップがモジ
ュール・パッケージに並列接続して構成された電力変換
器を制御する電力変換器の制御装置において、 前記パッケージ内に前記各電圧駆動形半導体チップにそ
れぞれ対応させてゲート入力端子にゲート信号を与える
ゲート駆動回路をＩＣ化して装備し、 このゲート駆動回路のチップから、各電圧駆動形半導体
チップに均一な長さのアルミワイヤでボンディングし
て、各電圧駆動の半導体チップのゲートに均等な信号を
与えて各電圧駆動形半導体チップに流れる電流をバラン
スさせることを特徴とする電力変換器の制御装置。7. A power converter control device for controlling a power converter configured by connecting a plurality of voltage-driven semiconductor chips to a module package in parallel, wherein each of the voltage-driven semiconductor chips is included in the package. The IC is equipped with a gate drive circuit that applies a gate signal to the gate input terminal corresponding to each of the above. The chip of this gate drive circuit is bonded to each voltage drive type semiconductor chip with an aluminum wire of a uniform length, A control device for a power converter, characterized in that a uniform signal is applied to the gate of each voltage-driven semiconductor chip to balance the current flowing through each voltage-driven semiconductor chip.