JPH10233443A - Semiconductor device having multilayered wiring and its manufacturing method - Google Patents

Semiconductor device having multilayered wiring and its manufacturing method

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JPH10233443A
JPH10233443A JP9034135A JP3413597A JPH10233443A JP H10233443 A JPH10233443 A JP H10233443A JP 9034135 A JP9034135 A JP 9034135A JP 3413597 A JP3413597 A JP 3413597A JP H10233443 A JPH10233443 A JP H10233443A
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JP
Japan
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layer
wiring
semiconductor device
thickness
refractory metal
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JP9034135A
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Japanese (ja)
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Hideo Niwa
秀夫 丹羽
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Fujitsu Ltd
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Fujitsu Ltd
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Publication date
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Abstract

PROBLEM TO BE SOLVED: To realize the long durable life at low resistance value, by a method wherein, within one wiring layer out of a multilayer wiring, a main conductive layer is formed of Al or Al alloy further to form high melting point metallic layers in thickness in contact with the main conductive layer. SOLUTION: A connecting region 10 is formed in an Si substrate 11 to connect a plug P1 thereon for connecting the plug P1 to the first wiring layer W1. Next, plugs P2, P3 and P4 are respectively connected to the second wiring layer W2, the third wiring layer W3 and the fourth wiring layer W4. Within these wiring layers W, a Ti layer 13 is formed on the lowermost part and then a TiN layer 14 is formed thereon, next, a main conductive layer 15 is formed of Al or Al alloy and then the surface thereof 15 is covered with a Ti layer 16 to be a high melting point layer in thickness of 2nm-7nm further forming another TiN layer 17 on the Ti layer 16.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体装置に関
し、特に配線層がＡｌまたはＡｌ合金の主導電層とＴｉ
等の高融点金属層との積層構造を含む多層配線を有する
半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a semiconductor device in which a wiring layer is formed of a main conductive layer of Al or an Al alloy.
The present invention relates to a semiconductor device having a multilayer wiring including a laminated structure with a high melting point metal layer.

【０００２】[0002]

【従来の技術】高集積度の集積回路装置には多層配線が
用いられる。半導体素子のスケールダウンに伴い、配線
も幅が狭くなる。配線の高抵抗化を避けようとすれば、
配線層を厚くすることになる。配線層の上にコンフォー
マルな層間絶縁層を形成したのでは層間絶縁層の表面の
段差が大きくなり、上層配線を形成することが困難にな
る。2. Description of the Related Art Multilayer wiring is used in highly integrated circuit devices. As the scale of the semiconductor element is reduced, the width of the wiring is also reduced. If you try to avoid high resistance wiring,
This will increase the thickness of the wiring layer. If a conformal interlayer insulating layer is formed on the wiring layer, a step on the surface of the interlayer insulating layer becomes large, and it becomes difficult to form an upper layer wiring.

【０００３】そこで、層間絶縁層表面を平坦化すること
が行なわれる。平坦化技術としては、リフロー、スピン
オングラス（ＳＯＧ）層の使用、化学機械研磨（ＣＭ
Ｐ）等が用いられる。層間絶縁層を平坦化した後、下層
配線層に達する接続孔（コンタクトホール、ビアホー
ル）を形成する。配線層の幅が狭くなると、接続孔のア
スペクト比も大きくなり、接続孔内に上層配線層を充填
することが困難になる。Therefore, the surface of the interlayer insulating layer is planarized. Planarization techniques include reflow, use of spin-on-glass (SOG) layers, and chemical mechanical polishing (CM).
P) is used. After planarizing the interlayer insulating layer, a connection hole (contact hole, via hole) reaching the lower wiring layer is formed. When the width of the wiring layer becomes narrow, the aspect ratio of the connection hole also becomes large, and it becomes difficult to fill the connection hole with the upper wiring layer.

【０００４】そこで、接続孔を埋め込む導電性のプラグ
を形成し、その後上層配線層を形成することが行なわれ
る。プラグの形成は、タングステンの選択成長、ブラン
ケットタングステン層の成長とその後のＣＭＰやエッチ
ングによるタングステン除去等によって行なわれる。Therefore, a conductive plug for filling the connection hole is formed, and thereafter, an upper wiring layer is formed. The plug is formed by selective growth of tungsten, growth of a blanket tungsten layer, and subsequent removal of tungsten by CMP or etching.

【０００５】このような工程によれば、配線層は常に平
坦な面の上に形成することになり、段差部での配線の断
線を防止し、ホトリソグラフィの精度を高くし、配線の
信頼性を高く保つことができる。According to such a process, the wiring layer is always formed on a flat surface, so that disconnection of the wiring at the step portion is prevented, the accuracy of photolithography is increased, and the reliability of the wiring is improved. Can be kept high.

【０００６】配線は十分低い抵抗値を有し、使用によっ
ても特性を低下させないことが望まれる。所望の低抵抗
値を実現するように配線を形成しても、出来上がった配
線の抵抗値が高くなったり、使用に伴って抵抗値が上昇
してしまうことがある。[0006] It is desired that the wiring has a sufficiently low resistance value so that its characteristics do not deteriorate even when used. Even if the wiring is formed so as to realize a desired low resistance value, the resistance value of the completed wiring may increase or the resistance value may increase with use.

【０００７】配線の抵抗値は、各配線層の抵抗率のみで
なく、配線層間の接続部材（プラグ）の抵抗率、配線部
材間の接触抵抗、使用時のエレクトロマイグレーション
等の影響を受ける。プラグを用いた多層配線において
は、特にエレクトロマイグレーション寿命とプラグの接
触部の抵抗が問題となる。The resistance value of the wiring is affected by not only the resistivity of each wiring layer but also the resistivity of a connecting member (plug) between the wiring layers, the contact resistance between the wiring members, electromigration during use, and the like. In a multilayer wiring using a plug, particularly, the electromigration lifetime and the resistance of the contact portion of the plug are problematic.

【０００８】[0008]

【発明が解決しようとする課題】このように、多層配線
を有する半導体装置において、低抵抗値と長寿命を有す
る高信頼性の多層配線が要求される。As described above, in a semiconductor device having a multilayer wiring, a highly reliable multilayer wiring having a low resistance value and a long life is required.

【０００９】本発明の目的は、低抵抗値を有し、使用寿
命の長い多層配線を有する半導体装置を提供することで
ある。An object of the present invention is to provide a semiconductor device having a multilayer wiring having a low resistance value and a long service life.

【００１０】本発明の他の目的は、このような半導体装
置を製造する方法を提供することである。Another object of the present invention is to provide a method for manufacturing such a semiconductor device.

【００１１】[0011]

【課題を解決するための手段】本発明の一観点によれ
ば、多層配線を有する半導体装置であって、多層配線の
少なくとも１つの配線層が、ＡｌまたはＡｌ合金で形成
された主導電層と、前記主導電層に接触してその上また
は下に形成され、約２ｎｍ〜約７ｎｍの厚さを有する第
１高融点金属層とを有する多層配線を有する半導体装置
が提供される。According to one aspect of the present invention, there is provided a semiconductor device having a multi-layer wiring, wherein at least one wiring layer of the multi-layer wiring includes a main conductive layer formed of Al or an Al alloy. And a first refractory metal layer having a thickness of about 2 nm to about 7 nm formed in contact with or above the main conductive layer, and a semiconductor device having a multilayer wiring.

【００１２】本発明の他の観点によれば、各々が、Ａｌ
またはＡｌ合金の主導電層と高融点金属層と直接接触し
て積層した積層構造を含む多層配線であって、前記高融
点金属層の厚さが下層配線になるに従って単調に減少す
る多層配線を有する半導体装置が提供される。According to another aspect of the invention, each of the
Or a multilayer wiring including a laminated structure in which an Al alloy main conductive layer and a high melting point metal layer are directly contacted and stacked, wherein the thickness of the high melting point metal layer monotonically decreases as the lower layer wiring decreases. A semiconductor device having the same.

【００１３】本発明の他の観点によれば、ＡｌまたはＡ
ｌ合金の主導電層と高融点金属層とを直接接触して積層
した積層構造を含む配線層を複数層重ねて多層配線を製
造する工程を含み、上層配線になるに従ってＡｌと高融
点金属との反応を許容するように配線形成条件が選択さ
れている半導体装置の製造方法が提供される。According to another aspect of the invention, Al or A
1) including a step of manufacturing a multilayer wiring by stacking a plurality of wiring layers including a laminated structure in which a main conductive layer of an alloy and a refractory metal layer are directly contacted and laminated, wherein Al and a refractory metal And a method of manufacturing a semiconductor device in which wiring formation conditions are selected so as to allow the above reaction.

【００１４】Ａｌ（Ａｌ合金）層と高融点金属層とを接
触させて積層し、熱処理を加えると、Ａｌと高融点金属
の合金（高融点金属がＴｉの場合Ａｌ3 Ｔｉ）が形成さ
れ、抵抗が高くなることが知られている。Ａｌ（Ａｌ合
金）の主導電層上に、高融点金属窒化物のバリア層を形
成しようとすると、Ｎ2 を含む雰囲気中での高融点金属
のスパッタリング時に、Ａｌ（Ａｌ合金）の主導電層表
面にＡｌ窒化物が形成される可能性がある。When an Al (Al alloy) layer and a refractory metal layer are brought into contact with each other and laminated, and then heat-treated, an alloy of Al and the refractory metal (Al 3 Ti when the refractory metal is Ti) is formed. It is known that resistance increases. If a refractory metal nitride barrier layer is to be formed on an Al (Al alloy) main conductive layer, the Al (Al alloy) main conductive layer is sputtered during sputtering of the refractory metal in an atmosphere containing N 2. Al nitride may be formed on the surface.

【００１５】主導電層上にＡｌ窒化物が形成されると、
配線層の接触抵抗は著しく増大してしまう。Ａｌ窒化物
の生成を防止するためには、高融点金属窒化物層形成前
に薄く高融点金属層を形成することが有効である。する
と、Ａｌ合金／高融点金属積層が必然的に生じてしま
う。When Al nitride is formed on the main conductive layer,
The contact resistance of the wiring layer increases significantly. In order to prevent the formation of Al nitride, it is effective to form a thin high melting point metal layer before forming the high melting point metal nitride layer. Then, Al alloy / high melting point metal lamination is inevitably generated.

【００１６】本発明者の行なった実験によれば、Ａｌ
（Ａｌ合金）の主導電層上の高融点金属層の厚さを４〜
７ｎｍに選択すると、使用における抵抗値の増大を防止
し、寿命を長くするのに著しく有効であることが判っ
た。According to an experiment conducted by the present inventor, Al
The thickness of the refractory metal layer on the main conductive layer of (Al alloy) is 4 to
It has been found that selecting 7 nm is extremely effective in preventing an increase in the resistance value during use and extending the life.

【００１７】Ａｌと高融点金属との反応は、Ａｌを消費
して配線層の抵抗を増加させるが、エレクトロマイグレ
ーションに対する耐性を増加させる。従って、ある程度
まではＡｌと高融点金属との反応を許容することが望ま
しい場合もある。The reaction between Al and the refractory metal consumes Al and increases the resistance of the wiring layer, but increases the resistance to electromigration. Therefore, it may be desirable to allow the reaction between Al and the high melting point metal to some extent.

【００１８】多層配線を構成する配線層は、そのレベル
に応じて異なった熱履歴を受ける。上層配線になるに従
って、受ける熱処理の量は減少する。Ａｌ（Ａｌ合金）
／高融点金属積層を有する多層配線において、Ａｌと高
融点金属の反応が進む場合、反応の程度は上層配線にな
るに従って減少する。配線形成条件を選択することによ
りＡｌと高融点金属との反応を制御することが可能であ
る。The wiring layers constituting the multilayer wiring receive different thermal histories depending on their levels. The amount of heat treatment received decreases as the wiring becomes higher. Al (Al alloy)
When the reaction between Al and the refractory metal proceeds in a multilayer wiring having a high-melting-point metal stack, the degree of the reaction decreases as the layer becomes higher. The reaction between Al and the refractory metal can be controlled by selecting the wiring forming conditions.

【００１９】下層配線でＡｌと高融点金属との過剰な反
応を防止するには、高融点金属層の厚さが下層配線にな
るに従って単調に減少するようにするか、上層にするに
従って配線形成温度を単調に増加するようにすればよ
い。Ａｌと高融点金属の合金化による悪い影響を抑え、
良い影響を保証することができる。In order to prevent excessive reaction between Al and the refractory metal in the lower wiring, the thickness of the refractory metal layer is either monotonically reduced as the lower wiring is formed, or is formed as the upper wiring is formed. What is necessary is just to increase the temperature monotonously. Suppress the bad effect of alloying Al and high melting point metal,
Good impact can be guaranteed.

【００２０】[0020]

【発明の実施の形態】本発明者の行なった実験とその結
果を順次説明する。高融点金属としてＴｉを用いた。DESCRIPTION OF THE PREFERRED EMBODIMENTS Experiments conducted by the present inventors and the results thereof will be described sequentially. Ti was used as a high melting point metal.

【００２１】図１（Ａ）に示すような積層配線の性質を
調べた。サンプルの構成は、Ｓｉ基板１１の表面上に、
フィールド酸化膜等の絶縁層１２を形成し、その上に下
側Ｔｉ層１３、下側ＴｉＮ層１４、主導電層となるＡｌ
−Ｃｕ合金層１５、上側Ｔｉ層１６、上側ＴｉＮ層１７
を積層したものである。下側Ｔｉ層１３から上側ＴｉＮ
層１７までの５層の積層によって１つの配線層Ｗを構成
している。The properties of the laminated wiring as shown in FIG. 1A were examined. The configuration of the sample is on the surface of the Si substrate 11,
An insulating layer 12 such as a field oxide film is formed, and a lower Ti layer 13, a lower TiN layer 14, and Al serving as a main conductive layer are formed thereon.
-Cu alloy layer 15, upper Ti layer 16, upper TiN layer 17
Are laminated. From lower Ti layer 13 to upper TiN
One wiring layer W is configured by stacking five layers up to the layer 17.

【００２２】この構成において、Ａｌ−Ｃｕ合金層１５
とその上の上側Ｔｉ層１６とが直接接しており、熱処理
による合金生成が問題となる。従来の技術においては、
上側Ｔｉ層１６は厚さ２０ｎｍ程度に形成されていた。
上側Ｔｉ層１６を作成しない配線構造も知られている
が、上側ＴｉＮ層１７を形成する際に、Ａｌ−Ｃｕ合金
層１５表面にＡｌ窒化物が形成されると、その上にプラ
グ等を形成した時の接触抵抗が高くなってしまう。In this configuration, the Al—Cu alloy layer 15
And the upper Ti layer 16 thereon are in direct contact with each other, and there is a problem of alloy formation by heat treatment. In the prior art,
The upper Ti layer 16 was formed to a thickness of about 20 nm.
Although a wiring structure in which the upper Ti layer 16 is not formed is also known, if an Al nitride is formed on the surface of the Al-Cu alloy layer 15 when the upper TiN layer 17 is formed, a plug or the like is formed thereon. The contact resistance will increase.

【００２３】以下に説明する実験において使用したサン
プルは、次のような条件で作成した。The samples used in the experiments described below were prepared under the following conditions.

【００２４】Ｓｉ基板上に熱酸化膜（ＳｉＯ2 ）を厚さ
１００ｎｍ成長させ、その上に積層配線層をスパッタリ
ングで成長した。下側Ｔｉ層１３、上側Ｔｉ層１６は、
スパッタリング電力２ｋＷ、Ａｒガス圧１ｍＴｏｒｒで
形成した。下側ＴｉＮ層１４、上側ＴｉＮ層１７は、ス
パッタリング電力５ｋＷ、Ａｒ：Ｎガス流量比１：１、
雰囲気ガス圧３ｍＴｏｒｒで成長した。Ａｌ−０．５％
Ｃｕ合金層１５は、スパッタリング電力１０ｋＷ、Ａｒ
ガス圧３ｍＴｏｒｒで成長した。なお、スパッタリング
装置は真空搬送を行なうマルチチャンバシステムを用い
た。A thermal oxide film (SiO 2 ) was grown to a thickness of 100 nm on a Si substrate, and a laminated wiring layer was grown thereon by sputtering. The lower Ti layer 13 and the upper Ti layer 16
The film was formed at a sputtering power of 2 kW and an Ar gas pressure of 1 mTorr. The lower TiN layer 14 and the upper TiN layer 17 have a sputtering power of 5 kW, an Ar: N gas flow ratio of 1: 1 and
It was grown at an atmosphere gas pressure of 3 mTorr. Al-0.5%
The Cu alloy layer 15 has a sputtering power of 10 kW, Ar
It grew at a gas pressure of 3 mTorr. Note that a multi-chamber system for performing vacuum transfer was used as a sputtering apparatus.

【００２５】積層配線層Ｗの抵抗は、初期作成直後に初
期シート抵抗を測定し、その後約４００℃、３０分間の
熱処理を単位として複数回の熱処理を行い、熱処理を加
える毎にシート抵抗を測定した。抵抗測定は、渦電流に
よりウエハ内の９点を測定し、その平均を求めた。As for the resistance of the laminated wiring layer W, the initial sheet resistance is measured immediately after the initial preparation, and thereafter, a plurality of heat treatments are performed in units of a heat treatment at about 400 ° C. for 30 minutes. did. In the resistance measurement, nine points in the wafer were measured by eddy current, and the average was obtained.

【００２６】図１（Ｂ）は、熱処理の繰り返しに対する
シート抵抗の変化を示すグラフである。図中、曲線Ｒ０
は、厚さ２０ｎｍの下側Ｔｉ層１３の上に、下側ＴｉＮ
層１４、Ａｌ合金層１５を形成し、上側Ｔｉ層１６は形
成せず、直接上側ＴｉＮ層１７を形成したサンプルを示
す。曲線Ｒ１は、Ａｌ合金層１５の上に、厚さ５ｎｍの
上側Ｔｉ層１６を形成したサンプルを示す。曲線Ｒ２
は、Ａｌ合金層１５の上に厚さ１０ｎｍの上側Ｔｉ層１
６を形成したサンプルを示す。曲線Ｒ３は、Ａｌ合金層
１５の上に、厚さ２０ｎｍの上側Ｔｉ層１６を形成した
サンプルを示す。FIG. 1B is a graph showing the change in sheet resistance with respect to the repetition of the heat treatment. In the figure, curve R0
Is formed on the lower Ti layer 13 with a thickness of 20 nm,
A sample in which the layer 14 and the Al alloy layer 15 are formed, the upper Ti layer 16 is not formed, and the upper TiN layer 17 is directly formed is shown. A curve R1 shows a sample in which the upper Ti layer 16 having a thickness of 5 nm is formed on the Al alloy layer 15. Curve R2
Is the upper Ti layer 1 having a thickness of 10 nm on the Al alloy layer 15.
6 shows a sample formed with No. 6. A curve R3 shows a sample in which the upper Ti layer 16 having a thickness of 20 nm is formed on the Al alloy layer 15.

【００２７】図から明らかなように、各サンプルにおい
て熱処理を繰り返す毎に抵抗は上昇する。各サンプル間
の特性を比較すると、上側Ｔｉ層１６を有さないサンプ
ルＲ０が最も低抵抗であり、Ａｌ合金層１５の上に接触
する上側Ｔｉ層１６の厚さが増大するほど抵抗は大きく
なっている。この結果からは、上側Ｔｉ層１６は薄いほ
ど配線層の抵抗が低く、上側Ｔｉ層がない方が上側Ｔｉ
層を設けた時より配線層の抵抗が低く、好ましいことに
なる。As is clear from the figure, the resistance increases each time the heat treatment is repeated in each sample. Comparing the characteristics between the samples, the sample R0 having no upper Ti layer 16 has the lowest resistance, and the resistance increases as the thickness of the upper Ti layer 16 in contact with the Al alloy layer 15 increases. ing. From this result, it is found that the thinner the upper Ti layer 16 is, the lower the resistance of the wiring layer is.
The resistance of the wiring layer is lower than when a layer is provided, which is preferable.

【００２８】図２は、図１（Ａ）に示すような積層配線
層を基本単位とし、多層配線を形成したサンプルの構成
を示す。FIG. 2 shows a configuration of a sample in which a multilayer wiring is formed using a laminated wiring layer as a basic unit as shown in FIG.

【００２９】Ｓｉ基板１１上に、プラズマＴＥＯＳ（テ
トラエトキシシラン）によりＳｉ酸化膜１２を厚さ５０
０ｎｍ成長した。Ｓｉ酸化膜１２上に、第１配線層Ｗ１
を図１（Ａ）を参照して説明したサンプルと、同一の工
程により作成した。第１配線層Ｗ１の上に、レジストパ
ターンを作成し、反応性イオンエッチング（ＲＩＥ）に
よりレジストパターンに従って配線形状を加工した。An Si oxide film 12 having a thickness of 50 is formed on the Si substrate 11 by plasma TEOS (tetraethoxysilane).
It grew to 0 nm. On the Si oxide film 12, the first wiring layer W1
Was prepared by the same process as the sample described with reference to FIG. A resist pattern was formed on the first wiring layer W1, and the wiring shape was processed according to the resist pattern by reactive ion etching (RIE).

【００３０】第１配線層Ｗ１を覆うように、シリコン酸
化膜１９を厚さ２０００ｎｍ成長し、化学機械研磨（Ｃ
ＭＰ）により表面を平坦化した。Ｓｉ酸化膜１９表面上
に配線層接続部に対応した開口を有するレジストパター
ンを作成し、ＲＩＥにより接続孔Ｈ１を形成した。ＲＦ
逆スパッタクリーニングを行なって接続孔内をクリーニ
ングした後、ＴｉＮ層２０を厚さ５０ｎｍスパッタリン
グで形成し、その後タングステン層２１を厚さ５００ｎ
ｍＣＶＤにより形成した。続いて、ドライエッチングに
よってＷ層を全面エッチングし、接続孔Ｈ１内部にのみ
Ｗ領域２１を残した。A silicon oxide film 19 is grown to a thickness of 2000 nm so as to cover the first wiring layer W1, and is subjected to chemical mechanical polishing (C
MP) to flatten the surface. A resist pattern having an opening corresponding to the wiring layer connection portion was formed on the surface of the Si oxide film 19, and a connection hole H1 was formed by RIE. RF
After performing reverse sputtering cleaning to clean the inside of the connection hole, a TiN layer 20 is formed by sputtering with a thickness of 50 nm, and then a tungsten layer 21 is formed with a thickness of 500 n.
It was formed by mCVD. Subsequently, the W layer was entirely etched by dry etching to leave the W region 21 only inside the connection hole H1.

【００３１】接続孔Ｈ１内のＴｉＮ層２０およびタング
ステン領域２１が導電性プラグＰ１を構成する。プラグ
Ｐ１を含む層間絶縁層１９表面上に、図１（Ａ）に示し
た配線層Ｗと同じ構成を有する第２配線層Ｗ２を形成し
た。第２配線層Ｗ２上にレジストパターンを形成し、Ｒ
ＩＥによって加工を行い、第２配線層Ｗ２のパターンを
得た。この結果、第１配線層Ｗ１と第２配線層Ｗ２はプ
ラグＰ１を介して電気的に接続される。The TiN layer 20 and the tungsten region 21 in the connection hole H1 form a conductive plug P1. On the surface of the interlayer insulating layer 19 including the plug P1, a second wiring layer W2 having the same configuration as the wiring layer W shown in FIG. 1A was formed. Forming a resist pattern on the second wiring layer W2;
Processing was performed by IE to obtain a pattern of the second wiring layer W2. As a result, the first wiring layer W1 and the second wiring layer W2 are electrically connected via the plug P1.

【００３２】さらに、第２配線層Ｗ２を覆うように、Ｃ
ＶＤによりＳｉ酸化膜２４を厚さ２０００ｎｍ形成し、
ＣＭＰにより表面を平坦化した。層間絶縁膜２４表面上
にレジストパターンを形成し、ＲＩＥを行なうことによ
り、接続孔Ｈ２を形成した。この接続孔内を埋め込むよ
うに、最上層配線を形成した。最上層配線は、接続孔内
をＲＦ逆スパッタによりクリーニングした後、厚さ３０
ｎｍのＴｉ層２５と、厚さ６００ｎｍのＡｌ−Ｃｕ合金
層２６を成長することによって行なった。最上層配線の
上に、レジストパターンを形成し、最上層配線層をパタ
ーニングした。Further, C is applied so as to cover the second wiring layer W2.
A 2000 nm thick Si oxide film 24 is formed by VD,
The surface was flattened by CMP. A connection hole H2 was formed by forming a resist pattern on the surface of the interlayer insulating film 24 and performing RIE. An uppermost layer wiring was formed so as to fill this connection hole. After cleaning the inside of the connection hole by RF reverse sputtering, the uppermost layer wiring has a thickness of 30 mm.
This was performed by growing a Ti layer 25 having a thickness of nm and an Al-Cu alloy layer 26 having a thickness of 600 nm. A resist pattern was formed on the uppermost wiring, and the uppermost wiring layer was patterned.

【００３３】最上層配線層を覆うように、プラズマＣＶ
ＤによりＳｉ酸化膜２７を厚さ２０００ｎｍ形成し、そ
の上にＳｉＮ膜２８を厚さ５００ｎｍ成長した。ＳｉＮ
膜２８、Ｓｉ酸化膜２７を貫通してパッド孔を形成し、
最上層配線の所望領域を露出した。その後、Ｓｉ基板１
１の背面を研削した。このように作成したサンプルに対
し、４００℃、３０分の熱処理を繰り返し行なった。The plasma CV is applied to cover the uppermost wiring layer.
A Si oxide film 27 was formed to a thickness of 2000 nm by D, and a SiN film 28 was grown thereon to a thickness of 500 nm. SiN
A pad hole is formed through the film 28 and the Si oxide film 27,
A desired region of the uppermost wiring was exposed. Then, the Si substrate 1
1 was ground. The sample thus prepared was repeatedly subjected to a heat treatment at 400 ° C. for 30 minutes.

【００３４】図３は、ケルビン（Ｋｅｌｖｉｎ）パター
ンによるビア抵抗のＴｉ層厚依存性の実験を示す。FIG. 3 shows an experiment on the dependence of the via resistance on the thickness of the Ti layer by the Kelvin pattern.

【００３５】図３（Ａ）は、ケルビンパターンの形状を
概略的に示す。第１配線層Ｗ１は、中間部分でほぼ直角
に折れ曲がっており、屈曲部において接続孔内のプラグ
Ｐにより第２配線層Ｗ２に接続されている。第１配線層
Ｗ１および第２配線層Ｗ２は、それぞれ両端においてパ
ッドＴ１、Ｔ２およびＴ３、Ｔ４に接続されている。パ
ッドＴ１からＴ３に向かって電流ｉを流し、パッドＴ
２、Ｔ４間で電圧を測定することにより、ビア抵抗を測
定する。なお、配線層の幅は０．５４μｍ、ビア孔は径
０．４４μｍであった。抵抗測定は、通常のプローバを
用い、４端針で測定した。サンプルとしては、上側Ｔｉ
層の厚さを０ｎｍ、５ｎｍ、１０ｎｍ、２０ｎｍに変化
させ、同一構成のサンプルをそれぞれ１０８個用いた。FIG. 3A schematically shows the shape of the Kelvin pattern. The first wiring layer W1 is bent at a substantially right angle at an intermediate portion, and is connected to the second wiring layer W2 at a bent portion by a plug P in a connection hole. The first wiring layer W1 and the second wiring layer W2 are connected to pads T1, T2 and T3, T4 at both ends, respectively. A current i flows from the pad T1 toward the pad T3, and the pad T
2. Via resistance is measured by measuring the voltage between T4. The width of the wiring layer was 0.54 μm, and the diameter of the via hole was 0.44 μm. The resistance was measured with a four-point needle using a normal prober. As a sample, the upper Ti
The thickness of the layer was changed to 0 nm, 5 nm, 10 nm, and 20 nm, and 108 samples each having the same configuration were used.

【００３６】図３（Ｂ）は、測定結果を示すグラフであ
る。図中横軸はケルビンビア抵抗を単位Ωで示し、縦軸
は同一のケルビンビア抵抗が出現する累積頻度を％で示
す。FIG. 3B is a graph showing the measurement results. In the figure, the horizontal axis indicates Kelvin via resistance in units of Ω, and the vertical axis indicates the cumulative frequency in which the same Kelvin via resistance appears in%.

【００３７】曲線ＣＰ０、ＣＰ１、ＣＰ２、ＣＰ３は、
それぞれ上側Ｔｉ層の厚さが、０ｎｍ、５ｎｍ、１０ｎ
ｍ、２０ｎｍのサンプルを示す。図中測定点は右にいく
ほど抵抗が高く、悪い結果を示している。また、曲線の
傾斜が低いほど分布が広く、悪い結果を示す。上側Ｔｉ
層を有さない曲線ＣＰ０は、抵抗自体も大きく、分布も
大きい悪い結果を示している。The curves CP0, CP1, CP2, CP3 are:
The thickness of each upper Ti layer is 0 nm, 5 nm, 10 n
m, shows a sample of 20 nm. In the figure, the resistance increases as the measurement point moves to the right, indicating a poor result. Also, the lower the slope of the curve, the wider the distribution, indicating a poor result. Upper Ti
A curve CP0 having no layer shows a bad result that the resistance itself is large and the distribution is large.

【００３８】上側Ｔｉ層を形成した曲線ＣＰ１、ＣＰ
２、ＣＰ３は、上側Ｔｉ層を有さない曲線ＣＰ０に対
し、著しく抵抗が低くなり、曲線の傾きも急となって分
布が狭くなり、改良された結果を示している。なお、上
側Ｔｉ層の厚さによる差はさほど認められない。この結
果から、プラグを介して配線層間を接続する構成におい
ては、上側Ｔｉ層を形成することが著しく好ましく、ほ
ぼ不可欠であることが判る。The curves CP1 and CP on which the upper Ti layer was formed
2, CP3 shows an improved result in which the resistance is remarkably lowered and the curve becomes steeper and the distribution becomes narrower than the curve CP0 having no upper Ti layer. Note that a difference due to the thickness of the upper Ti layer is not so much recognized. From this result, it is understood that in the configuration in which the wiring layers are connected via the plug, it is extremely preferable and almost indispensable to form the upper Ti layer.

【００３９】図４は、単一配線層内におけるエレクトロ
マイグレーションの実験を示す。図４（Ａ）は、サンプ
ルの配線パターンを示す概略平面図である。配線層Ｗ
は、両端にパッドＴ５、Ｔ６を有し、パッドＴ５からパ
ッドＴ６に向かって電流を流す。配線層Ｗの中間に、さ
らにパッドＴ７、Ｔ８が接続され、配線層内における電
圧降下を測定する。FIG. 4 shows an experiment of electromigration in a single wiring layer. FIG. 4A is a schematic plan view showing a wiring pattern of a sample. Wiring layer W
Has pads T5 and T6 at both ends, and allows current to flow from the pad T5 toward the pad T6. Pads T7 and T8 are further connected to the middle of the wiring layer W, and a voltage drop in the wiring layer is measured.

【００４０】この実験に用いたサンプルは、図１（Ａ）
に示すような構成であり、Ｓｉ基板１１の上にプラズマ
ＴＥＯＳのＳｉ酸化膜１２を厚さ５００ｎｍ成長し、そ
の上に、図１（Ａ）を参照して説明した工程により積層
配線層Ｗを形成した。上側Ｔｉ層の厚さは、上述の場合
同様、０ｎｍ、５ｎｍ、１０ｎｍ、２０ｎｍと変化させ
た。この配線層上に、レジストパターンを形成し、ＲＩ
Ｅを行なって配線層Ｗをパターニングした。配線パター
ンＷの幅は、０．６μｍ、２μｍ、８μｍに変化させ
た。配線層Ｗの上に、プラズマＴＥＯＳのＳｉ酸化膜を
２０００ｎｍ成長し、ＣＭＰによって平坦化して絶縁膜
を形成した。絶縁膜を貫通して、パッドに達する開孔を
レジストパターンとＲＩＥを用いたパターニングにより
形成した。その後、４５０℃、３０分間のアニールを１
０回行なった。The sample used in this experiment is shown in FIG.
In this configuration, a Si oxide film 12 of plasma TEOS is grown to a thickness of 500 nm on a Si substrate 11, and a stacked wiring layer W is formed thereon by the process described with reference to FIG. Formed. The thickness of the upper Ti layer was changed to 0 nm, 5 nm, 10 nm, and 20 nm as in the case described above. A resist pattern is formed on this wiring layer,
E was performed to pattern the wiring layer W. The width of the wiring pattern W was changed to 0.6 μm, 2 μm, and 8 μm. On the wiring layer W, a 2000-nm-thick Si oxide film of plasma TEOS was grown and planarized by CMP to form an insulating film. An opening penetrating the insulating film and reaching the pad was formed by patterning using a resist pattern and RIE. Thereafter, annealing at 450 ° C. for 30 minutes is performed for 1 minute.
Performed 0 times.

【００４１】実験における評価方法は、配線Ｗの両端Ｔ
５、Ｔ６から電流を流し、抵抗値をモニタする。抵抗値
が２０％上昇した時、そのサンプルは不良と判断する。
同一条件で２０個のサンプルを試験し、不良数が対数正
規分布に従うと仮定し、５０％が不良となる５０％不良
時間ｔ５０を見積もる。電流密度は、各配線幅のサンプ
ルにおいて共通に２ＭＡ／ｃｍ2 に設定した。すなわ
ち、配線層幅が広い場合、それだけ多くの電流を流し
た。サンプルの放置温度は２５０℃であった。The evaluation method in the experiment is as follows.
5. A current is supplied from T6 to monitor the resistance value. When the resistance value increases by 20%, the sample is determined to be defective.
20 samples are tested under the same conditions, and assuming that the number of failures follows a lognormal distribution, a 50% failure time t50 at which 50% becomes failure is estimated. The current density was set to 2 MA / cm 2 commonly for the samples of each wiring width. That is, when the width of the wiring layer was large, more current was applied. The standing temperature of the sample was 250 ° C.

【００４２】図４（Ｂ）は、実験結果を示すグラフであ
る。横軸は上側Ｔｉ層の厚さを単位ｎｍで示し、縦軸は
５０％不良時間ｔ５０を単位時間（ｈｒｓ）で示す。FIG. 4B is a graph showing the results of the experiment. The abscissa indicates the thickness of the upper Ti layer in the unit of nm, and the ordinate indicates the 50% failure time t50 in the unit of time (hrs).

【００４３】配線幅が０．６μｍのサンプルを示す曲線
Ｌ１は、上側Ｔｉ層の厚さ５ｎｍで最大値を示し、第２
Ｔｉ層の厚さが厚くなるに従って減少する結果を示して
いる。また、上側Ｔｉ層を有さない場合の５０％不良時
間は最大値より１桁以上減少している。配線幅が２μｍ
のサンプルを示す曲線Ｌ２は、上側Ｔｉ層を形成しない
場合、５０％不良時間が最も短く、上側Ｔｉ層を形成す
ると、その厚さによらず、５０％不良時間ｔ５０は改良
されたほぼ一定の値を示している。A curve L1 showing a sample having a wiring width of 0.6 μm shows the maximum value when the upper Ti layer has a thickness of 5 nm,
The result shows that the thickness decreases as the thickness of the Ti layer increases. In addition, the 50% failure time without the upper Ti layer is reduced by one digit or more from the maximum value. Wiring width 2μm
The curve L2 indicating the sample No. shows that when the upper Ti layer is not formed, the 50% failure time is the shortest, and when the upper Ti layer is formed, the 50% failure time t50 is improved almost constant regardless of the thickness. Indicates the value.

【００４４】配線幅が８μｍのサンプルを示す曲線Ｌ３
は、上側Ｔｉ層を有さない場合、５０％不良時間ｔ５０
が最小値を示し、上側Ｔｉ層が５ｎｍ、１０ｎｍとなる
に従って５０％不良時間ｔ５０は改善されている。Curve L3 indicating a sample having a wiring width of 8 μm
Is the 50% failure time t50 when no upper Ti layer is provided.
Indicates the minimum value, and the 50% failure time t50 is improved as the upper Ti layer becomes 5 nm and 10 nm.

【００４５】図４（Ｂ）に示す結果は、配線幅によって
異なる挙動を示している。配線幅が広い場合（２μｍ、
８μｍ）、Ａｌ合金層上に直接ＴｉＮ層を成長すると、
寿命が短くなることが示されている。これは、一般的に
知られている事実と一致する。配線幅が狭い場合（０．
６μｍ）、上側Ｔｉ層の厚さが５ｎｍ周辺で特徴的な最
大値を示している。より具体的には、２８５３時間の試
験を行い、２０個のサンプル中３個しか不良にならなか
った。The results shown in FIG. 4B show different behaviors depending on the wiring width. When the wiring width is wide (2 μm,
8 μm), when a TiN layer is grown directly on an Al alloy layer,
It has been shown that life is shortened. This is consistent with the generally known fact. When the wiring width is narrow (0.
6 μm), and the thickness of the upper Ti layer shows a characteristic maximum value around 5 nm. More specifically, the test was performed for 2853 hours, and only 3 out of 20 samples failed.

【００４６】図５は、長さ依存エレクトロマイグレーシ
ョン（ＬＤＥＭ、ｌｅｎｇｔｈ ｄｅｐｅｎｄｅｎｃｅ
ｅｌｅｃｔｒｏｍｉｇｒａｔｉｏｎ）の実験を示す。FIG. 5 shows a length dependent electromigration (LDEM, length dependency).
2 shows an experiment of electromigration.

【００４７】図５（Ａ）は、サンプルの構成を概略的に
示す。Ｓｉ基板１１の上に、厚さ５００ｎｍのＳｉ酸化
膜１２をプラズマＴＥＯＳにより形成し、その上に第１
配線層Ｗ１１、Ｗ１２、…、第２配線層Ｗ２１、Ｗ２
２、…をプラグＰ１、Ｐ２、…を介して接続した構造を
作成した。配線構造の作成は、図２を参照して説明した
工程と同様である。Ｓｉ基板の背面研削後、４００℃、
３０分間の熱処理を５回行なった。FIG. 5A schematically shows the structure of a sample. A 500 nm thick Si oxide film 12 is formed on a Si substrate 11 by plasma TEOS, and a first
Wiring layers W11, W12, ..., second wiring layers W21, W2
2,... Were formed via plugs P1, P2,. The creation of the wiring structure is the same as the process described with reference to FIG. After back grinding of Si substrate, 400 ° C,
The heat treatment for 30 minutes was performed 5 times.

【００４８】サンプルの形状は、配線幅が０．５４μｍ
であり、プラグＰ１、Ｐ２、…を形成する接続孔の径は
０．５μｍである。第１配線層Ｗ１１、Ｗ１２、…と、
第２配線層Ｗ２１、Ｗ２２、…とは、交互にプラグＰ
１、Ｐ２、…で接続されている。The sample has a wiring width of 0.54 μm.
And the diameter of the connection hole forming the plugs P1, P2,... Is 0.5 μm. The first wiring layers W11, W12,.
The second wiring layers W21, W22,...
1, P2,...

【００４９】配線層の長さは、２μｍ（Ｗ１１）−２μ
ｍ（Ｗ２１）−５μｍ（Ｗ１２）−５μｍ（Ｗ２２）−
１０μｍ（Ｗ１３）−１０μｍ（Ｗ２３）−２０μｍ
（Ｗ１４）−２０μｍ（Ｗ２４）−５０μｍ（Ｗ１５）
−５０μｍ（Ｗ２５）−１００μｍ（Ｗ１６）−１００
μｍ（Ｗ２６）−２００μｍ（Ｗ１７）−２００μｍ
（Ｗ２７）と徐々に変化させて接続した。The length of the wiring layer is 2 μm (W11) -2 μm.
m (W21) -5μm (W12) -5μm (W22)-
10 μm (W13) -10 μm (W23) -20 μm
(W14) -20 μm (W24) -50 μm (W15)
-50μm (W25) -100μm (W16) -100
μm (W26) -200 μm (W17) -200 μm
(W27) and connected gradually.

【００５０】測定は、サンプルを２５０℃の雰囲気中に
保ち、２ｍＡの電流をパターン両端から流し、接続した
配線の抵抗を５分間隔でモニタした。抵抗が初期抵抗よ
り２０％高くなった時、配線が不良になったと定義す
る。同一条件で２０個のサンプルを評価し、不良数は対
数正規分布に従うと仮定して、５０％不良時間ｔ５０を
算出した。In the measurement, the sample was kept in an atmosphere of 250 ° C., a current of 2 mA was passed from both ends of the pattern, and the resistance of the connected wiring was monitored at intervals of 5 minutes. When the resistance is higher than the initial resistance by 20%, it is defined that the wiring is defective. Twenty samples were evaluated under the same conditions, and the 50% failure time t50 was calculated assuming that the number of defects follows a lognormal distribution.

【００５１】図５（Ｂ）は、測定結果を示す。横軸は上
側Ｔｉ層の厚さを単位ｎｍで示し、縦軸は５０％不良時
間ｔ５０を単位時間（ｈｒｓ）で示す。曲線Ｌ４は、配
線層幅が０．５４μｍの接続配線に対するＬＤＥＭを示
す。上側Ｔｉ層の厚さが０ｎｍから５ｎｍになると、Ｌ
ＥＤＭの５０％不良時間は幾分改善されている。上側Ｔ
ｉ層の厚さが５ｎｍから１０ｎｍに増加すると、ＬＥＤ
Ｍの５０％不良時間ｔ５０は急速に低下し、その後上側
Ｔｉ層の厚さを増加させると、さらに緩やかに減少す
る。FIG. 5B shows the measurement results. The abscissa indicates the thickness of the upper Ti layer in the unit of nm, and the ordinate indicates the 50% failure time t50 in the unit of time (hrs). A curve L4 indicates an LDEM for a connection wiring having a wiring layer width of 0.54 μm. When the thickness of the upper Ti layer changes from 0 nm to 5 nm, L
The 50% failure time of the EDM is somewhat improved. Upper T
As the thickness of the i-layer increases from 5 nm to 10 nm, the LED
The 50% failure time t50 of M decreases rapidly, and then gradually decreases as the thickness of the upper Ti layer is increased.

【００５２】上側Ｔｉ層の厚さが２０ｎｍの時の５０％
不良時間でもギリギリで使用できる値であるが、マージ
ンが少なく管理上厳しい条件となる。第２Ｔｉ層の厚さ
が１０ｎｍとなると、若干寿命が長くなる。第２Ｔｉ層
の厚さが５ｎｍの場合、寿命は大幅に長くなり、非常に
優れた結果を示している。50% when the thickness of the upper Ti layer is 20 nm
Although it is a value that can be used at the last minute even in the defective time, the margin is small and the management is severe. When the thickness of the second Ti layer is 10 nm, the life is slightly extended. In the case where the thickness of the second Ti layer is 5 nm, the life is significantly increased, and excellent results are shown.

【００５３】上側Ｔｉ層を作成しない場合も、上側Ｔｉ
層が５ｎｍの厚さの時に近い良好な結果を示している。
ただし、図３（Ｂ）の実験結果に示すように、上側Ｔｉ
層を用いないと、ビア抵抗の値が高くなってしまい、図
４（Ｂ）の実験結果に示すように、同一配線層内の５０
％不良時間が低くなってしまう。When the upper Ti layer is not formed, the upper Ti
It shows good results close to when the layer is 5 nm thick.
However, as shown in the experimental results of FIG.
If no layer is used, the value of via resistance increases, and as shown in the experimental results of FIG.
% Defective time is reduced.

【００５４】以上の結果を総合すると、Ａｌ（Ａｌ合
金）層に直接接触するＴｉ層を形成する場合、その厚さ
を２ｎｍ〜７ｎｍ、より好ましくは４ｎｍ〜７ｎｍの範
囲内に選択することにより臨界的に優れた結果が得られ
ることが判る。To summarize the above results, when forming a Ti layer that is in direct contact with an Al (Al alloy) layer, the criticality is selected by selecting the thickness within a range of 2 nm to 7 nm, more preferably 4 nm to 7 nm. It can be seen that excellent results are obtained.

【００５５】図６は、上側Ｔｉ層の厚さを変化させたサ
ンプルの熱処理後の断面ＴＥＭ写真のスケッチを示す。
図６（Ａ）は、上側Ｔｉ層１６が厚さ５ｎｍの場合を示
す。Ａｌ合金層１５は、結晶粒を形成し、結晶粒が接す
る粒界領域において、上側Ｔｉ層とＡｌとが反応したＡ
ｌ−Ｔｉ反応物領域１８が現れている。ただし、Ａｌ結
晶粒の上においては、上側Ｔｉ層１６はほとんどＡｌと
反応せず、Ｔｉ層のまま残っている。FIG. 6 shows a sketch of a cross-sectional TEM photograph of a sample in which the thickness of the upper Ti layer is changed after the heat treatment.
FIG. 6A shows a case where the upper Ti layer 16 has a thickness of 5 nm. The Al alloy layer 15 forms crystal grains, and in the grain boundary region where the crystal grains are in contact, A where the upper Ti layer reacts with Al
An l-Ti reactant region 18 has appeared. However, on the Al crystal grains, the upper Ti layer 16 hardly reacts with Al and remains as a Ti layer.

【００５６】図６（Ｂ）は、上側Ｔｉ層の厚さを１０ｎ
ｍとしたサンプルの断面構造を示す。このサンプルにお
いては、Ａｌ合金層１５の結晶粒上方でも上側Ｔｉ層は
消滅し、ＡｌとＴｉの反応したＡｌ−Ｔｉ反応層１８が
形成されている。Ａｌ−Ｔｉ反応物は、Ａｌ3 Ｔｉと認
識されており、初期の上側Ｔｉ層（厚さ１０ｎｍ）より
も増大した厚さを有する。FIG. 6B shows that the upper Ti layer has a thickness of 10 n.
The cross-sectional structure of the sample as m is shown. In this sample, the upper Ti layer disappears even above the crystal grains of the Al alloy layer 15, and an Al-Ti reaction layer 18 in which Al and Ti have reacted is formed. The Al-Ti reactant has been identified as Al 3 Ti and has an increased thickness over the initial upper Ti layer (10 nm thick).

【００５７】図６（Ｃ）は、上側Ｔｉ層の厚さを２０ｎ
ｍとした場合のサンプルの構成を示す。Ａｌ合金層１５
の結晶粒上方でも上側Ｔｉ層は消滅し、Ａｌ−Ｔｉ反応
層１８がより厚く形成され、Ａｌ合金層１５の厚さは薄
くなっている。FIG. 6C shows that the upper Ti layer has a thickness of 20 n.
The configuration of a sample when m is shown. Al alloy layer 15
Above the crystal grains, the upper Ti layer disappears, the Al-Ti reaction layer 18 is formed thicker, and the thickness of the Al alloy layer 15 is reduced.

【００５８】理由は未だ不明であるが、Ａｌ（Ａｌ合
金）層の上に、薄いＴｉ層を形成した場合、熱処理を行
なってもＡｌとＴｉとの反応が抑制され、粒界部におい
てのみＡｌ−Ｔｉ反応が進行していることが判る。Although the reason is still unknown, when a thin Ti layer is formed on an Al (Al alloy) layer, the reaction between Al and Ti is suppressed even when heat treatment is performed, and Al is formed only at the grain boundary. It can be seen that the -Ti reaction is in progress.

【００５９】ＡｌとＴｉとの反応が生じる場合は、Ｔｉ
層の厚さに応じて反応層の厚さが決定されると判断され
る。従って、Ｔｉ層の厚さと熱処理条件により、Ａｌ−
Ｔｉ反応層の厚さが決まるであろう。When a reaction between Al and Ti occurs, Ti
It is determined that the thickness of the reaction layer is determined according to the thickness of the layer. Therefore, depending on the thickness of the Ti layer and the heat treatment conditions, the Al-
The thickness of the Ti reaction layer will be determined.

【００６０】図６の結果を含めて以上の結果を総合する
と、配線層間をプラグで接続する多層配線構造におい
て、Ａｌ（Ａｌ合金）層の上に薄いＴｉ層を形成するこ
とが好ましく、このＴｉ層の厚さは約２ｎｍ〜約７ｎｍ
とすることが好ましく、約４ｎｍ〜７ｎｍとすることが
さらに好ましい。厚さ２ｎｍのＴｉ層を作成すること
は、工程管理上も困難な点があり、製造工程の管理の容
易性も考慮すると、約４ｎｍ〜約７ｎｍの厚さとするこ
とが特に好ましい。Compiling the above results, including the results of FIG. 6, it is preferable to form a thin Ti layer on an Al (Al alloy) layer in a multilayer wiring structure in which wiring layers are connected by plugs. Layer thickness is about 2 nm to about 7 nm
And more preferably about 4 nm to 7 nm. It is difficult to form a 2 nm-thick Ti layer in terms of process management, and it is particularly preferable to set the thickness to about 4 nm to about 7 nm in consideration of the easiness of management of the manufacturing process.

【００６１】図７は、本発明の実施例による多層配線構
造を概略的に示す。Ｓｉ基板１１内に接続領域１０が形
成されており、その上にプラグＰ１が接続されている。
第１配線層Ｗ１は、プラグＰ１と接続し、その上面でプ
ラグＰ２に接続される。第２配線層Ｗ２は、プラグＰ２
に接続し、その上面においてプラグＰ３に接続される。
第３配線層Ｗ３は、プラグＰ３に接続し、その上面にお
いて、プラグＰ４に接続される。第４配線層Ｗ４は、プ
ラグＰ４に接続する。これらの多層配線は、絶縁領域９
によって周辺から絶縁されている。FIG. 7 schematically shows a multilayer wiring structure according to an embodiment of the present invention. A connection region 10 is formed in a Si substrate 11, on which a plug P1 is connected.
The first wiring layer W1 is connected to the plug P1, and is connected to the plug P2 on the upper surface. The second wiring layer W2 includes a plug P2
And the upper surface thereof is connected to the plug P3.
The third wiring layer W3 is connected to the plug P3, and is connected to the plug P4 on the upper surface. The fourth wiring layer W4 is connected to the plug P4. These multilayer wirings are connected to the insulating region 9.
Is insulated from the surroundings.

【００６２】図７（Ｂ）は、最上層の配線層以外の配線
層の積層構造を示す。各配線層Ｗは、最も下にＴｉ層１
３を有し、その上にＴｉＮ層１４が形成されている。Ｔ
ｉＮ層１４の上に主導電層であるＡｌ（Ａｌ合金）層１
５が形成され、主導電層１５表面を厚さ２〜７ｎｍ、よ
り好ましくは４〜７ｎｍのＴｉ層１６が覆う。このＴｉ
層１６の上にＴｉＮ層１７が形成されている。主導電層
１５と直接接するＴｉ層１６の厚さを２〜７ｎｍ、より
好ましくは４〜７ｎｍとすることにより、配線層の抵抗
を低く抑え、かつ寿命を長く保つことが可能となる。FIG. 7B shows a laminated structure of wiring layers other than the uppermost wiring layer. Each wiring layer W has a Ti layer 1 at the bottom.
3 on which a TiN layer 14 is formed. T
Al (Al alloy) layer 1 which is a main conductive layer on iN layer 14
5 is formed, and the surface of the main conductive layer 15 is covered with a Ti layer 16 having a thickness of 2 to 7 nm, more preferably 4 to 7 nm. This Ti
A TiN layer 17 is formed on the layer 16. By setting the thickness of the Ti layer 16 in direct contact with the main conductive layer 15 to 2 to 7 nm, more preferably 4 to 7 nm, it becomes possible to suppress the resistance of the wiring layer and maintain the life.

【００６３】図７（Ｃ）は、最上層の配線の積層構造を
示す。最上層の配線層ＷＴは、Ｔｉ層１３、ＴｉＮ層１
４、ＡｌまたはＡｌ合金層１５の積層から構成され、そ
の上にはＴｉ層、ＴｉＮ層を有さない。最上層配線層
は、さらにプラグに接続する必要がないため、上側のＴ
ｉ層、ＴｉＮ層は不要なためである。FIG. 7C shows a laminated structure of the uppermost wiring. The uppermost wiring layer WT includes a Ti layer 13, a TiN layer 1
4. It is composed of a stack of Al or Al alloy layers 15 and has no Ti layer or TiN layer thereon. The uppermost wiring layer does not need to be further connected to a plug.
This is because the i layer and the TiN layer are unnecessary.

【００６４】なお、エレクトロマイグレーションは、Ａ
ｌ粒界において特に生じやすいことが知られている。Ａ
ｌ粒界において、Ａｌ−Ｔｉ反応を生じさせると、エレ
クトロマイグレーションに対して耐性が向上することが
期待される。このためには、ある程度のＡｌ−Ｔｉ反応
を生じさせることが望まれる。The electromigration is performed by A
It is known that this is particularly likely to occur at the 1 grain boundary. A
When an Al-Ti reaction is caused at the 1 grain boundary, it is expected that resistance to electromigration is improved. For this purpose, it is desired to cause a certain degree of Al-Ti reaction.

【００６５】多層配線においては、上層配線になるほど
熱処理の量が少なくなる。この点を考慮すると、各配線
層がＡｌ（Ａｌ合金）層−Ｔｉ層の積層を含む多層配線
において、下層配線に向かうほど、Ｔｉ層の厚さを薄く
することが好ましいであろう。In a multilayer wiring, the amount of heat treatment decreases as the wiring becomes higher. In view of this point, in a multilayer wiring in which each wiring layer includes a stack of an Al (Al alloy) layer and a Ti layer, it is preferable that the thickness of the Ti layer be reduced toward the lower layer wiring.

【００６６】たとえば、多層配線において、Ａｌ（Ａｌ
合金）層と直接接触するＴｉ層の厚さを下層から上層に
向かって５ｎｍ、１０ｎｍ、１５ｎｍ、２０ｎｍのよう
に単調に増加させる。Ａｌ−Ｔｉの過度の反応を防止す
るためには、下層から上層に向かって５ｎｍ、１０ｎ
ｍ、１０ｎｍ、…のように単調に増加させてもよい。プ
ロセスマージンも考慮すると、厚さの変化は種々に設定
できる。For example, in a multilayer wiring, Al (Al
The thickness of the Ti layer in direct contact with the (alloy) layer is monotonically increased from the lower layer to the upper layer, such as 5 nm, 10 nm, 15 nm, and 20 nm. In order to prevent excessive reaction of Al-Ti, 5 nm, 10 n
m, 10 nm,... may be monotonically increased. Considering the process margin, the change in thickness can be variously set.

【００６７】なお、多層配線を作成する際、同一厚さの
Ｔｉ層を用い、上層配線になるに従い、配線形成温度を
高くしてもよい。When forming a multi-layer wiring, a Ti layer having the same thickness may be used, and the wiring forming temperature may be increased as the upper layer wiring is formed.

【００６８】以下、ＣＭＯＳ半導体装置を製造する場合
を例にとって本発明の実施例による半導体装置の製造方
法を説明する。Hereinafter, a method of manufacturing a semiconductor device according to an embodiment of the present invention will be described with reference to an example of manufacturing a CMOS semiconductor device.

【００６９】図８（Ａ）に示すように、ｐ型Ｓｉ基板３
１表面上に、バッファ酸化膜３２を介してＳｉＮ膜パタ
ーン３３を形成する。ＳｉＮ膜パターン３３は、ＬＯＣ
ＯＳにおける酸化マスクとして機能する。ＳｉＮ膜パタ
ーン３３で覆われた領域が活性領域となり、その他の領
域にはフィールド酸化膜が形成される。As shown in FIG. 8A, the p-type Si substrate 3
On one surface, a SiN film pattern 33 is formed via a buffer oxide film 32. The LOC of the SiN film pattern 33
Functions as an oxidation mask in the OS. The area covered by the SiN film pattern 33 becomes an active area, and a field oxide film is formed in other areas.

【００７０】ｐチャネルＭＯＳＦＥＴを作成するための
ｎ型ウェルを形成するため、ｎ型ウェル領域に開孔を有
するレジストパターンＲ１を作成する。このレジストマ
スクＲ１をマスクとし、ＰイオンをＳｉＮ膜３３、バッ
ファ酸化膜３２を介してｐ型Ｓｉ基板３１にイオン注入
する。このように、ｎ型ウェル形成用のイオン注入を行
なった後、レジストマスクＲ１を除去し、酸化性雰囲気
中で熱酸化を行い、ＬＯＣＯＳ工程によって酸化膜を成
長させる。In order to form an n-type well for forming a p-channel MOSFET, a resist pattern R1 having an opening in an n-type well region is formed. Using this resist mask R1 as a mask, P ions are implanted into the p-type Si substrate 31 via the SiN film 33 and the buffer oxide film 32. As described above, after ion implantation for forming an n-type well is performed, the resist mask R1 is removed, thermal oxidation is performed in an oxidizing atmosphere, and an oxide film is grown by a LOCOS process.

【００７１】図８（Ｂ）に示すように、フィールド酸化
膜３６を形成した後、ｎ型ウェル３４を覆うレジストマ
スクＲ２を形成し、ｐ型ウェル形成のためのＢイオン注
入を行なう。Ｂのイオン注入により、ｐ型ウェル３８が
形成される。その後、レジストマスクＲ２、ＳｉＮ膜パ
ターン３３を除去する。続いて、ｎ型ウェル３４、ｐ型
ウェル３８表面上のバッファ酸化膜も除去する。As shown in FIG. 8B, after forming the field oxide film 36, a resist mask R2 covering the n-type well 34 is formed, and B ion implantation for forming a p-type well is performed. By the ion implantation of B, a p-type well 38 is formed. After that, the resist mask R2 and the SiN film pattern 33 are removed. Subsequently, the buffer oxide film on the surfaces of the n-type well 34 and the p-type well 38 is also removed.

【００７２】図８（Ｃ）に示すように、露出した活性領
域表面に熱酸化によりゲート酸化膜４１を形成する。さ
らに、ゲート酸化膜４１上に、多結晶Ｓｉ膜４２をＣＶ
Ｄにより成長し、必要に応じＷＳｉ層４３をＣＶＤまた
はＰＶＤにより成長する。さらに、必要に応じてＷＳｉ
層４３の上にＳｉＯ2 膜４４をＣＶＤにより成長する。As shown in FIG. 8C, a gate oxide film 41 is formed on the exposed surface of the active region by thermal oxidation. Further, a polycrystalline Si film 42 is formed on the gate oxide film 41 by CV.
D, and if necessary, a WSi layer 43 is grown by CVD or PVD. Further, if necessary, WSi
An SiO 2 film 44 is grown on the layer 43 by CVD.

【００７３】なお、多結晶Ｓｉ膜４２、ＷＳｉ層４３を
成長した時は、これらの積層がゲート電極層Ｇを形成す
る。多結晶Ｓｉ層のみでゲート電極層を形成した時は、
この後に行なわれるシリサイド反応工程において、多結
晶Ｓｉ膜の上にシリサイド膜が形成される。Incidentally, when the polycrystalline Si film 42 and the WSi layer 43 are grown, their lamination forms the gate electrode layer G. When the gate electrode layer is formed only with the polycrystalline Si layer,
In a silicide reaction step performed thereafter, a silicide film is formed on the polycrystalline Si film.

【００７４】ゲート電極用の積層構造を形成した後、積
層上にレジストパターンＲ３を形成し、ゲート電極のパ
ターニングを行なう。積層構造をパターニングした後、
レジストマスクＲ３は除去する。After forming the laminated structure for the gate electrode, a resist pattern R3 is formed on the laminated structure, and the gate electrode is patterned. After patterning the laminated structure,
The resist mask R3 is removed.

【００７５】図９（Ａ）に示すように、ｐ型ウェル３８
を露出する開孔を有するレジストマスクＲ４を形成し、
Ｐイオンをイオン注入してＬＤＤ用のｎ- 層４６を形成
する。その後レジストマスクＲ４を除去し、今度はｎ型
ウェル３４を露出する開孔を有するレジストマスクＲ５
を形成する。レジストマスクＲ５をマスクとし、ＢＦ 2
イオンをイオン注入してＬＤＤ用のｐ- 領域４７を形成
する。その後レジストマスクＲ５は除去する。As shown in FIG. 9A, the p-type well 38
Forming a resist mask R4 having an opening exposing
N ions for LDD by ion implantation of P ions-Form layer 46
I do. After that, the resist mask R4 is removed, and this time, the n-type
Resist mask R5 having an opening exposing well 34
To form BF using resist mask R5 as a mask Two
Implanting ions for LDD p-Form region 47
I do. After that, the resist mask R5 is removed.

【００７６】図９（Ｂ）に示すように、ゲート電極を覆
って基板全面上にＳｉＯ膜をＣＶＤにより形成し、異方
性エッチングを行なうことによってゲート電極側壁上に
のみゲートサイドウォール４８を形成する。ゲート電極
上面も酸化膜４４ａで覆われている。As shown in FIG. 9B, a SiO film is formed by CVD over the entire surface of the substrate so as to cover the gate electrode, and anisotropic etching is performed to form a gate sidewall 48 only on the side wall of the gate electrode. I do. The upper surface of the gate electrode is also covered with the oxide film 44a.

【００７７】図９（Ｃ）に示すように、図９（Ａ）に示
したのと同様のレジストマスクを用いてｐ型ウェル３８
に対し、Ａｓをイオン注入して高不純物濃度のソース／
ドレイン領域４９を形成し、ｎ型ウェル３４にＢＦ2 を
イオン注入して高不純物濃度のソース／ドレイン領域５
０を形成する。As shown in FIG. 9C, a p-type well 38 is formed using the same resist mask as that shown in FIG.
In contrast, As is ion-implanted to
A drain region 49 is formed, and BF 2 is ion-implanted into the n-type well 34 to form a source / drain region 5 having a high impurity concentration.
0 is formed.

【００７８】図１０（Ａ）に示すように、基板全面上に
Ｔｉ層を堆積し、熱処理を行なうことによってＳｉが露
出している領域上にＴｉＳｉ層５１を形成する。このシ
リサイド反応後、未反応Ｔｉ層は除去する。なお、Ｔｉ
の代わりにＣｏを用い、ＣｏＳｉ層を形成してもよい。As shown in FIG. 10A, a Ti layer is deposited on the entire surface of the substrate, and a heat treatment is performed to form a TiSi layer 51 on a region where Si is exposed. After this silicide reaction, the unreacted Ti layer is removed. Note that Ti
Instead of Co, a CoSi layer may be formed.

【００７９】図８（Ｃ）において、ゲート電極を多結晶
Ｓｉ層のみで形成し、ＳｉＯ2 膜４４も形成しなかった
場合は、多結晶ゲート電極層上にもシリサイド層が形成
される。In FIG. 8C, when the gate electrode is formed only of the polycrystalline Si layer and the SiO 2 film 44 is not formed, a silicide layer is also formed on the polycrystalline gate electrode layer.

【００８０】図１０（Ｂ）がこの場合を示す。基板全面
上にＴｉ層を堆積し、熱処理を行なってシリサイド反応
をさせることにより、ソース／ドレイン領域４９、５０
および多結晶シリコンゲート電極４２上にＴｉＳｉ層５
１が形成される。FIG. 10B shows this case. By depositing a Ti layer on the entire surface of the substrate and performing a heat treatment to cause a silicide reaction, the source / drain regions 49 and 50 are formed.
And TiSi layer 5 on polycrystalline silicon gate electrode 42
1 is formed.

【００８１】このようにして、ＣＭＯＳ構造を形成した
後、表面上に層間絶縁膜５２を形成する。層間絶縁膜５
２は、ＣＶＤによる酸化シリコン層５２ａと、ＳＯＧ層
５２ｂの積層からなる。なお、ＳＯＧ膜を形成した後、
表面をＣＭＰによって平坦化する。その後、レジストマ
スクを用いてコンタクトホール５３を形成する。After the CMOS structure is formed as described above, an interlayer insulating film 52 is formed on the surface. Interlayer insulating film 5
Numeral 2 is a stack of a silicon oxide layer 52a formed by CVD and an SOG layer 52b. After forming the SOG film,
The surface is planarized by CMP. Thereafter, a contact hole 53 is formed using a resist mask.

【００８２】図１１（Ａ）に示すように、接続孔５３を
形成した絶縁層５２表面上および接続孔５３の内面上に
Ｔｉ層５４、ＴｉＮ層５５を堆積し、その後、ＣＶＤに
よりタングステン層５６を成長し、接続孔を埋め込む。
その後、全面的にエッチングを行なうことにより、上部
平坦面上のタングステン層５６を除去する。As shown in FIG. 11A, a Ti layer 54 and a TiN layer 55 are deposited on the surface of the insulating layer 52 in which the connection hole 53 is formed and on the inner surface of the connection hole 53, and then the tungsten layer 56 is formed by CVD. Grow and fill the connection holes.
Thereafter, the entire surface is etched to remove the tungsten layer 56 on the upper flat surface.

【００８３】その後、Ｔｉ層１３、ＴｉＮ層１４、Ａｌ
またはＡｌ合金層１５、Ｔｉ層１６、ＴｉＮ層１７の積
層で形成される第１配線層Ｗ１を形成し、レジストマス
クを用いてパターニングする。この際、上側Ｔｉ層１６
の厚さは２〜７ｎｍの厚さとする。Thereafter, the Ti layer 13, the TiN layer 14, the Al
Alternatively, a first wiring layer W1 formed by stacking an Al alloy layer 15, a Ti layer 16, and a TiN layer 17 is formed, and is patterned using a resist mask. At this time, the upper Ti layer 16
Has a thickness of 2 to 7 nm.

【００８４】なお、タングステン層をエッチングで除去
する場合を説明したが、ＣＭＰによって平坦面上のタン
グステン層を除去してもよい。Although the case where the tungsten layer is removed by etching has been described, the tungsten layer on the flat surface may be removed by CMP.

【００８５】図１１（Ｂ）は、この場合を示す。タング
ステン層形成後、ＣＭＰを行なって絶縁層５２の平坦な
表面を露出する。接続孔５３内には、Ｔｉ層５４、Ｔｉ
Ｎ層５５、Ｗ領域５６が残される。その後、第１配線層
Ｗ１を形成する。FIG. 11B shows this case. After the formation of the tungsten layer, the flat surface of the insulating layer 52 is exposed by performing CMP. In the connection hole 53, a Ti layer 54, Ti
The N layer 55 and the W region 56 are left. After that, the first wiring layer W1 is formed.

【００８６】図１１（Ｃ）に示すように、第１配線層Ｗ
１を形成した後、層間絶縁膜５７を形成し、その表面を
平坦化する。層間絶縁膜５７に接続孔を形成し、ＴｉＮ
層５８、Ｗ層５９を形成し、平坦面上のＷ層をエッチン
グにより除去する。このようにして、層間絶縁膜５７を
貫通するプラグを形成する。As shown in FIG. 11C, the first wiring layer W
After forming 1, the interlayer insulating film 57 is formed, and its surface is flattened. A connection hole is formed in the interlayer insulating film 57 and TiN
A layer 58 and a W layer 59 are formed, and the W layer on the flat surface is removed by etching. Thus, a plug penetrating through the interlayer insulating film 57 is formed.

【００８７】なお、平坦面上のＷ層の除去は、前述同様
エッチングの他、ＣＭＰによって行なってもよい。図１
１（Ｄ）は この場合を示す。タングステン層形成後、
ＣＭＰを行い、層間絶縁膜５７表面を露出し、平坦な表
面を形成する。The removal of the W layer on the flat surface may be performed by CMP as well as etching as described above. FIG.
1 (D) shows this case. After forming the tungsten layer,
By performing CMP, the surface of the interlayer insulating film 57 is exposed to form a flat surface.

【００８８】その後、図１１（Ａ）、（Ｂ）に示す工程
と同様の工程を行い、第２配線層を形成する。以後、層
間絶縁膜形成、接続孔形成、プラグ形成、配線層形成の
工程を繰り返し、必要な層数の多層配線構造を得る。各
配線層において、ＡｌまたはＡｌ合金の主導電層の上に
は、厚さ２〜７ｎｍのＴｉ層を形成することが好まし
い。Thereafter, the same steps as those shown in FIGS. 11A and 11B are performed to form a second wiring layer. Thereafter, the steps of forming an interlayer insulating film, forming a connection hole, forming a plug, and forming a wiring layer are repeated to obtain a multilayer wiring structure having a required number of layers. In each wiring layer, it is preferable to form a Ti layer having a thickness of 2 to 7 nm on the main conductive layer of Al or Al alloy.

【００８９】なお、積極的に主導電層の粒界部にＡｌ−
Ｔｉ合金領域を形成する場合には、Ｔｉ層の厚さを厚く
してもよい。この場合、多層配線における熱処理の履歴
を考慮し、上層に向かうほどＴｉ層の厚さを厚く（下層
に向かうほどＴｉ層の厚さを薄くする）ことが好まし
い。Ａｌ（Ａｌ合金）層の厚さを上層になるほど厚くす
る等、レベルに応じて変化させる場合、Ａｌ（Ａｌ合
金）層の厚さに対するＴｉ層の厚さの比を下層になるほ
ど単調に減少させることが好ましい。It should be noted that Al- is positively added to the grain boundaries of the main conductive layer.
When forming a Ti alloy region, the thickness of the Ti layer may be increased. In this case, in consideration of the history of the heat treatment in the multilayer wiring, it is preferable that the thickness of the Ti layer is increased toward the upper layer (the thickness of the Ti layer is decreased toward the lower layer). When the thickness of the Al (Al alloy) layer is changed in accordance with the level, such as increasing the thickness of the upper layer, the ratio of the thickness of the Ti layer to the thickness of the Al (Al alloy) layer is monotonously reduced as the layer becomes lower. Is preferred.

【００９０】図１２に示すように、数年前から、ビアホ
ール内のＡｌ配線がホール開口後の熱処理で突起状に膨
れてくるという現象が報告されている。絶縁層９ａ上に
配線層Ｗを形成し、その表面を絶縁層９ｂで覆う。絶縁
層９ｂを貫通して配線層Ｗに達するビアホールＨを形成
する。その後上層配線を形成するための熱処理を行なう
とビアホールＨ内に突起ＰＪが生じる。これを決めるパ
ラメータは、上層配線（例えば２層目配線）の成長時熱
処理と下層配線（例えば１層目配線）の上部にあるＴｉ
Ｎ／Ｔｉの厚さ（強さ）に依存するものと思われる。As shown in FIG. 12, from several years ago, it has been reported that Al wiring in a via hole bulges into a protruding shape by heat treatment after the opening of the hole. The wiring layer W is formed on the insulating layer 9a, and its surface is covered with the insulating layer 9b. A via hole H that penetrates through the insulating layer 9b and reaches the wiring layer W is formed. Thereafter, when heat treatment for forming an upper wiring is performed, a protrusion PJ is generated in the via hole H. The parameters that determine this are the heat treatment during the growth of the upper wiring (for example, the second wiring) and the Ti above the lower wiring (for example, the first wiring).
It seems to depend on the thickness (strength) of N / Ti.

【００９１】この現象は、熱膨張係数の違いから、周囲
の絶縁膜からのストレスでＡｌがビアホール内に押し出
されると説明されている。したがって、Ａｌ上のＴｉＮ
／Ｔｉが厚いほど出にくいし、上層の配線層成長時の熱
処理が低いほど出にくいことは容易に想像される。It is described that this phenomenon is caused by the fact that Al is extruded into the via hole by the stress from the surrounding insulating film due to the difference in the coefficient of thermal expansion. Therefore, TiN on Al
It is easily imagined that the thicker the / Ti, the harder it is, and the lower the heat treatment at the time of growing the upper wiring layer, the harder it is.

【００９２】ところが、上述の実施例では信頼性を向上
させるためにＴｉを薄くし、さらにＡｌ−Ｔｉ反応層厚
も薄くしようとしている。反応層が薄いと、突起不良が
出やすくなる可能性がある。突起不良を防止するために
は、第１層目配線層のＴｉは薄くしても、第２層目配線
層から少しずつＴｉ層（ＴｉＮ／Ｔｉ層）を厚くしてい
った方が有利である。できれば、ＡｌとＴｉとを反応も
させた方が突起不良防止のためにはより好ましいであろ
う。しかし、Ｔｉが薄い状態で熱処理温度を突然上げる
と、その時点で突起が出てしまうので、１層目は低温で
反応させず、２層目から少し厚くしたり、温度を上げて
反応させる等の段階的な強化を行なうことが好ましい。However, in the above-described embodiment, the thickness of Ti is reduced to improve the reliability, and the thickness of the Al-Ti reaction layer is also reduced. If the reaction layer is thin, there is a possibility that defective protrusions are likely to occur. In order to prevent the protrusion failure, it is advantageous to gradually increase the thickness of the Ti layer (TiN / Ti layer) from the second wiring layer even if the thickness of the first wiring layer is thin. is there. If possible, it is more preferable to make Al and Ti react with each other in order to prevent defective protrusions. However, if the heat treatment temperature is suddenly increased in a state where Ti is thin, projections appear at that point. Therefore, the first layer is not reacted at a low temperature, but the second layer is made slightly thicker, or the temperature is increased to react. It is preferable to perform stepwise strengthening.

【００９３】一般的傾向として、上層配線にいくに従っ
て配線層厚は厚くなる傾向にあるので、シート抵抗を考
慮すれば、Ｔｉ厚を相対的に厚くして反応させた方が突
起不良に関しては有利になる。As a general tendency, the wiring layer thickness tends to be thicker as it goes to the upper layer wiring. Therefore, considering the sheet resistance, it is more advantageous to make the reaction relatively thicker with respect to the Ti in view of the sheet resistance. become.

【００９４】なお、製造プロセスにおけるマージンを考
慮し、Ｔｉ層の厚さ（または厚さの比）を全配線層に対
し、同一としてもよい。この場合、上層に向かうほど配
線層形成時の熱処理温度を高くすることが好ましい。In consideration of the margin in the manufacturing process, the thickness (or ratio of the thickness) of the Ti layer may be the same for all the wiring layers. In this case, it is preferable that the heat treatment temperature for forming the wiring layer be higher toward the upper layer.

【００９５】最上層の配線層を形成した後、絶縁膜とし
てＳｉ酸化膜（ＰＳＧ等）、ＳＯＧ膜、ＳｉＮカバー膜
等を成長する。その後、パッド形成用の開孔をレジスト
パターンを用いたＲＩＥで形成する。最後に、水素雰囲
気中のアニールを行い、背面研削を行なって半導体装置
を完成させる。After forming the uppermost wiring layer, a silicon oxide film (PSG or the like), an SOG film, a SiN cover film, etc. are grown as an insulating film. Thereafter, an opening for forming a pad is formed by RIE using a resist pattern. Finally, annealing is performed in a hydrogen atmosphere, and back grinding is performed to complete the semiconductor device.

【００９６】以上、高融点金属としてＴｉを用いる場合
を説明したが、Ｗ等の他の高融点金属を用いることもで
きる。この場合、ＴｉＮはＷＮの高融点金属窒化物とす
るのがよい。Although the case where Ti is used as the high melting point metal has been described above, other high melting point metals such as W can be used. In this case, the TiN is preferably a high melting point metal nitride of WN.

【００９７】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。The present invention has been described in connection with the preferred embodiments.
The present invention is not limited to these. For example, it will be apparent to those skilled in the art that various modifications, improvements, combinations, and the like can be made.

【００９８】[0098]

【発明の効果】以上説明したように、本発明によれば、
接触抵抗を含む配線の抵抗が低く、かつエレクトロマイ
グレーション等に対する信頼性の高い多層配線を有する
半導体装置が提供される。As described above, according to the present invention,
A semiconductor device having a multilayer wiring with low resistance of wiring including contact resistance and high reliability against electromigration or the like is provided.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明者が行なった実験を説明するための断面
図およびグラフである。FIG. 1 is a cross-sectional view and a graph for explaining an experiment performed by the present inventors.

【図２】本発明者が行なった実験を説明するための断面
図である。FIG. 2 is a cross-sectional view for explaining an experiment performed by the present inventors.

【図３】本発明者が行なった実験を説明するための平面
図およびグラフである。FIG. 3 is a plan view and a graph for explaining an experiment performed by the inventor.

【図４】本発明者が行なった実験を説明するための平面
図およびグラフである。FIG. 4 is a plan view and a graph for explaining an experiment performed by the inventor.

【図５】本発明者が行なった実験を説明するための断面
図およびグラフである。FIG. 5 is a cross-sectional view and a graph for explaining an experiment performed by the inventor.

【図６】実験の結果得たサンプルの断面構成を示すＴＥ
Ｍ写真のスケッチである。FIG. 6 is a TE showing a cross-sectional configuration of a sample obtained as a result of an experiment.
It is a sketch of M photograph.

【図７】本発明の実施例による多層配線を説明するため
の断面図である。FIG. 7 is a sectional view illustrating a multilayer wiring according to an embodiment of the present invention.

【図８】本発明の実施例による半導体装置の製造方法を
説明するための断面図である。FIG. 8 is a cross-sectional view illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.

【図９】本発明の実施例による半導体装置の製造方法を
説明するための断面図である。FIG. 9 is a cross-sectional view illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.

【図１０】本発明の実施例による半導体装置の製造方法
を説明するための断面図である。FIG. 10 is a sectional view illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.

【図１１】本発明の実施例による半導体装置の製造方法
を説明するための断面図である。FIG. 11 is a sectional view illustrating the method of manufacturing the semiconductor device according to the embodiment of the present invention.

【図１２】ビアホール内のＡｌ配線に生じる突起現象を
概略的に示す断面図である。FIG. 12 is a cross-sectional view schematically showing a projection phenomenon occurring in an Al wiring in a via hole.

【符号の説明】[Explanation of symbols]

９ 絶縁領域 １１ Ｓｉ基板 １２ Ｓｉ酸化膜 １３ 下側Ｔｉ層 １４ 下側ＴｉＮ層 １５ 主導電層 １６ 上側Ｔｉ層 １７ 上側ＴｉＮ層 １８ Ａｌ−Ｔｉ反応層 １９、２４、２７、３２ Ｓｉ酸化膜 ２０ ＴｉＮ層 ２１ タングステン層 ２５ Ｔｉ層 ２６ Ａｌ−Ｃｕ導電層 ２８、３３ ＳｉＮ層 ３１ ｐ型Ｓｉ基板 ３４ ｎ型ウェル ３６ フィールド酸化膜 ３８ ｐ型ウェル ４１ ゲート酸化膜 ４２ 多結晶Ｓｉ層 ４３ ＷＳｉ層 ４４ 酸化Ｓｉ層 Ｇ ゲート電極 ４６、４７ ＬＤＤ領域 ４８ サイドスペーサ ４９、５０ 高不純物濃度ソース／ドレイン領域 ５１ シリサイド層 ５２ 絶縁層 ５３ 接続孔 ５４ Ｔｉ層 ５５ ＴｉＮ層 ５６ タングステン層 ５７ 層間絶縁膜 ５８ ＴｉＮ層 ５９ タングステン層 Ｗ１−Ｗ４、ＷＴ 配線層 Ｐ１−Ｐ４ 導電性プラグ Ｈ１、Ｈ２ 接続口 Ｔ１−Ｔ８ パッド Reference Signs List 9 insulating region 11 Si substrate 12 Si oxide film 13 Lower Ti layer 14 Lower TiN layer 15 Main conductive layer 16 Upper Ti layer 17 Upper TiN layer 18 Al-Ti reaction layer 19, 24, 27, 32 Si oxide film 20 TiN Layer 21 Tungsten layer 25 Ti layer 26 Al-Cu conductive layer 28, 33 SiN layer 31 p-type Si substrate 34 n-type well 36 field oxide film 38 p-type well 41 gate oxide film 42 polycrystalline Si layer 43 WSi layer 44 Si oxide oxide Layer G Gate electrode 46, 47 LDD region 48 Side spacer 49, 50 High impurity concentration source / drain region 51 Silicide layer 52 Insulating layer 53 Connection hole 54 Ti layer 55 TiN layer 56 Tungsten layer 57 Interlayer insulating film 58 TiN layer 59 Tungsten layer W1-W4, WT Wiring layer P1-P4 Conductive plug H1, H2 connection port T1-T8 pad

Claims (14)

【特許請求の範囲】[Claims] 【請求項１】 多層配線を有する半導体装置であって、
多層配線の少なくとも１つの配線層が、 ＡｌまたはＡｌ合金で形成された主導電層と、 前記主導電層に接触してその上または下に形成され、約
２ｎｍ〜約７ｎｍの厚さを有する第１高融点金属層とを
有する多層配線を有する半導体装置。1. A semiconductor device having a multilayer wiring,
At least one wiring layer of the multilayer wiring has a main conductive layer formed of Al or an Al alloy, and a second conductive layer formed on or below the main conductive layer in contact with the main conductive layer and having a thickness of about 2 nm to about 7 nm. A semiconductor device having a multi-layer wiring having one high melting point metal layer. 【請求項２】 前記第１高融点金属層が前記主導電層の
上に形成された層であり、さらに前記少なくとも１つの
配線層が、 前記第１高融点金属層の上に形成された第１高融点金属
窒化物層と、 前記主導電層に接触して、その下に形成された第２高融
点金属窒化物層と、 前記第２高融点金属窒化物層の下に形成された第２高融
点金属層とを有する請求項１記載の多層配線を有する半
導体装置。2. The method according to claim 1, wherein the first refractory metal layer is a layer formed on the main conductive layer, and the at least one wiring layer is formed on the first refractory metal layer. (1) a refractory metal nitride layer, a second refractory metal nitride layer formed below and in contact with the main conductive layer, and a second refractory metal nitride layer formed below the second refractory metal nitride layer. 2. The semiconductor device having a multilayer wiring according to claim 1, comprising two refractory metal layers. 【請求項３】 前記多層配線が、前記少なくとも１つの
配線層に積層方向で隣接し、前記少なくとも１つの配線
層と同じ積層構造を有する他の配線層を有する請求項２
記載の多層配線を有する半導体装置。3. The multi-layer wiring has another wiring layer adjacent to the at least one wiring layer in a stacking direction and having the same stacked structure as the at least one wiring layer.
A semiconductor device having the multilayer wiring according to any one of the preceding claims. 【請求項４】 前記多層配線が、最上層の配線層を除い
て全て同一の積層構造を有する請求項２記載の多層配線
を有する半導体装置。4. The semiconductor device having multilayer wiring according to claim 2, wherein the multilayer wiring has the same laminated structure except for the uppermost wiring layer. 【請求項５】 さらに、前記多層配線の隣接する配線層
を接続するタングステンプラグを有する請求項１〜４の
いずれかに記載の多層配線を有する半導体装置。5. The semiconductor device having a multilayer wiring according to claim 1, further comprising a tungsten plug for connecting a wiring layer adjacent to said multilayer wiring. 【請求項６】 各々が、ＡｌまたはＡｌ合金の主導電層
と高融点金属層と直接接触して積層した積層構造を含む
多層配線であって、前記高融点金属層の厚さが下層配線
になるに従って単調に減少する多層配線を有する半導体
装置。6. A multilayer wiring including a laminated structure in which a main conductive layer of Al or an Al alloy and a refractory metal layer are directly contacted and laminated, wherein the thickness of the refractory metal layer is lower A semiconductor device having a multilayer wiring that monotonically decreases as the wiring becomes smaller. 【請求項７】 前記主導電層の厚さに対する前記高融点
金属層の厚さが下層配線になるに従って単調に減少する
請求項６記載の多層配線を有する半導体装置。7. The semiconductor device having a multilayer wiring according to claim 6, wherein the thickness of said refractory metal layer with respect to the thickness of said main conductive layer decreases monotonically as it goes to lower wiring. 【請求項８】 前記主導電層が結晶粒界部で結晶粒部よ
りも多くＡｌと高融点金属の反応生成物を含む請求項６
または７記載の多層配線を有する半導体装置。8. The main conductive layer contains a reaction product of Al and a refractory metal at a crystal grain boundary portion more than at a crystal grain portion.
Or a semiconductor device having the multilayer wiring according to 7. 【請求項９】 ＡｌまたはＡｌ合金の主導電層と高融点
金属層とを直接接触して積層した積層構造を含む配線層
を複数層重ねて多層配線を製造する工程を含み、上層配
線になるに従ってＡｌと高融点金属との反応を許容する
ように配線形成条件が選択されている半導体装置の製造
方法。9. A method of manufacturing a multilayer wiring by stacking a plurality of wiring layers including a laminated structure in which a main conductive layer of Al or an Al alloy and a refractory metal layer are directly contacted and laminated, thereby forming a multilayer wiring. A method of manufacturing a semiconductor device, wherein wiring formation conditions are selected so as to allow a reaction between Al and a refractory metal according to the following. 【請求項１０】 前記配線形成条件は、上層になるに従
って高融点金属層の厚さを単調に増加させる請求項９記
載の半導体装置の製造方法。10. The method of manufacturing a semiconductor device according to claim 9, wherein the condition for forming the wiring monotonically increases the thickness of the refractory metal layer as the layer becomes higher. 【請求項１１】 前記配線形成条件は、上層になるに従
って主導電層の厚さに対する高融点金属層の厚さの比を
単調に増加させる請求項９または１０記載の半導体装置
の製造方法。11. The method of manufacturing a semiconductor device according to claim 9, wherein said wiring forming condition monotonously increases a ratio of a thickness of said refractory metal layer to a thickness of said main conductive layer as the layer becomes higher. 【請求項１２】 前記配線形成条件は、上層になるに従
って配線形成温度を単調に増加させる請求項９記載の半
導体装置の製造方法。12. The method of manufacturing a semiconductor device according to claim 9, wherein the wiring formation condition monotonously increases a wiring formation temperature as the layer becomes higher. 【請求項１３】 前記高融点金属がＴｉであり、前記高
融点金属窒化物がＴｉＮである請求項１〜８のいずれか
に記載の半導体装置。13. The semiconductor device according to claim 1, wherein said high melting point metal is Ti, and said high melting point metal nitride is TiN. 【請求項１４】 前記高融点金属がＴｉであり、前記高
融点金属窒化物がＴｉＮである請求項９〜１２のいずれ
かに記載の半導体装置の製造方法。14. The method of manufacturing a semiconductor device according to claim 9, wherein said high melting point metal is Ti, and said high melting point metal nitride is TiN.
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