JPH10232788A - 信号処理装置及びソフトウェア - Google Patents

Abstract

(57)【要約】 【課題】本発明は、パーソナルコンピュータ等に搭載さ
れ、低コストで十分な信号処理速度を達成可能な信号処
理アクセラレータの構成を提供することを目的とする。 【解決手段】信号処理装置は、複数の情報処理ユニット
と、該複数の情報処理ユニット間を接続する通信リンク
を含み、該複数の情報処理ユニットの各々が、データを
処理する信号処理部と、該通信リンクを介して別の情報
処理ユニットと通信する通信制御部と、データ及び該信
号処理部が実行するプログラムを格納する格納部を含
み、該格納部を介して外部バスとのデータ入出力を行う
ことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般にデータ処理装
置に関し、詳しくはパーソナルコンピュータ上に搭載さ
れ、マルチメディアデータ等を高速に処理可能な信号処
理アクセラレータに関する。

【０００２】

【従来の技術】近年、データ処理分野の拡大に伴い、画
像及び音声等の多量のデータを高速に処理可能な装置に
対する要求が高まっている。特にマルチメディア機器に
於ては、例えば動画像を表示する速度に対応して、画像
及び音声等のデータを高速に処理する必要がある。

【０００３】このような高速なデータ処理を実現するた
めのマルチメディア機器は、一般に、個々の信号処理方
式に対応した専用ハードウェアを多数搭載したシステム
構成となる。しかしこのように専用ハードウェアで処理
の高速化を実現する場合、機器のコスト及び機器の拡張
性の点で問題がある。即ち、個々の信号処理方式に対応
した専用ハードウェアの設計・開発・製造にコストがか
かり、それらの専用ハードウェアを組み込んだシステム
は高価なものとなってしまう。また専用ハードウェア
は、専用のデータ処理用に設計されるために、当然実行
可能な処理に制約があり、新たな応用に適用するといっ
た機能拡張性に問題がある。

【０００４】また汎用プロセッサの高速化・高性能化に
伴って、汎用プロセッサを高速データ処理に用いること
も可能となって来ている。このような汎用プロセッサを
使用したシステムは、上記の専用ハードウェアのシステ
ムと対比すると、ソフトウェアにより種々の信号処理機
能を実現しようというものである。ソフトウェアにより
信号処理機能を実現するシステムは、専用ハードウェア
のシステムと比較して、低コストでありまた機能拡張性
に優れているという利点がある。

【０００５】

【発明が解決しようとする課題】しかし汎用プロセッサ
を用いたソフトウェアによる信号処理システムには、以
下の様な問題点がある。まず第１に、このようなシステ
ム上ではＯＳが動作し汎用プロセッサがＯＳの処理を行
っているため、汎用プロセッサを信号処理に占有的に使
用することが出来ない。即ち、信号処理中にＯＳタスク
等を実行する必要があるために、信号処理の速度を十分
に挙げることが難しく、特に実時間処理が要求される場
合などには問題がある。

【０００６】第２に、汎用プロセッサは凡ゆるデータ操
作に対応できるように設計されたものであり、多量の信
号処理には向いていない。特に画像処理のように並列な
データ処理が好ましい分野に於ては、汎用プロセッサは
効果的でない。第３に、汎用プロセッサ、メモリ、Ｉ／
Ｏ等の間でバスを介してデータ転送する際に、バスの使
用頻度が高まると、信号処理用のデータ転送とＯＳタス
ク等の信号処理以外のデータ転送との間でバスへのアク
セスが競合する結果となり、データ転送速度が下降す
る。例えばＩ／Ｏからメモリへデータ転送し、信号処理
のためにメモリと汎用プロセッサとの間で膨大な回数の
データ転送を行い、更に処理後のデータをメモリからＩ
／Ｏに転送するといった例を考えても、バスの使用頻度
は非常に高く、他のタスクとの競合によってデータ転送
速度が低下することは避けられない。

【０００７】主に上記３つの理由によって、汎用プロセ
ッサを用いたソフトウェアによる信号処理システムに於
ては、十分な信号処理速度を達成できないという問題点
がある。特にマルチメディア信号処理のように、複数の
信号処理を同時実行する必要があるような用途には、適
用することが難しい。それに対し、汎用プロセッサを用
いたパーソナルコンピュータ上に、従来の信号処理用に
開発されたＤＳＰ（digital signal processor）等を組
み込んだシステム構成とすれば、要求される条件を満た
す速度で、画像及び音声データの処理を実現できるよう
になって来ている。また、汎用プロセッサに拡張命令と
して信号処理機能を追加した所謂マルチメディア拡張命
令セット対応プロセッサ（例えばインテル社製Ｐ５５
Ｃ）等も存在する。

【０００８】しかし信号処理用の専用ハードウェア部分
の設計・開発・製造にコストがかかるという問題がある
と共に、上述のように、データ転送時のバスの競合が処
理速度を制約するという問題がある。特に複数の信号処
理を同時に実行する必要があるマルチメディア信号処理
に於ては、各信号処理間でバス競合が起こるために、十
分な性能を発揮できない。

【０００９】従って本発明は、パーソナルコンピュータ
等に搭載され、低コストで十分な信号処理速度を達成可
能な信号処理アクセラレータの構成（アーキテクチャ）
を提供することを目的とする。

【００１０】

【課題を解決するための手段】請求項１の発明に於て
は、信号処理装置は、複数の情報処理ユニットと、該複
数の情報処理ユニット間を接続する通信リンクを含み、
該複数の情報処理ユニットの各々が、データを処理する
信号処理部と、該通信リンクを介して別の情報処理ユニ
ットと通信する通信制御部と、データ及び該信号処理部
が実行するプログラムを格納する格納部を含み、該格納
部を介して外部バスとのデータ入出力を行うことを特徴
とする。

【００１１】上記発明に於ては、バスを介在しないで通
信可能な複数の情報処理ユニットを設けて、それら情報
処理ユニットに処理を実行させるので、バス競合により
データ処理速度が低下することなく高速な信号処理を実
現することが出来る。また画像処理プロセスや音声処理
プロセス等の複数のプロセスの各々に、別の情報処理ユ
ニットを割り当てることが出来るので、複数の異なった
信号を処理する必要があるマルチメディア信号処理に適
している。

【００１２】請求項２の発明に於ては、請求項１記載の
信号処理装置に於て、前記複数の情報処理ユニットは、
前記通信リンクを介して直列に配置されていることを特
徴とする。上記発明に於ては、任意の情報処理ユニット
間の通信は、介在する情報処理ユニット及び通信リンク
を介して行うことが出来る。

【００１３】請求項３の発明に於ては、請求項２記載の
信号処理装置に於て、前記格納部は、前記データ及び前
記プログラムを格納するメモリと、前記外部バスとのデ
ータ入出力を行う際に該メモリを外部バスからメモリと
してアクセス可能にするメモリ制御部を含むことを特徴
とする。上記発明に於ては、信号処理部、通信制御部、
及び格納部を１つのチップ上に集積回路化して、従来の
メモリと同等な形でパーソナルコンピュータに搭載する
ことが出来る。従ってコストを従来のメモリデバイスに
重複させることが可能であると共に、メモリデバイス内
に埋め込まれた情報処理ユニットをソフトウェアで活用
出来るという利点がある。従って、ハードウェアの追加
・拡張にかかる費用を削減すると共に、機能拡張性に優
れたシステムを構築することが出来る。

【００１４】請求項４の発明に於ては、請求項３記載の
信号処理装置に於て、前記メモリ制御部は、キー情報を
格納するキーデータ格納部を含み、前記外部バスとのデ
ータ入出力を行う際に該キー情報に一致するデータが入
力された場合にのみ、該メモリを該外部バスからメモリ
としてアクセス可能にすることを特徴とする。上記発明
に於ては、格納部のメモリを通常は外部バスからメモリ
としてアクセス不可能な状態にしておくことによって、
ホストプロセッサのＯＳがＯＳ用メモリスペースとして
獲得してしまうことを防ぐと共に、情報処理ユニット使
用時には暗号（キー情報）を解除することによって、ホ
ストプロセッサと情報処理ユニット間のデータ通信を可
能にすることが出来る。

【００１５】請求項５の発明に於ては、請求項２記載の
信号処理装置に於て、前記複数の情報処理ユニットは、
並列にデータを処理することを特徴とする。上記発明に
於ては、同時並列にデータ処理可能な手続に関しては、
各情報処理ユニットに並列に実行させることによって、
高速なデータ処理を実現することが出来る。

【００１６】請求項６の発明に於ては、請求項２記載の
信号処理装置に於て、前記複数の情報処理ユニットは、
前記通信リンクを介してデータを順次受け渡すことによ
って、パイプライン動作を行いながらデータを処理する
ことを特徴とする。上記発明に於ては、ある手続の結果
を別の手続が必要とするが各手続を繰り返し実行する必
要がある場合、各手続を重ね合わせて各情報処理ユニッ
トにパイプライン的に実行させることによって、高速な
データ処理を実現することが出来る。

【００１７】請求項７の発明に於ては、信号処理装置
は、複数の情報処理ユニットと、該複数の情報処理ユニ
ット間を接続する通信リンクと、該複数の情報処理ユニ
ットの各々に接続された共通のバスを含み、該複数の情
報処理ユニットの各々が、データを処理する信号処理部
と、該通信リンクを介して別の情報処理ユニットと通信
する通信制御部と、データ及び該信号処理部が実行する
プログラムを格納する格納部を含み、該複数の情報処理
ユニットの各々は該格納部を介して該バスとのデータ入
出力を行うことを特徴とする。

【００１８】上記発明に於ては、バスを介在しないで通
信可能な複数の情報処理ユニットを設けて、それら情報
処理ユニットに処理を実行させるので、バス競合により
データ処理速度が低下することなく高速な信号処理を実
現することが出来る。また画像処理プロセスや音声処理
プロセス等の複数のプロセスの各々に、別の情報処理ユ
ニットを割り当てることが出来るので、複数の異なった
信号を処理する必要があるマルチメディア信号処理に適
している。

【００１９】請求項８の発明に於ては、請求項７記載の
信号処理装置に於て、前記複数の情報処理ユニットは、
前記通信リンクを介して直列に配置されていることを特
徴とする。上記発明に於ては、任意の情報処理ユニット
間の通信は、介在する情報処理ユニット及び通信リンク
を介して行うことが出来る。

【００２０】請求項９の発明に於ては、請求項８記載の
信号処理装置に於て、前記格納部は、前記データ及び前
記プログラムを格納するメモリと、前記バスとのデータ
入出力を行う際に該メモリを該バスからメモリとしてア
クセス可能にするメモリ制御部を含むことを特徴とす
る。上記発明に於ては、信号処理部、通信制御部、及び
格納部を１つのチップ上に集積回路化して、従来のメモ
リと同等な形で信号処理装置内に搭載することが出来
る。従ってコストを従来のメモリデバイスに重複させる
ことが可能であると共に、メモリデバイス内に埋め込ま
れた情報処理ユニットをソフトウェアで活用出来るとい
う利点がある。従って、ハードウェアの追加・拡張にか
かる費用を削減すると共に、機能拡張性に優れた信号処
理装置を構築することが出来る。

【００２１】請求項１０の発明に於ては、請求項９記載
の信号処理装置に於て、前記メモリ制御部は、キー情報
を格納するキーデータ格納部を含み、前記バスとのデー
タ入出力を行う際に該キー情報に一致するデータが入力
された場合にのみ、該メモリを該バスからメモリとして
アクセス可能にすることを特徴とする。上記発明に於て
は、格納部のメモリを通常はバスからメモリとしてアク
セス不可能な状態にしておくことによって、ホストプロ
セッサが別の目的のメモリスペースとして獲得してしま
うことを防ぐと共に、情報処理ユニット使用時には暗号
（キー情報）を解除することによって、ホストプロセッ
サと情報処理ユニット間のデータ通信を可能にすること
が出来る。

【００２２】請求項１１の発明に於ては、請求項８記載
の信号処理装置に於て、前記複数の情報処理ユニット
は、並列にデータを処理することを特徴とする。上記発
明に於ては、同時並列にデータ処理可能な手続に関して
は、各情報処理ユニットに並列に実行させることによっ
て、高速なデータ処理を実現することが出来る。

【００２３】請求項１２の発明に於ては、請求項８記載
の信号処理装置に於て、前記複数の情報処理ユニット
は、前記通信リンクを介してデータを順次受け渡すこと
によって、パイプライン動作を行いながらデータを処理
することを特徴とする。上記発明に於ては、ある手続の
結果を別の手続が必要とするが各手続を繰り返し実行す
る必要がある場合、各手続を重ね合わせて各情報処理ユ
ニットにパイプライン的に実行させることによって、高
速なデータ処理を実現することが出来る。

【００２４】請求項１３の発明に於ては、請求項８記載
の信号処理装置に於て、前記複数の情報処理ユニットを
該バスを介して制御すると共にそれ自身がデータ処理を
行うＣＰＵ（Central Processing Unit ）を更に含み、
該ＣＰＵが読み込んだ命令が命令例外を発生した際に、
該複数の情報処理ユニットが該命令を代わりに実行する
ことを特徴とする。

【００２５】上記発明に於ては、ある命令をホストプロ
セッサ（ＣＰＵ）が読み込んで割り込みを起こした場合
に、情報処理ユニットがこの命令を実行することによっ
て仮想マシン機能を実現し、恰もホストプロセッサがこ
の命令を実行しているかのようにプログラム処理を進め
ることが出来る。請求項１４の発明に於ては、専用通信
リンクを介して直列に接続され各々がメモリとしてバス
からアクセス可能である複数の情報処理ユニットを内蔵
したコンピュータに於て該コンピュータを制御すること
により該複数の情報処理ユニットにデータ処理を実行さ
せるプログラムを記録した機械読み取り可能な記憶媒体
に於て、該プログラムは、アプリケーションプログラム
からの該データ処理の要求に基づき、該複数の情報処理
ユニットへのプロセス割り当て及び該複数の情報処理ユ
ニット間のデータ接続を管理する第１のリソース管理手
段と、該プロセス割り当て及び該データ接続にしたがっ
て該複数の情報処理ユニットを制御して該データ処理を
実行させる第２のリソース管理手段を含み、該第１のリ
ソース管理手段は該コンピュータのアプリケーションイ
ンターフェース層に配置され、該第２のリソース管理手
段は該コンピュータのデバイスドライバ層に配置される
ことを特徴とする。

【００２６】上記発明に於ては、アプリケーションイン
ターフェース層及びデバイスドライバ層に配置された第
１及び第２のリソース管理手段が、複数の情報処理ユニ
ットを管理してプロセス割り当て及びデータ接続を行う
ので、ユーザプログラムやアプリケーションプログラム
が存在する最上層のアプリケーション層までデータを上
げる必要がなく、データ転送に関して効率的な処理を行
うことが出来る。

【００２７】請求項１５の発明に於ては、請求項１４記
載の記憶媒体に於て、前記第１のリソース管理手段は、
前記複数の情報処理ユニットが並列に処理を実行するよ
うに、該複数の情報処理ユニットを並列にデータ接続す
ることを特徴とする。上記発明に於ては、同時並列にデ
ータ処理可能な手続に関しては、各情報処理ユニットに
並列に実行させることによって、高速なデータ処理を実
現することが出来る。

【００２８】請求項１６の発明に於ては、請求項１４記
載の記憶媒体に於て、前記第１のリソース管理手段は、
前記複数の情報処理ユニットが順次データを受け渡しな
がらパイプライン処理を実行するように、該複数の情報
処理ユニットを直列にデータ接続することを特徴とす
る。上記発明に於ては、ある手続の結果を別の手続が必
要とするが各手続を繰り返し実行する必要がある場合、
各手続を重ね合わせて各情報処理ユニットにパイプライ
ン的に実行させることによって、高速なデータ処理を実
現することが出来る。

【００２９】請求項１７の発明に於ては、請求項１４記
載の記憶媒体に於て、前記アプリケーションプログラム
を実行する前記コンピュータのＣＰＵが割り込みを発生
した場合、該割り込みを検出して、該割り込みの原因と
なった該アプリケーションプログラムの命令を前記第１
のリソース管理プログラムに渡す仮想マシン手段を更に
含み、該第１のリソース管理手段及び前記第２のリソー
ス管理手段は、該命令を前記複数の情報処理ユニットに
実行させることを特徴とする。

【００３０】上記発明に於ては、ある命令をホストプロ
セッサ（ＣＰＵ）が読み込んで割り込みを起こした場合
に、情報処理ユニットがこの命令を実行することによっ
て仮想マシン機能を実現し、恰もホストプロセッサがこ
の命令を実行しているかのようにプログラム処理を進め
ることが出来る。請求項１８の発明に於ては、請求項１
４記載の記憶媒体に於て、前記第１のリソース管理手段
は、前記データ処理に関するプロセス割り当ての結果、
前記複数の情報処理ユニット間のデータ転送量の最大値
が最小になるように該プロセス割り当てを行うことを特
徴とする。

【００３１】上記発明に於ては、データ転送量の最大値
が最小になるような効率的なプロセス割り当てを行うこ
とが出来る。請求項１９の発明に於ては、請求項１４記
載の記憶媒体に於て、前記第１のリソース管理手段は、
前記データ処理に関するプロセス割り当ての結果、前記
複数の情報処理ユニット間のデータ転送量の最大値が最
小になるように、該プロセス割り当ての組み合わせを求
める第１のプロセス割り当て手段と、該データ処理に関
するプロセス割り当て後に残る次のデータ処理に利用可
能な該複数の情報処理ユニットが、可能なかぎり少ない
数の前記専用通信リンクを介在する範囲内に存在するよ
うに、該組み合わせの中から一つの組み合わせを選択す
る第２のプロセス割り当て手段を含むことを特徴とす
る。

【００３２】上記発明に於ては、データ転送量の最大値
が最小になると共に、次に割り当てるプロセスがなるべ
く他のデータ転送と重ならないように、効率的なプロセ
ス割り当てを行うことが出来る。請求項２０の発明に於
ては、ソフトウェアアーキテクチャは、アプリケーショ
ンプログラムが存在するアプリケーション層と、該アプ
リケーションプログラムが実行される際に動的にローデ
ィングされる動的ローディングライブラリが存在するア
プリケーションインターフェース層と、該動的ローディ
ングライブラリに対応するハードウェアデバイスを制御
するデバイスドライバが存在するデバイスドライバ層を
含み、ハードウェアデバイスである複数の情報処理要素
を制御し、該情報処理要素へのプロセス割り当て及び該
情報処理要素間のデータ接続を管理するリソース管理プ
ログラムを、該アプリケーションインターフェース層及
び該デバイスドライバ層に配置したことを特徴とする。

【００３３】上記発明に於ては、アプリケーションイン
ターフェース層及びデバイスドライバ層に配置されたリ
ソース管理プログラムが、複数の情報処理ユニットを管
理してプロセス割り当て及びデータ接続を行うので、ユ
ーザプログラムやアプリケーションプログラムが存在す
る最上層のアプリケーション層までデータを上げる必要
がなく、データ転送に関して効率的な処理を行うことが
出来る。

【００３４】請求項２１の発明に於ては、通信リンクを
介して直列に接続され互いに通信可能な複数の情報処理
ユニットにデータ処理のためのプロセスを割り当てる方
法は、前記データ処理に関するプロセス割り当ての結
果、前記複数の情報処理ユニット間のデータ転送量の最
大値が最小になるように、該プロセス割り当ての組み合
わせを求め、該データ処理に関するプロセス割り当て後
に残る次のデータ処理に利用可能な該複数の情報処理ユ
ニットが、可能なかぎり少ない数の該通信リンクを介在
する範囲内に存在するように、該組み合わせの中から一
つの組み合わせを選択する各段階を含むことを特徴とす
る。

【００３５】上記発明に於ては、データ転送量の最大値
が最小になると共に、次に割り当てるプロセスがなるべ
く他のデータ転送と重ならないように、効率的なプロセ
ス割り当てを行うことが出来る。請求項２２の発明に於
ては、メインメモリを有するホストプロセッサにクライ
アントプロセッサを接続して制御する方法は、ａ）該ホ
ストプロセッサから該メインメモリの記憶空間にアクセ
スし、ｂ）該アクセスに応じて該記憶空間の一部領域を
該ホストプロセッサと該クライアントプロセッサとの通
信用に割り当てる各段階を含むことを特徴とする。

【００３６】請求項２３の発明に於ては、請求項２２記
載の方法に於て、前記アクセスに応じて前記一部領域を
開放して前記ホストプロセッサから前記クライアントプ
ロセッサを切り離すことを特徴とする。請求項２４の発
明に於ては、請求項２２記載の方法に於て、前記アクセ
スは所定の一つのアドレスに対する少なくとも複数回の
アクセスであることを特徴とする。

【００３７】請求項２５の発明に於ては、請求項２２記
載の方法に於て、前記アクセスは所定範囲内のアドレス
に対する少なくとも複数回のアクセスであることを特徴
とする。請求項２６の発明に於ては、請求項２２記載の
方法に於て、前記段階ａ）は前記記憶空間にキーを含む
データを書き込み、前記段階ｂ）は該キーと所定のキー
とが一致すると前記一部領域を前記通信用に割り当てる
ことを特徴とする。

【００３８】請求項２７の発明に於ては、請求項２６記
載の方法に於て、前記段階ａ）は、各サブワードを前記
キーとして複数同一のサブワードを含んだデータワード
を前記記憶空間に書き込むことを特徴とする。請求項２
８の発明に於ては、請求項２６記載の方法に於て、前記
段階ａ）は、全ビット１であるデータワード及び全ビッ
ト０であるデータワードを繰り返し前記記憶空間に書き
込み１及び０の時系列により前記キーを表現することを
特徴とする。

【００３９】請求項２９の発明に於ては、請求項２６記
載の方法に於て、前記段階ａ）は、データワードに含ま
れる１或いは０のビットの個数を前記キーとして該デー
タワードを前記記憶空間に書き込むことを特徴とする。
請求項３０の発明に於ては、請求項２６記載の方法に於
て、前記段階ｂ）は、前記アクセスの回数を計数してそ
の計数値が所定数である場合に前記一部領域を前記通信
用に割り当てる段階を更に含むことを特徴とする。

【００４０】請求項３１の発明に於ては、請求項２６記
載の方法に於て、前記段階ｂ）は、前記データをパリテ
ィーチェックして所定のパリティー条件を満たさない場
合にはキー照合を行うことなくキー不一致と判断する段
階を更に含むことを特徴とする。請求項３２の発明に於
ては、請求項２６記載の方法に於て、前記段階ｂ）は、
前記データの所定の複数ビットをチェックして該複数ビ
ットが所定のビットパターンでない場合にはキー照合を
行うことなくキー不一致と判断する段階を更に含むこと
を特徴とする。

【００４１】請求項３３の発明に於ては、請求項２８記
載の方法に於て、前記段階ｂ）は、前記データワードの
全ビットが同一の値でない場合にはキー照合を行うこと
なくキー不一致と判断する段階を更に含むことを特徴と
する。請求項３４の発明に於ては、請求項２２記載の方
法に於て、前記段階ｂ）は、前記一部領域がアプリケー
ションに割り当てられている場合には該アプリケーショ
ンを前記記憶空間の別の領域に移して前記クライアント
プロセッサを該一部領域に割り当てる段階を更に含むこ
とを特徴とする。

【００４２】請求項３５の発明に於ては、請求項２２記
載の方法に於て、前記クライアントプロセッサに対する
前記記憶空間の前記一部領域の割り当てと該クライアン
トプロセッサに対するアプリケーションの割り当てとを
独立して制御する段階を更に含むことを特徴とする。請
求項３６の発明に於ては、請求項２２記載の方法に於
て、前記クライアントプロセッサと前記ホストプロセッ
サとの間で同期をとる段階と、複数のクライアントプロ
セッサ間で同期をとる段階とを更に含むことを特徴とす
る。

【００４３】請求項３７の発明に於ては、メインメモリ
を有するホストプロセッサにクライアントプロセッサを
接続して制御するプログラムを記録した機械読み取り可
能な記憶媒体に於て、該プログラムは、該ホストプロセ
ッサに該メインメモリの記憶空間をアクセスさせる第１
のプログラムコード手段と、該アクセスに応じて該記憶
空間の一部領域を該ホストプロセッサと該クライアント
プロセッサとの通信用に割り当てる第２のプログラムコ
ード手段を含むことを特徴とする。

【００４４】請求項３８の発明に於ては、請求項３７記
載の記憶媒体に於て、前記プログラムは、前記アクセス
に応じて前記一部領域を開放して前記ホストプロセッサ
から前記クライアントプロセッサを切り離すプログラム
コード手段を更に含むことを特徴とする。請求項３９の
発明に於ては、請求項３７記載の記憶媒体に於て、前記
第２のプログラムコード手段は、前記一部領域がアプリ
ケーションに割り当てられている場合には該アプリケー
ションを前記記憶空間の別の領域に移して前記クライア
ントプロセッサを該一部領域に割り当てるプログラムコ
ード手段を更に含むことを特徴とする。

【００４５】請求項４０の発明に於ては、請求項３７記
載の記憶媒体に於て、前記プログラムは、前記クライア
ントプロセッサに対する前記記憶空間の前記一部領域の
割り当てと該クライアントプロセッサに対するアプリケ
ーションの割り当てとを独立して制御するプログラムコ
ード手段を更に含むことを特徴とする。請求項４１の発
明に於ては、請求項３７記載の記憶媒体に於て、前記プ
ログラムは、前記クライアントプロセッサと前記ホスト
プロセッサとの間で同期をとるプログラムコード手段
と、複数のクライアントプロセッサ間で同期をとるプロ
グラムコード手段とを更に含むことを特徴とする。

【００４６】上記請求項２２乃至３３並びに請求項３７
及び３８の発明に於ては、ホストプロセッサからメイン
メモリの記憶空間に所定の形式のアクセスを行うことに
よって、記憶空間に対してクライアントプロセッサを割
り当てるので、専用ポートや専用バスを必要とせずにメ
モリインターフェースのみを用いて、ホストプロセッサ
とクライアントプロセッサとの接続／非接続を切り替え
ることが出来る。この所定の形式のアクセスとしては、
キー情報をデータに含めて記憶空間に書き込むことで、
書き込まれたキー情報が所定のキーと一致するか否かを
判断して、切り替えを行うことが可能である。この際、
ホストプロセッサのメモリインターフェース部分に於て
ビット順序の並べ変えが行われるシステムがあるが、こ
のようなシステムに於ては、ビット順序が変わらないサ
ブワードを単位としてキーを設定したり時系列情報でキ
ーを表現すること等で、ビット順序並べ変えに対処する
ことが出来る。またビットパターンを検査してキー照合
の前にデータを排除することで、高速なキー照合を行う
ことが可能になる。

【００４７】上記請求項３４及び３９の発明に於ては、
クライアントプロセッサを割り当てる記憶領域がアプリ
ケーションによって使用されている場合には、該アプリ
ケーションを別の記憶領域に移した後にクライアントプ
ロセッサ領域の割り当てを行うので、クライアントプロ
セッサ接続前には、クライアントプロセッサ領域を予め
確保しておく必要がなく、通常の記憶空間として用いる
ことが出来る。

【００４８】上記請求項３５及び４０の発明に於ては、
クライアントプロセッサに対する領域割り当てとクライ
アントプロセッサに対するアプリケーション割り当てと
を別々に制御するので、ある記憶領域に割り当てたまま
でクライアントプロセッサの処理アプリケーションを切
り替えたり、ある処理アプリケーションを割り当てたま
までクライアントプロセッサを別の記憶領域に割り当て
たりすることが可能になる。

【００４９】上記請求項３６及び４１の発明に於ては、
ホストプロセッサとクライアントプロセッサとの間に於
て及び／又は複数のクライアントプロセッサ間に於て同
期連携をとるので、柔軟なデータ処理が可能となる。

【００５０】

【発明の実施の形態】以下に本発明の実施例を添付の図
面を用いて説明する。図１は、本発明による信号処理ア
クセラレータの構成を示す構成図である。図１の信号処
理アクセラレータは、複数で同一の情報処理ユニット１
０を含む。各情報処理ユニット１０は、互いに接続され
ると共に、ホストメモリバス３０に接続される。このホ
ストメモリバスへの接続は、ＳＩＭＭメモリ、ＤＩＭＭ
メモリと呼ばれるメモリを接続するためのスロットを使
用してもよい。

【００５１】各情報処理ユニット１０は、信号処理プロ
セッサ１１、命令キャッシュ１２、データＲＡＭ１３、
リンク制御部１４及び１５、メインキャッシュ１６、リ
ンクキャッシュ１７、ＤＲＡＭ１８、及びＤＲＡＭコン
トローラ１９を含む。信号処理プロセッサ１１、命令キ
ャッシュ１２、及びデータＲＡＭ１３は、信号処理部２
５を構成する。またリンク制御部１４及び１５、メイン
キャッシュ１６、及びリンクキャッシュ１７は、通信制
御部２６を構成する。

【００５２】リンク制御部１４及び１５には、通信リン
ク２０が接続される。各情報処理ユニット１０は、通信
リンク２０を介して直列に配列され、隣接する情報処理
ユニット１０と通信する。通信内容をある情報処理ユニ
ット１０から次の情報処理ユニット１０へと伝播してい
くことで、任意の情報処理ユニット１０間で通信を行う
ことが出来る。図１では３個の情報処理ユニット１０が
示されるが、個数は３個に限られず任意である。また各
情報処理ユニット１０は、ＤＲＡＭコントローラ１９を
介してホストメモリバス３０に接続される。更にホスト
プロセッサ（ＣＰＵ）３１が、ホストメモリバス３０に
接続される。

【００５３】信号処理プロセッサ１１は信号処理機能を
実現するプロセッサであり、命令キャッシュ１２は、信
号処理プロセッサ１１が頻繁に用いる命令を格納してお
くためのキャッシュメモリである。なお信号処理プロセ
ッサ１１が実行するプログラムは、命令キャッシュ１２
以外にＤＲＡＭ１８に格納されている。データＲＡＭ
は、信号処理プロセッサ１１がデータ処理する際に中間
結果を格納するため等のワーク領域として用いられる。
メインキャッシュ１６及びリンクキャッシュ１７は、信
号処理プロセッサ１１が処理するデータを格納しておく
ためのキャッシュメモリである。メインキャッシュ１６
には、情報処理ユニット１０自身のＤＲＡＭ１８から取
り込んだデータを格納し、リンクキャッシュ１７には、
リンク制御１４及び１５を介して他の情報処理ユニット
１０から取り込んだデータを格納する。メインキャッシ
ュ１６のデータがスワップアウトされても、そのデータ
が必要になった場合には、自分のＤＲＡＭ１８からデー
タを再度読みだすことが出来る。それに対して、リンク
キャッシュ１７のデータがスワップアウトされると、別
の情報処理ユニット１０から通信リンク２０を介してデ
ータを再度持ってくる必要がある。メインキャッシュ１
６とリンクキャッシュ１７を同一の一つのキャッシュメ
モリとしてしまうと、例えば、通信負荷が重い状態なの
に、自身のＤＲＡＭ１８からのデータをキャッシュメモ
リに格納することによって、他の情報処理ユニット１０
から獲得したデータをスワップアウトしてしまう等の問
題が生じる。従って、本発明に於ては、メインキャッシ
ュ１６とリンクキャッシュ１７とを機能別に分けてい
る。

【００５４】各情報処理ユニット１０は、ＤＲＡＭ１８
を含むＤＲＡＭコントローラ１９を介して、ホストメモ
リバス３０に接続される。ＤＲＡＭコントローラ１９が
管理するＤＲＡＭ１８のメモリ空間は、ホストプロセッ
サ３１が管理する物理アドレス空間内に割り当てられ
る。このＤＲＡＭ１８が割り当てられた物理アドレスを
用いて、ホストプロセッサ３１と各情報処理ユニット１
０との間のデータ転送を行うことが出来る。即ち、ホス
トプロセッサ３１は、ホストメモリバス３０を介してＤ
ＲＡＭ１８にアクセスして、データ及びプログラムを書
き込む。各情報処理ユニット１０は、ホストプロセッサ
３１がＤＲＡＭ１８に書き込んだデータを入力データと
して用いて、書き込まれたプログラムを実行することに
よりデータ処理を行う。

【００５５】このデータ処理を実行する際、複数の情報
処理ユニット１０は、互いに通信しながら並列処理或い
はパイプライン処理を行う。例えば幾つかの情報処理ユ
ニット１０が画像データ処理を並列に実行している間
に、別の幾つかの情報処理ユニット１０が音声データを
並列に処理すること等が可能である。複数の情報処理ユ
ニット１０間の通信は、通信リンク２０によって行われ
る。従って、ホストメモリバス３０は、複数の情報処理
ユニット１０間での通信には全く関与せず、ホストプロ
セッサ３１が実行するＯＳプロセス等の他のプロセスに
データ転送経路を提供できる。

【００５６】各情報処理ユニット１０は、処理後のデー
タをＤＲＡＭ１８に書き込む。ホストプロセッサ３１
は、ホストメモリバス３０を介してＤＲＡＭ１８にアク
セスすることによって、データ処理後のデータを読み込
むことが出来る。図１の信号処理アクセラレータは、ホ
ストメモリバス３０を介在しないで通信可能な複数の情
報処理ユニット１０を設けて、それら情報処理ユニット
１０に並列処理を実行させるので、バス競合によりデー
タ処理速度が低下することなく高速な信号処理を実現す
ることが出来る。また画像処理プロセスや音声処理プロ
セス等の複数のプロセスの各々に、別の情報処理ユニッ
ト１０を割り当てることが出来るので、複数の異なった
信号を処理する必要があるマルチメディア信号処理に適
している。

【００５７】また信号処理部２５（信号処理プロセッサ
１１、命令キャッシュ１２、データＲＡＭ１３）、通信
制御部２６（キャッシュメモリ１６及び１７とリンク制
御部１４及び１５）、及びメモリ（ＤＲＡＭ１８及びＤ
ＲＡＭコントローラ１９）を１つのチップ上に集積回路
化して、従来のメモリと同等な形でパーソナルコンピュ
ータに搭載することが出来る。従ってコストを従来のメ
モリデバイスに重複させることが可能であると共に、メ
モリデバイス内に埋め込まれた信号処理アクセラレータ
をソフトウェアで活用出来るという利点がある。従っ
て、ハードウェアの追加・拡張にかかる費用を削減する
と共に、機能拡張性に優れたシステムを構築することが
出来る。

【００５８】図２は、図１の信号処理アクセラレータの
ハードウェアアーキテクチャに対応したソフトウェアア
ーキテクチャを示す。図２は、パーソナルコンピュータ
に於けるソフトウェアの階層構造を、本発明と従来技術
とを重ね合わせて示したものである。従来に於ては、ソ
フトウェアの階層構造は、ユーザプログラムや例えばWi
ndows アプリケーションプログラム等からなるアプリケ
ーション層と、動的にローディングされる動的ローディ
ングライブラリ等のプログラムからなるＡＰＩ（アプリ
ケーションインターフェース）層と、各デバイスのハー
ドウェアを制御するためのデバイスドライバからなるデ
バイスドライバ層を含む。図２に於て、ＡＰＩ層はＸ
Ｘ．ＡＰＩ、ＹＹ．ＡＰＩ、及びＺＺ．ＡＰＩの３つの
動的ローディングライブラリプログラムを含み、これら
のプログラムは各々、デバイスドライバ層にあるＸＸ．
ＶｘＤ、ＹＹ．ＶｘＤ、及びＺＺ．ＶｘＤのデバイスド
ライバを用いて、デバイスハードウェアＸＸ、ＹＹ、及
びＺＺを動作させる。デバイスハードウェアＸＸ、Ｙ
Ｙ、及びＺＺは、例えば、ハードディスク、ディスプレ
イ、メモリ、ＤＳＰ等である。

【００５９】本発明のソフトウェアアーキテクチャに於
ては、ＡＰＩ層に本発明の信号処理アクセラレータに対
する動的ローディングライブラリＲＭＩ．ＡＰＩを設
け、またデバイスドライバ層に信号処理アクセラレータ
に対するデバイスドライバＲＭＩ．ＶｘＤを設ける。Ｒ
ＭＩ．ＡＰＩは、信号処理アクセラレータのリソース
（各情報処理ユニット１０）の割り当て等の処理を行う
動的ローディングライブラリプログラムであり、他の従
来の動的ローディングライブラリと連携可能である。Ｒ
ＭＩ．ＡＰＩが存在する層は、従来同様ＡＰＩ層である
と考えてもよいが、ＲＭＩ．ＡＰＩと他の動的ローディ
ングライブラリとが連携するので、本発明の特徴を明確
にする際にはＲＭＩ−ＡＰＩ連携層と呼ぶ。

【００６０】ＲＭＩ．ＶｘＤは、信号処理アクセラレー
タのハードウェアの制御を行うデバイスドライバであ
り、他の従来のデバイスドライバとデータの受け渡しを
行うことが出来る。ＲＭＩ．ＶｘＤが存在する層は、従
来同様デバイスドライバ層であると考えてもよいが、Ｒ
ＭＩ．ＶｘＤは信号処理アクセラレータを制御すると共
に他のデバイスドライバと連携するので、本発明の特徴
を明確にする際にはドライバ連携層と呼ぶ。

【００６１】なお実際にハードウェアのリソース（情報
処理ユニット１０）を制御・管理するのはＲＭＩ．Ｖｘ
Ｄであるが、リソースの割り当て等のユーザアプリケー
ションに近い処理はＲＭＩ．ＡＰＩで行われる。しかも
ＲＭＩ．ＡＰＩとＲＭＩ．ＶｘＤとの間の処理機能は、
それ程明確に分けることの出来るものではない。従っ
て、ＲＭＩ−ＡＰＩ連携層とドライバ連携層とを含め
て、本発明ではリソース管理層と呼ぶ。

【００６２】従来のソフトウェアアーキテクチャに於
て、例えば、アプリケーションプログラムがデバイスＸ
Ｘに格納されているデータに対して、デバイスＹＹを用
いた処理を行い、デバイスＺＺに出力する場合を考え
る。この場合、図２のソフトウェア階層構造に於て、ま
ずデバイスＸＸからＸＸ．ＶｘＤ及びＸＸ．ＡＰＩを介
してアプリケーション層までデータを読み込み、その後
ＹＹ．ＡＰＩ及びＹＹ．ＶｘＤを介してそのデータをデ
バイスＹＹに供給し、更に処理後のデータをアプリケー
ション層まで再び読み込んで、最後にＺＺ．ＡＰＩ及び
ＺＺ．ＶｘＤを介してデバイスＺＺに供給することにな
る。このようにデバイスハードウェアとソフトウェア階
層構造の最上層との間でデータを何度も往復させること
は、各ハードウェアデバイス間でバスを介して何度もデ
ータ転送することに対応する。

【００６３】それに対し本発明のソフトウェアアーキテ
クチャに於ては、アプリケーションプログラムが、デバ
イスＸＸのデータを信号処理アクセラレータで処理して
デバイスＺＺに出力するように要求すると、リソース管
理層のＲＭＩ．ＶｘＤがデバイスドライバＸＸ．ＶｘＤ
からデータを受け取り、信号処理アクセラレータで処理
を行い、デバイスドライバＺＺ．ＶｘＤに処理データを
供給することになる。従って、ソフトウェア階層構造内
で最上層までデータを持ち上げる必要がなく、これはバ
スを介したデータ転送を考えた場合、バスに対するアク
セスを最小限に抑制することに相当する。

【００６４】特に、画像データ処理及び音声データ処理
のように複数のプロセスが同時進行的に行われる必要が
あるマルチメディア処理に於ては、従来のソフトウェア
階層構造では、最上層であるアプリケーション層と複数
のデバイスとの間でデータを往復させる回数が、プロセ
ス数に応じて増大する。それに対し本発明のソフトウェ
ア階層構造では、信号処理アクセラレータが複数プロセ
スを同時に実行するようにリソース管理層が管理するの
で、データを最上層のアプリケーション層まで上げる必
要がなく、データ転送に関して効率的な処理を行うこと
が出来る。

【００６５】図３は、リソース管理層のリソース管理プ
ログラム（ＲＭＩ．ＡＰＩ及びＲＭＩ．ＶｘＤ）による
信号処理アクセラレータのリソース割り当てを模式的に
示す図である。前述のようにＲＭＩ．ＡＰＩが主にリソ
ース割り当てに関する管理を行い、ＲＭＩ．ＶｘＤが実
際のハードウェアの制御を行う。図３に於て、リソース
管理プログラムＲＭＩは、複数のＰＥ（プロセッサエレ
メント）４０を管理・制御する。ここで各ＰＥ４０は、
図１の各信号処理プロセッサ１１に対応し、模式図にお
いて信号処理プロセッサ１１のデータ処理機能を概念的
に表現すると考えてよい。また入力チャネル４１は、デ
バイスドライバＸＸ．ＶｘＤを指し示すポインタであ
り、出力チャネル４２は、デバイスドライバＺＺ．Ｖｘ
Ｄを指し示すポインタである。即ち、デバイスドライバ
ＸＸ．ＶｘＤからデータを受け取り複数のＰＥ４０で処
理し、処理後のデータをデバイスドライバＺＺ．ＶｘＤ
に出力することになる。入出力先が異なれば、当然入力
チャネル４１及び出力チャネル４２のポインタ参照先も
異なることになる。

【００６６】リソース管理プログラムＲＭＩは例えば、
入力元を示すポインタ、出力先を示すポインタ、各ＰＥ
４０で実行する実行プログラムを指定する情報、及びＰ
Ｅ４０をどのように接続するかに関する情報をユーザプ
ログラムから受け取る。各ＰＥ４０が処理する実行プロ
グラムは、図１の信号処理アクセラレータ専用に作成さ
れたプログラムであり、各ＰＥ４０を処理単位としたプ
ログラムモジュールであってよい。即ちこの場合、指定
された実行プログラムの個数は、使用するＰＥ４０の数
に等しい。ユーザプログラム側では、動的ローディング
ライブラリＲＭＩ．ＡＰＩを読み出し、入力先、出力
先、実行プログラム名、各実行プログラム間の接続を指
定すればよい。

【００６７】リソース管理プログラムＲＭＩは、フリー
リソーススタック４３に格納されている利用可能なＰＥ
４０から、指定された個数のＰＥ４０を各実行プログラ
ムの処理に割り当てる。更に、入力チャネル４１、出力
チャネル４２、及び割り当てられたＰＥ４０間を接続
し、入力チャネル４１のポインタが示すデバイスドライ
バＸＸ．ＶｘＤと出力チャネル４２のポインタが示すデ
バイスドライバＺＺ．ＶｘＤ間のデータ処理経路を確立
する。データ処理が終了すると、リソース管理プログラ
ムＲＭＩは、各ＰＥ４０を開放してフリーリソーススタ
ック４３に格納する。

【００６８】あるプロセスの実行中に別のプロセスの実
行が要求された場合には、リソース管理プログラムＲＭ
Ｉは、フリーリソーススタック４３の利用可能なＰＥ４
０から指定された個数のＰＥ４０を新たなプロセスに割
り当て、以下同様の管理を行う。図４（Ａ）乃至（Ｃ）
は、あるデータ処理に対する各ＰＥ４０間の相互接続に
関して幾つかの例を示す。

【００６９】図４（Ａ）は、各ＰＥ４０を直列に配置し
てパイプライン処理を行う構成である。例えば、ＣＧの
計算を例にとると、物体をポリゴンに分割して各ポリゴ
ンの頂点座標及び色や反射計数等の属性を求める幾何変
換計算と、各ポリゴンの内部をスキャンライン方向に分
割してスキャンするラスタライズ、更に各スキャンライ
ン上で各ピクセルにテクスチャをマッピングするテクス
チャマッピング、各ピクセルの視点位置からの距離に基
づいて隠面処理を行うＺバッファ処理等が順番に行われ
る。このような場合、図４（Ａ）のように直列に配置し
た各ＰＥ４０に幾何変換、ラスタライズ、テクスチャマ
ッピング、Ｚバッファ処理を割り当て、これらの計算を
パイプライン的に実行することによって、高速な処理を
実現することが出来る。

【００７０】図４（Ｂ）は、各ＰＥ４０を並列に配置し
て並列処理を行う構成である。例えば、画像処理を例に
とると、画像のエッジを強調するためにラプラシアンフ
ィルタを画像にかける場合、フィルタリングを画像の各
位置に適用する必要がある。この場合、例えば一つの画
像を複数の領域に分割して各領域のフィルタリング処理
を各ＰＥ４０に割り当てることが出来る。これによっ
て、複数の領域に対するフィルタリング処理を並列に実
行することが可能となり、高速な処理を実現することが
出来る。

【００７１】図４（Ａ）のような直列配置によるパイプ
ライン的処理と、図４（Ｂ）のような並列配置による並
列処理とを組み合わせることも当然可能である。図４
（Ｃ）は、並列配置と直列配置とを組み合わせたＰＥ４
０の接続形態の一例を示す。例えば、画像同士のマッチ
ングを計算する場合、２つの画像間で各画素の積をとり
その総和を計算することが行われる。このような場合、
並列に配置された複数のＰＥ４０によって、各画像の複
数の領域に於いて各画素の積を計算し、直列に配置され
たＰＥ４０によって各画素の積の総和を計算することが
出来る。これによって高速な処理が実現される。

【００７２】図３に模式的に示したように、リソース管
理層のリソース管理プログラムが信号処理アクセラレー
タのリソース割り当てを行う。このとき各プログラム
を、フリーリソース（利用可能）であるＰＥ４０に割り
当てる割り当て方によって、システムの性能が大きく左
右される。例えば、４つの情報処理ユニット１０（即ち
４つのＰＥ４０）からなる信号処理アクセラレータを考
える。また２つの手続きからなるプロセスを考え、各々
の手続きが１個のＰＥ４０で実行され、２つのＰＥ４０
間のデータ転送量がＭであるとする。このようなプロセ
スを２つ実行するとして、計４つのＰＥ４０を割り当て
る場合を考える。

【００７３】図５（Ａ）及び（Ｂ）は、２つの異なった
プロセス割り当ての様子を示す。まず図５（Ａ）のよう
に、プロセス１をプロセッサエレメントＰＥ１及びＰＥ
３に割り当て、プロセス２をプロセッサエレメントＰＥ
２及びＰＥ４に割り当てた場合を検討してみる。一つの
プロセス内での２つのＰＥ間のデータ転送量はＭである
から、ＰＥ１及びＰＥ３間でＰＥ２を介してデータ転送
量Ｍとなり、またＰＥ２及びＰＥ４間でＰＥ３を介して
データ転送量Ｍとなる。従って、データ転送量は、ＰＥ
１及びＰＥ２間でＭ、ＰＥ２及びＰＥ３間で２Ｍ、ＰＥ
３及びＰＥ４間でＭとなる。

【００７４】次に図５（Ｂ）のように、プロセス１をプ
ロセッサエレメントＰＥ１及びＰＥ２に割り当て、プロ
セス２をプロセッサエレメントＰＥ３及びＰＥ４に割り
当てた場合を考える。この場合、ＰＥ１及びＰＥ２の間
でのデータ転送量がＭ、ＰＥ３及びＰＥ４の間でのデー
タ転送量がＭとなり、ＰＥ２及びＰＥ３間ではデータ転
送は行われない。

【００７５】各ＰＥ間のデータ転送能力が例えば１．５
Ｍｂｉｔ／ｓｅｃであるとすると、図５（Ａ）の場合に
は一方のプロセスの処理が実現不可能となるのに対し
て、図５（Ｂ）の場合には両方のプロセスの処理を同時
に実現できる。このようにプロセスの割り当て方によっ
て各リンクのデータ転送量が異なる結果となり、複数の
プロセスの完全な同時処理が可能な場合と不可能な場合
とが生じる。同時処理が不可能な場合には、当然ながら
全体でのデータ処理速度が劣化することになる。しかも
ＰＥ４０の要求される数やタイミングは、実際の要求が
発行される前には全く未知であるため、ＰＥ４０の割り
当てを動的に行う必要がある。従って、効率の良い動的
プロセス割り当てアルゴリズムが必要になる。

【００７６】図６乃至図９は、本発明による動的プロセ
ス割り当てアルゴリズムを示す。この動的プロセス割り
当てアルゴリズムは、図２に示されるリソース管理プロ
グラムが実行する。この動的プロセス割り当てアルゴリ
ズムは、以下の２つの指標に基づいてリソースの割り当
てを行う。第１の指標は、割り当てるプロセスのデータ
転送が出来るだけ他のデータ転送と重ならないことであ
る。第２の指標は、当該プロセスを割り当てた結果、次
のプロセスを割り当てる際に出来るだけ他のデータ転送
と重ならないことである。

【００７７】まず第１の指標によって、割り当てようと
しているプロセスによって生じる通信リンク（図１の２
０）上のデータ転送量の最大値が、最小になるように設
定する。次に同一の最大値を有する割り当て方の中か
ら、第２の指標を用いて、次に割り当てるプロセスが出
来るだけ阻害されないような割り当て方を求める。図６
は、動的プロセス割り当てアルゴリズムのメインルーチ
ンを示す。図６に示されるように、このアルゴリズムに
於ては、ＰＥを１個要求する場合と複数個要求する場合
とで、別々に割り当て方を求める。これはＰＥを１個だ
け要求する場合には、当該プロセスによる通信リンク上
のデータ転送は生じないために、次のプロセス割り当て
に対する影響のみを考えればよいからである。それに対
してＰＥを複数個要求する場合には、通信リンクを介し
たデータ転送が必要であるために、そのプロセスの割り
当て方によって、当該プロセス自身の効率が影響を受け
てしまう。

【００７８】図６のステップＳ１に於て、フリーリソー
スとして利用可能なＰＥの数を検査する。利用可能なＰ
Ｅが存在しない場合にはアルゴリズムを終了し、存在す
る場合にはステップＳ２に進む。ステップＳ２に於て、
要求されるＰＥの個数が１個であるのか否かを判断す
る。１個の場合にはステップＳ３に進み、複数の場合に
はステップＳ４に進む。

【００７９】ステップＳ３に於て、ＰＥの１個要求に対
する割り当てを行う。割り当てが失敗した場合にはアル
ゴリズムを終了し、成功した場合には次にステップＳ５
に進む。ステップＳ４に於て、ＰＥの複数個要求に対す
る割り当てを行う。割り当てが失敗した場合にはアルゴ
リズムを終了し、成功した場合には次にステップＳ５に
進む。

【００８０】ステップＳ５に於て、プロセスＩＤを更新
する。即ち新規のプロセスに、新規のプロセスＩＤを割
り当てる。これでアルゴリズムを終了する。図７は、図
６のステップＳ３に於けるＰＥの１個要求に対する割り
当てを示すフローチャートである。ステップＳ１１に於
て、利用可能なＰＥを検索する。

【００８１】ステップＳ１２に於て、全ての利用可能な
ＰＥに対してループを構成する。即ち、全ての利用可能
なＰＥに対して、以下のステップを繰り返す。ステップ
Ｓ１３に於て、１個のＰＥを仮割り当てする。ステップ
Ｓ１４に於て、次の割り当て効率を計算する。なお次の
割り当て効率を計算した結果を、Resultとする。

【００８２】ステップＳ１５に於て、結果Resultが最小
の値を保持する。ステップＳ１６に於て、ループを終了
する。ステップＳ１７に於て、結果Resultが最小の値で
あるＰＥを、実際にプロセスに割り当てる。以上で処理
を終了する。図８は、図６のステップＳ４に於けるＰＥ
の複数個要求に対する割り当てを示すフローチャートで
ある。

【００８３】ステップＳ２１に於て、利用可能なＰＥを
検索する。ステップＳ２２に於て、要求される個数の利
用可能なＰＥの全ての組み合わせに対して第１のループ
を構成する。即ち、要求される個数の利用可能なＰＥの
全ての組み合わせに対して、以下のステップを繰り返
す。ステップＳ２３に於て、当該プロセスの割当によっ
て生じる通信リンクの転送量を計算する。

【００８４】ステップＳ２４に於て、通信リンクの転送
量の最大値が最小の割り当てを保持する。ステップＳ２
５に於て、第１のループを終了する。ステップＳ２６に
於て、通信リンク転送量の増加が最小であるような割り
当てを第１のループで選択された割り当てとして、全て
の選択された割り当てに対して第２のループを構成す
る。

【００８５】ステップＳ２７に於て、選択された割り当
て方で、複数個のＰＥを仮割り当てする。ステップＳ２
８に於て、次の割り当て効率を計算する。なお次の割り
当て効率を計算した結果を、Resultとする。ステップＳ
２９に於て、結果Resultが最小の割り当てを保持する。

【００８６】ステップＳ３０に於て、第２のループを終
了する。ステップＳ３１に於て、結果Resultが最小の値
である割り当て方で、実際にプロセスに割り当てる。以
上で処理を終了する。図９は、図７のステップＳ１４及
び図８のステップＳ２８に於ける次の割り当て効率計算
処理を示すフローチャートである。

【００８７】ステップＳ４１に於て、利用可能なＰＥの
内で最も左端のＰＥを選択してＰＥ＿Ｌとする。ステッ
プＳ４２に於て、利用可能なＰＥの内で最も右端のＰＥ
を選択してＰＥ＿Ｒとする。ステップＳ４３に於て、Ｐ
Ｅ＿ＬからＰＥ＿Ｒまでの通信リンク数を求め、この通
信リンク数を結果Resultとする。以上で処理を終了す
る。

【００８８】図９のフローチャートに於ては、最も左端
のＰＥと最も右端のＰＥを選択して、両ＰＥ間での通信
リンク数を求める。即ち、この通信リンク数によって、
次のプロセスを割り当てる際の割り当て効率を求めてい
ることになる。これは以下のように考えればよい。即
ち、両ＰＥ間での通信リンク数が少ないということは、
利用可能なＰＥが纏まって存在していることを意味す
る。逆に、両ＰＥ間での通信リンク数が多いと、利用可
能なＰＥが広い範囲に広がって存在していることにな
る。狭い範囲に纏まったＰＥにプロセスを割り当てる方
が、当然ながら、割り当てられたＰＥ間に介在するＰＥ
の数も少なく、割り当て後のデータ転送量の最大値も小
さくなる可能性が高い。広い範囲で互いに離れたＰＥに
プロセスを割り当てたのでは、介在するＰＥの数が多
く、別のプロセスのデータ転送と重なる可能性が高く、
従って割り当て後のデータ転送量の最大値も大きくなる
可能性が高い。即ち、図９のフローチャートは、プロセ
ス割り当て後に残された利用可能なＰＥが、纏まってな
るべく狭い範囲に存在するような指標を与えることにな
る。即ち、プロセス割り当て後に残された利用可能なＰ
Ｅを次回割り当てる際に、データ転送効率がなるべく良
くなるような指標を与えていることになる。

【００８９】例えば、次のような順序、 １．ＰＥを１個要求（処理１）、 ２．ＰＥを更に１個要求（処理２）、 ３．処理１のＰＥを開放、 ４．ＰＥ間の転送量Ｍで２個のＰＥを要求（処理３）、 ５．処理２のＰＥを開放、 ６．ＰＥ間の転送量Ｍで２個のＰＥを要求（処理４）、 でリソース要求及び開放が生じた場合を考える。

【００９０】図１０（Ａ）は、上記の動的プロセス割り
当てアルゴリズムを用いた場合の結果を示し、図１０
（Ｂ）は、左端から利用可能なＰＥを割り当てる単純な
割り当て方を用いた場合の結果を示す。なおＬＫ［ｎ，
ｍ］は、ｎ番目のＰＥとｍ番目のＰＥとの間の通信リン
クに於けるデータ転送量を示す。図１０（Ａ）及び
（Ｂ）から分かるように、時刻６のＬＫ［２，３］が、
本発明による動的プロセス割り当てアルゴリズムに於て
は０であるのに対して、単純割り当てに於ては２Ｍとな
る。この時刻６に於ける両手法の割り当ては、図５
（Ａ）及び（Ｂ）の割り当て方に相当する。また全時刻
に於けるデータ転送量の最大値は、本発明による動的プ
ロセス割り当てアルゴリズムに於てはＭであるのに対し
て、単純割り当てに於ては２Ｍとなる。従って、本発明
による動的プロセス割り当てアルゴリズムに於ては、効
率の良いプロセス割り当てを行うことが出来る。

【００９１】本発明による動的プロセス割り当てアルゴ
リズムの有効性を検証するために、計算機シミュレーシ
ョンを行った。図１１（Ａ）は、シミュレーション条件
を示し、図１１（Ｂ）は、シミュレーション結果を示
す。リソース要求は乱数により発生した数のＰＥを要求
するものとし、また単純化のために、各プロセスのＰＥ
間のデータ転送量は全て１とした。

【００９２】１０２３回の試行で、データ転送量の最大
値の和は単純割り当てでは１２７９であったのに対し
て、本発明のアルゴリズムでは１２２０となり、本発明
の手法がデータ転送量の少ないリソース割当をしている
ことが分かった。図１１（Ｂ）は、データ転送量の最大
値に注目して、本発明のアルゴリズムと単純割り当て手
法とを比較したものである。図１１（Ｂ）から分かるよ
うに、単純割り当て手法が本発明のアルゴリズムを上回
ったのは総試行回数の約５％に過ぎない。逆に、本発明
のアルゴリズムが単純割り当て手法を上回ったのは、全
体の約１１％であり、本発明のアルゴリズムの有効性を
示している。

【００９３】図１２は、リソース管理プログラムが各Ｐ
Ｅ４０を管理しデータ処理を実行する際に、図１の信号
処理アクセラレータのＤＲＡＭ１８が統合されたメモリ
空間を構成する様子を概念的に示す。図１を参照して説
明したように、信号処理アクセラレータの各情報処理ユ
ニット１０は通信リンク２０を介して互いに通信する。
これによって、各情報処理ユニット１０の信号処理プロ
セッサ１１は、他の情報処理ユニット１０が所有するＤ
ＲＡＭ１８に対してデータの読み出し／書き込みを行う
ことが出来る。即ち、各信号処理プロセッサ１１から見
た場合、各情報処理ユニット１０が所有するＤＲＡＭ１
８は、単一の統合されたメモリ空間（ユニファイドメモ
リ）を構成することが出来る。

【００９４】図１２に示されるように、入力チャネル４
１及び出力チャネル４２間でデータ処理を行う各ＰＥ４
０は、単一のメモリ空間（ユニファイドメモリ）を介し
てデータの転送を行う。即ち、あるＰＥ４０が処理した
データは、ユニファイドメモリのあるアドレスに格納さ
れ、そのデータを処理するＰＥ４０は、そのアドレスか
らデータを読み出して処理を実行する。このように、各
情報処理ユニット１０は個別のＤＲＡＭ１８を備えてい
ながらも、情報処理ユニット１０間の通信機能によっ
て、単一のメモリ空間を構成することが出来るので、自
身のＤＲＡＭ１８のメモリ空間と他の情報処理ユニット
１０のメモリ空間とを特に区別することなく情報処理を
行うことが出来る。

【００９５】図１３は、ホストプロセッサと信号処理ア
クセラレータとの間のアドレス変換の関係を概念的に示
す。図１３に示されるようにホストプロセッサ側では、
ＯＳ／ホストプロセッサの仮想記憶管理機構であるＶＭ
機構５５が、ホストプロセッサ側仮想アドレス空間５１
を、ホストプロセッサ側物理アドレス空間５２に変換す
る。仮想アドレス空間５１は、最大で例えば５ＧＢのメ
モリ空間を構成することが出来る。

【００９６】ある情報処理ユニット１０のＤＲＡＭコン
トローラ１９が管理するＤＲＡＭ１８の物理アドレス空
間５３は、ホストプロセッサ側物理アドレス空間５２の
一部に割り当てられる。このＤＲＡＭ１８の物理アドレ
ス空間５３は例えば最小で５１２ＫＢである。このよう
にＤＲＡＭ１８の物理アドレス空間５３が、ホストプロ
セッサ側物理アドレス空間５２及びホストプロセッサ側
仮想アドレス空間５１内に割り当てられることによっ
て、ホストプロセッサ３１及び情報処理ユニット１０と
の間のデータ転送が可能になる。

【００９７】このＤＲＡＭ１８の物理アドレス空間５３
は、信号処理アクセラレータ側プロセッサアドレス空間
５４即ちユニファイドメモリ空間に、所定のオフセット
値でもって割り当てられる。この信号処理アクセラレー
タ側プロセッサアドレス空間５４は、例えば最大で４Ｇ
Ｂのメモリ空間を構成する。各情報処理ユニット１０の
ＤＲＡＭコントローラ１９が管理するＤＲＡＭ１８の物
理アドレス空間５３は、各々が所定のオフセットで、信
号処理アクセラレータ側プロセッサアドレス空間５４に
割り当てられる。これによって、情報処理ユニット１０
の個数分のＤＲＡＭ１８が、ユニファイドメモリを構成
することが出来る。

【００９８】図１４は、情報処理ユニット１０のＤＲＡ
Ｍコントローラ１９の詳細な構成を示す。前述のよう
に、ＤＲＡＭコントローラ１９が管理するＤＲＡＭ１８
は、ホストプロセッサ３１の仮想アドレス空間５１に割
り当てられる。この仮想アドレス空間５１への割り当て
は、ホストプロセッサ３１上のＯＳが管理する構成とす
ることも当然可能である。しかしそのような管理機能を
サポートしない既存のＯＳ等への適用を考えた場合に
は、ＯＳがＤＲＡＭ１８をＯＳ用のメモリ空間として獲
得して勝手に使用しないようにする必要がある。即ち、
初期状態においては、ＤＲＡＭ１８はメモリとして認識
されないことが必要である。そして、信号処理アクセラ
レータを用いる場合にのみ、ＤＲＡＭ１８を仮想アドレ
ス空間５１に割り当てることでＯＳに対して使用可能な
メモリとし、ホストプロセッサ３１と信号処理アクセラ
レータとの間でデータ受け渡しを実現する必要がある。

【００９９】これを実現するためにホストプロセッサ側
は、仮想アドレス空間５１への割り当てを、暗号を解除
することによって行う。即ち、ホストプロセッサ３１が
ＤＲＡＭコントローラ１９にキー情報をデータとして供
給し、これが所定のキー情報（暗号）と一致するとき
に、ＤＲＡＭ１８がメモリとしてＯＳに認識されるよう
にする。

【０１００】図１４のＤＲＡＭコントローラ１９は、Ｄ
ＲＡＭ１８、キーレジスタ６１、比較回路６２、ホスト
メモリ制御回路６３、及び制御レジスタ６４を含む。Ｄ
ＲＡＭ１８は、メモリセル、ワード選択機構、コラム選
択機構、センスアンプ、プリチャージ機構等を含んだ通
常のＤＲＡＭであり、その詳細な説明は省略する。キー
レジスタ６１は複数のキーデータを格納しており、この
複数のキーに一致する複数のデータがホストプロセッサ
３１（図１）から与えられたときに、暗号が解除され
る。比較回路６２は、ホストプロセッサ３１がホストメ
モリバス３０（図１）を介して供給したデータと、キー
レジスタ６１に格納された複数のキーデータとを比較す
る。比較回路６２はまた、比較結果をホストメモリ制御
回路６３に供給する。

【０１０１】ホストメモリ制御回路６３は、ＤＲＡＭ１
８、キーレジスタ６１、制御レジスタ６４を制御する。
ホストメモリ制御回路６３は、制御レジスタ６４内のキ
ー照合認識用の特定のレジスタへのデータ書き込みが発
生すると、複数のキー番号をキーレジスタ６１に供給し
て複数のキーデータを読み出し、比較回路６２に複数の
キーデータとホストメモリバス３０から供給される複数
のデータとを比較させる。全てのキーデータが一致した
場合には、ホストメモリ制御回路６３は、制御レジスタ
６４内の認識コードレジスタに認識コードを書き込む。
この認識コードがホストプロセッサ側に渡され認識され
ることによって、ＤＲＡＭ１８及びＤＲＡＭコントロー
ラ１９がメモリとしてホストプロセッサ３１に認識され
る。この詳細については後述する。

【０１０２】制御レジスタ６４は、上記キー照合認識用
レジスタ及び認識コードレジスタの他に、信号処理部２
５及び通信制御部２６を初期化するための初期化用レジ
スタと、信号処理部２５の動作を制御するためのリセッ
ト信号フラグ等を含む。図１５は、情報処理ユニット１
０の状態変化を状態遷移図として示したものである。

【０１０３】まず電源投入直後は、初期状態ＳＴ１にあ
る。ホストメモリバス３０に接続された他の通常のＤＲ
ＡＭは、この時点でメモリとして認識されるが、情報処
理ユニット１０のＤＲＡＭ１８は、この時点ではメモリ
として認識されない。初期状態ＳＴ１に於て、リソース
管理プログラム或いは他のプログラムによりホストメモ
リバス３０を介して、データ及びアドレスが与えられ
る。また同時に制御信号ＲＡＳ、／ＣＡＳ、ＷＥ、／Ｏ
Ｅを与えることによって、ＤＲＡＭコントローラ１９へ
のアクセスを行う。このとき制御レジスタ６４のキー照
合認識用レジスタに対してデータが書き込まれると、初
期状態ＳＴ１からキー照合モードＳＴ２に移行する。

【０１０４】キー照合モードＳＴ２に於て、ホストメモ
リ制御回路６３は、複数のキー番号を順番にキーレジス
タ６１に供給する。キーレジスタ６１は、複数のキー番
号に対応する複数のキーデータを、比較回路６２に順次
供給する。比較回路６２は、ホストメモリバス３０を介
して供給された複数のデータと複数のキーデータとを比
較照合し、比較結果をホストメモリ制御回路６３に供給
する。全てのキーデータと書き込みデータとが一致した
場合、キー照合モードＳＴ２から暗号モード仮解除状態
ＳＴ３に遷移する。一つでもキーが不一致ならば、状態
は初期状態に戻る。

【０１０５】暗号モード仮解除状態ＳＴ３に於て、ホス
トメモリ制御回路６３は、制御レジスタ６４の認識コー
ドレジスタに認識コードを書き込む。ホストプロセッサ
３１は、この認識コードを読み出して確認すると、ＤＲ
ＡＭ１８をメモリとして認識してデバイステーブルに登
録する。認識コードレジスタへの読み出しアクセスが発
生したことによって、暗号モード解除状態ＳＴ４に遷移
する。

【０１０６】暗号モード解除状態ＳＴ４に於て、ホスト
プロセッサ３１は、制御レジスタ６４の初期化用レジス
タに初期化要求を書き込む。初期化要求が書き込まれる
と、信号処理部２５及び通信制御部２６は初期化され
る。初期化要求の書き込みによって、状態は信号処理プ
ロセッサリセット状態ＳＴ５に遷移する。信号処理プロ
セッサリセット状態ＳＴ５に於て、ホストプロセッサ３
１はＤＲＡＭ１８に、実行プログラムやデータ入出力バ
ッファへのアドレスポインタ等の情報を書き込む。また
更に制御レジスタ６４のリセット信号フラグを解除す
る。信号処理部２５は、リセット信号フラグが解除され
ると、データ処理を開始する。データ処理開始によっ
て、状態は信号処理プロセッサ稼働状態ＳＴ６に遷移す
る。

【０１０７】リセット信号フラグをクリア／セットしな
がら、信号処理プロセッサリセット状態ＳＴ５と信号処
理プロセッサ稼働状態ＳＴ６との間で状態を行き来させ
ることによって、プログラムの書き換えや結果の読み出
し等を行うことが出来る。信号処理プロセッサ稼働状態
ＳＴ６に於て、完全にデータ処理動作が停止すると、初
期状態に遷移して元の状態に戻る。この状態に於ては、
ホストプロセッサ３１は、情報処理ユニット１０のＤＲ
ＡＭ１８をメモリとして認識しない。

【０１０８】このようにＯＳがＤＲＡＭ１８をＯＳ用の
メモリ空間として獲得しないように、初期状態に於て
は、ＤＲＡＭ１８をメモリとして認識させずに、信号処
理アクセラレータを用いる場合にのみ、暗号を解除する
ことによってＤＲＡＭ１８を使用可能なメモリとして認
識させる。この場合暗号を解除することは、ホストプロ
セッサ側の物理アドレス空間５２の中で、通常のＤＲＡ
Ｍではない情報処理ユニット１０のＤＲＡＭ１８を探索
することに相当する。

【０１０９】図１６は、本発明を用いて仮想マシンコー
ドを実行する仕組みを示した図である。例えば、インテ
ル社のマイクロプロセッサにはＰ５５Ｃ等のように、汎
用プロセッサに信号処理用の拡張命令としてマルチメデ
ィア拡張命令セットＭＭＸを提供するものがある。しか
しながら拡張命令セットＭＭＸを用いたプログラムを、
拡張命令に対応していないペンティアム等の汎用プロセ
ッサで実行しようとすると、当然ながら、拡張命令を実
行しようとした段階で命令例外として割り込みINT6を発
生することになる。このような場合に、割り込み処理ル
ーチンを設けておいて、実行しようとした拡張命令を本
発明の信号処理プロセッサでエミュレートすることによ
って、仮想マシンを実現することが出来る。

【０１１０】図１６は、ペンティアム及び拡張命令セッ
トＭＭＸを例として、この仮想マシンを実現するソフト
ウェア構造を示すものである。図１６に示されるよう
に、アプリケーション層には、拡張命令ＭＭＸを用いな
いプログラムである通常アプリケーションと、拡張命令
ＭＭＸを用いるＭＭＸユーザプログラムが存在する。こ
れらのアプリケーションは、拡張命令ＭＭＸに対応して
いないペンティアムプロセッサによって実行するとす
る。ユーザプログラムを実行すると、拡張命令ＭＭＸを
実行する段階で、ペンティアムプロセッサは割り込みIN
T6を発生する。

【０１１１】リソース管理層には、リソース管理プログ
ラムＲＭＩと共に、仮想マシンプログラムＶＭＭＸが配
置されている。仮想マシンプログラムＶＭＭＸは、割り
込み処理を行うプログラムである。仮想マシンプログラ
ムＶＭＭＸは、割り込みINT6を受け取ると、割り込み発
生の原因である拡張命令ＭＭＸをメインメモリの命令キ
ュー（ＦＩＦＯ）に書き込む。仮想マシンプログラムＭ
ＭＸは、メインメモリのＦＩＦＯから読み出した拡張命
令ＭＭＸを、リソース管理プログラムＲＭＩに転送す
る。リソース管理プログラムＲＭＩは、拡張命令ＭＭＸ
をエミュレートする信号処理アクセラレータのプログラ
ム、入出力先を示すアドレスポインタ等を信号処理アク
セラレータのユニファイドメモリに書き込む。信号処理
アクセラレータの各ＰＥは、拡張命令ＭＭＸをエミュレ
ートして、処理結果をユニファイドメモリに書き込む。
この処理結果は、リソース管理層のリソース管理プログ
ラムＲＭＩ及び仮想マシンプログラムＶＭＭＸを介し
て、アプリケーション層のユーザプログラムに返され
る。

【０１１２】このように拡張命令ＭＭＸに対応していな
い汎用プロセッサで拡張命令ＭＭＸを実行した場合に、
割り込みINT6を検出して、本発明の信号処理アクセラレ
ータで拡張命令ＭＭＸをエミュレートすることにより、
恰も拡張命令ＭＭＸを実行できるプロセッサであるかの
ように、プログラム処理を進めることが出来る。なお拡
張命令ＭＭＸ、割り込みINT6、ペンティアムプロセッサ
等は説明のための一例である。即ち、割り込み検出後に
例外処理として信号処理アクセラレータによるエミュレ
ーションを実行するという処理は、インテル社製のプロ
セッサやシステムに限られるものではなく、任意のシス
テムに適用することが出来る。また例えば、市販のプロ
セッサでは全くサポートされていないような任意の信号
処理命令をユーザ自身が作成し、これを仮想マシン（信
号処理アクセラレータ）で例外処理として実行させるこ
とも可能である。

【０１１３】図１７は、信号処理アクセラレータによっ
てエミュレーションを実行する例外処理のフローチャー
トである。ステップＳ５１に於て、ユーザプログラムの
仮想マシンコード（仮想マシン命令）が、ホストプロセ
ッサ３１（図１）に読み込まれる。ここで仮想マシンコ
ードとは、信号処理アクセラレータがエミュレーション
する命令のことである。ホストプロセッサ３１は、仮想
マシンコードをデコードした時点でこれが不当命令であ
ることを判断し、割り込み信号INT6（実際にはINT6でな
くとも命令例外等を示す割り込み信号であればよい）を
生成する。

【０１１４】ステップＳ５２に於て、割り込み信号INT6
を検出した仮想マシンプログラム（図１６のＶＭＭＸに
対応する割り込み処理ルーチン）は、割り込みを起こし
た仮想マシン命令を命令キューであるＦＩＦＯに転送す
る。なおここで割り込みを起こした仮想マシン命令は、
データ処理命令であるとする。ステップＳ５３に於て、
リソース管理プログラムＲＭＩ（ＲＭＩ．ＡＰＩ及びＲ
ＭＩ．ＶｘＤ）は、ＦＩＦＯから読み出された仮想マシ
ン命令を受け取ると共に、以前の仮想マシン命令に対す
る処理が終了したか否かを判断する。以前の仮想マシン
命令に対する処理が終了するのを待って、処理はステッ
プＳ５４に進む。

【０１１５】ステップＳ５４に於て、リソース管理プロ
グラムＲＭＩは、仮想マシン命令を、信号処理プロセッ
サ（図１の１１）が実行する命令の命令キューに書き込
む。仮想マシン命令を命令キューに書き込んだ後、リソ
ース管理プログラムＲＭＩは、信号処理アクセラレータ
に仮想マシン命令エミュレーションの実行を指示すると
共に、仮想マシンプログラムに実行完了通知を送付す
る。

【０１１６】ステップＳ５５に於て、仮想マシンプログ
ラムは実行完了通知を受け取り実行完了を認識し、ホス
トプロセッサ３１に割り込み処理からの復帰を行わせ
る。ステップＳ５６に於て、ユーザプログラムの次の命
令が、ホストプロセッサ３１に読み込まれる。ステップ
Ｓ５７に於て、ホストプロセッサ３１に於けるユーザプ
ログラムの実行とは独立に、信号処理アクセラレータ
が、仮想マシン命令のエミュレーションを行う。

【０１１７】ステップＳ５８に於て、仮想マシンレジス
タブロック（図１の情報処理ユニット１０のＤＲＡＭ１
８）に、エミュレーションの結果が書き込まれる。ステ
ップＳ５９に於て、信号処理アクセラレータのエミュレ
ーションとは独立に、ホストプロセッサ３１が、ユーザ
プログラムの仮想マシンコードを読み込む。ホストプロ
セッサ３１は、仮想マシンコードをデコードした時点で
これが不当命令であることを判断し、割り込み信号INT6
（実際にはINT6でなくとも命令例外等を示す割り込み信
号であればよい）を生成する。

【０１１８】ステップＳ６０に於て、割り込み信号INT6
を検出した仮想マシンプログラムは、割り込みを起こし
た仮想マシン命令を、命令キューであるＦＩＦＯに転送
する。なおここで割り込みを起こした仮想マシン命令
は、データ読み出し命令であるとする。ステップＳ６１
に於て、リソース管理プログラムＲＭＩは、ＦＩＦＯか
ら読み出された仮想マシン命令を受け取ると共に、以前
の仮想マシン命令に対する処理が終了したか否かを判断
する。以前の仮想マシン命令に対する処理が終了するの
を待って、処理はステップＳ６２に進む。

【０１１９】ステップＳ６２に於て、リソース管理プロ
グラムＲＭＩは、仮想マシン命令を、信号処理プロセッ
サが実行する命令の命令キューに書き込む。ステップＳ
６３に於て、リソース管理プログラムＲＭＩは、エミュ
レーションの処理結果を、仮想マシンレジスタブロック
からユーザプログラムのメモリ空間に転写する。また、
仮想マシンプログラムに実行完了通知を送付する。

【０１２０】ステップＳ６４に於て、仮想マシンプログ
ラムは実行完了通知を受け取り実行完了を認識し、ホス
トプロセッサ３１に割り込み処理からの復帰を行わせ
る。ステップＳ６５に於て、ユーザプログラムの次の命
令が、ホストプロセッサ３１に読み込まれる。このよう
にして、仮想マシン命令がホストプロセッサ３１に読み
込まれた場合に、仮想マシンプログラムが割り込み信号
INT6を検出して、リソース管理プログラムＲＭＩの管理
の基に、信号処理アクセラレータが仮想マシン命令をエ
ミュレーションする。これにより恰もホストプロセッサ
３１が仮想マシン命令を実行しているかのように、ユー
ザプログラム処理を進めることが出来る。

【０１２１】以下に於ては、上述の実施例のように、ク
ライアントプロセッサ（上記実施例に於ける信号処理プ
ロセッサ又は信号処理アクセラレータ）がメモリインタ
ーフェース（メインメモリが接続されるホストメモリバ
ス）を介してホストプロセッサに接続されるシステムに
於て、ホストプロセッサがクライアントプロセッサを制
御する様々な方法について説明する。メモリインターフ
ェースはホストメモリバスに接続されるメインメモリを
アクセスするインターフェースであり、メインメモリは
ホストプロセッサが実行する命令コードやデータを補助
記憶装置から読み出して格納しておくメモリである。

【０１２２】図１８は、クライアントプロセッサとメモ
リとがメモリインターフェースを介してホストプロセッ
サに接続される場合に、クライアントプロセッサとメモ
リとを切り替える機構を示す図である。図１８に示され
るように、ホストプロセッサ１０１は、切り替え手段１
０４を介してクライアントプロセッサ１０２及びメモリ
１０３に接続される。ホストプロセッサ１０１は、クラ
イアントプロセッサ１０２及びメモリ１０３の何れか一
方だけにアクセス可能であり、切り替え手段１０４がこ
れを制御する。

【０１２３】切り替え手段１０４は、アドレス判定手段
１０５、キー判定手段１０６、切り替えフラグ１０７、
ＡＮＤ論理１０８、及びスイッチ１０９を含む。ホスト
プロセッサ１０１は、所定のアドレスに対して所定のデ
ータを書き込む。アドレス判定手段１０５は、所定のア
ドレスが入力されると出力をアクティブにする。キー判
定手段１０６は、アドレス判定手段１０５の出力がアク
ティブになると、ホストプロセッサから供給されたデー
タを所定のキー情報と比較する。供給されたデータとキ
ー情報とが一致すると、キー判定手段１０６は、切り替
えフラグ１０７にフラグをセットする。切り替えフラグ
１０７は、フラグが設定されているならば出力をアクテ
ィブにする。ＡＮＤ論理１０８は、アドレス判定手段１
０５の出力と切り替えフラグ１０７の出力との両方がア
クティブの場合に、スイッチ１０９を開放する。これに
よって、ホストプロセッサ１０１は、メモリ１０３では
なくクライアントプロセッサ１０２にアクセスできるよ
うになる。なおクライアントプロセッサ１０２からメモ
リ１０３に切り替える場合には、切り替えフラグ１０７
のフラグをクリアーするように、ホストプロセッサ１０
１から所定のアドレスに所定のデータを与えればよい。

【０１２４】このように所定のアドレスに所定のキーデ
ータを書き込むことで、クライアントプロセッサ１０２
とメモリ１０３との間の切り替えを行うことが出来る。
この際、データとキー情報との照合を複数回行うことに
すれば、偶然にキーが一致する可能性を小さくすること
が出来る。即ち必要な照合の回数が多いほど、確実性を
増すことが出来る。

【０１２５】上記所定のアドレスは、メモリ空間上の特
定の一つのアドレスであるように構成してよい。図１９
は、メモリ空間上の特定の一つのアドレスが入力された
時に出力をアクティブにするアドレス判定手段１０５の
構成を示す構成図である。図１９のアドレス判定手段１
０５は、特定アドレスを格納する格納手段１１１及び比
較器１１２を含む。格納手段１１１に格納されるアドレ
スと同一のアドレスが供給されたときに、図１９のアド
レス判定手段１０５は出力をアクティブにする。

【０１２６】上記所定のアドレスは、メモリ空間上の特
定の範囲のアドレスであるように構成してよい。図２０
は、メモリ空間上の特定の範囲のアドレスが入力された
時に出力をアクティブにするアドレス判定手段１０５の
構成を示す構成図である。図１９のアドレス判定手段１
０５は、第１の特定アドレスを格納する格納手段１１１
Ａ、第２の特定アドレスを格納する格納手段１１１Ｂ、
比較器１１２Ａ及び１１２Ｂ、及びＡＮＤ論理１１３を
含む。格納手段１１１Ａに格納される第１の特定アドレ
スより大きなアドレスが供給されたときに、比較器１１
２Ａは出力をアクティブにする。格納手段１１１Ｂに格
納される第２の特定アドレスより小さなアドレスが供給
されたときに、比較器１１２Ｂは出力をアクティブにす
る。従ってＡＮＤ論理１１３の出力であるアドレス判定
出力がアクティブになるのは、供給されたアドレスが、
第１の特定アドレスと第２の特定アドレスとの間の範囲
内にあるときである。

【０１２７】図１８に於て、キー判定手段１０６が供給
されたデータと所定のキー情報を比較する場合に、デー
タビット順序の入れ替えが問題となる。一般にコンピュ
ータシステムに於ては、メモリインターフェースに於
て、データビット順序の入れ替えが起こる。これはホス
トプロセッサからメモリにデータバスを配線する場合
に、雑音抑制や配線面積低減等を重視して配線するが、
データバスの各ビット線の順番は特に考慮しないで配線
するために起こる。

【０１２８】図２１はビット順序の入れ替えを概念的に
示す図である。図２１に示されるように、例えば、ホス
トプロセッサ側の最上位ビットＭＳＢがメモリ側では上
から４番目のビットとなり、最下位ビットＬＳＢが上か
ら３番目のビットとなるといった状況が生じる。メモリ
側でビットの順序が入れ替わって記憶されても、読み出
してホストプロセッサ側に転送するときにはビット順序
が元に戻されるので、通常のコンピュータシステムに於
てはこのようなビット順序の入れ替えは問題とならな
い。

【０１２９】しかしキー判定手段１０６が所定のキー情
報と供給されたデータとを比較する際に、データにビッ
ト順序入れ替えがあると、単純にキー情報のパターンと
供給されたデータのビットパターンとを比較することは
無意味である。そこで以下に示すような種々の方法が考
えられる。図２２（Ａ）は、データワードとサブワード
との関係を示す図であり、図２２（Ｂ）は、キーコード
を示す図である。上述のようにビット順序入れ替えが起
こる場合であっても、サブワード毎に入れ換えは起こる
が、サブワード内でのビット順序は入れ替わらないよう
なシステムが多い。例えばデータワードが３２ビットで
あって、８ビットのサブワードが４つ含まれる場合を考
えると、このようなシステムに於ては、各サブワードの
順番は入れ替わるが、サブワード内の８ビットの順番は
入れ替わらない。

【０１３０】従って図２２（Ａ）及び（Ｂ）に示される
ように、各サブワードをキーコード（キー情報）で構成
したデータワードを、ホストプロセッサからキー判定手
段１０６に供給すればよい。この場合、途中でサブワー
ドの順序が入れ替わっても、キー判定手段１０６でキー
コードと各サブワードとを比較して、正しい判定結果を
得ることが出来る。

【０１３１】図２３は、キーコードを各サブワードとし
たデータワードを構成するフローチャートである。ステ
ップＳ２３−１に於て、Ｌｗ個のデータｘ［ｉ］（ｉ＝
１、…、Ｌｗ）が供給される。ここで各データｘ［ｉ］
はキーコードであり、Ｋｗビットから構成される。

【０１３２】ステップＳ２３−２に於て、変数ｉとして
Ｋｗ回のループを開始する。ステップＳ２３−３に於
て、Ｍｗビットのデータｙ［ｉ］にゼロを設定する。ス
テップＳ２３−４に於て、Ｍｗ／Ｋｗ回のループを開始
する。ここでＭｗがデータワードビット数（例えば３
２）であり、Ｋｗがサブワードビット数（例えば８）で
ある。

【０１３３】ステップＳ２３−５に於て、ｙ［ｉ］とｘ
［ｉ］とのビット毎のＯＲをとり、新たにｙ［ｉ］とす
る。ステップＳ２３−６に於て、ｙ［ｉ］の各ビットを
左にＫｗビットシフトする。即ち、ステップＳ２３−５
で代入されたｘ［ｉ］のデータが、右から２番目のサブ
ワードに移動されることになる。

【０１３４】ステップＳ２３−７に於て、Ｍｗ／Ｋｗ回
処理が行われたか否かを判断し、Ｍｗ／Ｋｗ回処理が行
われた場合にはループを終了する。ステップＳ２３−８
に於て、変数ｉのループがＫｗ回処理されたか否かを判
断し、Ｋｗ回処理が行われた場合にはループを終了す
る。ステップＳ２３−９に於て、出力データとしてＬｗ
個のデータｙ［ｉ］が得られる。各ｙ［ｉ］は、各サブ
ワードにキーコードが挿入されたデータである。従っ
て、このｙ［ｉ］を所定のアドレスに書き込めば、サブ
ワード順序の入れ換えがある場合であっても、キーコー
ド照合を正しく行うことが出来る。

【０１３５】図１８の構成のシステムに於ては、上述の
ように、所定のアドレスにデータを書き込むことでクラ
イアントプロセッサとメモリとの切り替えが行われる。
この場合、クライアントプロセッサへの切り替えが行わ
れた後に、確かにクライアントプロセッサへの切り替え
が行われたか否かを、ホストプロセッサ側で確認出来る
ことが好ましい。そのためには所定のキーデータをクラ
イアントプロセッサから読み出して、ホストプロセッサ
側でキー照合を行えばよい。

【０１３６】図２４は、キーコードを各サブワードとし
たデータワードを読み出して、データワードからキーコ
ードを取り出す処理のフローチャートである。ステップ
Ｓ２４−１に於て、Ｎｒ個のデータｙ［ｉ］（ｉ＝１、
…、Ｎｒ）が読み出される。各ｙ［ｉ］は、Ｍｒビット
から構成される。ステップＳ２４−２に於て、Ｍｒビッ
トから構成され、下位Ｋｒビットが１で残りのビットが
ゼロであるマスクＭＡＳＫを設定する。

【０１３７】ステップＳ２４−３に於て、変数ｉとして
Ｎｒ回のループを開始する。ステップＳ２４−４に於
て、マスクＭＡＳＫとデータｙ［ｉ］とのビット毎のＡ
ＮＤをとり、ｘ［ｉ］とする。ステップＳ２４−５に於
て、変数ｉのループがＮｒ回処理されたか否かを判断
し、Ｎｒ回処理が行われた場合にはループを終了する。

【０１３８】ステップＳ２４−６に於て、Ｎｒ個のデー
タｘ［ｉ］が得られる。各データｘ［ｉ］を、所定のキ
ーコードと照合することによって、ホストプロセッサ側
で確かに切り替えが行われたか否かを判定することが出
来る。図２５は、ビット順序入れ替えを考慮した時系列
データによるキー照合を説明するための図である。図２
５（Ａ）のように、全て０或いは全て１から構成される
データワードを複数個書き込む。各データワードから１
ビット取り出して時間方向に並べれば、図２５（Ｂ）に
示されるような時系列パターンを構成することが出来
る。メモリインターフェースに於てどのようなビット順
序入れ替えがあっても、この時系列パターンは影響を受
けないので、これをキー照合のためのデータとして用い
ることが出来る。

【０１３９】図２６は、時間方向にキーコードの各ビッ
トが並ぶデータをキーコードを基にして生成する処理の
フローチャートである。ステップＳ２６−１に於て、Ｌ
ｗ個のデータｘ［ｉ］（ｉ＝１、…、Ｌｗ）が供給され
る。ここで各データｘ［ｉ］はキーコードであり、Ｋｗ
ビットから構成される。

【０１４０】ステップＳ２６−２に於て、Ｋｗビットか
ら構成され最下位ビットのみが１であるマスクＭＡＳＫ
を生成する。ステップＳ２６−３に於て、変数ｊとして
Ｌｗ回のループを開始する。ステップＳ２６−４に於
て、変数ｉとしてＫｗ回のループを開始する。ステップ
Ｓ２６−５に於て、データｘ［ｉ］とマスクＭＡＳＫと
のＯＲを計算する。結果が１ならステップＳ２６−６
に、結果が０ならステップＳ２６−７に進む。

【０１４１】ステップＳ２６−６に於て、Ｍｗビットの
データｙ［ｊＫｗ＋ｉ］に、全ビット１を代入する。ス
テップＳ２６−７に於て、Ｍｗビットのデータｙ［ｊＫ
ｗ＋ｉ］に、全ビット０を代入する。ステップＳ２６−
８に於て、ｘ［ｉ］を右に１ビットシフトする。

【０１４２】ステップＳ２６−９に於て、変数ｉのルー
プがＫｗ回処理されたか否かを判断し、Ｋｗ回処理が行
われた場合にはループを終了する。ステップＳ２６−１
０於て、変数ｊのループがＬｗ回処理されたか否かを判
断し、Ｌｗ回処理が行われた場合にはループを終了す
る。ステップＳ２６−１１に於て、（Ｋｗ）ｘ（Ｌｗ）
個のデータｙ［ｉ］が得られる。各ｙ［ｉ］はＭｗビッ
トから構成され、全ビットが０或いは全ビットが１のデ
ータである。各ｙ［ｉ］を時間方向（ｉ方向）に見れ
ば、キーコードが並べられた時系列となっている。従っ
て、このｙ［ｉ］を所定のアドレスに書き込めば、ビッ
ト順序の入れ換えがあっても、キーコード照合を正しく
行うことが出来る。

【０１４３】図２７は、読み出したデータからキーコー
ドを取り出す処理のフローチャートである。ステップＳ
２７−１に於て、Ｎｒ個のデータｙ［ｉ］（ｉ＝１、
…、Ｎｒ）が読み出される。各ｙ［ｉ］は、Ｍｒビット
から構成される。ステップＳ２７−２に於て、Ｋｒビッ
トから構成され、最下位ビットのみが１であるマスクＭ
ＡＳＫを設定する。

【０１４４】ステップＳ２７−３に於て、変数ｊとし
て、Ｎｒ／Ｋｒ回のループを開始する。ステップＳ２７
−４に於て、Ｋｒビットのデータｘ［ｊ］をゼロに設定
する。ステップＳ２７−５に於て、変数ｉとして、Ｋｒ
回のループを開始する。ステップＳ２７−６に於て、デ
ータｘ［ｉ］を左に１ビットシフトする。

【０１４５】ステップＳ２７−７に於て、ｙ［ｊＫｒ＋
ｉ］の値を調べる。全ビット１ならステップＳ２７−８
に進み、全ビット０ならステップＳ２７−９に進む。そ
れ以外の場合にはエラー終了する。ステップＳ２７−８
に於て、マスクＭＡＳＫとデータｘ［ｊ］とのビット毎
のＯＲをとり、新たにｘ［ｉ］とする。

【０１４６】ステップＳ２７−９に於て、変数ｉのルー
プがＫｒ回処理されたか否かを判断し、Ｋｒ回処理が行
われた場合にはループを終了する。ステップＳ２７−１
０に於て、変数ｊのループがＮｒ／Ｋｒ回処理されたか
否かを判断し、Ｎｒ／Ｋｒ回処理が行われた場合にはル
ープを終了する。ステップＳ２７−１１に於て、Ｎｒ／
Ｋｒ個のデータｘ［ｉ］が得られる。各データｘ［ｉ］
はＫｒビットから構成される。各データｘ［ｉ］を所定
のキーコードと照合することによって、確かに切り替え
が行われたか否かをホストプロセッサ側で判定すること
が出来る。

【０１４７】図２８は、ビット順序入れ換えを考慮した
０又は１の個数によるキー照合を説明するための図であ
る。図に示されるデータワードに含まれる０の個数及び
１の個数をカウントすれば、０が１４個及び１が１８個
あることが分かる。メモリインターフェースに於てどの
ようなビット順序入れ替えがあっても、このようにデー
タワードに含まれる０の個数及び１の個数は影響を受け
ないので、これをキー照合のためのデータとして用いる
ことが出来る。

【０１４８】図２９は、複数のデータワードが与えられ
た場合に各データワード内の１の個数を数える処理のフ
ローチャートである。ステップＳ２９−１に於て、Ｌｗ
個のデータｘ［ｉ］（ｉ＝１、…、Ｌｗ）が供給され
る。ここで各データｘ［ｉ］は、Ｋｗビットから構成さ
れる。ステップＳ２９−２に於て、Ｋｗビットから構成
され最下位ビットのみが１であるマスクＭＡＳＫを生成
する。

【０１４９】ステップＳ２９−３に於て、変数ｊとして
Ｌｗ回のループを開始する。ステップＳ２９−４に於
て、ｙ［ｊ］にゼロを設定し、変数ｔｍｐにｘ［ｊ］を
代入する。ステップＳ２９−５に於て、変数ｉとしてＫ
ｗ回のループを開始する。ステップＳ２９−６に於て、
変数ｔｍｐとマスクＭＡＳＫのビット毎のアンドをと
る。結果がゼロであるならステップＳ２９−７を飛ば
し、結果がマスクＭＡＳＫに等しいならばステップＳ２
９−７に進む。

【０１５０】ステップＳ２９−７に於て、ｙ［ｊ］を１
インクリメントとする。ステップＳ２９−８に於て、変
数ｔｍｐを右に１ビットシフトする。ステップＳ２９−
９に於て、変数ｉのループがＫｗ回処理されたか否かを
判断し、Ｋｗ回処理が行われた場合にはループを終了す
る。ステップＳ２９−１０に於て、変数ｊのループがＬ
ｗ回処理されたか否かを判断し、Ｌｗ回処理が行われた
場合にはループを終了する。

【０１５１】ステップＳ２９−１１に於て、Ｌｗ個のデ
ータｙ［ｊ］（ｊ＝１、…、Ｌｗ）が得られる。即ち、
複数のデータワードｘが与えられた場合に、各データワ
ードに含まれるビット”１”の個数をカウントして、デ
ータｙとして提供することが出来る。図３０は、複数の
データワードが与えられた場合に、各データワードが示
す数に等しい数のビット”１”を含む複数のデータワー
ドを生成する処理のフローチャートである。

【０１５２】ステップＳ３０−１に於て、Ｎｒ個のデー
タｙ［ｉ］（ｉ＝１、…、Ｎｒ）が供給される。ここで
各データｘ［ｉ］は、Ｍｒビットから構成される。ステ
ップＳ３０−２に於て、Ｋｒビットから構成され最下位
ビットのみが１であるマスクＭＡＳＫを生成する。ステ
ップＳ３０−３に於て、変数ｊとしてＮｒ回のループを
開始する。

【０１５３】ステップＳ３０−４に於て、ｘ［ｊ］にゼ
ロを設定する。ステップＳ３０−５に於て、変数ｉとし
てＫｒ回のループを開始する。ステップＳ３０−６に於
て、ｘ［ｊ］を左に１ビットシフトする。ステップＳ３
０−７に於て、変数ｉがｙ［ｊ］より小さいか否かを判
定する。ＮＯならばステップＳ３０−８を飛ばし、ＹＥ
ＳならばステップＳ３０−８に進む。

【０１５４】ステップＳ３０−８に於て、ｘ［ｊ］とマ
スクＭＡＳＫとのビット毎のＯＲを取り、新たなｘ
［ｊ］とする。ステップＳ３０−９に於て、変数ｉのル
ープがＫｒ回処理されたか否かを判断し、Ｋｒ回処理が
行われた場合にはループを終了する。ステップＳ３０−
１０に於て、変数ｊのループがＮｒ回処理されたか否か
を判断し、Ｎｒ回処理が行われた場合にはループを終了
する。

【０１５５】ステップＳ３０−１１に於て、Ｎｒ個のデ
ータｘ［ｊ］（ｊ＝１、…、Ｎｒ）が得られる。各デー
タｘ［ｊ］はＫｒビットからなり、Ｋｒビットのうちで
ｙ［ｊ］個のビットが１であり残りのビットが０であ
る。即ち、複数のデータワードｙが与えられた場合に、
各データワードが示す数に等しい数のビット”１”を含
む複数のデータワードｘが得られたことになる。

【０１５６】図３１は、キー照合によって切り替えを行
う処理の変形例を示すフローチャートである。複数のキ
ーデータを書き込んでキーコードと照合することで、偶
然性を排除した確度の高い認証（切り替え要求の確認）
を行うことが出来るが、キー照合に加えてデータの書き
込み回数及びデータの読み出し回数をチェックすること
で、認証の確度を更に向上させることが出来る。

【０１５７】ステップＳ３１−１に於て、Ｎ回のループ
を開始する。ステップＳ３１−２に於て、キーデータを
書き込んだ回数がＷｉ回であるか否かを判定する。ＹＥ
ＳならステップＳ３１−３へ、ＮＯならステップＳ３１
−７へ進む。ステップＳ３１−３に於て、Ｗｉ個のキー
が全て一致したかどうかを判定する。ＹＥＳならステッ
プＳ３１−４へ、ＮＯならステップＳ３１−７へ進む。

【０１５８】ステップＳ３１−４に於て、読み出しがＲ
ｉ回行われたか否かを判断する。ＹＥＳならステップＳ
３１−５へ、ＮＯならステップＳ３１−７へ進む。ここ
で読み出しとは、所定のアドレスに対して適当な読み出
し動作を行うことであり、読み出されるデータは認証動
作とは関係なく、単に読み出し命令が発行された回数を
カウントする。そしてカウントされた回数を認証処理の
一部として用いる。

【０１５９】ステップＳ３１−５に於て、Ｎ回のループ
を終了する。ステップＳ３１−６に於て、認証が成功し
たと判断する。ステップＳ３１−７に於て、認証が失敗
したと判断する。以上のようにして、キー照合に加えて
データの書き込み回数及びデータの読み出し回数をチェ
ックすることで、偶然性を排除した確度の高い認証（切
り替え要求の確認）を行うことが出来る。

【０１６０】図３２は、キー照合によって切り替えを行
う処理の別の変形例を示すフローチャートである。図３
２の処理に於ては、キー照合を行う前にキーデータに含
まれる所定のパターンが認証パターンと一致するか否か
を調べ、パターンが一致しない場合を先に排除すること
で、高速な認証処理を行うものである。ステップＳ３２
−１に於て、キーデータが書き込まれる。

【０１６１】ステップＳ３２−２に於て、後述するよう
に、所定のパターンが一致するか否かをチェックする。
ＹＥＳならステップＳ３２−３へ、ＮＯならステップＳ
３２−５へ進む。ステップＳ３２−３に於て、キーが一
致するか否かを判定する。ＹＥＳならステップＳ３２−
４へ、ＮＯならステップＳ３２−５へ進む。

【０１６２】ステップＳ３２−４に於て、認証が成功し
たと判断する。ステップＳ３２−５に於て、認証が失敗
したと判断する。以上のようにして、キー照合を行う前
に所定のパターンが一致するか否かを調べ、パターンが
一致しない場合を先に排除することで、高速な認証処理
を行うことが出来る。

【０１６３】なおこの場合の所定のパターンとは、ビッ
ト順序入れ替えが行われないシステムに於ては、キーデ
ータとして書き込まれるデータワード内に含まれるパタ
ーンである。ビット順序入れ替えが行われるシステムに
於ては、書き込まれるデータワードから抽出したキーデ
ータに含まれるパターンである場合と、データワードそ
のものに含まれるパターンである場合とがある。

【０１６４】図３３は、パターンチェックに於てパリテ
ィを所定のパターンとして用いる場合の処理を説明する
図である。図に示される３２ビットのデータワードに含
まれる１の個数をカウントすれば、１が１８個で偶数パ
リティであることが分かる。このようなパリティチェッ
クをキー照合の前に実行すれば、高速にキー不一致の場
合を排除することが出来る。

【０１６５】図３４は、供給されるデータをパリティチ
ェックする方法のフローチャートである。ステップＳ３
４−１に於て、ビット数がＫｗのデータｘが供給され
る。ステップＳ３４−２に於て、Ｋｗビットから構成さ
れ最下位ビットのみが１であるマスクＭＡＳＫを用意す
る。

【０１６６】ステップＳ３４−３に於て、変数ｙをゼロ
に設定する。ステップＳ３４−４に於て、変数ｉとして
Ｋｗ回のループを開始する。ステップＳ３４−５に於
て、マスクＭＡＳＫとデータｘとのアンドをとり、更に
変数ｙとのＥＸＯＲをとる。ステップＳ３４−６に於
て、データｘを右に１ビットシフトさせる。

【０１６７】ステップＳ３４−７に於て、上記処理がＫ
ｗ回行われたら、ループを終了する。ステップＳ３４−
８に於て、変数ｙをチェックする。変数ｙが０であるな
らば、データｘに於て１であるビットの数は偶数であ
る。変数ｙが１であるならば、データｘに於て１である
ビットの数は奇数である。

【０１６８】パターンの一致を調べる際には、例えば偶
数パリティを認証パターンとする。図３４のフローチャ
ートの処理をデータｘについて実行し、得られた結果ｙ
が偶数パリティを示す場合に、所定のパターンが認証パ
ターンと一致したと判断すればよい。図３５は、パター
ンチェックに於てデータ内の特定のビットを所定のパタ
ーンとして用いる場合の処理を説明する図である。図に
示されるように、データ内で所定に位置にあるビットを
抽出し、抽出されたビットを並べて所定のパターンとす
る。このパターンが認証パターンと一致するか否かを、
キー照合の前に判断すれば、高速にキー不一致の場合を
排除することが出来る。

【０１６９】図３６は、供給されるデータから特定のビ
ットを取り出してチェックする方法のフローチャートで
ある。ステップＳ３６−１に於て、Ｋビットから構成さ
れるデータｘが供給される。またＫビットから構成され
るチェック用のデータＣＨＫと、Ｎビットの認証パター
ンＰＡＴが設定される。データＣＨＫは、所定のビット
位置に於てビット値が１であり、それ以外のビット値は
０であるデータである。１であるビットの数はＮである
とする。

【０１７０】ステップＳ３６−２に於て、Ｋビットから
構成され最下位ビットだけが１であるマスクＭＡＳＫを
設定する。ステップＳ３６−３に於て、データｙをゼロ
に設定する。ステップＳ３６−４に於て、変数ｉとして
Ｋ回のループを開始する。ステップＳ３６−５に於て、
マスクＭＡＳＫとデータＣＨＫとのＡＮＤが１或いは０
の何れであるかを判定する。１の場合はステップＳ３６
−６に進み、０の場合はステップＳ３６−８に進む。

【０１７１】ステップＳ３６−６に於て、マスクＭＡＳ
ＫとデータｘとのＡＮＤが、マスクＭＡＳＫと認証パタ
ーンとのＡＮＤと一致するか否かを判定する。一致する
場合にはステップＳ３６−７に進み、それ以外の場合は
ステップＳ３６−１１に進む。ステップＳ３６−７に於
て、パターンＰＡＴを右に１ビットシフトする。

【０１７２】ステップＳ３６−８に於て、データＣＨＫ
及びデータｘを右に１ビットシフトする。ステップＳ３
６−９に於て、変数ｉのループがＫ回処理されたら、ル
ープを終了する。ステップＳ３６−１０に於て、パター
ンが一致したと判定する。

【０１７３】ステップＳ３６−１１に於て、パターンが
不一致であると判定する。このようにしてデータｘの所
定位置のビットに関して、認証パターンとの照合を行う
ことが出来る。図３７は、供給されたデータワードが特
定のパターンであるか否かに基づくパターンチェック処
理を説明する図である。例えば図２５に示されるよう
に、全ビットが１或いは全ビットが０であるデータワー
ドを供給して、時系列データをキー照合に用いる場合を
考える。この場合図３７に示されるように、データワー
ドが全て１であるか或いは全て０である場合のみ認証
し、そうでないデータワードが来た場合には認証しない
ように構成することで、容易にパターンチェックを実行
することが出来る。このパターンチェックをキー照合の
前に判断すれば、高速にキー不一致の場合を排除するこ
とが出来る。

【０１７４】図３８は、供給されるデータワードの全ビ
ットが１であるか全ビットが０であるかを判断してチェ
ックする方法のフローチャートである。ステップＳ３８
−１に於て、Ｋビットから構成されるデータｘが供給さ
れる。ステップＳ３８−２に於て、Ｋビットから構成さ
れ最下位ビットだけが１であるマスクＭＡＳＫを設定す
る。

【０１７５】ステップＳ３８−３に於て、データｙを１
に設定し、データｚを０に設定する。ステップＳ３８−
４に於て、変数ｉとしてＫ回のループを開始する。ステ
ップＳ３８−５に於て、マスクＭＡＳＫとデータｘとの
ＡＮＤをとり更にデータｙとのＡＮＤをとる。結果を新
たにデータｙとする。

【０１７６】ステップＳ３８−６に於て、マスクＭＡＳ
ＫとデータｘとのＡＮＤをとり更にデータｚとのＯＲを
とる。結果を新たにデータｚとする。ステップＳ３８−
７に於て、データｘを右に１ビットシフトする。ステッ
プＳ３８−８に於て、変数ｉのループがＫ回処理された
ら、ループを終了する。

【０１７７】ステップＳ３８−９に於て、データｙ及び
データｚの値をチェックする。両方が０或いは両方が１
の場合はステップＳ３８−１０に進み、それ以外の場合
はステップＳ３８−１１に進む。ステップＳ３８−１０
に於て、パターンが一致したと判定する。ステップＳ３
８−１１に於て、パターンが不一致であると判定する。

【０１７８】このようにしてデータｘのビット構成に着
目して、全てのビットが０或いは全てのビットが１であ
るか否かを判断することで、認証パターンとの照合を行
うことが出来る。以下に於ては、ホストプロセッサがク
ライアントプロセッサを制御する際に必要となるメモリ
割当に関する処理について説明する。クライアントプロ
セッサに記憶領域を割り当てようとしたときに、クライ
アントプロセッサが使用可能な領域が別のアプリケーシ
ョンプロセスによって占有されている場合がある。この
場合には、クライアントプロセッサに対してメモリ領域
を確保するために、メモリ再割り当てを行う必要があ
る。

【０１７９】図３９は、ホストプロセッサのＯＳ機能に
よってメモリ領域を確保する例を示すフローチャートで
ある。ステップＳ３９ー１に於て、クライアントプロセ
ッサが使用可能な領域に空きが有るか否かを判定する。
空きがある場合にはステップＳ３９−６に進み、空きが
ない場合にはステップＳ３９−２に進む。

【０１８０】ステップＳ３９−２に於て、クライアント
プロセッサ領域を使用中のアプリケーションを検索す
る。ステップＳ３９−３に於て、クライアントプロセッ
サ領域を使用中のアプリケーションに対して他の領域を
確保可能で有るか否かを判断する。確保可能である場合
はステップＳ３９−５に進み、確保不可能である場合に
はステップＳ３９−４に進む。

【０１８１】ステップＳ３９−４に於て、優先順位の低
いアプリケーションをスワップアウトする。ステップＳ
３９−５に於て、クライアントプロセッサ領域を使用中
のアプリケーションに対して他の領域を確保して、新し
く確保した領域にアプリケーションの再割り当てを行
う。

【０１８２】ステップＳ３９−６に於て、クライアント
プロセッサを領域に割り当てる。このようにして、ホス
トプロセッサのＯＳが有する機能として、クライアント
プロセッサ領域の再割り当てを実現することが出来る。
以下に於ては、記憶領域割り当てとアプリケーション切
り替え制御を独立して行う方法について説明する。

【０１８３】図４０は、領域割り当てとアプリケーショ
ン切り替え制御を独立に行う方法を実現するシステムの
構成図である。図４０のシステムは、ホストプロセッサ
２０１、クライアントプロセッサ２０２、メインメモリ
２０３、スイッチ２０４及び２０５、アドレスバス２０
６、及びデータバス２０７を含む。

【０１８４】ホストプロセッサ２０１は、メインメモリ
２０３の記憶空間上にクライアントプロセッサ割り当て
領域をアロケートし管理するプロセッサである。クライ
アントプロセッサ２０２は、メインメモリ２０３の主記
憶空間を介してホストプロセッサ２０１とインターフェ
ースする。メインメモリ２０３は、ホストプロセッサに
直結されているワークメモリである。

【０１８５】クライアントプロセッサ２０２は、プロセ
ッサ２１０、メモリ２１１、メモリ割り当て回路２１
２、アドレス比較回路２１３、プロセッサＲＳＴレジス
タ２１４、及びメモリ割り当てＲＳＴレジスタ２１５を
含む。プロセッサ２１０は、ホストプロセッサ２０１が
主記憶上にアロケートした領域に対して制御情報及びデ
ータを書き込むと、これらの制御情報及びデータを受け
取ってデータ処理を実行する。処理結果データはメモリ
２１１に書き込まれて、ホストプロセッサ２０１に渡さ
れる。

【０１８６】メモリ２１１は、メインメモリ２０３の主
記憶空間とオーバーラップして配置される記憶空間を提
供する。このメモリ２１１の記憶空間は、プロセッサ２
１０のアドレス空間にアロケートされている。従ってこ
の記憶空間を介して、ホストプロセッサ２０１及びクラ
イアントプロセッサ２０２は、相互に通信を行うことが
出来る。

【０１８７】メモリ割り当て回路２１２は、主記憶上に
クライアントプロセッサ２０２が割り当てられていない
ときに動作し、ホストプロセッサ２０１からのアクセス
要求を監視する。メモリ割り当て回路２１２は、所定の
特殊アクセス（例えばキー情報によるアクセス）が行わ
れたときに、クライアントプロセッサ２０２を主記憶の
どの領域にアロケートするのかを認識して、その領域に
クライアントプロセッサ２０２を割り当てる。

【０１８８】アドレス比較回路２１３は、主記憶上にク
ライアントプロセッサ２０２が割り当てられた後に動作
し、ホストプロセッサ２０１からのアクセスが、メモリ
割り当て回路２１２に保持されているクライアントプロ
セッサ割り当て空間に対するアクセスであるか否かを判
断する。プロセッサＲＳＴレジスタ２１４は、プロセッ
サ２１０をリセットするレジスタである。このプロセッ
サＲＳＴレジスタ２１４をアサートすることにより、ク
ライアントプロセッサ２０２は初期化される。リセット
アサート期間中に、メモリ２１１上にホストプロセッサ
２０１から新しいアプリケーションをダウンロードする
ことにより、リセットネゲートの後に、別のアプリケー
ション処理への切り替えを行うことが出来る。

【０１８９】メモリ割り当てＲＳＴレジスタ２１５は、
クライアントプロセッサ２０２の主記憶上への割り当て
をリセットするレジスタである。このメモリ割り当てＲ
ＳＴレジスタ２１５をアサートすることにより、主記憶
上へのクライアントプロセッサ２０２の割り当てを実現
しているメモリ割り当て回路２１２がリセットされる。
リセットアサート期間中に、例えば図４０のアドレス空
間Ａからアドレス空間Ｂへ、別の主記憶領域へとクライ
アントプロセッサ割り当て領域を再配置することによ
り、リセットネゲートの後に、ホストプロセッサ２０１
とクライアントプロセッサ２０２との間の通信を新たな
主記憶領域を用いて行うことが出来る。これによって、
ホストプロセッサ２０１にとって都合のよい主記憶領域
への配置をリアルタイムで実現することが可能になる。

【０１９０】スイッチ２０４及び２０５は、クライアン
トプロセッサ２０２及びメインメモリ２０３とデータバ
ス２０７との間に配置され、クライアントプロセッサ２
０２のメモリ割り当て回路２１２によって制御される。
スイッチ２０４及び２０５によって、ホストプロセッサ
２０１に対して、メインメモリ２０３とクライアントプ
ロセッサ２０２との間の切り替えが行われる。

【０１９１】図４１は、図４０のシステムを用いたメモ
リ割り当て制御とアプリケーション切り替え制御の例を
示すフローチャートである。ステップＳ４１−１からス
テップＳ４１−７に於ては、メモリ割り当てＲＳＴレジ
スタ２１５がアサートされている期間中に、主記憶のア
ドレス空間Ａにメモリ２１１を割り当て、またプロセッ
サＲＳＴレジスタ２１４がアサートされている期間中
に、アプリケーションＡ用のプログラムとデータがダウ
ンロードされる。これによって、アプリケーションＡに
記憶領域を割り当て、データ処理を実行することが出来
る。

【０１９２】ステップＳ４１−８からステップＳ４１−
１２に於ては、プロセッサＲＳＴレジスタ２１４がアサ
ートされている期間中に、アプリケーションＢ用のプロ
グラムとデータをダウンロードする。これによって、主
記憶領域を確保したまま、アプリケーションＡからアプ
リケーションＢに切り替えることが出来る。ステップＳ
４１−１３からステップＳ４１ー１６に於ては、メモリ
割り当てＲＳＴレジスタ２１５がアサートされている期
間中に、主記憶のアドレス空間Ｂにメモリ２１１を割り
当てる。これによって、アプリケーション処理の初期化
を行わずに、ホストプロセッサ２０１にとって都合のよ
い主記憶領域に、クライアントプロセッサ２０２を再配
置することが出来る。

【０１９３】このようにクライアントプロセッサ２０２
内のプロセッサ２１０を初期化するプロセッサＲＳＴレ
ジスタ２１４と、メモリ割り当てを実現するメモリ割り
当て回路２１２を初期化するメモリ割り当てＲＳＴレジ
スタ２１５を別個に設けることにより、主記憶上の領域
割り当てとアプリケーション切り替えとを独立に制御す
ることが可能になる。

【０１９４】以下に於ては、複数のクライアントプロセ
ッサがある場合に、クライアントプロセッサ間及びホス
トプロセッサとクライアントプロセッサ間で同期連携を
とる方法について説明する。図４２は、クライアントプ
ロセッサ間及びホストプロセッサとクライアントプロセ
ッサ間で同期連携をとる方法を実現するシステムの構成
図である。

【０１９５】図４２のシステムは、ホストプロセッサ３
０１と複数のクライアントプロセッサ３０２を含む。ホ
ストプロセッサ３０１は、ホストプロセッサアドレス空
間に割り当てられたクライアントプロセッサ３０２を制
御する。各クライアントプロセッサ３０２は、プロセッ
サ３１０、メモリ３１１、起動／停止レジスタ３１２、
ステータスレジスタ３１３を含む。

【０１９６】メモリ３１１は、ホストプロセッサ３０１
とクライアントプロセッサ３０２との間のデータ交換を
実現するためのメモリである。プロセッサ３１０は、ホ
ストプロセッサ３０１が記憶空間にアロケートした領域
に対して制御情報及びデータを書き込むと、これらの制
御情報及びデータを受け取ってデータ処理を実行する。
処理結果データはメモリ３１１に書き込まれて、ホスト
プロセッサ３０１に渡される。

【０１９７】起動／停止レジスタ３１２は、プロセッサ
３１０の起動及び停止を指示する情報を格納し、ホスト
プロセッサ３０１及びプロセッサ３１０の両方からライ
ト／リード可能なレジスタである。ステータスレジスタ
３１３は、起動／停止レジスタ３１２と同期して設定さ
れるレジスタであり、クライアントプロセッサ３０２の
起動／停止時に於けるホストプロセッサ３０１或いはク
ライアントプロセッサ３０２のステータス情報を設定す
る。

【０１９８】例えば、アプリケーション１及びアプリケ
ーション２を、２つのクライアントプロセッサ３０２に
実行させるとする。ある時間単位或いは処理単位にアプ
リケーション１及び２の間の同期を取るために、ホスト
プロセッサ３０１は、夫々のクライアントプロセッサ３
０２内の起動／停止レジスタ３１２及びステータスレジ
スタ３１３を参照して、同時に２つのクライアントプロ
セッサ３０２を起動する。このようにして、別のアプリ
ケーション間での同期を確立する。またこれらのレジス
タを用いることにより、ホストプロセッサ３０１とクラ
イアントプロセッサ３０２との間の同期をとることも出
来る。

【０１９９】図４３（Ａ）及び（Ｂ）は、ホストプロセ
ッサとクライアントプロセッサとの間の同期連携の一例
を示す図である。図４３（Ａ）は、同期連携のタイムチ
ャートを示し、図４３（Ｂ）は、同期連携を実現する際
のホストプロセッサとクライアントプロセッサの動作の
詳細を示す。図４３（Ａ）及び図４３（Ｂ）に示される
例に於ては、例えばシステム外部のネットワークからビ
デオデータＶｉｄｅｏＡ、ＶｉｄｅｏＢ、及びＶｉｄｅ
ｏＣがストリームデータとして入力される。ホストプロ
セッサ３０１にはビデオ同期信号Ｖｓｙｎｃが入力され
る。ホストプロセッサ３０１は、ビデオ同期信号Ｖｓｙ
ｎｃの状態をビデオフレーム単位で管理して、クライア
ントプロセッサ３０２に起動をかける。この際ホストプ
ロセッサ３０１は、クライアントプロセッサ３０２の起
動／停止レジスタ３１２及びステータスレジスタ３１３
を管理して、起動設定、停止設定（現在処理中のデータ
処理が完了したことを示す処理ステータス）、次の処理
の対象となるデータが入力されたか否かを示す入力ステ
ータス等に基づいて、クライアントプロセッサ３０２を
制御する。

【０２００】図４４（Ａ）及び（Ｂ）は、クライアント
プロセッサ間の同期連携の一例を示す図である。図４４
（Ａ）は、同期連携のタイムチャートを示し、図４４
（Ｂ）は、同期連携を実現する際のホストプロセッサと
クライアントプロセッサの動作の詳細を示す。図４４
（Ａ）及び図４４（Ｂ）に示される例に於ては、例えば
システム外部のネットワークからビデオデータＶｉｄｅ
ｏＡ、ＶｉｄｅｏＢ、及びＶｉｄｅｏＣがストリームデ
ータとして入力されると共に、オーディオデータＡｕｄ
ｉｏＡ乃至ＡｕｄｉｏＩがストリームデータとして入力
される。例えば２つのクライアントプロセッサ３０２の
うちで、一方はビデオデータＶｉｄｅｏＡ乃至Ｖｉｄｅ
ｏＣの処理を実行し、もう一方はオーディオデータＡｕ
ｄｉｏＡ乃至ＡｕｄｉｏＩの処理を実行する。ホストプ
ロセッサ３０１は、クライアントプロセッサ３０２の起
動／停止レジスタ３１２及びステータスレジスタ３１３
をビデオフレーム単位で管理して、起動設定、停止設定
（現在処理中のデータ処理が完了したことを示す処理ス
テータス）、次の処理の対象となるデータが入力された
か否かを示す入力ステータス等に基づいて、クライアン
トプロセッサ３０２を制御する。

【０２０１】以上、本発明は実施例に基づいて説明され
たが、本発明のクライアントプロセッサが行う信号処理
は、画像データ処理及び音声データ処理に限定されるも
のではなく、通信プロトコルの変換等の他の信号処理に
用いてもよい。本発明は上述の実施例に限定されるもの
ではなく、特許請求の範囲に記載される範囲内で様々な
変形及び変更が可能である。

【０２０２】

【発明の効果】請求項１の発明に於ては、バスを介在し
ないで通信可能な複数の情報処理ユニットを設けて、そ
れら情報処理ユニットに処理を実行させるので、バス競
合によりデータ処理速度が低下することなく高速な信号
処理を実現することが出来る。また画像処理プロセスや
音声処理プロセス等の複数のプロセスの各々に、別の情
報処理ユニットを割り当てることが出来るので、複数の
異なった信号を処理する必要があるマルチメディア信号
処理に適している。

【０２０３】請求項２の発明に於ては、任意の情報処理
ユニット間の通信は、介在する情報処理ユニット及び通
信リンクを介して行うことが出来る。請求項３の発明に
於ては、信号処理部、通信制御部、及び格納部を１つの
チップ上に集積回路化して、従来のメモリと同等な形で
パーソナルコンピュータに搭載することが出来る。従っ
てコストを従来のメモリデバイスに重複させることが可
能であると共に、メモリデバイス内に埋め込まれた情報
処理ユニットをソフトウェアで活用出来るという利点が
ある。従って、ハードウェアの追加・拡張にかかる費用
を削減すると共に、機能拡張性に優れたシステムを構築
することが出来る。

【０２０４】請求項４の発明に於ては、格納部のメモリ
を通常は外部バスからメモリとしてアクセス不可能な状
態にしておくことによって、ホストプロセッサのＯＳが
ＯＳ用メモリスペースとして獲得してしまうことを防ぐ
と共に、情報処理ユニット使用時には暗号（キー情報）
を解除することによって、ホストプロセッサと情報処理
ユニット間のデータ通信を可能にすることが出来る。

【０２０５】請求項５の発明に於ては、同時並列にデー
タ処理可能な手続に関しては、各情報処理ユニットに並
列に実行させることによって、高速なデータ処理を実現
することが出来る。請求項６の発明に於ては、ある手続
の結果を別の手続が必要とするが各手続を繰り返し実行
する必要がある場合、各手続を重ね合わせて各情報処理
ユニットにパイプライン的に実行させることによって、
高速なデータ処理を実現することが出来る。

【０２０６】請求項７の発明に於ては、バスを介在しな
いで通信可能な複数の情報処理ユニットを設けて、それ
ら情報処理ユニットに処理を実行させるので、バス競合
によりデータ処理速度が低下することなく高速な信号処
理を実現することが出来る。また画像処理プロセスや音
声処理プロセス等の複数のプロセスの各々に、別の情報
処理ユニットを割り当てることが出来るので、複数の異
なった信号を処理する必要があるマルチメディア信号処
理に適している。

【０２０７】請求項８の発明に於ては、任意の情報処理
ユニット間の通信は、介在する情報処理ユニット及び通
信リンクを介して行うことが出来る。請求項９の発明に
於ては、信号処理部、通信制御部、及び格納部を１つの
チップ上に集積回路化して、従来のメモリと同等な形で
信号処理装置内部に搭載することが出来る。従って、コ
ストを従来のメモリデバイスに重複させることが可能で
あると共に、メモリデバイス内に埋め込まれた情報処理
ユニットをソフトウェアで活用出来るという利点があ
る。従って、ハードウェアの追加・拡張にかかる費用を
削減すると共に、機能拡張性に優れた信号処理装置を構
築することが出来る。

【０２０８】請求項１０の発明に於ては、格納部のメモ
リを通常はバスからメモリとしてアクセス不可能な状態
にしておくことによって、ホストプロセッサが別の目的
のメモリスペースとして獲得してしまうことを防ぐと共
に、情報処理ユニット使用時には暗号（キー情報）を解
除することによって、ホストプロセッサと情報処理ユニ
ット間のデータ通信を可能にすることが出来る。

【０２０９】請求項１１の発明に於ては、同時並列にデ
ータ処理可能な手続に関しては、各情報処理ユニットに
並列に実行させることによって、高速なデータ処理を実
現することが出来る。請求項１２の発明に於ては、ある
手続の結果を別の手続が必要とするが各手続を繰り返し
実行する必要がある場合、各手続を重ね合わせて各情報
処理ユニットにパイプライン的に実行させることによっ
て、高速なデータ処理を実現することが出来る。

【０２１０】請求項１３の発明に於ては、ある命令をホ
ストプロセッサ（ＣＰＵ）が読み込んで割り込みを起こ
した場合に、情報処理ユニットがこの命令を実行するこ
とによって仮想マシン機能を実現し、恰もホストプロセ
ッサがこの命令を実行しているかのようにプログラム処
理を進めることが出来る。請求項１４の発明に於ては、
アプリケーションインターフェース層及びデバイスドラ
イバ層に配置された第１及び第２のリソース管理手段
が、複数の情報処理ユニットを管理してプロセス割り当
て及びデータ接続を行うので、ユーザプログラムやアプ
リケーションプログラムが存在する最上層のアプリケー
ション層までデータを上げる必要がなく、データ転送に
関して効率的な処理を行うことが出来る。

【０２１１】請求項１５の発明に於ては、同時並列にデ
ータ処理可能な手続に関しては、各情報処理ユニットに
並列に実行させることによって、高速なデータ処理を実
現することが出来る。請求項１６の発明に於ては、ある
手続の結果を別の手続が必要とするが各手続を繰り返し
実行する必要がある場合、各手続を重ね合わせて各情報
処理ユニットにパイプライン的に実行させることによっ
て、高速なデータ処理を実現することが出来る。

【０２１２】請求項１７の発明に於ては、ある命令をホ
ストプロセッサ（ＣＰＵ）が読み込んで割り込みを起こ
した場合に、情報処理ユニットがこの命令を実行するこ
とによって仮想マシン機能を実現し、恰もホストプロセ
ッサがこの命令を実行しているかのようにプログラム処
理を進めることが出来る。請求項１８の発明に於ては、
データ転送量の最大値が最小になるような効率的なプロ
セス割り当てを行うことが出来る。

【０２１３】請求項１９の発明に於ては、データ転送量
の最大値が最小になると共に、次に割り当てるプロセス
がなるべく他のデータ転送と重ならないように、効率的
なプロセス割り当てを行うことが出来る。請求項２０の
発明に於ては、アプリケーションインターフェース層及
びデバイスドライバ層に配置されたリソース管理プログ
ラムが、複数の情報処理ユニットを管理してプロセス割
り当て及びデータ接続を行うので、ユーザプログラムや
アプリケーションプログラムが存在する最上層のアプリ
ケーション層までデータを上げる必要がなく、データ転
送に関して効率的な処理を行うことが出来る。

【０２１４】請求項２１の発明に於ては、データ転送量
の最大値が最小になると共に、次に割り当てるプロセス
がなるべく他のデータ転送と重ならないように、効率的
なプロセス割り当てを行うことが出来る。上記請求項２
２乃至３３並びに請求項３７及び３８の発明に於ては、
ホストプロセッサからメインメモリの記憶空間に所定の
形式のアクセスを行うことによって、記憶空間に対して
クライアントプロセッサを割り当てるので、専用ポート
や専用バスを必要とせずにメモリインターフェースのみ
を用いて、ホストプロセッサとクライアントプロセッサ
との接続／非接続を切り替えることが出来る。この所定
の形式のアクセスとしては、キー情報をデータに含めて
記憶空間に書き込むことで、書き込まれたキー情報が所
定のキーと一致するか否かを判断して、切り替えを行う
ことが可能である。この際、ホストプロセッサのメモリ
インターフェース部分に於てビット順序の並べ変えが行
われるシステムがあるが、このようなシステムに於て
は、ビット順序が変わらないサブワードを単位としてキ
ーを設定したり時系列情報でキーを表現すること等で、
ビット順序並べ変えに対処することが出来る。またビッ
トパターンを検査してキー照合の前にデータを排除する
ことで、高速なキー照合を行うことが可能になる。

【０２１５】上記請求項３４及び３９の発明に於ては、
クライアントプロセッサを割り当てる記憶領域がアプリ
ケーションによって使用されている場合には、該アプリ
ケーションを別の記憶領域に移した後にクライアントプ
ロセッサ領域の割り当てを行うので、クライアントプロ
セッサ接続前には、クライアントプロセッサ領域を予め
確保しておく必要がなく、通常の記憶空間として用いる
ことが出来る。

【０２１６】上記請求項３５及び４０の発明に於ては、
クライアントプロセッサに対する領域割り当てとクライ
アントプロセッサに対するアプリケーション割り当てと
を別々に制御するので、ある記憶領域に割り当てたまま
でクライアントプロセッサの処理アプリケーションを切
り替えたり、ある処理アプリケーションを割り当てたま
までクライアントプロセッサを別の記憶領域に割り当て
たりすることが可能になる。

【０２１７】上記請求項３６及び４１の発明に於ては、
ホストプロセッサとクライアントプロセッサとの間に於
て及び／又は複数のクライアントプロセッサ間に於て同
期連携をとるので、柔軟なデータ処理が可能となる。

【図面の簡単な説明】

【図１】本発明による信号処理アクセラレータの構成を
示す図である。

【図２】図１の信号処理アクセラレータのハードウェア
アーキテクチャに対応したソフトウェアアーキテクチャ
を示す図である。

【図３】リソース管理層のリソース管理プログラムによ
る信号処理アクセラレータのリソース割り当てを模式的
に示す図である。

【図４】（Ａ）乃至（Ｃ）は、あるデータ処理に対する
各ＰＥ間の相互接続の例を示す図である。

【図５】（Ａ）及び（Ｂ）は、２つの異なったプロセス
割り当ての様子を示す図である。

【図６】本発明による動的プロセス割り当てアルゴリズ
ムのメインルーチンを示すフローチャートである。

【図７】図６のステップＳ３に於けるＰＥの１個要求に
対する割り当て処理を示すフローチャートである。

【図８】図６のステップＳ４に於けるＰＥの複数個要求
に対する割り当てを示すフローチャートである。

【図９】図７のステップＳ１４及び図８のステップＳ２
８に於ける次の割り当て効率計算処理を示すフローチャ
ートである。

【図１０】（Ａ）は、動的プロセス割り当てアルゴリズ
ムを用いた場合の一例を示す図であり、（Ｂ）は、左端
から利用可能なＰＥを割り当てる単純な割り当て方を用
いた場合の一例を示す図である。

【図１１】（Ａ）は、プロセス割り当てのシミュレーシ
ョン条件を示す図であり、（Ｂ）は、シミュレーション
結果を示す図である。

【図１２】リソース管理プログラムが各ＰＥを管理しデ
ータ処理を実行する際に、図１の信号処理アクセラレー
タのＤＲＡＭが統合されたメモリ空間を構成する様子を
概念的に示す図である。

【図１３】ホストプロセッサと信号処理アクセラレータ
との間のアドレス変換の関係を概念的に示す図である。

【図１４】図１の情報処理ユニットのＤＲＡＭコントロ
ーラの詳細な構成を示す図である。

【図１５】情報処理ユニットの状態変化をしめす状態遷
移図である。

【図１６】ペンティアム及び拡張命令セットＭＭＸを例
として、本発明による仮想マシンを実現するソフトウェ
ア構造を示す図である。

【図１７】図１の信号処理アクセラレータによってエミ
ュレーションを実行する例外処理のフローチャートであ
る。

【図１８】クライアントプロセッサとメモリとがメモリ
インターフェースを介してホストプロセッサに接続され
る場合に、クライアントプロセッサとメモリとを切り替
える機構を示す図である。

【図１９】メモリ空間上の特定の一つのアドレスが入力
された時に出力をアクティブにするアドレス判定手段の
構成を示す構成図である。

【図２０】メモリ空間上の特定の範囲のアドレスが入力
された時に出力をアクティブにするアドレス判定手段の
構成を示す構成図である。

【図２１】ビット順序の入れ替えを概念的に示す図であ
る。

【図２２】（Ａ）はデータワードとサブワードとの関係
を示す図であり、（Ｂ）はキーコードを示す図である。

【図２３】キーコードを各サブワードとしたデータワー
ドを構成するフローチャートである。

【図２４】キーコードを各サブワードとしたデータワー
ドを読み出して、データワードからキーコードを取り出
す処理のフローチャートである。

【図２５】ビット順序入れ替えを考慮した時系列データ
によるキー照合を説明するための図である。

【図２６】時間方向にキーコードの各ビットが並ぶデー
タをキーコードを基にして生成する処理のフローチャー
トである。

【図２７】読み出したデータからキーコードを取り出す
処理のフローチャートである。

【図２８】ビット順序入れ換えを考慮した０又は１の個
数によるキー照合を説明するための図である。

【図２９】複数のデータワードが与えられた場合に各デ
ータワード内の１の個数を数える処理のフローチャート
である。

【図３０】複数のデータワードが与えられた場合に、各
データワードが示す数に等しい数のビット”１”を含む
複数のデータワードを生成する処理のフローチャートで
ある。

【図３１】キー照合によって切り替えを行う処理の変形
例を示すフローチャートである。

【図３２】キー照合によって切り替えを行う処理の別の
変形例を示すフローチャートである。

【図３３】パターンチェックに於てパリティを所定のパ
ターンとして用いる場合の処理を説明する図である。

【図３４】供給されるデータをパリティチェックする方
法のフローチャートである。

【図３５】パターンチェックに於てデータ内の特定のビ
ットを所定のパターンとして用いる場合の処理を説明す
る図である。

【図３６】供給されるデータから特定のビットを取り出
してチェックする方法のフローチャートである。

【図３７】供給されたデータワードが特定のパターンで
あるか否かに基づくパターンチェック処理を説明する図
である。

【図３８】供給されるデータワードの全ビットが１であ
るか全ビットが０であるかを判断してチェックする方法
のフローチャートである。

【図３９】ホストプロセッサのＯＳ機能によってメモリ
領域を確保する例を示すフローチャートである。

【図４０】領域割り当てとアプリケーション切り替え制
御を独立に行う方法を実現するシステムの構成図であ
る。

【図４１】メモリ割り当て制御とアプリケーション切り
替え制御の例を示すフローチャートである。

【図４２】クライアントプロセッサ間及びホストプロセ
ッサとクライアントプロセッサ間で同期連携をとる方法
を実現するシステムの構成図である。

【図４３】（Ａ）及び（Ｂ）は、ホストプロセッサとク
ライアントプロセッサとの間の同期連携の一例を示す図
である。

【図４４】（Ａ）及び（Ｂ）は、クライアントプロセッ
サ間の同期連携の一例を示す図である。

【符号の説明】

１０ 情報処理ユニット １１ 信号処理プロセッサ １２ 命令キャッシュ １３ データＲＡＭ １４ リンク制御 １５ リンク制御 １６ メインキャッシュ １７ リンクキャッシュ １８ ＤＲＡＭ １９ ＤＲＡＭコントローラ ２０ 通信リンク ２５ 信号処理部 ２６ 通信制御部 ３０ ホストメモリバス ３１ ホストプロセッサ ４０ ＰＥ ４１ 入力チャネル ４２ 出力チャネル ４３ フリーリソーススタック ５１ ホストプロセッサ側仮想アドレス空間 ５２ ホストプロセッサ側物理アドレス空間 ５３ 信号処理アクセラレータ側物理アドレス空間 ５４ 信号処理アクセラレータ側プロセッサアドレス空
間 ５５ ＶＭ機構 ６１ キーレジスタ ６２ 比較回路 ６３ ホストメモリ制御回路 ６４ 制御レジスタ １０１ ホストプロセッサ １０２ クライアントプロセッサ １０３ メモリ １０４ 切り替え手段 １０５ アドレス判定手段 １０６ キー判定手段 １０７ 切り替えフラグ １０８ ＡＮＤ論理 １０９ スイッチ １１１、１１１Ａ、１１１Ｂ 格納手段 １１２、１１２Ａ、１１２Ｂ 比較器 ２０１ ホストプロセッサ ２０２ クライアントプロセッサ ２０３ メインメモリ ２０４、２０５ スイッチ ２０６ アドレスバス ２０７ データバス ２１０ プロセッサ ２１１ メモリ ２１２ メモリ割り当て回路 ２１３ アドレス比較回路 ２１４ プロセッサＲＳＴレジスタ ２１５ メモリ割り当てＲＳＴレジスタ ３０１ ホストプロセッサ ３０２ クライアントプロセッサ ３１０ プロセッサ ３１１ メモリ ３１２ 起動／停止レジスタ ３１３ ステータスレジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 熊本 乃親 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 野村 祐司 福岡県福岡市博多区博多駅前三丁目22番８ 号 富士通九州ディジタル・テクノロジ株 式会社内

Claims (41)

【特許請求の範囲】
1. 【請求項１】複数の情報処理ユニットと、 該複数の情報処理ユニット間を接続する通信リンクを含
   み、該複数の情報処理ユニットの各々が、 データを処理する信号処理部と、 該通信リンクを介して別の情報処理ユニットと通信する
   通信制御部と、 データ及び該信号処理部が実行するプログラムを格納す
   る格納部を含み、該格納部を介して外部バスとのデータ
   入出力を行うことを特徴とする信号処理装置。
2. 【請求項２】前記複数の情報処理ユニットは、前記通信
   リンクを介して直列に配置されていることを特徴とする
   請求項１記載の信号処理装置。
3. 【請求項３】前記格納部は、 前記データ及び前記プログラムを格納するメモリと、 前記外部バスとのデータ入出力を行う際に該メモリを外
   部バスからメモリとしてアクセス可能にするメモリ制御
   部を含むことを特徴とする請求項２記載の信号処理装
   置。
4. 【請求項４】前記メモリ制御部は、キー情報を格納する
   キーデータ格納部を含み、前記外部バスとのデータ入出
   力を行う際に該キー情報に一致するデータが入力された
   場合にのみ、該メモリを該外部バスからメモリとしてア
   クセス可能にすることを特徴とする請求項３記載の信号
   処理装置。
5. 【請求項５】前記複数の情報処理ユニットは、並列にデ
   ータを処理することを特徴とする請求項２記載の信号処
   理装置。
6. 【請求項６】前記複数の情報処理ユニットは、前記通信
   リンクを介してデータを順次受け渡すことによって、パ
   イプライン動作を行いながらデータを処理することを特
   徴とする請求項２記載の信号処理装置。
7. 【請求項７】複数の情報処理ユニットと、 該複数の情報処理ユニット間を接続する通信リンクと該
   複数の情報処理ユニットの各々に接続された共通のバス
   を含み、該複数の情報処理ユニットの各々が、 データを処理する信号処理部と、 該通信リンクを介して別の情報処理ユニットと通信する
   通信制御部と、 データ及び該信号処理部が実行するプログラムを格納す
   る格納部を含み、該複数の情報処理ユニットの各々は該
   格納部を介して該バスとのデータ入出力を行うことを特
   徴とする信号処理装置。
8. 【請求項８】前記複数の情報処理ユニットは、前記通信
   リンクを介して直列に配置されていることを特徴とする
   請求項７記載の信号処理装置。
9. 【請求項９】前記格納部は、 前記データ及び前記プログラムを格納するメモリと、 前記バスとのデータ入出力を行う際に該メモリを該バス
   からメモリとしてアクセス可能にするメモリ制御部を含
   むことを特徴とする請求項８記載の信号処理装置。
10. 【請求項１０】前記メモリ制御部は、キー情報を格納す
    るキーデータ格納部を含み、前記バスとのデータ入出力
    を行う際に該キー情報に一致するデータが入力された場
    合にのみ、該メモリを該バスからメモリとしてアクセス
    可能にすることを特徴とする請求項９記載の信号処理装
    置。
11. 【請求項１１】前記複数の情報処理ユニットは、並列に
    データを処理することを特徴とする請求項８記載の信号
    処理装置。
12. 【請求項１２】前記複数の情報処理ユニットは、前記通
    信リンクを介してデータを順次受け渡すことによって、
    パイプライン動作を行いながらデータを処理することを
    特徴とする請求項８記載の信号処理装置。
13. 【請求項１３】前記複数の情報処理ユニットを該バスを
    介して制御すると共にそれ自身がデータ処理を行うＣＰ
    Ｕ（Central Processing Unit ）を更に含み、該ＣＰＵ
    が読み込んだ命令が命令例外を発生した際に、該複数の
    情報処理ユニットが該命令を代わりに実行することを特
    徴とする請求項８記載の信号処理装置。
14. 【請求項１４】専用通信リンクを介して直列に接続され
    各々がメモリとしてバスからアクセス可能である複数の
    情報処理ユニットを内蔵したコンピュータに於て、該コ
    ンピュータを制御することにより該複数の情報処理ユニ
    ットにデータ処理を実行させるプログラムを記録した機
    械読み取り可能な記憶媒体であって、該プログラムは、 アプリケーションプログラムからの該データ処理の要求
    に基づき、該複数の情報処理ユニットへのプロセス割り
    当て及び該複数の情報処理ユニット間のデータ接続を管
    理する第１のリソース管理手段と、 該プロセス割り当て及び該データ接続にしたがって該複
    数の情報処理ユニットを制御して該データ処理を実行さ
    せる第２のリソース管理手段を含み、該第１のリソース
    管理手段は該コンピュータのアプリケーションインター
    フェース層に配置され、該第２のリソース管理手段は該
    コンピュータのデバイスドライバ層に配置されることを
    特徴とする記憶媒体。
15. 【請求項１５】前記第１のリソース管理手段は、前記複
    数の情報処理ユニットが並列に処理を実行するように、
    該複数の情報処理ユニットを並列にデータ接続すること
    を特徴とする請求項１４記載の記憶媒体。
16. 【請求項１６】前記第１のリソース管理手段は、前記複
    数の情報処理ユニットが順次データを受け渡しながらパ
    イプライン処理を実行するように、該複数の情報処理ユ
    ニットを直列にデータ接続することを特徴とする請求項
    １４記載の記憶媒体。
17. 【請求項１７】前記アプリケーションプログラムを実行
    する前記コンピュータのＣＰＵが割り込みを発生した場
    合、該割り込みを検出して、該割り込みの原因となった
    該アプリケーションプログラムの命令を前記第１のリソ
    ース管理プログラムに渡す仮想マシン手段を更に含み、
    該第１のリソース管理手段及び前記第２のリソース管理
    手段は、該命令を前記複数の情報処理ユニットに実行さ
    せることを特徴とする請求項１４記載の記憶媒体。
18. 【請求項１８】前記第１のリソース管理手段は、前記デ
    ータ処理に関するプロセス割り当ての結果、前記複数の
    情報処理ユニット間のデータ転送量の最大値が最小にな
    るように該プロセス割り当てを行うことを特徴とする請
    求項１４記載の記憶媒体。
19. 【請求項１９】前記第１のリソース管理手段は、 前記データ処理に関するプロセス割り当ての結果、前記
    複数の情報処理ユニット間のデータ転送量の最大値が最
    小になるように、該プロセス割り当ての組み合わせを求
    める第１のプロセス割り当て手段と、 該データ処理に関するプロセス割り当て後に残る次のデ
    ータ処理に利用可能な該複数の情報処理ユニットが、可
    能なかぎり少ない数の前記専用通信リンクを介在する範
    囲内に存在するように、該組み合わせの中から一つの組
    み合わせを選択する第２のプロセス割り当て手段を含む
    ことを特徴とする請求項１４記載の記憶媒体。
20. 【請求項２０】アプリケーションプログラムが存在する
    アプリケーション層と、該アプリケーションプログラム
    が実行される際に動的にローディングされる動的ローデ
    ィングライブラリが存在するアプリケーションインター
    フェース層と、該動的ローディングライブラリに対応す
    るハードウェアデバイスを制御するデバイスドライバが
    存在するデバイスドライバ層を含むソフトウェアアーキ
    テクチャであって、ハードウェアデバイスである複数の
    情報処理要素を制御し、該情報処理要素へのプロセス割
    り当て及び該情報処理要素間のデータ接続を管理するリ
    ソース管理プログラムを、該アプリケーションインター
    フェース層及び該デバイスドライバ層に配置したことを
    特徴とするソフトウェアアーキテクチャ。
21. 【請求項２１】通信リンクを介して直列に接続され互い
    に通信可能な複数の情報処理ユニットにデータ処理のた
    めのプロセスを割り当てる方法であって、 前記データ処理に関するプロセス割り当ての結果、前記
    複数の情報処理ユニット間のデータ転送量の最大値が最
    小になるように、該プロセス割り当ての組み合わせを求
    め、 該データ処理に関するプロセス割り当て後に残る次のデ
    ータ処理に利用可能な該複数の情報処理ユニットが、可
    能なかぎり少ない数の該通信リンクを介在する範囲内に
    存在するように、該組み合わせの中から一つの組み合わ
    せを選択する各段階を含むことを特徴とする方法。
22. 【請求項２２】メインメモリを有するホストプロセッサ
    にクライアントプロセッサを接続して制御する方法であ
    って、 ａ）該ホストプロセッサから該メインメモリの記憶空間
    にアクセスし、 ｂ）該アクセスに応じて該記憶空間の一部領域を該ホス
    トプロセッサと該クライアントプロセッサとの通信用に
    割り当てる各段階を含むことを特徴とする方法。
23. 【請求項２３】前記アクセスに応じて前記一部領域を開
    放して前記ホストプロセッサから前記クライアントプロ
    セッサを切り離すことを特徴とする請求項２２記載の方
    法。
24. 【請求項２４】前記アクセスは所定の一つのアドレスに
    対する少なくとも複数回のアクセスであることを特徴と
    する請求項２２記載の方法。
25. 【請求項２５】前記アクセスは所定範囲内のアドレスに
    対する少なくとも複数回のアクセスであることを特徴と
    する請求項２２記載の方法。
26. 【請求項２６】前記段階ａ）は前記記憶空間にキーを含
    むデータを書き込み、前記段階ｂ）は該キーと所定のキ
    ーとが一致すると前記一部領域を前記通信用に割り当て
    ることを特徴とする請求項２２記載の方法。
27. 【請求項２７】前記段階ａ）は、各サブワードを前記キ
    ーとして複数同一のサブワードを含んだデータワードを
    前記記憶空間に書き込むことを特徴とする請求項２６記
    載の方法。
28. 【請求項２８】前記段階ａ）は、全ビット１であるデー
    タワード及び全ビット０であるデータワードを繰り返し
    前記記憶空間に書き込み１及び０の時系列により前記キ
    ーを表現することを特徴とする請求項２６記載の方法。
29. 【請求項２９】前記段階ａ）は、データワードに含まれ
    る１或いは０のビットの個数を前記キーとして該データ
    ワードを前記記憶空間に書き込むことを特徴とする請求
    項２６記載の方法。
30. 【請求項３０】前記段階ｂ）は、前記アクセスの回数を
    計数してその計数値が所定数である場合に前記一部領域
    を前記通信用に割り当てる段階を更に含むことを特徴と
    する請求項２６記載の方法。
31. 【請求項３１】前記段階ｂ）は、前記データをパリティ
    ーチェックして所定のパリティー条件を満たさない場合
    にはキー照合を行うことなくキー不一致と判断する段階
    を更に含むことを特徴とする請求項２６記載の方法。
32. 【請求項３２】前記段階ｂ）は、前記データの所定の複
    数ビットをチェックして該複数ビットが所定のビットパ
    ターンでない場合にはキー照合を行うことなくキー不一
    致と判断する段階を更に含むことを特徴とする請求項２
    ６記載の方法。
33. 【請求項３３】前記段階ｂ）は、前記データワードの全
    ビットが同一の値でない場合にはキー照合を行うことな
    くキー不一致と判断する段階を更に含むことを特徴とす
    る請求項２８記載の方法。
34. 【請求項３４】前記段階ｂ）は、前記一部領域がアプリ
    ケーションに割り当てられている場合には該アプリケー
    ションを前記記憶空間の別の領域に移して前記クライア
    ントプロセッサを該一部領域に割り当てる段階を更に含
    むことを特徴とする請求項２２記載の方法。
35. 【請求項３５】前記クライアントプロセッサに対する前
    記記憶空間の前記一部領域の割り当てと該クライアント
    プロセッサに対するアプリケーションの割り当てとを独
    立して制御する段階を更に含むことを特徴とする請求項
    ２２記載の方法。
36. 【請求項３６】前記クライアントプロセッサと前記ホス
    トプロセッサとの間で同期をとる段階と、複数のクライ
    アントプロセッサ間で同期をとる段階とを更に含むこと
    を特徴とする請求項２２記載の方法。
37. 【請求項３７】メインメモリを有するホストプロセッサ
    にクライアントプロセッサを接続して制御するプログラ
    ムを記録した機械読み取り可能な記憶媒体であって、該
    プログラムは、 該ホストプロセッサに該メインメモリの記憶空間をアク
    セスさせる第１のプログラムコード手段と、 該アクセスに応じて該記憶空間の一部領域を該ホストプ
    ロセッサと該クライアントプロセッサとの通信用に割り
    当てる第２のプログラムコード手段を含むことを特徴と
    する記憶媒体。
38. 【請求項３８】前記プログラムは、前記アクセスに応じ
    て前記一部領域を開放して前記ホストプロセッサから前
    記クライアントプロセッサを切り離すプログラムコード
    手段を更に含むことを特徴とする請求項３７記載の記憶
    媒体。
39. 【請求項３９】前記第２のプログラムコード手段は、前
    記一部領域がアプリケーションに割り当てられている場
    合には該アプリケーションを前記記憶空間の別の領域に
    移して前記クライアントプロセッサを該一部領域に割り
    当てるプログラムコード手段を更に含むことを特徴とす
    る請求項３７記載の記憶媒体。
40. 【請求項４０】前記プログラムは、前記クライアントプ
    ロセッサに対する前記記憶空間の前記一部領域の割り当
    てと該クライアントプロセッサに対するアプリケーショ
    ンの割り当てとを独立して制御するプログラムコード手
    段を更に含むことを特徴とする請求項３７記載の記憶媒
    体。
41. 【請求項４１】前記プログラムは、前記クライアントプ
    ロセッサと前記ホストプロセッサとの間で同期をとるプ
    ログラムコード手段と、複数のクライアントプロセッサ
    間で同期をとるプログラムコード手段とを更に含むこと
    を特徴とする請求項３７記載の記憶媒体。