JPH10229199A - 半導体素子およびそれを用いた液晶表示装置 - Google Patents

Abstract

(57)【要約】 【課題】液晶表示装置のアクティブマトリクス基板で、
半導体素子および半導体回路の駆動電圧を低減し、半導
体素子のオフのリーク電流を低減し、オン電流を増大さ
せて消費電力を低減させ、画質を向上させ、周辺回路の
高速駆動を行わせる。 【解決手段】薄膜トランジスタの真性半導体薄膜層でゲ
ート電極の直下部分とソースもしくはドレイン電極との
間に真性半導体層の部分を残してＮ型もしくはＰ型に不
純物をドーピングされ、半導体薄膜層にソースドレイン
電極のほかにベース電極を設け、ベース電極にはソース
電極ドレイン電極にドーピングした反対のタイプの不純
物をドーピングし、ベース電極とゲート電極とを金属薄
膜を介してコンタクトする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＯＡ機器等の画像
情報，文字情報の表示装置として用いられるアクティブ
マトリクス方式の液晶表示装置およびそれに用いられる
薄膜トランジスタの構造に関する。

【０００２】

【従来の技術】薄膜トランジスタ（以下、ＴＦＴと略す
る）を用いたアクティブマトリクス型の液晶表示装置
で、低コスト化と高精細化，高画質化が重要な課題であ
る。これらの課題を解決するためにはキーデバイスであ
るＴＦＴの性能向上が欠かせない。高性能なＴＦＴが安
価なガラス基板上に形成することができれば、液晶表示
装置の周辺回路でもＴＦＴで構成することができ、コス
トの低減が期待できる。

【０００３】現在周辺回路内蔵型液晶表示装置用のＴＦ
Ｔとして最も期待されているのは、低温で形成されたポ
リシリコンである。

【０００４】画素におけるＴＦＴは、とりわけオフ時の
リーク電流を少なくすることが要求される。それは、オ
フのリーク電流を少なくするのは、画素電圧を一定に保
持することで、液晶に印加する電圧を一定にし、オフ時
間の表示の劣化を防ぐためである。

【０００５】また、周辺回路におけるＴＦＴは、高速駆
動、すなわち、オン電流が大きくかつサブスレシホール
ド特性(しきい値電圧以下でドレイン電流−ゲート電圧
特性)が良いことが要求される。

【０００６】また液晶表示装置全体でのＴＦＴは、低消
費電力のために低しきい値電圧が要求される。

【０００７】単結晶のＭＯＳトランジスタで、高耐圧，
高信頼性を実現する方法として、丸善出版小柳光正著
「サブミクロンデバイス２」の１８７頁には、オフセッ
トゲート型ＭＯＳトランジスタ，サイドウォールスペー
サゲートＭＯＳトランジスタがある。

【０００８】絶縁基板上に形成されたトランジスタで、
サブスレシホールド特性を改善し、しきい値電圧を下げ
てより低電圧での動作を実現する方法として、テクニカ
ルダイジェスト オブ インターナショナル エレクト
ロン デバイスミーティング（IEDM94）の８０４頁に
は、活性層となる半導体膜にソース，ドレインとは別に
第４のコンタクトを設けてこれをゲート電極と接続し、
バイポーラ動作させる、いわゆる、ダイナミックスレシ
ホールドボルテージMOSFET(ＤＴＭＯＳ)がサブミクロン
のシリコン オン インシュレータ（Silicon on Insul
ator：ＳＯＩ）デバイスで、試みられている。

【０００９】

【発明が解決しようとする課題】ＴＦＴのオフ時のリー
ク電流の主な原因は、半導体薄膜のドレイン端における
高電界によるものである。そこでその電界を緩和するた
めに、ＴＦＴを従来技術であるオフセットゲート型に
し、ゲート電極の直下の部分とドレイン電極との間に不
純物ドーピングされていない真性部分を間に設けた。こ
の真性部分を間に設けたことにより、電界が緩和されて
オフ電流を抑えることができた。しかし、オン電流が下
がり、サブスレシホールド特性が悪くなった。そのた
め、周辺回路で高速駆動ができなくなるという問題があ
った。

【００１０】また、従来のＴＦＴはしきい値電圧が高
く、そのため消費電力が高くなるという問題があった。
そこで、従来技術であるＤＴＭＯＳは、トランジスタの
しきい値電圧を下げ、低電圧で動作する素子を提供する
という点で、液晶表示装置用の駆動素子として望ましい
ものである。しかし、この技術は明かに高速動作する論
理素子あるいはメモリ素子を対象としたものであって、
これをそのまま液晶表示装置用の駆動素子として用いる
ことはできない。具体的な問題として、DTMOS 技術によ
り得られた素子はゲート電圧が１Ｖ未満の領域のみ有効
に動作するものであることが文献の８０９頁に開示され
ている。ところが、液晶表示装置では、ゲート駆動電圧
の下限は液晶駆動電圧によって制限される。一般的な液
晶材料を駆動するためには少なくともピーク振幅で±５
Ｖ程度が必要であり、ゲート電圧の振幅は最低この液晶
駆動のためのピーク電圧以上が必要である。よってゲー
ト電圧が１Ｖ未満しか有効に動作しない従来素子をその
まま液晶表示装置に適用することはできない。

【００１１】本発明の目的は、オフのリーク電流が多く
しきい値電圧が高かったＴＦＴに対して、あるいはオフ
のリーク電流は抑さえられたがオン電流が下がりしきい
値電圧が高かったＴＦＴに対して、またはゲート駆動電
圧が低すぎて液晶表示装置に適用できなかったＤＴＭＯ
Ｓに対して、このような問題を解決し、液晶表示装置駆
動に適した、オフのリーク電流を抑さえオン電流を増大
させゲート駆動電圧を高くしかつ低しきい値電圧のＴＦ
Ｔを提供することにより、アクティブマトリクス型の液
晶表示装置の高画質，高精細，低消費電力に寄与するも
のである。

【００１２】

【課題を解決するための手段】本発明のＴＦＴは、真性
半導体薄膜層でゲート電極の直下部分とソースもしくは
ドレイン電極との間に真性半導体層の部分を残してＮ型
もしくはＰ型に不純物ドーピングされる構造を有し、前
記半導体薄膜層にソースドレイン電極のほかにベース電
極を設け、そのベース電極にはソース電極ドレイン電極
にドーピングした反対のタイプの不純物をドーピング
し、前記ベース電極とゲート電極とを金属薄膜を介して
コンタクトする構造を有している。

【００１３】この機構でオフ電流を下げることについて
は、具体的な手段は、例えば、ゲート絶縁膜の大きさを
ゲート電極より一まわり大きくすることによって達成さ
れる。なぜなら、ドレイン電極とゲート電極の間にゲー
ト絶縁膜が挿入され、不純物ドーピングのときゲート絶
縁膜によってその直下にある真性半導体層にドーピング
されずに残るからである。このゲート電極の直下とドレ
イン電極の間に真性層を挾む構造によって、ドレイン近
くの電界が緩和され、オフのリーク電流を抑さえること
が出来る。

【００１４】さらに、オン電流を上げる機構について
は、図４および図５を用いてＮチャネル型ＴＦＴを例に
説明する。図４は半導体膜層だけを記し、ホールの動き
を説明する図である。図５は図２のソース端Ｘ−Ｘ′の
ポテンシャル図である。図４のように、半導体薄膜層
で、ベース電極はＰ型にドーピングされ、ソース電極は
Ｎ型にドーピングされ、ソースドレイン間のチャネル部
分はドーピングされず真性（ｉ型）であり、したがって
ベース電極とソース電極間はＰｉＮ接合となっている。
ＴＦＴオン、すなわち、ゲート電位がソース電位よりも
高い場合、図示されていないがベース電極はゲート電極
に金属薄膜を介して接続されているため、ゲート電位と
ベース電位は同電位となり、ベース電極とソース電極の
電位差が生じる。この電位差により、ＰｉＮ接合が順バ
イアスされ、ベース電極からチャネルにホールが注入さ
れる。チャネルに注入されたホールは、ソースドレイン
電極間の電位勾配により、ソース電極に向かってドリフ
トする。しかし、図５に示すようにこのホールは、ソー
ス電極のＮ型層とチャネルのｉ型層の接合部分のポテン
シャルバリアによりブロックされ、ソース電極とチャネ
ルとの接合部分付近に蓄積される。これにより、チャネ
ルの電子に対するポテンシャルバリアが点線から実線の
ように低下し、チャネルにおける反転層が生じやすくな
るとともに、ソース電極からチャネルに向かって大量の
電子が注入される。チャネルで反転層が生じ始めるゲー
ト電圧がしきい値電圧であるので、したがってこの機構
により、しきい値電圧を低下することができる。さら
に、サブスレシホールド特性は、電子の拡散電流が支配
的であるので、チャネルのソース端で電子に対するポテ
ンシャルバリアが低下していることにより、チャネルの
ソース端とドレイン端で電子の濃度勾配がより顕著とな
って、特性がよくすることができる。また、オン電流
は、ベース電流の増大とともにチャネルにおける少数キ
ャリアであるホールがより多く注入され、バイポーラト
ランジスタ動作となって、電流増幅が行われることによ
り増大する。

【００１５】本発明の半導体素子と従来素子であるＤＴ
ＭＯＳとの違いは、本発明では半導体層のチャネル部分
をノンドーピングのｉ型を用いた点にある。従来素子で
はチャネル部分をＰ型またはＮ型にしている。このた
め、ベースとソース間の電圧は全てソース接合に加わる
ことになる。よってベース電圧がソース接合のビルトイ
ン電圧（０.６〜１.０Ｖ）を越えると過剰なベース電流
が流れ、消費電力が急激に増大する。これに対し本発明
ではチャネル部分をｉ型にしたので、ベースとソース間
の電圧はＰｉＮ接合の内のｉ層とｉ／Ｎ接合に分圧され
るので、より高いベースとソース間の電圧すなわちゲー
ト電圧まで低電力でのＤＴＭＯＳの動作原理が成立す
る。

【００１６】さらに、本発明の液晶表示装置は、アクテ
ィブマトリクス基板に用いられる能動素子を少なくとも
本発明のポリシリコンＴＦＴによって構成されている。

【００１７】

【発明の実施の形態】以下、図面を用いて本発明の実施
例を説明する。なお、Ｎチャネル型ＴＦＴについて説明
するが、Ｐチャネル型についてＮ型とＰ型、電子とホー
ルを入れ換えて全く同じ説明が成立する。

【００１８】（実施例１）本発明のＮチャネル型ＴＦＴ
の真上図を図１に示す。基板はガラス基板である。第１
層は、半導体層１０であり、真性半導体の多結晶である
ポリシリコン薄膜によって形成され、ソース電極１１，
ドレイン電極１２，ベース電極１３，ゲート電極直下の
チャネル部１４，ゲート電極直下とドレイン電極の間の
オフセット部１５から構成される。ソース電極１２及び
ドレイン電極１３はＮ型にドーピングされ、ベース電極
は、Ｐ型にドーピングされている。第２層は、ゲート絶
縁膜２０であり、酸化シリコン薄膜もしくは窒化シリコ
ン薄膜によって形成される。ゲート絶縁膜２０は、半導
体膜１０のチャネル部１４とオフセット部１５の上部に
形成される。第３層は、ゲート電極３０で、金属薄膜で
形成される。ゲート電極３０は、コスト低減および寸法
精度をあげるため、ゲート絶縁膜２０と同じホトマスク
を用いており、ほぼ同じ形状で大ききがオフセット部分
の長さだけ均等に小さく加工される。もしくはゲート絶
縁膜の方がオフセット部分の長さだけ均等大きく加工さ
れる。なお、この加工法については、例えば特開平7−2
97407 号公報のような技術により、実現することができ
る。また、べース電極をドーピングするため、本実施例
では、ゲート絶縁膜２０およびゲート電極３０はベース
電極のところでくり抜いた構造となっている。第４層
は、配線電極４０で、ゲート電極３０とは異なる種類の
金属膜で形成され、ゲート電極３０とベース電極１３と
を電気的に接続する。図１のＡ−Ａ′における断面図を
図２に示す。半導体膜１０のゲート電極直下のチャネル
部分とゲート絶縁膜のゲート電極より一まわり大きい部
分の直下はｉ型でソース電極ドレイン電極はＮ型となっ
ている。図１のＢ−Ｂ′における断面図を図３に示す。
半導体膜のチャネル部とベース電極の接続部分で、チャ
ネル部分はｉ型、ベース電極はＰ型となっている。

【００１９】本実施例では、オフセットゲート型を用い
ている。これにより、前述した原理により、オフのリー
ク電流が抑さえられた。それと同時に、オン電流も下が
ってしまうのだが、本実施例でベース電極を設けてゲー
ト電極と接続したことにより、前述した原理により、オ
ン電流を上げるばかりでなく、しきい値電圧を下げるこ
とができる。

【００２０】（実施例２）本発明のＮチャネル型ＴＦＴ
を用いて構成したＴＦＴアクティブマトリクスの単位画
素の平面図を図６に示す。アクティブマトリクスはガラ
ス基板上に形成した走査電極６１とこれに交差するよう
に形成された信号電極６２と、これらの電極の交差部付
近に形成されたＴＦＴと、ＴＦＴのソース電極に接続さ
れた画素電極６３から構成される。６４は各電極間を電
気的に接続するためのスルーホールである。本発明の半
導体素子は、従来のＴＦＴ素子と単純に置き換えるだけ
でよく、オフ電流が抑さえられたので、リーク電流がす
くなくなり画素電圧が保持されて画質の向上になり、オ
ン電流が向上した分ＴＦＴ面積を縮小することができる
ため開口率が上昇して光利用効率も向上する。

【００２１】本発明のＮチャネル型ＴＦＴ２とＰチャネ
ル型ＴＦＴ３を用いて構成した液晶表示装置に用いられ
るシフトレジスタ回路およびバッファ回路を図７に示
す。シフトレジスタ回路は、アナログスイッチ４と相補
型インバーター５より構成され、外部から２相クロック
ＣＬＫ１とＣＬＫ２とそれぞれの反転クロックでタイミ
ングを取り、入力電圧Ｖinを反転、シフトしてバッファ
に転送する。同時にこれが次段のシフトレジスタの入力
電圧となる。バッファ回路は、相補型インバーター５よ
り構成され、シフトレジスタの出力信号を増幅し、アク
ティブマトリクスにＶout を出力する。相補型インバー
ター５は、本発明のＮチャネル型ＴＦＴ２と本発明のＰ
チャネル型ＴＦＴ３で構成される。前述のように本発明
の半導体素子はしきい値電圧が低いため、低い入力電圧
Ｖinでスイッチングが可能となり、回路の消費電力を低
減できる。さらに、オフのリーク電流も低く抑さえたた
め、ドライバＴＦＴがオン状態の場合の負荷ＴＦＴにお
けるリーク電流が小さくなることからも消費電力を低減
できる。アナログスイッチ４もまた、本発明のＮチャネ
ル型ＴＦＴ２と本発明のＰチャネル型ＴＦＴ３で構成さ
れる。前述のように本発明のＴＦＴはしきい値電圧が低
いため、低い電圧のクロックでスイッチングが可能とな
り、回路の消費電力を低減できる。

【００２２】

【発明の効果】本発明のＴＦＴは、ＴＦＴのオフのリー
ク電流を下げ、オン電流を増大させ、しきい値電圧を低
下することができる。画素駆動ＴＦＴのオフのリーク電
流が下がることにより、画素の保持電圧が一定に保つこ
とができ、画質が向上する。さらに、しきい値電圧が低
下することにより、画素駆動ＴＦＴおよび周辺回路TFT
の動作電圧を下げることができ、消費電力が低減する。
さらに、オン電流が増大することにより周辺回路の高速
駆動が可能になり、高精細な液晶表示装置を提供するこ
とができる。

【図面の簡単な説明】

【図１】本発明のＮチャネル型ＴＦＴの平面図。

【図２】図１におけるＡ−Ａ′の断面図。

【図３】図１におけるＢ−Ｂ′の断面図。

【図４】図１で半導体膜層だけを記し、ホールの動きの
説明図。

【図５】図２のソース端Ｘ−Ｘ′のポテンシャルを示す
説明図。

【図６】本発明のＮチャネル型ＴＦＴを用いて構成した
液晶表示装置の単位画素の平面図。

【図７】本発明の半導体素子を用いて構成した液晶表示
装置のシフトレジスタ回路とバッファ回路図。

【符号の説明】

２…Ｎ型半導体素子の略記号、３…Ｐ型半導体素子の略
記号、４…半導体素子で構成したアナログスイッチ回
路、５…半導体素子で構成した相補型インバーター回
路、１０…半導体層、１１…ソース電極、１２…ドレイ
ン電極、１３…ベース電極、１４…チャネル部、２０…
ゲート絶縁膜、３０…ゲート電極、４０…配線電極。

Claims (2)

【特許請求の範囲】
1. 【請求項１】絶縁基板上に半導体の薄膜を形成し、前記
   半導体の薄膜上にゲート絶縁膜を介してゲート電極を形
   成し、前記ゲート電極の直下以外の前記薄膜にはＮ型も
   しくはＰ型にドーピングされたソース電極及びドレイン
   電極が形成され、電子またはホールを主たる電流担体と
   する絶縁ゲート型薄膜トランジスタにおいて、前記半導
   体の薄膜で前記ゲート電極の直下部分とソースもしくは
   前記ドレイン電極との間に真性半導体層の部分を残して
   Ｎ型もしくはＰ型に不純物ドーピングされる構造を有
   し、 前記半導体の薄膜層にソースドレイン電極のほかにベー
   ス電極を設け、前記ベース電極にはソース電極ドレイン
   電極にドーピングした反対のタイプの不純物をドーピン
   グし、前記ベース電極と前記ゲート電極とを金属薄膜を
   介してコンタクトする構造を特徴とする薄膜トランジス
   タ。
2. 【請求項２】絶縁基板上に形成された複数の走査電極
   と、前記走査電極と交差するように形成された複数の映
   像信号電極と、前記走査電極と前記映像信号電極に接続
   された能動素子と、前記能動素子に接続された画素電極
   とを含むアクティブマトリクスと、前記絶縁基板上に前
   記能動素子と同じ製造法で形成された能動素子よりなる
   周辺駆動回路とを具備したアクティブマトリクス基板
   と、前記アクティブマトリクス基板に対向する対向基板
   と、前記アクティブマトリクス基板と前記対向基板との
   間に液晶を挾持する液晶表示装置において、前記能動素
   子が請求項１の薄膜トランジスタによって構成された液
   晶表示装置。