JP3473460B2 - 横型半導体装置 - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
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Description
【０００１】
【発明の属する技術分野】この発明は、貼り合わせ基板
に形成された横型半導体装置に関する。
に形成された横型半導体装置に関する。
【０００２】
【従来の技術】近年、接合分離や誘電体分離などの分離
技術の進歩により、横型構造のダイオードや絶縁ゲート
型バイポーラトランジスタ（以下、ＩＧＢＴと称す）、
ＭＯＳＦＥＴなどの高耐圧デバイスと、その駆動回路、
制御回路および保護回路を一枚のシリコン基板に集積し
た、高耐圧パワーＩＣの開発が盛んに行われている。特
に、貼り合わせ基板（以下、ＳＯＩ基板と称す）とトレ
ンチ技術（溝堀り技術のこと）を組み合わせた、誘電体
分離技術の進歩は、複数の高耐圧バイポーラデバイス
（例えば、バイポーラトランジスタやＩＧＢＴなど）の
集積化を可能とし、高耐圧パワーＩＣの適用分野を大幅
に拡げた。例えば、ＩＧＢＴを適用したトーテムポール
回路の１チップ化や、ディスプレイ駆動用ＩＣなどのマ
ルチ出力を持った集積回路にＩＧＢＴが適用されてい
る。
技術の進歩により、横型構造のダイオードや絶縁ゲート
型バイポーラトランジスタ（以下、ＩＧＢＴと称す）、
ＭＯＳＦＥＴなどの高耐圧デバイスと、その駆動回路、
制御回路および保護回路を一枚のシリコン基板に集積し
た、高耐圧パワーＩＣの開発が盛んに行われている。特
に、貼り合わせ基板（以下、ＳＯＩ基板と称す）とトレ
ンチ技術（溝堀り技術のこと）を組み合わせた、誘電体
分離技術の進歩は、複数の高耐圧バイポーラデバイス
（例えば、バイポーラトランジスタやＩＧＢＴなど）の
集積化を可能とし、高耐圧パワーＩＣの適用分野を大幅
に拡げた。例えば、ＩＧＢＴを適用したトーテムポール
回路の１チップ化や、ディスプレイ駆動用ＩＣなどのマ
ルチ出力を持った集積回路にＩＧＢＴが適用されてい
る。
【０００３】高耐圧パワーＩＣの開発においては、負荷
を直接駆動する高耐圧出力デバイスの性能向上ととも
に、この出力デバイスを含んだ出力回路の特性向上も必
須となる。出力回路の構成においては、高耐圧ＭＯＳＦ
ＥＴが必要不可欠なデバイスであるため、例え、ＭＯＳ
ＦＥＴが出力デバイスとして、使用されない場合におい
ても、負荷を駆動する出力デバイスの性能とともに、高
耐圧ＭＯＳＦＥＴの性能は高耐圧パワーＩＣの出力特性
を大きく左右することになる。
を直接駆動する高耐圧出力デバイスの性能向上ととも
に、この出力デバイスを含んだ出力回路の特性向上も必
須となる。出力回路の構成においては、高耐圧ＭＯＳＦ
ＥＴが必要不可欠なデバイスであるため、例え、ＭＯＳ
ＦＥＴが出力デバイスとして、使用されない場合におい
ても、負荷を駆動する出力デバイスの性能とともに、高
耐圧ＭＯＳＦＥＴの性能は高耐圧パワーＩＣの出力特性
を大きく左右することになる。
【０００４】図５は高耐圧パワーＩＣの出力回路例であ
る。この回路はフラットパネルディスプレイを駆動する
高耐圧パワーＩＣに搭載されているものである。図中の
ＶＬ、Ｖin1 、Ｖin2 、Ｖss、ＶＨ、Ｖout は、回路の
各端子を示し、ＶＬは低電圧源の高電位端子、Ｖin1 、
Ｖin2 はシフトレジスタ２１の入力端子、Ｖssは低電圧
電源および高電圧電源の共通の低電位端子（グランド端
子）、ＶＨは高電圧電源の高電位端子、Ｖout は出力端
子である。また、Ｎ１、Ｎ２は出力デバイスで、ＩＧＢ
Ｔである。Ｄ１、Ｄ２はダイオード、Ｐ１はｐチャネル
ＭＯＳＦＥＴ、Ｎ３はｎチャネルＭＯＳＦＥＴ、ＺＤは
ツェナーダイオード、Ｒ１、Ｒ２は抵抗である。また１
９はバッファ、２０はレベルシフタ、２１はシフトレジ
スタである。
る。この回路はフラットパネルディスプレイを駆動する
高耐圧パワーＩＣに搭載されているものである。図中の
ＶＬ、Ｖin1 、Ｖin2 、Ｖss、ＶＨ、Ｖout は、回路の
各端子を示し、ＶＬは低電圧源の高電位端子、Ｖin1 、
Ｖin2 はシフトレジスタ２１の入力端子、Ｖssは低電圧
電源および高電圧電源の共通の低電位端子（グランド端
子）、ＶＨは高電圧電源の高電位端子、Ｖout は出力端
子である。また、Ｎ１、Ｎ２は出力デバイスで、ＩＧＢ
Ｔである。Ｄ１、Ｄ２はダイオード、Ｐ１はｐチャネル
ＭＯＳＦＥＴ、Ｎ３はｎチャネルＭＯＳＦＥＴ、ＺＤは
ツェナーダイオード、Ｒ１、Ｒ２は抵抗である。また１
９はバッファ、２０はレベルシフタ、２１はシフトレジ
スタである。
【０００５】この回路の動作を説明する。出力デバイス
Ｎ１、Ｎ２を駆動するための信号がＶin1 またはＶin2
からシフトレジスタ２１に入力され、Ｎ２を駆動する信
号はレベルシフタ２０を介してＰ１のゲートに与えられ
る。Ｐ１がオンすることで、Ｎ２がオンし、そのとき、
Ｎ１にはオフ信号がバッファ１９を介して入力され、Ｎ
１はオフする。つぎに、Ｐ１をオフさせ、Ｎ３をオンす
ることで、Ｎ２がオフし、Ｎ１がオンする。この回路で
は、ＩＧＢＴであるＮ１、Ｎ２は、出力デバイスとして
負荷を駆動するデバイスであり、Ｎ３、Ｐ１は共に高耐
圧の横型ＭＯＳＦＥＴである。このＮ３とＰ１は負荷を
直接駆動することはないが、出力デバイスであるＮ１と
Ｎ２を駆動するという重要な役割を担っている。従っ
て、両デバイスの特性、例えば、耐圧特性などが不十分
であると、Ｎ１とＮ２の特性が良好であっても、その特
性を十分に引き出すことができなくなり、高耐圧パワー
ＩＣの出力特性が満足できないものになってしまう。こ
のように、高耐圧パワーＩＣにおいては、出力デバイス
の特性と同様に、出力回路を構成するＮ３、Ｐ１などの
高耐圧の横型ＭＯＳＦＥＴの耐圧特性も重要になる。
Ｎ１、Ｎ２を駆動するための信号がＶin1 またはＶin2
からシフトレジスタ２１に入力され、Ｎ２を駆動する信
号はレベルシフタ２０を介してＰ１のゲートに与えられ
る。Ｐ１がオンすることで、Ｎ２がオンし、そのとき、
Ｎ１にはオフ信号がバッファ１９を介して入力され、Ｎ
１はオフする。つぎに、Ｐ１をオフさせ、Ｎ３をオンす
ることで、Ｎ２がオフし、Ｎ１がオンする。この回路で
は、ＩＧＢＴであるＮ１、Ｎ２は、出力デバイスとして
負荷を駆動するデバイスであり、Ｎ３、Ｐ１は共に高耐
圧の横型ＭＯＳＦＥＴである。このＮ３とＰ１は負荷を
直接駆動することはないが、出力デバイスであるＮ１と
Ｎ２を駆動するという重要な役割を担っている。従っ
て、両デバイスの特性、例えば、耐圧特性などが不十分
であると、Ｎ１とＮ２の特性が良好であっても、その特
性を十分に引き出すことができなくなり、高耐圧パワー
ＩＣの出力特性が満足できないものになってしまう。こ
のように、高耐圧パワーＩＣにおいては、出力デバイス
の特性と同様に、出力回路を構成するＮ３、Ｐ１などの
高耐圧の横型ＭＯＳＦＥＴの耐圧特性も重要になる。
【０００６】図６は、横型ＭＯＳＦＥＴをＳＯＩ基板上
に形成した場合の要部断面図である。この図のデバイス
は、第１導電形半導体基板として、ｎ形半導体基板４０
を考えており、ＭＯＳＦＥＴのチャネルの導電形はｎ形
である。
に形成した場合の要部断面図である。この図のデバイス
は、第１導電形半導体基板として、ｎ形半導体基板４０
を考えており、ＭＯＳＦＥＴのチャネルの導電形はｎ形
である。
【０００７】ｎ形もしくはｐ形の半導体基板である支持
基板１上に貼り合わせ酸化膜２を形成し、その上にｎ形
半導体基板４０を貼り合わせ、研磨して、ＳＯＩ基板７
０を形成する。このｎ形半導体基板４０の表面層にｐウ
エル領域４、ｐ+ コンタクト領域５、ｎ+ ソース領域６
を形成する。ｐウエル領域４から離して、ｎバッファ領
域１４を形成し、ｎバッファ領域１４の表面層にｎ+ ド
レイン領域１１を形成する。ｐウエル領域５とｎバッフ
ァ領域１４に挟まれたｎ形半導体基板４０はｎドリフト
領域３となる。ｐウエル領域４上にゲート酸化膜７を介
してゲート電極８を形成する。ｎ+ ソース領域６とｐ+
コンタクト領域５上にソース電極９を形成し、ｎ+ ドレ
イン領域１１上にドレイン電極１２を形成する。ソース
電極９、ゲート電極８およびドレイン電極１２上とソー
ス端子Ｓ、ゲート端子Ｇおよびドレイン端子Ｄをそれぞ
れ接続する。
基板１上に貼り合わせ酸化膜２を形成し、その上にｎ形
半導体基板４０を貼り合わせ、研磨して、ＳＯＩ基板７
０を形成する。このｎ形半導体基板４０の表面層にｐウ
エル領域４、ｐ+ コンタクト領域５、ｎ+ ソース領域６
を形成する。ｐウエル領域４から離して、ｎバッファ領
域１４を形成し、ｎバッファ領域１４の表面層にｎ+ ド
レイン領域１１を形成する。ｐウエル領域５とｎバッフ
ァ領域１４に挟まれたｎ形半導体基板４０はｎドリフト
領域３となる。ｐウエル領域４上にゲート酸化膜７を介
してゲート電極８を形成する。ｎ+ ソース領域６とｐ+
コンタクト領域５上にソース電極９を形成し、ｎ+ ドレ
イン領域１１上にドレイン電極１２を形成する。ソース
電極９、ゲート電極８およびドレイン電極１２上とソー
ス端子Ｓ、ゲート端子Ｇおよびドレイン端子Ｄをそれぞ
れ接続する。
【０００８】この断面図に示すように、横型構造のＭＯ
ＳＦＥＴはソース電極９、ゲート電極８およびドレイン
電極１２の全ての電極が同一表面側に形成される。通
常、支持基板１は、グランド電位に固定されている。デ
バイスは貼り合わせ酸化膜２によって支持基板１と絶縁
されている。電流の担い手となる電子はｎ+ ソース領域
６からｎチャネルを介してｎ+ ドリフト領域３に注入さ
れ、ｎバッファ領域１４を経由してｎ+ ドレイン領域１
１に入る。
ＳＦＥＴはソース電極９、ゲート電極８およびドレイン
電極１２の全ての電極が同一表面側に形成される。通
常、支持基板１は、グランド電位に固定されている。デ
バイスは貼り合わせ酸化膜２によって支持基板１と絶縁
されている。電流の担い手となる電子はｎ+ ソース領域
６からｎチャネルを介してｎ+ ドリフト領域３に注入さ
れ、ｎバッファ領域１４を経由してｎ+ ドレイン領域１
１に入る。
【０００９】図７は、ＳＯＩ基板上の横型ＭＯＳＦＥＴ
に高電圧を印加した場合の素子内部における電位分布図
である。このシミュレーションに使用したデバイスの耐
圧は３２０Ｖである。この図は、ｎ+ ソース領域６、ｐ
+ コンタクト領域５およびゲート電極８をグランド電位
に固定し、ドレイン領域１１に３２０Ｖの電圧を印加し
たときの電位分布をシミュレーションによって求めた結
果である。図中の等電位線１６は１０Ｖ刻みでプロット
している。尚、このＳＯＩ基板の貼り合わせ酸化膜２の
厚みは２μｍで、後述の実施例のデバイスの１μｍより
厚くなっている。また、この図において、支持基板は省
略されている。
に高電圧を印加した場合の素子内部における電位分布図
である。このシミュレーションに使用したデバイスの耐
圧は３２０Ｖである。この図は、ｎ+ ソース領域６、ｐ
+ コンタクト領域５およびゲート電極８をグランド電位
に固定し、ドレイン領域１１に３２０Ｖの電圧を印加し
たときの電位分布をシミュレーションによって求めた結
果である。図中の等電位線１６は１０Ｖ刻みでプロット
している。尚、このＳＯＩ基板の貼り合わせ酸化膜２の
厚みは２μｍで、後述の実施例のデバイスの１μｍより
厚くなっている。また、この図において、支持基板は省
略されている。
【００１０】等電位線１６の電位はｎ+ ドレイン領域１
１側に近づく程高く、また、ｎ+ ドレイン領域１１側に
集中していることがわかる。すなわち、ＳＯＩ基板上に
形成された横型ＭＯＳＦＥＴに高電圧を印加した場合、
素子内部の電圧はｎ+ ドレイン領域１１側で維持される
ことになる。この図ではｎバッファ領域１４があるた
め、ｎバッファ領域１４付近で等電位線１６が詰まって
いる。
１側に近づく程高く、また、ｎ+ ドレイン領域１１側に
集中していることがわかる。すなわち、ＳＯＩ基板上に
形成された横型ＭＯＳＦＥＴに高電圧を印加した場合、
素子内部の電圧はｎ+ ドレイン領域１１側で維持される
ことになる。この図ではｎバッファ領域１４があるた
め、ｎバッファ領域１４付近で等電位線１６が詰まって
いる。
【００１１】図８は、図６の断面構造をもった横型ＭＯ
ＳＦＥＴの表面パターンである。この図では表面電極の
パターンを省略している。通常、横型ＭＯＳＦＥＴの表
面パターンには、この図に示すようなｎ+ ソース領域
６、ｐウエル領域４、ｎバッファ領域１４およびｎ+ ド
レイン領域１１が櫛の歯形に配置されたパターンが一般
に用いられる。ｎ+ ソース領域６、ｐウエル領域４、ｎ
バッファ領域１４およびｎ+ ドレイン領域１１の１つの
組合せをユニットセルと呼ぶと、デバイスの表面パター
ンはこのユニットセルの配列となる。配列するユニット
セルの数はデバイスに要求される電流の大きさで決ま
る。また、ｐウエル領域４とｎ+ バッファ領域１４（ｎ
バッファ領域１４がない場合はｎ+ ドレイン領域１１）
に挟まれた領域をｎドリフト領域３と呼び、このｎドリ
フト領域３の幅はデバイスの要求耐圧で決まる。
ＳＦＥＴの表面パターンである。この図では表面電極の
パターンを省略している。通常、横型ＭＯＳＦＥＴの表
面パターンには、この図に示すようなｎ+ ソース領域
６、ｐウエル領域４、ｎバッファ領域１４およびｎ+ ド
レイン領域１１が櫛の歯形に配置されたパターンが一般
に用いられる。ｎ+ ソース領域６、ｐウエル領域４、ｎ
バッファ領域１４およびｎ+ ドレイン領域１１の１つの
組合せをユニットセルと呼ぶと、デバイスの表面パター
ンはこのユニットセルの配列となる。配列するユニット
セルの数はデバイスに要求される電流の大きさで決ま
る。また、ｐウエル領域４とｎ+ バッファ領域１４（ｎ
バッファ領域１４がない場合はｎ+ ドレイン領域１１）
に挟まれた領域をｎドリフト領域３と呼び、このｎドリ
フト領域３の幅はデバイスの要求耐圧で決まる。
【００１２】図８のセルパターンは３つの部分から構成
されている。第１の領域はｐウエル領域４とｎ+ ドレイ
ン領域１１が平行に配置された部分である。第２の領域
はｎ + ドレイン領域のエッジ部（櫛の歯パターンの歯の
先端部分のこと）が、ｎソース領域６で囲まれた部分で
ある。第３の領域はｎ+ ソース領域６のエッジ部（櫛の
歯パターンの歯の先端部分のこと）が、ｎ+ ドレイン領
域１１で囲まれた領域である。ここでは、第２の領域を
ドレインコーナー１７と呼び、第３の領域をソースコー
ナー１８と呼ぶ。本発明は、このドレインコーナー１７
に関係している。
されている。第１の領域はｐウエル領域４とｎ+ ドレイ
ン領域１１が平行に配置された部分である。第２の領域
はｎ + ドレイン領域のエッジ部（櫛の歯パターンの歯の
先端部分のこと）が、ｎソース領域６で囲まれた部分で
ある。第３の領域はｎ+ ソース領域６のエッジ部（櫛の
歯パターンの歯の先端部分のこと）が、ｎ+ ドレイン領
域１１で囲まれた領域である。ここでは、第２の領域を
ドレインコーナー１７と呼び、第３の領域をソースコー
ナー１８と呼ぶ。本発明は、このドレインコーナー１７
に関係している。
【００１３】多数のユニットセルによって、１つのデバ
イスを構成する場合、上記で述べた３つの部分からデバ
イスの表面パターンが形成される。しかし、デバイスの
定格電流が小さい場合では、ｎ+ ソース領域６あるいは
ｎ+ ドレイン領域１１が、一方の領域によって完全に囲
まれ、ドレインコーナー１７あるいはソースコーナー１
８の一方のみが存在し、他方は存在しない。
イスを構成する場合、上記で述べた３つの部分からデバ
イスの表面パターンが形成される。しかし、デバイスの
定格電流が小さい場合では、ｎ+ ソース領域６あるいは
ｎ+ ドレイン領域１１が、一方の領域によって完全に囲
まれ、ドレインコーナー１７あるいはソースコーナー１
８の一方のみが存在し、他方は存在しない。
【００１４】例えば、図９に示すように、ｎ+ ドレイン
領域５３がｎ+ ソース領域５０によって完全に囲まれた
表面パターンを持つ素子では、ソースコーナー１８は存
在しない。逆に、ｎ+ ソース領域５０がｎ+ ドレイン領
域５３で囲まれた表面パターンにおいては、ドレインコ
ーナー１７が存在しない。一般的には、図９のように、
ドレインコーナー１７のみ存在する場合が多い。尚、図
９では、ｐウエル領域、ｎバッファ領域は省略されてい
る。
領域５３がｎ+ ソース領域５０によって完全に囲まれた
表面パターンを持つ素子では、ソースコーナー１８は存
在しない。逆に、ｎ+ ソース領域５０がｎ+ ドレイン領
域５３で囲まれた表面パターンにおいては、ドレインコ
ーナー１７が存在しない。一般的には、図９のように、
ドレインコーナー１７のみ存在する場合が多い。尚、図
９では、ｐウエル領域、ｎバッファ領域は省略されてい
る。
【００１５】さて、横型ＭＯＳＦＥＴにおいては、オフ
耐圧と共に、オン耐圧の特性が重要である。ここで述べ
るオン耐圧とは、所定のゲート電圧を印加し、ＭＯＳＦ
ＥＴに、そのゲート電圧によって決定されるオン電流を
流し、このオン電流を流したまま電圧を上昇させて、Ｍ
ＯＳＦＥＴがアバランシェ増倍で破壊を起こす寸前の電
圧と定義付けることとする。また、オフ耐圧はゲート電
圧を印加せず、漏れ電流が流れている状態で、アバラン
シェ増倍を引き起こすアバランシェ電圧のことである。
耐圧と共に、オン耐圧の特性が重要である。ここで述べ
るオン耐圧とは、所定のゲート電圧を印加し、ＭＯＳＦ
ＥＴに、そのゲート電圧によって決定されるオン電流を
流し、このオン電流を流したまま電圧を上昇させて、Ｍ
ＯＳＦＥＴがアバランシェ増倍で破壊を起こす寸前の電
圧と定義付けることとする。また、オフ耐圧はゲート電
圧を印加せず、漏れ電流が流れている状態で、アバラン
シェ増倍を引き起こすアバランシェ電圧のことである。
【００１６】
【発明が解決しようとする課題】前記の図７の電位分布
と図８の表面パターンから判断して、ＳＯＩ基板７０上
の横型ＭＯＳＦＥＴの電界がもっとも高くなる領域は、
ｎ+ ドレイン領域１１側が凸状態となったドレインコー
ナー１７であることが推測される。このドレインコーナ
ー１７は図１０の円６０に示すように、ｎ+ ソース領域
６から注入された多数キャリアである電子の流れである
電子流４９が集中するところである。従って、電界が高
くしかも多数キャリアである電子が集中するドレインコ
ーナー１７は、オン耐圧に対して最も弱い領域となる。
また、一般的に、オン耐圧は、大きなオン電流からアバ
ランシェ増倍が起こるために、漏れ電流の状態からアバ
ランシェ増倍が起こるオフ耐圧に比べて低い。
と図８の表面パターンから判断して、ＳＯＩ基板７０上
の横型ＭＯＳＦＥＴの電界がもっとも高くなる領域は、
ｎ+ ドレイン領域１１側が凸状態となったドレインコー
ナー１７であることが推測される。このドレインコーナ
ー１７は図１０の円６０に示すように、ｎ+ ソース領域
６から注入された多数キャリアである電子の流れである
電子流４９が集中するところである。従って、電界が高
くしかも多数キャリアである電子が集中するドレインコ
ーナー１７は、オン耐圧に対して最も弱い領域となる。
また、一般的に、オン耐圧は、大きなオン電流からアバ
ランシェ増倍が起こるために、漏れ電流の状態からアバ
ランシェ増倍が起こるオフ耐圧に比べて低い。
【００１７】また、ＳＯＩ基板７０上の横型ＭＯＳＦＥ
Ｔは、貼り合わせ酸化膜で、空乏層の伸びが支持基板１
までは伸びず、厚い半導体基板上に形成された横型ＭＯ
ＳＦＥＴと比べ、電界が強くなり、オン耐圧が低下する
傾向にある。さらに、横型ＭＯＳＦＥＴの平面パターン
のドレインコーナー１７では、ソース側から注入された
多数キャリアである電子の流れ（電子流４９）が、ドレ
イン側で狭められ、電子流の集中が起こることと、ま
た、周囲が酸化膜で覆われているために、放熱が悪いこ
とで、オン耐圧が低下する。この発明の目的は、ＳＯＩ
基板上に形成され、オン耐圧を向上させた横型半導体装
置を提供することにある。
Ｔは、貼り合わせ酸化膜で、空乏層の伸びが支持基板１
までは伸びず、厚い半導体基板上に形成された横型ＭＯ
ＳＦＥＴと比べ、電界が強くなり、オン耐圧が低下する
傾向にある。さらに、横型ＭＯＳＦＥＴの平面パターン
のドレインコーナー１７では、ソース側から注入された
多数キャリアである電子の流れ（電子流４９）が、ドレ
イン側で狭められ、電子流の集中が起こることと、ま
た、周囲が酸化膜で覆われているために、放熱が悪いこ
とで、オン耐圧が低下する。この発明の目的は、ＳＯＩ
基板上に形成され、オン耐圧を向上させた横型半導体装
置を提供することにある。
【００１８】
【課題を解決するための手段】前記の目的を達成するた
めに、第１半導体基板と、第１導電形の第２半導体基板
が酸化膜を介して貼り合わされ、該第２半導体基板が所
望の厚さまで研磨されて、形成された貼り合わせ基板
で、該貼り合わせ基板の前記第２半導体基板の表面層に
選択的に形成された第２導電形ウエル領域と、該第２導
電形ウエル領域の表面層に選択的に形成された高濃度の
第２導電形コンタクト領域と、前記第２導電形ウエル領
域の表面層に、前記第２導電形コンタクト領域と部分的
に重なるように選択的に形成された第１導電形ソース領
域と、該第１導電形ソース領域と前記第１半導体基板に
挟まれた第２導電形ウエル領域上にゲート絶縁膜を介し
て形成されたゲート電極と、前記第２導電形コンタクト
領域上と前記第１導電形ソース領域上に形成されたソー
ス電極と、前記第２半導体基板の表面層に前記第２導電
形ウエル領域と離して、選択的に形成された高濃度の第
１導電形ドレイン領域と、該第１導電形ドレイン領域上
に形成されたドレイン電極を具備する横型半導体装置に
おいて、前記第２導電形ウエル領域と前記第１導電形ド
レイン領域の表面パターンが、一方が他方を完全に取り
囲む島状の形状、もしくは互いに取り囲む櫛の歯の形状
であり、前記第２導電形ウエル領域端線と、前記第１導
電形ドレイン領域端線とが対向し、該対向する前記第２
導電形ウエル領域端線の長さが、前記第１導電形ドレイ
ン領域端線の長さより長くなる箇所で、前記第１導電形
ソース領域を形成しない構成とする。
めに、第１半導体基板と、第１導電形の第２半導体基板
が酸化膜を介して貼り合わされ、該第２半導体基板が所
望の厚さまで研磨されて、形成された貼り合わせ基板
で、該貼り合わせ基板の前記第２半導体基板の表面層に
選択的に形成された第２導電形ウエル領域と、該第２導
電形ウエル領域の表面層に選択的に形成された高濃度の
第２導電形コンタクト領域と、前記第２導電形ウエル領
域の表面層に、前記第２導電形コンタクト領域と部分的
に重なるように選択的に形成された第１導電形ソース領
域と、該第１導電形ソース領域と前記第１半導体基板に
挟まれた第２導電形ウエル領域上にゲート絶縁膜を介し
て形成されたゲート電極と、前記第２導電形コンタクト
領域上と前記第１導電形ソース領域上に形成されたソー
ス電極と、前記第２半導体基板の表面層に前記第２導電
形ウエル領域と離して、選択的に形成された高濃度の第
１導電形ドレイン領域と、該第１導電形ドレイン領域上
に形成されたドレイン電極を具備する横型半導体装置に
おいて、前記第２導電形ウエル領域と前記第１導電形ド
レイン領域の表面パターンが、一方が他方を完全に取り
囲む島状の形状、もしくは互いに取り囲む櫛の歯の形状
であり、前記第２導電形ウエル領域端線と、前記第１導
電形ドレイン領域端線とが対向し、該対向する前記第２
導電形ウエル領域端線の長さが、前記第１導電形ドレイ
ン領域端線の長さより長くなる箇所で、前記第１導電形
ソース領域を形成しない構成とする。
【００１９】このように、第１導電形ソース領域が、第
１導電形ドレイン領域を取り囲こむ領域で、第１導電形
ソース領域を形成しないことで、ドレインコーナーの円
弧部での電子流を殆どなくして、オフ耐圧の向上をはか
る。前記第１導電形ソース領域を形成しない領域に、高
濃度の第２導電形半導体領域を形成してもよい。
１導電形ドレイン領域を取り囲こむ領域で、第１導電形
ソース領域を形成しないことで、ドレインコーナーの円
弧部での電子流を殆どなくして、オフ耐圧の向上をはか
る。前記第１導電形ソース領域を形成しない領域に、高
濃度の第２導電形半導体領域を形成してもよい。
【００２０】この第２導電形半導体領域の濃度を、第２
導電形ウエル領域の濃度より高くすることで、この箇所
での反転層の形成が抑制され、ドレインコーナーの円弧
部での電子流を一層小さくできるために、オフ耐圧の一
層の向上を図ることができる。前記第２導電形ウエル領
域と離して、前記第１導電形ドレイン領域を取り囲むよ
うに、前記第２半導体基板より高濃度の第１導電形バッ
ファ領域を形成する構成としてもよい。
導電形ウエル領域の濃度より高くすることで、この箇所
での反転層の形成が抑制され、ドレインコーナーの円弧
部での電子流を一層小さくできるために、オフ耐圧の一
層の向上を図ることができる。前記第２導電形ウエル領
域と離して、前記第１導電形ドレイン領域を取り囲むよ
うに、前記第２半導体基板より高濃度の第１導電形バッ
ファ領域を形成する構成としてもよい。
【００２１】この構成にすることで、第２半導体基板の
表面に広がる空乏層の伸びを抑制できて、第２導電形ウ
エル領域と、第１導電形ドレイン領域の間隔を狭めても
オフ耐圧を向上できる。前記のように、ドレインコーナ
ーの円弧部に多数キャリアを供給する第１導電形ソース
領域を形成しない構成とすることで、多数キャリアが高
電界領域へ注入されることがなくなり、ドレインコーナ
ーでのアバランシェ増倍を抑えることができる。その結
果、素子のオン耐圧特性を向上させることができる。
表面に広がる空乏層の伸びを抑制できて、第２導電形ウ
エル領域と、第１導電形ドレイン領域の間隔を狭めても
オフ耐圧を向上できる。前記のように、ドレインコーナ
ーの円弧部に多数キャリアを供給する第１導電形ソース
領域を形成しない構成とすることで、多数キャリアが高
電界領域へ注入されることがなくなり、ドレインコーナ
ーでのアバランシェ増倍を抑えることができる。その結
果、素子のオン耐圧特性を向上させることができる。
【００２２】
【発明の実施の形態】図１は、この発明の第１実施例の
高耐圧横型半導体装置のドレインコーナーの平面図であ
る。この図はｎチャネルＭＯＳＦＥＴを考慮して描いた
ものである。当然であるが、ｐチャネルＭＯＳＦＥＴに
対しても、導電形を逆にすることによって、以下に述べ
る説明が成り立つ。
高耐圧横型半導体装置のドレインコーナーの平面図であ
る。この図はｎチャネルＭＯＳＦＥＴを考慮して描いた
ものである。当然であるが、ｐチャネルＭＯＳＦＥＴに
対しても、導電形を逆にすることによって、以下に述べ
る説明が成り立つ。
【００２３】この平面図は、図８に相当するドレインコ
ーナーを拡大した図である。ｎ+ ドレイン領域１１をｎ
バッファ領域１４が取り囲み、ｎバッファ領域１４をｎ
ドリフト領域３が取り囲み、ｎドリフト領域３をｐウエ
ル領域４４が取り囲み、ｐウエル領域４４の円弧部４７
には図８のｎ+ ソース領域６を形成せず、一方、ｐウエ
ル領域４４の直線部４８にｎ+ ソース領域４６を形成
し、これらのｐウエル領域４４とｎ+ ソース領域４６を
ｐ+ コンタクト領域４５が取り囲んでいる。ｎ+ソース
領域４６のｎドリフト領域側の一部上、ｐウエル領域４
４上およびｎドリフト領域３の外周側上には図示しない
ゲート酸化膜が形成され、このゲート酸化膜上に図示し
ないゲート電極が形成される。
ーナーを拡大した図である。ｎ+ ドレイン領域１１をｎ
バッファ領域１４が取り囲み、ｎバッファ領域１４をｎ
ドリフト領域３が取り囲み、ｎドリフト領域３をｐウエ
ル領域４４が取り囲み、ｐウエル領域４４の円弧部４７
には図８のｎ+ ソース領域６を形成せず、一方、ｐウエ
ル領域４４の直線部４８にｎ+ ソース領域４６を形成
し、これらのｐウエル領域４４とｎ+ ソース領域４６を
ｐ+ コンタクト領域４５が取り囲んでいる。ｎ+ソース
領域４６のｎドリフト領域側の一部上、ｐウエル領域４
４上およびｎドリフト領域３の外周側上には図示しない
ゲート酸化膜が形成され、このゲート酸化膜上に図示し
ないゲート電極が形成される。
【００２４】ドレインコーナー１７の円弧部４７には、
多数キャリアである電子を供給する図８のｎ+ ソース領
域６を形成しない。このように、ｎ+ ソース領域６を形
成しないことによって、図１０の円６０内で示されるよ
うな、ｎ+ ドレイン領域１１に電子流４９が流れ込むこ
とがなくなり、図１の円弧部４７でのアバランシェ増倍
が抑制される。その結果、オン耐圧の低い箇所が取り除
かれたことになり、デバイスのオン耐圧特性が向上す
る。
多数キャリアである電子を供給する図８のｎ+ ソース領
域６を形成しない。このように、ｎ+ ソース領域６を形
成しないことによって、図１０の円６０内で示されるよ
うな、ｎ+ ドレイン領域１１に電子流４９が流れ込むこ
とがなくなり、図１の円弧部４７でのアバランシェ増倍
が抑制される。その結果、オン耐圧の低い箇所が取り除
かれたことになり、デバイスのオン耐圧特性が向上す
る。
【００２５】尚、図１のドレインコーナー１７の円弧部
４７では、ｐ+ ウエル領域端線の長さ（ｐ+ ウエル領域
４４とｎドリフト領域３のｐｎ接合線の長さのこと）が
ｎ+ドレイン領域端線の長さ（ｎ+ ドレイン領域１１と
ｎバッファ領域またはｎバッファが無い場合はｎドリフ
ト領域との境界線の長さのこと）より長くなっている。
また、図９のような島状のｎ+ ドレイン領域の場合もこ
の実施例は有効である。
４７では、ｐ+ ウエル領域端線の長さ（ｐ+ ウエル領域
４４とｎドリフト領域３のｐｎ接合線の長さのこと）が
ｎ+ドレイン領域端線の長さ（ｎ+ ドレイン領域１１と
ｎバッファ領域またはｎバッファが無い場合はｎドリフ
ト領域との境界線の長さのこと）より長くなっている。
また、図９のような島状のｎ+ ドレイン領域の場合もこ
の実施例は有効である。
【００２６】図２は、図１のドレインコーナーの要部断
面図で、同図（ａ）は図１のＡ−Ａ線で切断した断面
図、同図（ｂ）は図１のＢ−Ｂ線で切断した断面図であ
る。図２において、同図（ａ）は図１の円弧部４７の断
面図であり、同図（ｂ）は直線部４８の断面図である。
また、図６の支持基板１と貼り合わせ酸化膜２は省略さ
れている。
面図で、同図（ａ）は図１のＡ−Ａ線で切断した断面
図、同図（ｂ）は図１のＢ−Ｂ線で切断した断面図であ
る。図２において、同図（ａ）は図１の円弧部４７の断
面図であり、同図（ｂ）は直線部４８の断面図である。
また、図６の支持基板１と貼り合わせ酸化膜２は省略さ
れている。
【００２７】同図（ａ）において、図示しない貼り合わ
せ酸化膜上に形成されたｎ形半導体基板４０の表面層に
ｐウエル領域４４を形成し、ｐウエル領域４４の表面層
に、ｐ+ コンタクト領域を形成し、図６のｎ+ ソース領
域６は形成しない。ｐウエル領域４４から離して、ｎ形
半導体領域４０の表面層にｎバッファ領域１４を形成
し、このｎバッファ領域１４の表面層にｎ+ ドレイン領
域１１を形成する。ｐウエル領域４４上にゲート酸化膜
７を介してゲート電極８を形成し、ｎ+ コンタクト領域
４５上にソース電極９を形成し、ｎ+ ドレイン領域１１
上にドレイン電極１２を形成する。これらのゲート電極
８、ソース電極９およびドレイン電極１２と、ゲート端
子Ｇ、ソース端子Ｓおよびドレイン端子Ｄをそれぞれ接
続する。このｎ+ ドレイン領域１１とｐウエル領域４４
で挟まれたｎ形半導体基板４０がｎドリフト領域３とな
る。図２（ａ）と図６の違いは、図６のｎ+ ソース領域
６が形成されていない点である。
せ酸化膜上に形成されたｎ形半導体基板４０の表面層に
ｐウエル領域４４を形成し、ｐウエル領域４４の表面層
に、ｐ+ コンタクト領域を形成し、図６のｎ+ ソース領
域６は形成しない。ｐウエル領域４４から離して、ｎ形
半導体領域４０の表面層にｎバッファ領域１４を形成
し、このｎバッファ領域１４の表面層にｎ+ ドレイン領
域１１を形成する。ｐウエル領域４４上にゲート酸化膜
７を介してゲート電極８を形成し、ｎ+ コンタクト領域
４５上にソース電極９を形成し、ｎ+ ドレイン領域１１
上にドレイン電極１２を形成する。これらのゲート電極
８、ソース電極９およびドレイン電極１２と、ゲート端
子Ｇ、ソース端子Ｓおよびドレイン端子Ｄをそれぞれ接
続する。このｎ+ ドレイン領域１１とｐウエル領域４４
で挟まれたｎ形半導体基板４０がｎドリフト領域３とな
る。図２（ａ）と図６の違いは、図６のｎ+ ソース領域
６が形成されていない点である。
【００２８】同図（ｂ）において、同図（ａ）と異なる
のは、ｐウエル領域４４の表面層に図６のｎ+ ソース領
域６に相当するｎ+ ソース領域４６が形成されて、この
ｎ+ソース領域４６上とｐ+ コンタクト領域４５上にソ
ース電極９が形成されている点である。この構造は図６
で示される従来構造と同じである。この領域では電子流
４９が、ゲート電極８直下のｐウエル領域４４の表面に
形成されるｎチャネルを通して、ｎ+ ソース領域４６か
らｎドリフト領域３に流れ込み、さらに、ｎバッファ領
域１４を経由して、ｎ+ ドレイン領域１１に入り込む。
のは、ｐウエル領域４４の表面層に図６のｎ+ ソース領
域６に相当するｎ+ ソース領域４６が形成されて、この
ｎ+ソース領域４６上とｐ+ コンタクト領域４５上にソ
ース電極９が形成されている点である。この構造は図６
で示される従来構造と同じである。この領域では電子流
４９が、ゲート電極８直下のｐウエル領域４４の表面に
形成されるｎチャネルを通して、ｎ+ ソース領域４６か
らｎドリフト領域３に流れ込み、さらに、ｎバッファ領
域１４を経由して、ｎ+ ドレイン領域１１に入り込む。
【００２９】この直線部４８のｐウエル領域４４では、
ｎ+ ソース領域４６とｎ+ ドレイン領域１１とが平行に
対峙しているので、電子流４９はｎ+ ドレイン領域１１
に均一に流れ込み、電子流４９のｎ+ ドレイン領域１１
での集中は発生しない。そのため、オン耐圧は向上す
る。
ｎ+ ソース領域４６とｎ+ ドレイン領域１１とが平行に
対峙しているので、電子流４９はｎ+ ドレイン領域１１
に均一に流れ込み、電子流４９のｎ+ ドレイン領域１１
での集中は発生しない。そのため、オン耐圧は向上す
る。
【００３０】尚、ｎバッファ領域１４の働きは空乏層の
伸びを抑制するために、ｎドリフト領域３の長さ（ドリ
フト長Ｌ）を短縮できる。そのため、チップサイズの縮
小化ができる。また、ｎバッファ領域１４の不純物濃度
をｎ+ ドレイン領域１１の濃度より低くすることで、ド
レイン側で高くなる電界強度を緩和できて、オン耐圧の
向上を図ることができる。
伸びを抑制するために、ｎドリフト領域３の長さ（ドリ
フト長Ｌ）を短縮できる。そのため、チップサイズの縮
小化ができる。また、ｎバッファ領域１４の不純物濃度
をｎ+ ドレイン領域１１の濃度より低くすることで、ド
レイン側で高くなる電界強度を緩和できて、オン耐圧の
向上を図ることができる。
【００３１】このｎバッファ領域１４は、比較的低い耐
圧のデバイスなどでは、空乏層の伸びが小さいために、
形成しなくてもよい。図３は、この発明の第２実施例の
高耐圧横型半導体装置のドレインコーナー部を示し、同
図（ａ）は平面図、同図（ｂ）は同図（ａ）のＡ−Ａ線
で切断した断面図である。同図（ａ）のＢ−Ｂ線で切断
した断面図は、図２（ｂ）と同じであるのでここでは省
略する。
圧のデバイスなどでは、空乏層の伸びが小さいために、
形成しなくてもよい。図３は、この発明の第２実施例の
高耐圧横型半導体装置のドレインコーナー部を示し、同
図（ａ）は平面図、同図（ｂ）は同図（ａ）のＡ−Ａ線
で切断した断面図である。同図（ａ）のＢ−Ｂ線で切断
した断面図は、図２（ｂ）と同じであるのでここでは省
略する。
【００３２】図３と、図１および図２（ａ）との違い
は、図１の円弧部４７にｐ+ 領域１５を形成した点であ
る。このｐ+ 領域１５を形成することで、ｐ+ コンタク
ト領域５と接するｎ+ ソース領域４６からの電子の注入
を抑制することができる。この円弧部４７と直線部４８
の接点での電子の注入が抑制されることで、この箇所の
電子流４９の集中を抑えて、オン耐圧の向上を図ること
ができる。また、ｐ+ コンタクト領域５がｐ+ 領域１５
の形成により、円弧部４７で拡張することになり、コン
タクト抵抗を低減できる。このｐ+ 領域１５は円弧部４
７のｐウエル領域４を完全に覆うか、または、ｎドリフ
ト領域３にはみ出すように形成してもよい。
は、図１の円弧部４７にｐ+ 領域１５を形成した点であ
る。このｐ+ 領域１５を形成することで、ｐ+ コンタク
ト領域５と接するｎ+ ソース領域４６からの電子の注入
を抑制することができる。この円弧部４７と直線部４８
の接点での電子の注入が抑制されることで、この箇所の
電子流４９の集中を抑えて、オン耐圧の向上を図ること
ができる。また、ｐ+ コンタクト領域５がｐ+ 領域１５
の形成により、円弧部４７で拡張することになり、コン
タクト抵抗を低減できる。このｐ+ 領域１５は円弧部４
７のｐウエル領域４を完全に覆うか、または、ｎドリフ
ト領域３にはみ出すように形成してもよい。
【００３３】図４は、本発明のデバイスと、従来のデバ
イスの室温における電圧−電流曲線図で、同図（ａ）は
本発明のデバイス、同図（ｂ）は従来のデバイスであ
る。同図において、縦軸は電流（ドレイン電流）、横軸
は電圧（ドレイン電圧）である。両デバイス、６Ｖのゲ
ート電圧を印加したときの、電圧−電流曲線図であり、
また、電圧−電流曲線が途切れている箇所の電圧がオン
耐圧となる。ここで、本発明のデバイスは図１の構造を
有し、従来のデバイスは図６の構造を有している。
イスの室温における電圧−電流曲線図で、同図（ａ）は
本発明のデバイス、同図（ｂ）は従来のデバイスであ
る。同図において、縦軸は電流（ドレイン電流）、横軸
は電圧（ドレイン電圧）である。両デバイス、６Ｖのゲ
ート電圧を印加したときの、電圧−電流曲線図であり、
また、電圧−電流曲線が途切れている箇所の電圧がオン
耐圧となる。ここで、本発明のデバイスは図１の構造を
有し、従来のデバイスは図６の構造を有している。
【００３４】本発明のデバイスおよび従来のデバイスと
も１μｍ厚の貼り合わせ酸化膜２を有する１０μｍ厚の
ｎ形半導体基板４０に、ｎ+ ソース領域６およびｎ+ ド
レイン領域１１を形成した。従って、ｎドリフト領域３
の厚さは１０μｍであり、また、ゲート酸化膜７の厚さ
は２５ｎｍである。従来のデバイスは、ドレインコーナ
ー１７の円弧部４７にｎ+ ソース領域６があり、本発明
のデバイスでは、円弧部４７にｎ+ ソース領域６が形成
されていない。
も１μｍ厚の貼り合わせ酸化膜２を有する１０μｍ厚の
ｎ形半導体基板４０に、ｎ+ ソース領域６およびｎ+ ド
レイン領域１１を形成した。従って、ｎドリフト領域３
の厚さは１０μｍであり、また、ゲート酸化膜７の厚さ
は２５ｎｍである。従来のデバイスは、ドレインコーナ
ー１７の円弧部４７にｎ+ ソース領域６があり、本発明
のデバイスでは、円弧部４７にｎ+ ソース領域６が形成
されていない。
【００３５】同図（ｂ）の従来のデバイスでは、ドレイ
ン電圧が１６０Ｖを超えるとアバランシェ電流が増加す
る。また、アバランシェ耐量が低く、アバランシェ電流
が増加しはじめると、デバイスは瞬時に破壊した。この
従来のデバイスのオン耐圧は１６０Ｖである。一方、同
図（ａ）の本発明のデバイスは、ドレイン電圧が１６０
Ｖを超えても破壊せず、電流はゆるやかに増大しはじめ
るが、２５０Ｖを超えても破壊することはなく、強い耐
量を示した。この発明のデバイスのオン耐圧は２７０Ｖ
である。このように、本発明のデバイスの構造は、オン
耐圧の向上を図る上で極めて効果的である。 尚、本発
明のデバイスの構造において、図１の構造を図３の構造
に変えると、僅かにオン耐圧が増大し、コンタクト抵抗
が低減することが認められた。
ン電圧が１６０Ｖを超えるとアバランシェ電流が増加す
る。また、アバランシェ耐量が低く、アバランシェ電流
が増加しはじめると、デバイスは瞬時に破壊した。この
従来のデバイスのオン耐圧は１６０Ｖである。一方、同
図（ａ）の本発明のデバイスは、ドレイン電圧が１６０
Ｖを超えても破壊せず、電流はゆるやかに増大しはじめ
るが、２５０Ｖを超えても破壊することはなく、強い耐
量を示した。この発明のデバイスのオン耐圧は２７０Ｖ
である。このように、本発明のデバイスの構造は、オン
耐圧の向上を図る上で極めて効果的である。 尚、本発
明のデバイスの構造において、図１の構造を図３の構造
に変えると、僅かにオン耐圧が増大し、コンタクト抵抗
が低減することが認められた。
【００３６】
【発明の効果】この発明によれば、ＳＯＩ基板上に形成
した横型半導体装置に対して、表面電界が最も高くなる
ドレインコーナーの円弧部に、多数キャリアである電子
を供給するｎ+ ソース領域を形成しない。これによっ
て、円弧部において、多数キャリアである電子が、高電
界領域へ注入されることがなくなり、ドレインコーナー
でのアバランシェ増倍を抑制することができる。その結
果、デバイスのオン耐圧特性を向上させることができ
る。
した横型半導体装置に対して、表面電界が最も高くなる
ドレインコーナーの円弧部に、多数キャリアである電子
を供給するｎ+ ソース領域を形成しない。これによっ
て、円弧部において、多数キャリアである電子が、高電
界領域へ注入されることがなくなり、ドレインコーナー
でのアバランシェ増倍を抑制することができる。その結
果、デバイスのオン耐圧特性を向上させることができ
る。
【００３７】また、ドレインコーナーの円弧部にｐ+ 領
域を形成することで、オン耐圧特性をさらに向上させ、
また、コンタクト抵抗を低減できる。また、前記の構造
に加えて、ｎバッファ領域を設けることで、チップサイ
ズの縮小化を図ることができる。
域を形成することで、オン耐圧特性をさらに向上させ、
また、コンタクト抵抗を低減できる。また、前記の構造
に加えて、ｎバッファ領域を設けることで、チップサイ
ズの縮小化を図ることができる。
【図面の簡単な説明】
【図１】この発明の第１実施例の高耐圧横型半導体装置
のドレインコーナーの平面図
のドレインコーナーの平面図
【図２】図１のドレインコーナーの要部断面図で、
（ａ）は図１のＡ−Ａ線で切断した断面図、（ｂ）は図
１のＢ−Ｂ線で切断した断面図
（ａ）は図１のＡ−Ａ線で切断した断面図、（ｂ）は図
１のＢ−Ｂ線で切断した断面図
【図３】この発明の第２実施例の高耐圧横型半導体装置
のドレインコーナー部であり、（ａ）は平面図、（ｂ）
は同図（ａ）のＡ−Ａ線で切断した断面図
のドレインコーナー部であり、（ａ）は平面図、（ｂ）
は同図（ａ）のＡ−Ａ線で切断した断面図
【図４】本発明のデバイスと、従来のデバイスの室温に
おける電圧−電流曲線図で、（ａ）は本発明のデバイ
ス、（ｂ）は従来のデバイスの電圧−電流曲線図
おける電圧−電流曲線図で、（ａ）は本発明のデバイ
ス、（ｂ）は従来のデバイスの電圧−電流曲線図
【図５】高耐圧パワーＩＣの出力回路例を示す図である
【図６】横型ＭＯＳＦＥＴをＳＯＩ基板上に形成した場
合の要部断面図
合の要部断面図
【図７】ＳＯＩ基板上の横形ＭＯＳＦＥＴに高電圧を印
加した場合の素子内部における電位分布図
加した場合の素子内部における電位分布図
【図８】図６の断面構造をもった横型ＭＯＳＦＥＴの表
面パターン図
面パターン図
【図９】ドレインコーナーのみ存在する場合の平面パタ
ーン図
ーン図
【図１０】ドレインコーナーに電子４９の流れが集中す
る状態を示した図
る状態を示した図
１ 支持基板
２ 貼り合わせ酸化膜
３ ｎドリフト領域
４ ｐウエル領域
５ ｐ+ コンタクト領域
６ ｎ+ ソース領域
７ ゲート酸化膜
８ ゲート電極
９ ソース電極
１１ ｎ+ ドレイン領域
１２ ドレイン電極
１４ ｎバッファ領域
１５ ｐ+ 領域
１６ 等電位線
１７ ドレインコーナー
１８ ソースコーナー
１９ バッファ
２０ レベルシフト
２１ シフトレジスタ
４０ ｎ形半導体基板
４４ ｐウエル領域
４５ ｐ+ コンタクト領域
４６ ｎ+ ソース領域
４７ 円弧部
４８ 直線部
４９ 電子流
５０ ｎ+ ソース領域
５１ ｎドリフト領域
５２ ｐ+ コンタクト領域
５３ ｎ+ ドレイン領域
６０ 円
７０ ＳＯＩ基板
Ｓ ソース端子
Ｇ ゲート端子
Ｄ ドレイン端子
Ｌ ドリフト長
Claims (4)
- 【請求項１】第１半導体基板と、第１導電形の第２半導
体基板が酸化膜を介して貼り合わされ、該第２半導体基
板が所望の厚さまで研磨されて、形成された貼り合わせ
基板で、該貼り合わせ基板の前記第２半導体基板の表面
層に選択的に形成された第２導電形ウエル領域と、該第
２導電形ウエル領域の表面層に選択的に形成された高濃
度の第２導電形コンタクト領域と、前記第２導電形ウエ
ル領域の表面層に、前記第２導電形コンタクト領域と部
分的に重なるように選択的に形成された第１導電形ソー
ス領域と、該第１導電形ソース領域と前記第１半導体基
板に挟まれた第２導電形ウエル領域上にゲート絶縁膜を
介して形成されたゲート電極と、前記第２導電形コンタ
クト領域上と前記第１導電形ソース領域上に形成された
ソース電極と、前記第２半導体基板の表面層に前記第２
導電形ウエル領域と離して、選択的に形成された高濃度
の第１導電形ドレイン領域と、該第１導電形ドレイン領
域上に形成されたドレイン電極を具備する横型半導体装
置において、前記第２導電形ウエル領域と前記第１導電
形ドレイン領域の表面パターンが、一方が他方を完全に
取り囲む島状の形状、もしくは互いに取り囲む櫛の歯の
形状であり、前記第２導電形ウエル領域端線と、前記第
１導電形ドレイン領域端線とが対向し、該対向する前記
第２導電形ウエル領域端線の長さが、前記第１導電形ド
レイン領域端線の長さより長くなる箇所で、前記第１導
電形ソース領域を形成しないことを特徴とする横型半導
体装置。 - 【請求項２】前記第１導電形ソース領域を形成しない領
域に、高濃度の第２導電形半導体領域を形成することを
特徴とする請求項１に記載の横型半導体装置。 - 【請求項３】前記第２導電形ウエル領域と離して、前記
第１導電形ドレイン領域を取り囲むように、前記第２半
導体基板より高濃度の第１導電形バッファ領域を、形成
することを特徴とする請求項１に記載の横型半導体装
置。 - 【請求項４】前記第１半導体基板がグランド電位に固定
されることを特徴とする請求項１ないし３のいずれか１
つに記載の横型半導体装置。
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| NL1013625A NL1013625C2 (nl) | 1998-11-20 | 1999-11-19 | Laterale hoogspanning halfgeleiderinrichting. |
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| JP33031598A JP3473460B2 (ja) | 1998-11-20 | 1998-11-20 | 横型半導体装置 |
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ID=18231270
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|---|---|---|---|
| JP33031598A Expired - Lifetime JP3473460B2 (ja) | 1998-11-20 | 1998-11-20 | 横型半導体装置 |
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1998
- 1998-11-20 JP JP33031598A patent/JP3473460B2/ja not_active Expired - Lifetime
-
1999
- 1999-11-17 US US09/442,023 patent/US6441432B1/en not_active Expired - Lifetime
- 1999-11-19 NL NL1013625A patent/NL1013625C2/nl not_active IP Right Cessation
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| NL1013625C2 (nl) | 2004-09-16 |
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