JP3473460B2 - 横型半導体装置 - Google Patents
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Description
に形成された横型半導体装置に関する。
技術の進歩により、横型構造のダイオードや絶縁ゲート
型バイポーラトランジスタ(以下、IGBTと称す)、
MOSFETなどの高耐圧デバイスと、その駆動回路、
制御回路および保護回路を一枚のシリコン基板に集積し
た、高耐圧パワーICの開発が盛んに行われている。特
に、貼り合わせ基板(以下、SOI基板と称す)とトレ
ンチ技術(溝堀り技術のこと)を組み合わせた、誘電体
分離技術の進歩は、複数の高耐圧バイポーラデバイス
(例えば、バイポーラトランジスタやIGBTなど)の
集積化を可能とし、高耐圧パワーICの適用分野を大幅
に拡げた。例えば、IGBTを適用したトーテムポール
回路の1チップ化や、ディスプレイ駆動用ICなどのマ
ルチ出力を持った集積回路にIGBTが適用されてい
る。
を直接駆動する高耐圧出力デバイスの性能向上ととも
に、この出力デバイスを含んだ出力回路の特性向上も必
須となる。出力回路の構成においては、高耐圧MOSF
ETが必要不可欠なデバイスであるため、例え、MOS
FETが出力デバイスとして、使用されない場合におい
ても、負荷を駆動する出力デバイスの性能とともに、高
耐圧MOSFETの性能は高耐圧パワーICの出力特性
を大きく左右することになる。
る。この回路はフラットパネルディスプレイを駆動する
高耐圧パワーICに搭載されているものである。図中の
VL、Vin1 、Vin2 、Vss、VH、Vout は、回路の
各端子を示し、VLは低電圧源の高電位端子、Vin1 、
Vin2 はシフトレジスタ21の入力端子、Vssは低電圧
電源および高電圧電源の共通の低電位端子(グランド端
子)、VHは高電圧電源の高電位端子、Vout は出力端
子である。また、N1、N2は出力デバイスで、IGB
Tである。D1、D2はダイオード、P1はpチャネル
MOSFET、N3はnチャネルMOSFET、ZDは
ツェナーダイオード、R1、R2は抵抗である。また1
9はバッファ、20はレベルシフタ、21はシフトレジ
スタである。
N1、N2を駆動するための信号がVin1 またはVin2
からシフトレジスタ21に入力され、N2を駆動する信
号はレベルシフタ20を介してP1のゲートに与えられ
る。P1がオンすることで、N2がオンし、そのとき、
N1にはオフ信号がバッファ19を介して入力され、N
1はオフする。つぎに、P1をオフさせ、N3をオンす
ることで、N2がオフし、N1がオンする。この回路で
は、IGBTであるN1、N2は、出力デバイスとして
負荷を駆動するデバイスであり、N3、P1は共に高耐
圧の横型MOSFETである。このN3とP1は負荷を
直接駆動することはないが、出力デバイスであるN1と
N2を駆動するという重要な役割を担っている。従っ
て、両デバイスの特性、例えば、耐圧特性などが不十分
であると、N1とN2の特性が良好であっても、その特
性を十分に引き出すことができなくなり、高耐圧パワー
ICの出力特性が満足できないものになってしまう。こ
のように、高耐圧パワーICにおいては、出力デバイス
の特性と同様に、出力回路を構成するN3、P1などの
高耐圧の横型MOSFETの耐圧特性も重要になる。
に形成した場合の要部断面図である。この図のデバイス
は、第1導電形半導体基板として、n形半導体基板40
を考えており、MOSFETのチャネルの導電形はn形
である。
基板1上に貼り合わせ酸化膜2を形成し、その上にn形
半導体基板40を貼り合わせ、研磨して、SOI基板7
0を形成する。このn形半導体基板40の表面層にpウ
エル領域4、p+ コンタクト領域5、n+ ソース領域6
を形成する。pウエル領域4から離して、nバッファ領
域14を形成し、nバッファ領域14の表面層にn+ ド
レイン領域11を形成する。pウエル領域5とnバッフ
ァ領域14に挟まれたn形半導体基板40はnドリフト
領域3となる。pウエル領域4上にゲート酸化膜7を介
してゲート電極8を形成する。n+ ソース領域6とp+
コンタクト領域5上にソース電極9を形成し、n+ ドレ
イン領域11上にドレイン電極12を形成する。ソース
電極9、ゲート電極8およびドレイン電極12上とソー
ス端子S、ゲート端子Gおよびドレイン端子Dをそれぞ
れ接続する。
SFETはソース電極9、ゲート電極8およびドレイン
電極12の全ての電極が同一表面側に形成される。通
常、支持基板1は、グランド電位に固定されている。デ
バイスは貼り合わせ酸化膜2によって支持基板1と絶縁
されている。電流の担い手となる電子はn+ ソース領域
6からnチャネルを介してn+ ドリフト領域3に注入さ
れ、nバッファ領域14を経由してn+ ドレイン領域1
1に入る。
に高電圧を印加した場合の素子内部における電位分布図
である。このシミュレーションに使用したデバイスの耐
圧は320Vである。この図は、n+ ソース領域6、p
+ コンタクト領域5およびゲート電極8をグランド電位
に固定し、ドレイン領域11に320Vの電圧を印加し
たときの電位分布をシミュレーションによって求めた結
果である。図中の等電位線16は10V刻みでプロット
している。尚、このSOI基板の貼り合わせ酸化膜2の
厚みは2μmで、後述の実施例のデバイスの1μmより
厚くなっている。また、この図において、支持基板は省
略されている。
1側に近づく程高く、また、n+ ドレイン領域11側に
集中していることがわかる。すなわち、SOI基板上に
形成された横型MOSFETに高電圧を印加した場合、
素子内部の電圧はn+ ドレイン領域11側で維持される
ことになる。この図ではnバッファ領域14があるた
め、nバッファ領域14付近で等電位線16が詰まって
いる。
SFETの表面パターンである。この図では表面電極の
パターンを省略している。通常、横型MOSFETの表
面パターンには、この図に示すようなn+ ソース領域
6、pウエル領域4、nバッファ領域14およびn+ ド
レイン領域11が櫛の歯形に配置されたパターンが一般
に用いられる。n+ ソース領域6、pウエル領域4、n
バッファ領域14およびn+ ドレイン領域11の1つの
組合せをユニットセルと呼ぶと、デバイスの表面パター
ンはこのユニットセルの配列となる。配列するユニット
セルの数はデバイスに要求される電流の大きさで決ま
る。また、pウエル領域4とn+ バッファ領域14(n
バッファ領域14がない場合はn+ ドレイン領域11)
に挟まれた領域をnドリフト領域3と呼び、このnドリ
フト領域3の幅はデバイスの要求耐圧で決まる。
されている。第1の領域はpウエル領域4とn+ ドレイ
ン領域11が平行に配置された部分である。第2の領域
はn + ドレイン領域のエッジ部(櫛の歯パターンの歯の
先端部分のこと)が、nソース領域6で囲まれた部分で
ある。第3の領域はn+ ソース領域6のエッジ部(櫛の
歯パターンの歯の先端部分のこと)が、n+ ドレイン領
域11で囲まれた領域である。ここでは、第2の領域を
ドレインコーナー17と呼び、第3の領域をソースコー
ナー18と呼ぶ。本発明は、このドレインコーナー17
に関係している。
イスを構成する場合、上記で述べた3つの部分からデバ
イスの表面パターンが形成される。しかし、デバイスの
定格電流が小さい場合では、n+ ソース領域6あるいは
n+ ドレイン領域11が、一方の領域によって完全に囲
まれ、ドレインコーナー17あるいはソースコーナー1
8の一方のみが存在し、他方は存在しない。
領域53がn+ ソース領域50によって完全に囲まれた
表面パターンを持つ素子では、ソースコーナー18は存
在しない。逆に、n+ ソース領域50がn+ ドレイン領
域53で囲まれた表面パターンにおいては、ドレインコ
ーナー17が存在しない。一般的には、図9のように、
ドレインコーナー17のみ存在する場合が多い。尚、図
9では、pウエル領域、nバッファ領域は省略されてい
る。
耐圧と共に、オン耐圧の特性が重要である。ここで述べ
るオン耐圧とは、所定のゲート電圧を印加し、MOSF
ETに、そのゲート電圧によって決定されるオン電流を
流し、このオン電流を流したまま電圧を上昇させて、M
OSFETがアバランシェ増倍で破壊を起こす寸前の電
圧と定義付けることとする。また、オフ耐圧はゲート電
圧を印加せず、漏れ電流が流れている状態で、アバラン
シェ増倍を引き起こすアバランシェ電圧のことである。
と図8の表面パターンから判断して、SOI基板70上
の横型MOSFETの電界がもっとも高くなる領域は、
n+ ドレイン領域11側が凸状態となったドレインコー
ナー17であることが推測される。このドレインコーナ
ー17は図10の円60に示すように、n+ ソース領域
6から注入された多数キャリアである電子の流れである
電子流49が集中するところである。従って、電界が高
くしかも多数キャリアである電子が集中するドレインコ
ーナー17は、オン耐圧に対して最も弱い領域となる。
また、一般的に、オン耐圧は、大きなオン電流からアバ
ランシェ増倍が起こるために、漏れ電流の状態からアバ
ランシェ増倍が起こるオフ耐圧に比べて低い。
Tは、貼り合わせ酸化膜で、空乏層の伸びが支持基板1
までは伸びず、厚い半導体基板上に形成された横型MO
SFETと比べ、電界が強くなり、オン耐圧が低下する
傾向にある。さらに、横型MOSFETの平面パターン
のドレインコーナー17では、ソース側から注入された
多数キャリアである電子の流れ(電子流49)が、ドレ
イン側で狭められ、電子流の集中が起こることと、ま
た、周囲が酸化膜で覆われているために、放熱が悪いこ
とで、オン耐圧が低下する。この発明の目的は、SOI
基板上に形成され、オン耐圧を向上させた横型半導体装
置を提供することにある。
めに、第1半導体基板と、第1導電形の第2半導体基板
が酸化膜を介して貼り合わされ、該第2半導体基板が所
望の厚さまで研磨されて、形成された貼り合わせ基板
で、該貼り合わせ基板の前記第2半導体基板の表面層に
選択的に形成された第2導電形ウエル領域と、該第2導
電形ウエル領域の表面層に選択的に形成された高濃度の
第2導電形コンタクト領域と、前記第2導電形ウエル領
域の表面層に、前記第2導電形コンタクト領域と部分的
に重なるように選択的に形成された第1導電形ソース領
域と、該第1導電形ソース領域と前記第1半導体基板に
挟まれた第2導電形ウエル領域上にゲート絶縁膜を介し
て形成されたゲート電極と、前記第2導電形コンタクト
領域上と前記第1導電形ソース領域上に形成されたソー
ス電極と、前記第2半導体基板の表面層に前記第2導電
形ウエル領域と離して、選択的に形成された高濃度の第
1導電形ドレイン領域と、該第1導電形ドレイン領域上
に形成されたドレイン電極を具備する横型半導体装置に
おいて、前記第2導電形ウエル領域と前記第1導電形ド
レイン領域の表面パターンが、一方が他方を完全に取り
囲む島状の形状、もしくは互いに取り囲む櫛の歯の形状
であり、前記第2導電形ウエル領域端線と、前記第1導
電形ドレイン領域端線とが対向し、該対向する前記第2
導電形ウエル領域端線の長さが、前記第1導電形ドレイ
ン領域端線の長さより長くなる箇所で、前記第1導電形
ソース領域を形成しない構成とする。
1導電形ドレイン領域を取り囲こむ領域で、第1導電形
ソース領域を形成しないことで、ドレインコーナーの円
弧部での電子流を殆どなくして、オフ耐圧の向上をはか
る。前記第1導電形ソース領域を形成しない領域に、高
濃度の第2導電形半導体領域を形成してもよい。
導電形ウエル領域の濃度より高くすることで、この箇所
での反転層の形成が抑制され、ドレインコーナーの円弧
部での電子流を一層小さくできるために、オフ耐圧の一
層の向上を図ることができる。前記第2導電形ウエル領
域と離して、前記第1導電形ドレイン領域を取り囲むよ
うに、前記第2半導体基板より高濃度の第1導電形バッ
ファ領域を形成する構成としてもよい。
表面に広がる空乏層の伸びを抑制できて、第2導電形ウ
エル領域と、第1導電形ドレイン領域の間隔を狭めても
オフ耐圧を向上できる。前記のように、ドレインコーナ
ーの円弧部に多数キャリアを供給する第1導電形ソース
領域を形成しない構成とすることで、多数キャリアが高
電界領域へ注入されることがなくなり、ドレインコーナ
ーでのアバランシェ増倍を抑えることができる。その結
果、素子のオン耐圧特性を向上させることができる。
高耐圧横型半導体装置のドレインコーナーの平面図であ
る。この図はnチャネルMOSFETを考慮して描いた
ものである。当然であるが、pチャネルMOSFETに
対しても、導電形を逆にすることによって、以下に述べ
る説明が成り立つ。
ーナーを拡大した図である。n+ ドレイン領域11をn
バッファ領域14が取り囲み、nバッファ領域14をn
ドリフト領域3が取り囲み、nドリフト領域3をpウエ
ル領域44が取り囲み、pウエル領域44の円弧部47
には図8のn+ ソース領域6を形成せず、一方、pウエ
ル領域44の直線部48にn+ ソース領域46を形成
し、これらのpウエル領域44とn+ ソース領域46を
p+ コンタクト領域45が取り囲んでいる。n+ソース
領域46のnドリフト領域側の一部上、pウエル領域4
4上およびnドリフト領域3の外周側上には図示しない
ゲート酸化膜が形成され、このゲート酸化膜上に図示し
ないゲート電極が形成される。
多数キャリアである電子を供給する図8のn+ ソース領
域6を形成しない。このように、n+ ソース領域6を形
成しないことによって、図10の円60内で示されるよ
うな、n+ ドレイン領域11に電子流49が流れ込むこ
とがなくなり、図1の円弧部47でのアバランシェ増倍
が抑制される。その結果、オン耐圧の低い箇所が取り除
かれたことになり、デバイスのオン耐圧特性が向上す
る。
47では、p+ ウエル領域端線の長さ(p+ ウエル領域
44とnドリフト領域3のpn接合線の長さのこと)が
n+ドレイン領域端線の長さ(n+ ドレイン領域11と
nバッファ領域またはnバッファが無い場合はnドリフ
ト領域との境界線の長さのこと)より長くなっている。
また、図9のような島状のn+ ドレイン領域の場合もこ
の実施例は有効である。
面図で、同図(a)は図1のA−A線で切断した断面
図、同図(b)は図1のB−B線で切断した断面図であ
る。図2において、同図(a)は図1の円弧部47の断
面図であり、同図(b)は直線部48の断面図である。
また、図6の支持基板1と貼り合わせ酸化膜2は省略さ
れている。
せ酸化膜上に形成されたn形半導体基板40の表面層に
pウエル領域44を形成し、pウエル領域44の表面層
に、p+ コンタクト領域を形成し、図6のn+ ソース領
域6は形成しない。pウエル領域44から離して、n形
半導体領域40の表面層にnバッファ領域14を形成
し、このnバッファ領域14の表面層にn+ ドレイン領
域11を形成する。pウエル領域44上にゲート酸化膜
7を介してゲート電極8を形成し、n+ コンタクト領域
45上にソース電極9を形成し、n+ ドレイン領域11
上にドレイン電極12を形成する。これらのゲート電極
8、ソース電極9およびドレイン電極12と、ゲート端
子G、ソース端子Sおよびドレイン端子Dをそれぞれ接
続する。このn+ ドレイン領域11とpウエル領域44
で挟まれたn形半導体基板40がnドリフト領域3とな
る。図2(a)と図6の違いは、図6のn+ ソース領域
6が形成されていない点である。
のは、pウエル領域44の表面層に図6のn+ ソース領
域6に相当するn+ ソース領域46が形成されて、この
n+ソース領域46上とp+ コンタクト領域45上にソ
ース電極9が形成されている点である。この構造は図6
で示される従来構造と同じである。この領域では電子流
49が、ゲート電極8直下のpウエル領域44の表面に
形成されるnチャネルを通して、n+ ソース領域46か
らnドリフト領域3に流れ込み、さらに、nバッファ領
域14を経由して、n+ ドレイン領域11に入り込む。
n+ ソース領域46とn+ ドレイン領域11とが平行に
対峙しているので、電子流49はn+ ドレイン領域11
に均一に流れ込み、電子流49のn+ ドレイン領域11
での集中は発生しない。そのため、オン耐圧は向上す
る。
伸びを抑制するために、nドリフト領域3の長さ(ドリ
フト長L)を短縮できる。そのため、チップサイズの縮
小化ができる。また、nバッファ領域14の不純物濃度
をn+ ドレイン領域11の濃度より低くすることで、ド
レイン側で高くなる電界強度を緩和できて、オン耐圧の
向上を図ることができる。
圧のデバイスなどでは、空乏層の伸びが小さいために、
形成しなくてもよい。図3は、この発明の第2実施例の
高耐圧横型半導体装置のドレインコーナー部を示し、同
図(a)は平面図、同図(b)は同図(a)のA−A線
で切断した断面図である。同図(a)のB−B線で切断
した断面図は、図2(b)と同じであるのでここでは省
略する。
は、図1の円弧部47にp+ 領域15を形成した点であ
る。このp+ 領域15を形成することで、p+ コンタク
ト領域5と接するn+ ソース領域46からの電子の注入
を抑制することができる。この円弧部47と直線部48
の接点での電子の注入が抑制されることで、この箇所の
電子流49の集中を抑えて、オン耐圧の向上を図ること
ができる。また、p+ コンタクト領域5がp+ 領域15
の形成により、円弧部47で拡張することになり、コン
タクト抵抗を低減できる。このp+ 領域15は円弧部4
7のpウエル領域4を完全に覆うか、または、nドリフ
ト領域3にはみ出すように形成してもよい。
イスの室温における電圧−電流曲線図で、同図(a)は
本発明のデバイス、同図(b)は従来のデバイスであ
る。同図において、縦軸は電流(ドレイン電流)、横軸
は電圧(ドレイン電圧)である。両デバイス、6Vのゲ
ート電圧を印加したときの、電圧−電流曲線図であり、
また、電圧−電流曲線が途切れている箇所の電圧がオン
耐圧となる。ここで、本発明のデバイスは図1の構造を
有し、従来のデバイスは図6の構造を有している。
も1μm厚の貼り合わせ酸化膜2を有する10μm厚の
n形半導体基板40に、n+ ソース領域6およびn+ ド
レイン領域11を形成した。従って、nドリフト領域3
の厚さは10μmであり、また、ゲート酸化膜7の厚さ
は25nmである。従来のデバイスは、ドレインコーナ
ー17の円弧部47にn+ ソース領域6があり、本発明
のデバイスでは、円弧部47にn+ ソース領域6が形成
されていない。
ン電圧が160Vを超えるとアバランシェ電流が増加す
る。また、アバランシェ耐量が低く、アバランシェ電流
が増加しはじめると、デバイスは瞬時に破壊した。この
従来のデバイスのオン耐圧は160Vである。一方、同
図(a)の本発明のデバイスは、ドレイン電圧が160
Vを超えても破壊せず、電流はゆるやかに増大しはじめ
るが、250Vを超えても破壊することはなく、強い耐
量を示した。この発明のデバイスのオン耐圧は270V
である。このように、本発明のデバイスの構造は、オン
耐圧の向上を図る上で極めて効果的である。 尚、本発
明のデバイスの構造において、図1の構造を図3の構造
に変えると、僅かにオン耐圧が増大し、コンタクト抵抗
が低減することが認められた。
した横型半導体装置に対して、表面電界が最も高くなる
ドレインコーナーの円弧部に、多数キャリアである電子
を供給するn+ ソース領域を形成しない。これによっ
て、円弧部において、多数キャリアである電子が、高電
界領域へ注入されることがなくなり、ドレインコーナー
でのアバランシェ増倍を抑制することができる。その結
果、デバイスのオン耐圧特性を向上させることができ
る。
域を形成することで、オン耐圧特性をさらに向上させ、
また、コンタクト抵抗を低減できる。また、前記の構造
に加えて、nバッファ領域を設けることで、チップサイ
ズの縮小化を図ることができる。
のドレインコーナーの平面図
(a)は図1のA−A線で切断した断面図、(b)は図
1のB−B線で切断した断面図
のドレインコーナー部であり、(a)は平面図、(b)
は同図(a)のA−A線で切断した断面図
おける電圧−電流曲線図で、(a)は本発明のデバイ
ス、(b)は従来のデバイスの電圧−電流曲線図
合の要部断面図
加した場合の素子内部における電位分布図
面パターン図
ーン図
る状態を示した図
Claims (4)
- 【請求項1】第1半導体基板と、第1導電形の第2半導
体基板が酸化膜を介して貼り合わされ、該第2半導体基
板が所望の厚さまで研磨されて、形成された貼り合わせ
基板で、該貼り合わせ基板の前記第2半導体基板の表面
層に選択的に形成された第2導電形ウエル領域と、該第
2導電形ウエル領域の表面層に選択的に形成された高濃
度の第2導電形コンタクト領域と、前記第2導電形ウエ
ル領域の表面層に、前記第2導電形コンタクト領域と部
分的に重なるように選択的に形成された第1導電形ソー
ス領域と、該第1導電形ソース領域と前記第1半導体基
板に挟まれた第2導電形ウエル領域上にゲート絶縁膜を
介して形成されたゲート電極と、前記第2導電形コンタ
クト領域上と前記第1導電形ソース領域上に形成された
ソース電極と、前記第2半導体基板の表面層に前記第2
導電形ウエル領域と離して、選択的に形成された高濃度
の第1導電形ドレイン領域と、該第1導電形ドレイン領
域上に形成されたドレイン電極を具備する横型半導体装
置において、前記第2導電形ウエル領域と前記第1導電
形ドレイン領域の表面パターンが、一方が他方を完全に
取り囲む島状の形状、もしくは互いに取り囲む櫛の歯の
形状であり、前記第2導電形ウエル領域端線と、前記第
1導電形ドレイン領域端線とが対向し、該対向する前記
第2導電形ウエル領域端線の長さが、前記第1導電形ド
レイン領域端線の長さより長くなる箇所で、前記第1導
電形ソース領域を形成しないことを特徴とする横型半導
体装置。 - 【請求項2】前記第1導電形ソース領域を形成しない領
域に、高濃度の第2導電形半導体領域を形成することを
特徴とする請求項1に記載の横型半導体装置。 - 【請求項3】前記第2導電形ウエル領域と離して、前記
第1導電形ドレイン領域を取り囲むように、前記第2半
導体基板より高濃度の第1導電形バッファ領域を、形成
することを特徴とする請求項1に記載の横型半導体装
置。 - 【請求項4】前記第1半導体基板がグランド電位に固定
されることを特徴とする請求項1ないし3のいずれか1
つに記載の横型半導体装置。
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