JPH10228796A - Sample-and-hold circuit - Google Patents
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- JPH10228796A JPH10228796A JP9028055A JP2805597A JPH10228796A JP H10228796 A JPH10228796 A JP H10228796A JP 9028055 A JP9028055 A JP 9028055A JP 2805597 A JP2805597 A JP 2805597A JP H10228796 A JPH10228796 A JP H10228796A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はサンプル・ホールド
回路に関する。The present invention relates to a sample and hold circuit.
【０００２】[0002]
【従来の技術】従来のサンプル・ホールド回路の１例と
して、特開昭６３ー１１９１００号公報に開示されてい
るサンプル・ホールド回路の実施例が図２に示されてい
る。図２において、当該従来例のサンプル・ホールド回
路は、電源端子６、入力端子５、７、８および１１、出
力端子９に対応して、定電流源１と、ベースがそれぞれ
入力端子７および８に接続されて、差動対を形成するＮ
ＰＮトランジスタＱ1 およびＱ2 と、ＮＰＮトランジス
タＱ1 およびＱ2 のエミッタの共通接続点と接地点との
間に接続される定電流源２と、コレクタが電源端子６に
接続され、ベースがＮＰＮトランジスタＱ2 のコレクタ
に接続されて、エミッタがＮＰＮトランジスタＱ1 のコ
レクタに接続されるＮＰＮトランジスタＱ3 と、コレク
タが電源端子６に接続されて、ベースが入力端子１１に
接続され、エミッタがＮＰＮトランジスタＱ2 のコレク
タに接続されて、電圧保持回路１０を形成するＮＰＮト
ランジスタＱ4 と、エミッタがＮＰＮトランジスタＱ2
のコレクタおよび定電流源１の出力側に接続され、ベー
スに入力端子５が接続されて、コレクタが接地点に接続
されるＰＮＰトランジスタＱ5 と、ＮＰＮトランジスタ
Ｑ3 のエミッタと接地点との間に接続されるホールド用
として作用するコンデンサＣと、同じくＮＰＮトランジ
スタＱ3 のエミッタに入力端が接続され、出力端が出力
端子９に接続されるバッファ４とを備えて構成される。2. Description of the Related Art As an example of a conventional sample and hold circuit, FIG. 2 shows an embodiment of a sample and hold circuit disclosed in Japanese Patent Application Laid-Open No. 63-119100. 2, the sample and hold circuit of the conventional example has a constant current source 1 and a base connected to input terminals 7 and 8 corresponding to a power supply terminal 6, input terminals 5, 7, 8 and 11, and an output terminal 9, respectively. To form a differential pair
PN transistors Q 1 and Q 2 , a constant current source 2 connected between a common connection point of emitters of NPN transistors Q 1 and Q 2 and a ground point, a collector connected to power supply terminal 6, and a base connected to NPN It is connected to the collector of the transistor Q 2, an NPN transistor Q 3 an emitter connected to the collector of NPN transistor Q 1, is connected the collector to the power supply terminal 6, a base connected to the input terminal 11, emitter NPN An NPN transistor Q 4 forming the voltage holding circuit 10 connected to the collector of the transistor Q 2, and an emitter connected to the NPN transistor Q 2
Connected to the output side of the collector and the constant current source 1, an input terminal 5 to the base is connected, between the PNP transistor Q 5 which collector is connected to ground, an emitter and a ground point of the NPN transistor Q 3 And a buffer 4 having an input terminal connected to the emitter of the NPN transistor Q 3 and an output terminal connected to the output terminal 9.
【０００３】図２において、電圧保持回路１０を形成す
るＮＰＮトランジスタＱ4 のベースには、ＮＰＮトラン
ジスタＱ2 が導通状態となった時に、当該ＮＰＮトラン
ジスタＱ2 が飽和状態となることを防止するために、入
力端子１１より電圧ＶB が印加されており、これにより
電圧保持回路１０としての機能が果されている。また、
定電流源１の電流値Ｉa と定電流源２の電流値Ｉb は、
Ｉa ＜Ｉb となるように設定されている。以下において
は、図２の回路図および図３の動作タイミング図を参照
して、当該従来例の動作について説明する。[0003] In FIG. 2, the base of the NPN transistor Q 4 forming the voltage holding circuit 10, when the NPN transistor Q 2 becomes conductive, since the NPN transistor Q 2 is prevented from becoming saturated , A voltage V B is applied from the input terminal 11, thereby performing the function of the voltage holding circuit 10. Also,
Current I a and the current value I b of the constant current source and second constant current sources 1,
I a <is set such that I b. Hereinafter, the operation of the conventional example will be described with reference to the circuit diagram of FIG. 2 and the operation timing diagram of FIG.
【０００４】差動対を形成するＮＰＮトランジスタＱ1
およびＱ2 のベースには、入力端子７および８より、そ
れぞれサンプル周期およびホールド期間を設定するため
の制御信号φ1 およびφ2 が入力される。図３に示され
るように、これらの制御信号φ1 およびφ2 は、電圧振
幅は共にＶH で同一であって、同時には同一レベルとは
ならない矩形波信号であり、制御信号φ1 が“Ｈ”レベ
ルで、制御信号φ2 が“Ｌ”レベルとなるタイミングＴ
S がサンプリング周期として設定され、制御信号φ1 が
“Ｌ”レベルとなって、制御信号φ2 が“Ｈ”レベルと
なるタイミングＴH がホールド期間として設定される。An NPN transistor Q 1 forming a differential pair
Control signals φ 1 and φ 2 for setting a sample period and a hold period are input from input terminals 7 and 8 to the bases of Q 2 and Q 2 , respectively. As shown in FIG. 3, these control signals phi 1 and phi 2 is the same voltage amplitude are both V H, at the same time is a square wave signal that has the same level, the control signal phi 1 is " The timing T at which the control signal φ 2 goes to the “L” level at the “H” level
S is set as the sampling period, the control signal phi 1 becomes the "L" level, the control signal phi 2 is at the "H" level and becomes the timing T H is set as the hold period.
【０００５】従って、サンプリング周期ＴS の期間にお
いては、ＮＰＮトランジスタＱ2 は非導通状態となり、
またＮＰＮトランジスタＱ1 は導通状態となっている。
この状態において、入力端子５を介して、ＰＮＰトラン
ジスタＱ5 のベースに入力信号電圧Ｖsig が入力される
と、ホールド・コンデンサとして機能するコンデンサＣ
の両端には、入力信号電圧Ｖsig から、ＮＰＮトランジ
スタＱ3 のベース・エミッタ間電圧Ｖbe3 、およびＰＮ
ＰトランジスタＱ5 のベース・エミッタ間電圧Ｖbe5 を
差引いた電圧ＶHD（ＶHD＝Ｖsig −Ｖbe3 −Ｖbe5 ）が
発生する。そして、このコンデンサＣの端子電圧ＶHDの
電圧値は、近似的に殆どＶsig の電圧値に等しい電圧で
あり、一定の電圧値として保持される。Accordingly, during the sampling period T S , the NPN transistor Q 2 is turned off,
The NPN transistor Q 1 is conductive.
In this state, through the input terminal 5, when the input signal voltage Vsig is input to the base of PNP transistor Q 5, the capacitor C which acts as a hold capacitor
Across the from the input signal voltage Vsig, the base-emitter voltage V be3 of NPN transistor Q 3, and PN
P transistor Q 5 of the base-emitter voltage V HD minus the voltage V be5 (V HD = Vsig -V be3 -V be5) occurs. The voltage value of the terminal voltage VHD of the capacitor C is approximately equal to the voltage value of Vsig, and is maintained as a constant voltage value.
【０００６】また、ホールド期間ＴH においては、逆に
ＮＰＮトランジスタＱ2 は導通状態となり、またＮＰＮ
トランジスタＱ1 は非導通状態となる。この状態におい
ては、定電流源１の電流Ｉa は全てＮＰＮトランジスタ
Ｑ2 に流れ込み、定電流源１の電流Ｉa と定電流源２の
電流Ｉb との差分に相当する電流は、ＮＰＮトランジス
タＱ4 を通して供給される。これにより、ＮＰＮトラン
ジスタＱ3 のベース電圧Ｖb3は、入力端子１１に印加さ
れる電圧ＶB からＮＰＮトランジスタＱ4 のベース・エ
ミッタ間電圧Ｖbe4 を差引いた電圧（＝ＶB −Ｖbe4 ）
となる。この場合に、前述したように、ＮＰＮトランジ
スタＱ2 が導通状態となった時に、当該ＮＰＮトランジ
スタＱ2 が飽和状態となることを防止するために、ＶB3
≦ＶsigとなるようにＶB の電圧値が設定されており、
これにより、コンデンサＣの端子には、入力信号電圧Ｖ
sig の電圧レベルがそのまま保持される。即ち、ホール
ド・コンデンサとして機能するコンデンサンＣの端子電
圧は、サンプリング周期ＴS の期間およびホールド期間
を通して、入力信号Ｖsig の電圧レベルに保持される。[0006] In the hold period T H, NPN transistor Q 2 in the opposite becomes conductive and NPN
Transistor Q 1 is turned off. In this state, all the current I a of the constant current source 1 flows into the NPN transistor Q 2, the current corresponding to the difference between the current I a and the current I b of the constant current source and second constant current source 1, an NPN transistor It is supplied through Q 4. As a result, the base voltage V b3 of the NPN transistor Q 3 is obtained by subtracting the base-emitter voltage V be4 of the NPN transistor Q 4 from the voltage V B applied to the input terminal 11 (= V B −V be4 ).
Becomes In this case, as described above, when the NPN transistor Q 2 is turned on, V B 3 is used to prevent the NPN transistor Q 2 from becoming saturated.
The voltage value of V B is set so that ≦ Vsig,
As a result, the input signal voltage V
The voltage level of sig is kept as it is. That is, the terminal voltage of the capacitor C functioning as a hold capacitor is maintained at the voltage level of the input signal Vsig throughout the sampling period T S and the hold period.
【０００７】[0007]
【発明が解決しようとする課題】上述した従来のサンプ
ル・ホールド回路においては、ＮＰＮトランジスタＱ3
のベース電圧ＶB3は、ホールド期間中にＮＰＮトランジ
スタＱ3 が導通状態とならない電圧、即ちホールド・コ
ンデンサとして機能するコンデンサＣの端子電圧ＶHDが
最低（入力信号の電圧が、最低電圧と等価）の時に、Ｎ
ＰＮトランジスタＱ3 のベース・エミッタ間電圧Ｖbe3
が０Ｖ以下になるように設定されてはいるが、ＶB3のレ
ベルは入力信号電圧Ｖsig のレベルの大小に関わらす常
に一定であるために、ホールド期間中においては、ＮＰ
ＮトランジスタＱ3 のベース・エミッタ間には、入力信
号電圧Ｖsig の振幅分に相当する逆電圧が印加される状
態となる。しかしながら、高速動作を実現するために、
半導体集積回路の高集積化による微細化プロセスが進む
ことにより、トランジスタの耐圧はより一層低下される
傾向にあり、特にベース・エミッタ間の逆耐圧としては
２Ｖ程度となるプロセスも存在する。そのために、従来
のサンプル・ホールド回路においては、トランジスタの
ベース・エミッタ間の耐圧によって、入力信号のダイナ
ミック・レンジが抑制されるという欠点がある。In the conventional sample and hold circuit described above, the NPN transistor Q 3
Base voltage V B3 is a voltage NPN transistor Q 3 during the hold period is not conductive, i.e. the terminal voltage V HD of the capacitor C which acts as a hold capacitor minimum (voltage of the input signal, the lowest voltage equivalent) At the time, N
The base-emitter voltage V of the PN transistor Q 3 be3
Although There has is set to be below 0V, for the level of V B3 is constant to be regardless of the level of the magnitude of the input signal voltage Vsig, During the hold period, NP
The base-emitter of the N-transistor Q 3, a state in which the reverse voltage corresponding to the amplitude of the input signal voltage Vsig is applied. However, to achieve high-speed operation,
With the progress of miniaturization processes due to the high integration of semiconductor integrated circuits, the breakdown voltage of transistors tends to be further reduced. In particular, there is a process in which the reverse breakdown voltage between the base and the emitter is about 2 V. Therefore, the conventional sample and hold circuit has a drawback that the dynamic range of the input signal is suppressed by the withstand voltage between the base and the emitter of the transistor.
【０００８】本発明の目的は、動作速度を高速化するた
めに、微細プロセスにより形成された低耐圧の高集積度
半導体集積回路を用い、且つ当該低耐圧の障害を排除す
ることにより、入力ダイナミック・レンジの広いサンプ
ル・ホールド回路を提供することにある。An object of the present invention is to use a low-withstand-voltage high-integration semiconductor integrated circuit formed by a fine process in order to increase the operating speed, and to eliminate the low-withstand-voltage failure, thereby providing an input dynamic circuit.・ To provide a sample-and-hold circuit having a wide range.
【０００９】[0009]
【課題を解決するための手段】本発明のサンプル・ホー
ルド回路は、エミッタが第１の定電流源を介して高電位
電源に接続され、ベースに入力信号電圧が入力されて、
コレクタが低電位電源に接続されるＰＮＰトランジスタ
と、コレクタが前記高電位電源に接続され、ベースが前
記ＰＮＰトランジスタのエミッタに接続されて、エミッ
タが所定のホールド電圧保持節点に接続される第１のＮ
ＰＮトランジスタと、コレクタが前記第１のＮＰＮトラ
ンジスタのエミッタに接続され、ベースに第１の制御信
号が入力されて、エミッタが第２の定電流源を介して前
記低電位電源に接続される第２のＮＰＮトランジスタ
と、コレクタが前記ＰＮＰトランジスタのエミッタに接
続され、ベースに第２の制御信号が入力されて、エミッ
タが前記第２のＮＰＮトランジスタのエミッタに接続さ
れるとともに、前記第２の定電流源を介して前記低電位
電源に接続される第３のＮＰＮトランジスタと、コレク
タが前記高電位電源に接続され、エミッタが前記第１の
ＮＰＮトランジスタのベースに接続される第４のＮＰＮ
トランジスタと、前記第１のＮＰＮトランジスタのエミ
ッタに接続されるホールド電圧保持節点と前記低電位電
源との間に接続されるホールド・コンデンサと、入力端
が前記ホールド電圧保持節点に接続され、出力端がと前
記第４のＮＰＮトランジスタのベースに接続されるバッ
ファと、を少なくとも備えて構成される。According to a sample and hold circuit of the present invention, an emitter is connected to a high potential power supply via a first constant current source, and an input signal voltage is input to a base.
A first PNP transistor having a collector connected to a low-potential power supply, a first collector connected to the high-potential power supply, a base connected to an emitter of the PNP transistor, and an emitter connected to a predetermined hold voltage holding node; N
A PN transistor, a collector connected to the emitter of the first NPN transistor, a first control signal input to the base, and an emitter connected to the low potential power supply via a second constant current source. The second NPN transistor, the collector is connected to the emitter of the PNP transistor, the base is supplied with a second control signal, the emitter is connected to the emitter of the second NPN transistor, and the second constant A third NPN transistor connected to the low potential power supply via a current source; and a fourth NPN transistor having a collector connected to the high potential power supply and an emitter connected to the base of the first NPN transistor.
A transistor; a hold capacitor connected between the hold voltage holding node connected to the emitter of the first NPN transistor and the low potential power supply; an input terminal connected to the hold voltage holding node; And a buffer connected to the base of the fourth NPN transistor.
【００１０】なお、前記低電位電源は接地電位として設
定してもよい。[0010] The low-potential power supply may be set as a ground potential.
【００１１】[0011]
【発明の実施の形態】次に、本発明について図面を参照
して説明する。Next, the present invention will be described with reference to the drawings.
【００１２】図１は本発明の１実施形態の構成を示す回
路図である。図１に示されるように、本実施形態は、電
源端子６、入力端子５、７および８、出力端子９に対応
して、定電流源１と、ベースがそれぞれ入力端子７およ
び８に接続されて、差動対を形成するＮＰＮトランジス
タＱ1 およびＱ2 と、ＮＰＮトランジスタＱ1 およびＱ
2 のエミッタの共通接続点と接地点との間に接続される
定電流源２と、コレクタが電源端子６に接続され、ベー
スがＮＰＮトランジスタＱ2 のコレクタに接続されて、
エミッタがＮＰＮトランジスタＱ1 のコレクタに接続さ
れるＮＰＮトランジスタＱ3 と、コレクタが電源端子６
に接続されて、エミッタがＮＰＮトランジスタＱ2 のコ
レクタに接続されるＮＰＮトランジスタＱ4 と、エミッ
タがＮＰＮトランジスタＱ2 のコレクタおよび定電流源
１の出力側に接続され、ベースに入力端子５が接続され
て、コレクタが接地点に接続されるＰＮＰトランジスタ
Ｑ5 と、出力端がＮＰＮトランジスタＱ4 のベースに接
続され、入力端がＮＰＮトランジスタＱ1 のコレクタに
接続されるバッファ３と、ＮＰＮトランジスタＱ3のエ
ミッタと接地点との間に接続されるホールド・コンデン
サとして作用するコンデンサＣと、同じくＮＰＮトラン
ジスタＱ3 のエミッタに入力端が接続され、出力端が出
力端子９に接続されるバッファ４とを備えて構成され
る。FIG. 1 is a circuit diagram showing a configuration of one embodiment of the present invention. As shown in FIG. 1, in the present embodiment, the constant current source 1 and the base are connected to the input terminals 7 and 8, respectively, corresponding to the power supply terminal 6, the input terminals 5, 7, and 8, and the output terminal 9. Te, and NPN transistors Q 1 and Q 2 form a differential pair, NPN transistors Q 1 and Q
A constant current source 2 connected between the common connection point and the ground point of the second emitter, the collector connected to the power supply terminal 6, the base is connected to the collector of NPN transistor Q 2,
An NPN transistor Q 3 an emitter connected to the collector of NPN transistor Q 1, a collector power supply terminal 6
Is connected to an NPN transistor Q 4, the emitter is connected to the output side of the NPN transistor Q 2 collector and the constant current source 1, an input terminal 5 to the base connection of emitter connected to the collector of NPN transistor Q 2 is a PNP transistor Q 5 which collector is connected to ground, the output terminal is connected to the base of NPN transistor Q 4, a buffer 3 for input end connected to the collector of NPN transistor Q 1, NPN transistor Q 3 the emitter and the capacitor C which acts as a hold capacitor connected between the ground point, is also connected to the input end to the emitter of NPN transistor Q 3, a buffer 4 which output end is connected to the output terminal 9 It is comprised including.
【００１３】図２との対比により明らかなように、本実
施形態の前述の従来例との相違点は、図２の従来例にお
いては、ＮＰＮトランジスタＱ4 のベースに入力端子１
１が接続されており、当該入力端子１１に電圧ＶB が印
加されていたのに対して、本実施形態においては、サン
プル・ホールド出力電圧であるコンデンサＣの端子電圧
ＶHDを入力とするバッファ３が新たに付加されており、
当該バッファ３の出力端がＮＰＮトランジスタＱ4 のベ
ースに接続されていることである。[0013] As is apparent in comparison with FIG 2 differs from the above-mentioned conventional example of the present embodiment, in the conventional example of FIG. 2, the input to the base of NPN transistor Q 4 terminal 1
1 is connected, while the voltage V B to the input terminal 11 has been applied, in the present embodiment, the input terminal voltage V H D of the capacitor C is the sample and hold output voltage Buffer 3 is newly added,
It is that the output end of the buffer 3 is connected to the base of NPN transistor Q 4.
【００１４】図１において、定電流源１の電流値Ｉa と
定電流源２の電流値Ｉb は、Ｉa ＜Ｉb となるように設
定されている。差動対を形成するＮＰＮトランジスタＱ
1 およびＱ2 のベースには、入力端子７および８より、
それぞれサンプル周期およびホールド期間を設定するた
めの制御信号φ1 およびφ2 が入力される。図３に示さ
れるように、これらの制御信号φ1 およびφ2 は、電圧
振幅は共にＶH で同一であって、同時には同一レベルと
はならない矩形波信号であり、制御信号φ1 が“Ｈ”レ
ベルで、制御信号φ2 が“Ｌ”レベルとなるタイミング
ＴS がサンプリング周期として設定され、制御信号φ1
が“Ｌ”レベルとなって、制御信号φ2が“Ｈ”レベル
となるタイミングＴH がホールド期間として設定され
る。[0014] In FIG. 1, the current value I a and the current value I b of the constant current source and second constant current source 1 is set such that I a <I b. NPN transistor Q forming a differential pair
On the bases of 1 and Q2, from input terminals 7 and 8,
Control signals phi 1 and phi 2 for setting the sampling period and the holding period respectively are input. As shown in FIG. 3, these control signals phi 1 and phi 2 is the same voltage amplitude are both V H, at the same time is a square wave signal that has the same level, the control signal phi 1 is " A timing T S at which the control signal φ 2 becomes “L” level at the “H” level is set as a sampling period, and the control signal φ 1
There "L" level so that the control signal phi 2 is at the "H" level and becomes the timing T H is set as the hold period.
【００１５】本実施形態におけるサンプリング周期ＴS
の期間の動作については、前述の従来例の場合と同様で
あり、上記の制御信号φ1 およびφ2 の入力を受けて、
ＮＰＮトランジスタＱ2 は非導通状態となり、ＮＰＮト
ランジスタＱ1 は導通状態となる。この状態においは、
入力端子５を介して、ＰＮＰトランジスタＱ5 のベース
に入力信号電圧Ｖsig が入力されると、コンデンサＣの
両端には、入力信号電圧Ｖsig から、ＮＰＮトランジス
タＱ3 のベース・エミッタ間電圧Ｖbe3 、およびＰＮＰ
トランジスタＱ5 のベース・エミッタ間電圧Ｖbe5 を差
引いた電圧ＶHD（ＶHD＝Ｖsig −Ｖbe3 −Ｖbe5 ）が発
生する。この端子電圧ＶHDの電圧値は、近似的に殆どＶ
sig の電圧値に等しい値であり、一定電圧のホールド電
圧としてコンデンサの端子に保持される。The sampling period T S in the present embodiment
The operation of the period, is the same as that of the conventional example described above, receives the input of the control signals phi 1 and phi 2,
NPN transistor Q 2 is rendered nonconductive, NPN transistor Q 1 is turned on. In this state,
When the input signal voltage Vsig is input to the base of the PNP transistor Q 5 via the input terminal 5, the base-emitter voltage V be3 of the NPN transistor Q 3 is applied to both ends of the capacitor C from the input signal voltage Vsig. And PNP
Transistor Q 5 of the base-emitter voltage V HD minus the voltage V be5 (V HD = Vsig -V be3 -V be5) occurs. The voltage value of this terminal voltage V HD is approximately V
This value is equal to the voltage value of sig, and is held at the capacitor terminal as a fixed voltage.
【００１６】また、ホールド期間ＴH においては、逆に
制御信号φ1 が“Ｌ”レベルとなり、制御信号φ2 が
“Ｈ”レベルとなるために、ＮＰＮトランジスタＱ1 が
非導通状態となり、ＮＰＮトランジスタＱ2 が導通状態
となる。これを受けて、ＮＰＮトランジスタＱ3 も非導
通状態となり、また、前述したように、コンデンサＣの
端子電圧ＶHDが、バッファ３を介してＮＰＮトランジス
タＱ4 のベースに入力されており、これにより、ＮＰＮ
トランジスタＱ4 は導通状態となる。この状態において
は、定電流源１の電流Ｉa は全てＮＰＮトランジスタＱ
2 に流れ込み、定電流源１の電流Ｉa と定電流源２の電
流Ｉb との差分に相当する電流は、ＮＰＮトランジスタ
Ｑ4 を通して供給される。この場合において、コンデン
サＣの端子電圧ＶHDは、バッファ３を介してＮＰＮトラ
ンジスタＱ4 のベースに入力されており、これにより、
ホールド期間中におけるＮＰＮトランジスタＱ3 のベー
ス電圧Ｖb3は、コンデンサＣの端子電圧ＶHDよりＮＰＮ
トランジスタＱ4 のベース・エミッタ間電圧Ｖbe4 を差
引いた電圧（ＶHD−Ｖbe4 ）となり、またエミッタ電圧
はＶe3は、コンデンサＣの端子電圧ＶHDに等しい値とな
る。従って、当該ＮＰＮトランジスタＱ3 のベース・エ
ミッタ間の逆バイアス電圧（−Ｖbe3 ）の値は、Ｖe3を
ＮＰＮトランジスタＱ3 のエミッタ電圧、Ｖb3をＮＰＮ
トランジスタＱ3 のベース電圧として、−Ｖbe3 ＝Ｖe3
（＝ＶHD）−Ｖb3（＝ＶHD−Ｖbe4 ）＝Ｖbe4 となる。
この電圧レベルＶbe4 は０．７Ｖ程度の比較的に低レベ
ルの電圧であり、従来例に対比して、当該実施形態にお
いては、ＮＰＮトランジスタＱ3のベース・エミッタ間
の逆バイアス電圧が低減されて、サンプル・ホールド回
路のダイナミック・レンジを、より一層拡大することが
可能となる。また、このホールド期間中においては、上
述のように、コンデンサＣの端子電圧ＶHDが、バッファ
３を介してＮＰＮトランジスタＱ4 のベースに入力され
ており、これにより、ホールド期間中においては、入力
信号電圧Ｖsig の電圧レベルがコンデンサＣの端子に出
力されて保持される。即ち、ホールド・コンデンサとし
て機能するコンデンサンＣの端子電圧は、入力信号Ｖsi
g の電圧レベルに保持される。なお、このホールド期間
においては、電力トランジスタを形成するＮＰＮトラン
ジスタＱ3 のベース・エミッタ間電圧Ｖbe3 は、上式か
らも明らかなように、サンプル・ホールド電圧、即ち入
力信号電圧Ｖsig の電圧レベルの大小にに関係なく一定
レベル値に保持されており、従って、入力信号電圧Ｖsi
g の電圧レベルに関係なく、電力トランジスタに対する
逆バイアス電圧も一定の低電圧レベルに保持され、広範
囲に亘る入力信号電圧に対応して、広いダイナミック・
レンジのサンプル・ホールド回路が実現される。In the hold period T H , on the contrary, control signal φ 1 attains an “L” level and control signal φ 2 attains an “H” level, so that NPN transistor Q 1 is turned off and NPN transistor Q 1 is turned off. transistor Q 2 is turned on. As a result, the NPN transistor Q 3 is also turned off, and the terminal voltage V HD of the capacitor C is input to the base of the NPN transistor Q 4 via the buffer 3 as described above. , NPN
Transistor Q 4 is turned on. In this state, current I a of the constant current source 1 are all NPN transistors Q
It flows 2, current corresponding to the difference between the current I a and the current I b of the constant current source and second constant current source 1 is supplied through the NPN transistor Q 4. In this case, the terminal voltage V HD of the capacitor C is input via the buffer 3 to the base of the NPN transistor Q 4 , whereby
During the hold period, the base voltage V b3 of the NPN transistor Q 3 is NPN from the terminal voltage V HD of the capacitor C.
A voltage (V HD −V be4 ) obtained by subtracting the base-emitter voltage V be4 of the transistor Q 4 , and the emitter voltage V e3 is equal to the terminal voltage V HD of the capacitor C. Therefore, the value of the reverse bias voltage between the base and emitter of the NPN transistor Q 3 (-V be3), the emitter voltage of the NPN transistor Q 3 and V e3, the V b3 NPN
As the base voltage of the transistor Q 3, -V be3 = V e3
(= V HD ) −V b3 (= V HD −V be4 ) = V be4
The voltage level V be4 are relatively low-level voltage of about 0.7 V, in contrast to the conventional example, in the embodiment, a reverse bias voltage between the base and emitter of the NPN transistor Q 3 is reduced Thus, the dynamic range of the sample and hold circuit can be further expanded. Also, during this hold period, as described above, the terminal voltage V HD of the capacitor C is being input to the base of NPN transistor Q 4 via the buffer 3, thereby, during the hold period, an input The voltage level of the signal voltage Vsig is output to the terminal of the capacitor C and held. That is, the terminal voltage of the capacitor C functioning as a hold capacitor is equal to the input signal Vsi
g is held at the voltage level. Incidentally, in this hold period, the base-emitter voltage V be3 of NPN transistor Q 3 to form a power transistor, as is apparent from the above equation, the sample and hold voltage, namely the voltage level of the input signal voltage Vsig It is kept at a constant level value regardless of the magnitude, and therefore, the input signal voltage Vsi
Regardless of the voltage level of g, the reverse bias voltage for the power transistor is also kept at a constant low voltage level, and a wide dynamic signal
A range sample and hold circuit is realized.
【００１７】即ち、本発明によれば、エミッタがサンプ
ル・ホールド回路の電力トランジスタのベースにエミッ
タフォロア接続されるトランジスタのベースに、所定の
バッファを介して、ホールド・コンデンサの端子電圧を
帰還入力することにより、ホールド期間における前記電
力トランジスタのベース・エミッタ間の逆バイアス電圧
を一定の低電圧に設定することが可能となり、これによ
り、耐圧の低い微細プロセスの半導体集積回路により、
入力ダイナミック・レンジの広いサンプル・ホールド回
路が実現される。That is, according to the present invention, the terminal voltage of the hold capacitor is fed back via a predetermined buffer to the base of a transistor whose emitter is emitter-follow connected to the base of the power transistor of the sample and hold circuit. Thereby, it is possible to set the reverse bias voltage between the base and the emitter of the power transistor in the hold period to a constant low voltage.
A sample and hold circuit with a wide input dynamic range is realized.
【００１８】[0018]
【発明の効果】以上説明したように、本発明は、ホール
ド・コンデンサの端子電圧を入力とし、出力が電力トラ
ンジスタのベースにエミッタが接続されるエミッタフォ
ロア接続のＮＰＮトランジスタのベースに入力されるよ
うに機能するバッファを付加することにより、比較的に
簡易な回路構成によって、ホールド期間における電力ト
ランジスタのベース・エミッタ間の逆バイアス電圧を、
入力信号電圧レベルの如何に関係なく、常時一定レベル
の低電圧に抑制することが可能となり、簡易な回路構成
により、微細プロセスによる高集積度の半導体集積回路
によって、入力ダイナミック・レンジの広いサンプル・
ホールド回路を実現することができるという効果があ
る。As described above, according to the present invention, the terminal voltage of the hold capacitor is input, and the output is input to the base of the emitter follower-connected NPN transistor whose emitter is connected to the base of the power transistor. The reverse bias voltage between the base and emitter of the power transistor during the hold period can be reduced by using a relatively simple circuit configuration by adding a functioning buffer.
Regardless of the input signal voltage level, it is possible to suppress the voltage to a constant low level at all times.With a simple circuit configuration, a high-integration semiconductor integrated circuit by a fine process enables a sample input with a wide input dynamic range.
There is an effect that a hold circuit can be realized.
【図１】本発明の１実施形態の構成を示す回路図であ
る。FIG. 1 is a circuit diagram showing a configuration of one embodiment of the present invention.
【図２】従来例の構成を示す回路図である。FIG. 2 is a circuit diagram showing a configuration of a conventional example.
【図３】制御信号のタイミング図である。FIG. 3 is a timing chart of a control signal.
１、２ 定電流源 ３、４ バッファ ５〜８、１１ 入力端子 ９ 出力端子 １０ 電圧保持回路 Ｃ コンデンサ Ｑ1 〜Ｑ4 ＮＰＮトランジスタ Ｑ5 ＰＮＰトランジスタ1,2 constant current source 3 and 4 buffer 5～8,11 input terminal 9 the output terminal 10 voltage retaining circuit C capacitors Q 1 to Q 4 NPN transistor Q 5 PNP transistor
Claims (2)
位電源に接続され、ベースに入力信号電圧が入力され
て、コレクタが低電位電源に接続されるＰＮＰトランジ
スタと、 コレクタが前記高電位電源に接続され、ベースが前記Ｐ
ＮＰトランジスタのエミッタに接続されて、エミッタが
所定のホールド電圧保持節点に接続される第１のＮＰＮ
トランジスタと、 コレクタが前記第１のＮＰＮトランジスタのエミッタに
接続され、ベースに第１の制御信号が入力されて、エミ
ッタが第２の定電流源を介して前記低電位電源に接続さ
れる第２のＮＰＮトランジスタと、 コレクタが前記ＰＮＰトランジスタのエミッタに接続さ
れ、ベースに第２の制御信号が入力されて、エミッタが
前記第２のＮＰＮトランジスタのエミッタに接続される
とともに、前記第２の定電流源を介して前記低電位電源
に接続される第３のＮＰＮトランジスタと、 コレクタが前記高電位電源に接続され、エミッタが前記
第１のＮＰＮトランジスタのベースに接続される第４の
ＮＰＮトランジスタと、 前記第１のＮＰＮトランジスタのエミッタに接続される
ホールド電圧保持節点と前記低電位電源との間に接続さ
れるホールド・コンデンサと、 入力端が前記ホールド電圧保持節点に接続され、出力端
がと前記第４のＮＰＮトランジスタのベースに接続され
るバッファと、 を少なくとも備えて構成されることを特徴とするサンプ
ル・ホールド回路。1. A PNP transistor having an emitter connected to a high-potential power supply via a first constant current source, an input signal voltage input to a base, and a collector connected to a low-potential power supply; Potential power supply, and the base is
A first NPN connected to the emitter of the NP transistor and having the emitter connected to a predetermined holding voltage holding node;
A second transistor having a collector connected to the emitter of the first NPN transistor, a first control signal input to the base, and an emitter connected to the low potential power supply via a second constant current source; A collector is connected to the emitter of the PNP transistor, a second control signal is input to the base, the emitter is connected to the emitter of the second NPN transistor, and the second constant current A third NPN transistor connected to the low potential power supply via a source; a fourth NPN transistor having a collector connected to the high potential power supply and an emitter connected to the base of the first NPN transistor; The low potential power supply is connected between a hold voltage holding node connected to an emitter of the first NPN transistor and the low potential power supply. A sampler comprising: a hold capacitor; and a buffer having an input connected to the hold voltage holding node and an output connected to a base of the fourth NPN transistor. Hold circuit.
れる請求項１記載のサンプル・ホールド回路。2. The sample and hold circuit according to claim 1, wherein said low potential power supply is set as a ground potential.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9028055A JPH10228796A (en) | 1997-02-12 | 1997-02-12 | Sample-and-hold circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9028055A JPH10228796A (en) | 1997-02-12 | 1997-02-12 | Sample-and-hold circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10228796A true JPH10228796A (en) | 1998-08-25 |
Family
ID=12238083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9028055A Pending JPH10228796A (en) | 1997-02-12 | 1997-02-12 | Sample-and-hold circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10228796A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008145753A1 (en) * | 2007-06-01 | 2008-12-04 | E2V Semiconductors | Double-switch sample-and-hold device |
-
1997
- 1997-02-12 JP JP9028055A patent/JPH10228796A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008145753A1 (en) * | 2007-06-01 | 2008-12-04 | E2V Semiconductors | Double-switch sample-and-hold device |
| FR2916896A1 (en) * | 2007-06-01 | 2008-12-05 | E2V Semiconductors Soc Par Act | SAMPLE-BLOCKER WITH DOUBLE SWITCH |
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