FR2916896A1 - SAMPLE-BLOCKER WITH DOUBLE SWITCH - Google Patents

Abstract

L'invention concerne les échantillonneurs-bloqueurs.L'échantillonneur comprend un transistor d'entrée (T1) dont l'émetteur est relié à une source de courant (SC1) et un transistor suiveur (T2) dont l'émetteur est relié à une capacité (Cech) ; une résistance (R1 ) relie l'émetteur du premier transistor à la base du deuxième. Le deuxième transistor est conducteur en mode d'échantillonnage et bloqué en mode de blocage. Un commutateur de courant (T3, T4) commande le changement de mode. Pour aider au blocage du deuxième transistor (T2), on prévoit de commuter par un commutateur (T5, T6) le courant de la source SC1 : dans la phase d'échantillonnage le courant est appliqué directement à l'émetteur du transistor d'entrée ; dans la phase de blocage il est appliqué à l'émetteur par l'intermédiaire de la résistance R1. Ainsi, au début de la phase de blocage, la résistance R1 est parcourue par la somme des courants des sources SC1 et SC2 et non plus seulement par le courant de la source SC2.The sampler comprises an input transistor (T1) whose emitter is connected to a current source (SC1) and a follower transistor (T2) whose emitter is connected to a transistor. capacity (Cech); a resistor (R1) connects the emitter of the first transistor to the base of the second. The second transistor is conducting in sampling mode and blocked in blocking mode. A current switch (T3, T4) controls the mode change. To help block the second transistor (T2), it is planned to switch the current of the source SC1 by a switch (T5, T6): in the sampling phase the current is applied directly to the emitter of the input transistor ; in the blocking phase it is applied to the transmitter via the resistor R1. Thus, at the beginning of the blocking phase, the resistor R1 is traversed by the sum of the currents of the sources SC1 and SC2 and not only by the current of the source SC2.

Description

ECHANTILLONNEUR-BLOQUEUR A DOUBLE COMMUTATEUR L'invention concerne lesThe invention relates to the electromagnetic

échantillonneurs-bloqueurs, notamment ceux qui sont destinés à être placés en amont d'un convertisseur analogique-numérique. Un échantillonneur-bloqueur fonctionne périodiquement, sous la commande d'une horloge, selon deux phases alternées : la première phase est la phase d'échantillonnage pendant laquelle on vient stocker dans une capacité de stockage un niveau de tension d'un signal d'entrée (notamment un signal analogique qu'on veut convertir en numérique) ; la deuxième phase est la phase de blocage, pendant laquelle on maintient à sa valeur la tension échantillonnée, c'est-à-dire la tension stockée dans la capacité, et ceci tout le temps qui est nécessaire aux opérations faites en aval de l'échantillonneurbloqueur. Typiquement, dans une application à un convertisseur analogique-numérique, on sait que l'opération de conversion analogique-numérique prend un certain temps et la phase de blocage maintient le niveau de tension échantillonnée pendant tout le temps nécessaire à la conversion, avant de passer à une phase d'échantillonnage suivante et à une conversion suivante. Parmi les qualités qu'on attend d'un échantillonneur-bloqueur, il y a notamment la rapidité de fonctionnement, une recopie précise de la tension d'entrée dans la capacité de stockage, et un maintien sans pertes de la tension stockée dans la capacité de stockage pendant le temps du blocage. La figure 1 représente un échantillonneur-bloqueur de l'art antérieur qui présente de bonnes caractéristiques de ce point de vue mais dont on a constaté qu'il pouvait présenter un défaut sur lequel on reviendra plus loin.  sample-and-hold devices, especially those intended to be placed upstream of an analog-to-digital converter. A sample-and-hold device operates periodically, under the control of a clock, in two alternating phases: the first phase is the sampling phase during which a level of voltage of an input signal is stored in a storage capacity (especially an analog signal that we want to convert to digital); the second phase is the blocking phase, during which the sampled voltage, that is to say the voltage stored in the capacitor, is maintained at its value, and this all the time that is necessary for the operations carried out downstream of the échantillonneurbloqueur. Typically, in an application to an analog-to-digital converter, it is known that the analog-to-digital conversion operation takes a certain time and the blocking phase maintains the sampled voltage level for all the time necessary for the conversion, before passing at a subsequent sampling phase and at a subsequent conversion. Among the qualities expected of a sample-and-hold device, there is notably the speed of operation, a precise copy of the input voltage in the storage capacity, and a maintenance without losses of the voltage stored in the capacity storage during the blocking time. Figure 1 shows a sample-and-hold device of the prior art which has good characteristics from this point of view but which has been found to have a defect which will be discussed later.

L'échantillonneur de la figure 1 est destiné à échantillonner une tension d'entrée Vin. II comprend essentiellement un transistor d'entrée T1 dont la base est reliée à une entrée E recevant la tension Vin, l'émetteur étant relié à une source de courant constant SC1, et le collecteur étant connecté à une tension d'alimentation Vcc (positive pour un transistor Ti de type NPN).  The sampler of Figure 1 is for sampling an input voltage Vin. It essentially comprises an input transistor T1 whose base is connected to an input E receiving the voltage Vin, the emitter being connected to a constant current source SC1, and the collector being connected to a supply voltage Vcc (positive for a NPN-type transistor Ti).

L'émetteur du transistor T1 recopie la tension d'entrée Vin en la décalant de la chute de tension Vbe présente entre base et émetteur du transistor. Cette tension Vbe peut être considérée comme constante, c'est-à- dire indépendante de la tension d'entrée Vin, du fait que le courant I1 parcourant l'émetteur du transistor T1 est constant. L'émetteur du transistor Ti est donc porté à un potentiel Vin -Vbe. Il est relié par une résistance RI à la base d'un deuxième transistor T2 dont l'émetteur est relié à une capacité d'échantillonnage Cech dont le rôle est de stocker une quantité de charges représentant la valeur de la tension V;,, à échantillonner. Ce transistor T2 est monté de manière à avoir deux modes de fonctionnement différents : - dans une phase d'échantillonnage de la tension d'entrée, il fonctionne en suiveur de tension et son émetteur prend la valeur de la tension sur sa base diminuée d'une chute de tension base-émetteur Vbe. On peut considérer là encore que la chute de tension Vbe est constante, indépendante de la tension Vin, et on considérera que c'est la même tension Vbe que celle qui apparaît entre base et émetteur du transistor T1 ; dans cette phase d'échantillonnage, le transistor T2 est maintenu dans un état conducteur et est parcouru par un courant constant ; la tension aux bornes de la capacité Ceci, prend la valeur Vin -2.Vbe; -dans une phase de blocage, le transistor T2 est placé dans un état bloqué, il n'est parcouru par aucun courant ; dans cette phase de blocage, la capacité ne peut pas se décharger ni se charger du fait du blocage de la conduction du transistor T2 et elle conserve sa charge jusqu'à la phase d'échantillonnage suivante. Les phases d'échantillonnage et de blocage sont définies par deux signaux d'horloge complémentaires HE et HB, de préférence symétriques. La phase d'échantillonnage est définie par un niveau haut de HE . La phase de blocage est définie par un niveau haut de HB. Pour passer d'une phase à l'autre, un commutateur de courant agit pour autoriser ou interdire le passage d'un courant constant dans l'émetteur du transistor T2 ; de plus, dans la phase de blocage, le commutateur de courant agit également pour abaisser le potentiel de base du transistor T2 et accélérer ainsi son blocage. Le courant constant dans le transistor T2 est un courant fourni par une source de courant SC2 et sa valeur 12 peut être la même que la valeur I1 du courant de la source SC1. Le transistor T2 peut être identique au transistor T1. Si les courants sont identiques et les transistors identiques, la chute de tension base-émetteur Vbe sera identique dans les deux transistors lorsqu'ils sont parcourus par ces courants (donc dans la phase d'échantillonnage).  The emitter of the transistor T1 copies the input voltage Vin by shifting it from the voltage drop Vbe present between the base and the emitter of the transistor. This voltage Vbe can be considered constant, that is to say independent of the input voltage Vin, because the current I1 flowing through the emitter of the transistor T1 is constant. The emitter of the transistor Ti is thus brought to a potential Vin -Vbe. It is connected by a resistor RI to the base of a second transistor T2 whose emitter is connected to a sampling capacitor Cech whose role is to store a quantity of charges representing the value of the voltage V; sample. This transistor T2 is mounted so as to have two different modes of operation: in a sampling phase of the input voltage, it operates as a voltage follower and its transmitter takes the value of the voltage on its base, decreased by a base-emitter voltage drop Vbe. It can again be considered that the voltage drop Vbe is constant, independent of the voltage Vin, and it will be considered that it is the same voltage Vbe as that which appears between the base and the emitter of the transistor T1; in this sampling phase, the transistor T2 is maintained in a conductive state and is traversed by a constant current; the voltage across the capacitance This takes the value Vin -2.Vbe; in a blocking phase, the transistor T2 is placed in a blocked state, it is not traversed by any current; in this blocking phase, the capacitor can not discharge or charge because of the blocking of the conduction of transistor T2 and it retains its charge until the next sampling phase. The sampling and blocking phases are defined by two complementary clock signals HE and HB, preferably symmetrical. The sampling phase is defined by a high level of HE. The blocking phase is defined by a high level of HB. To switch from one phase to another, a current switch acts to allow or prohibit the passage of a constant current in the emitter of transistor T2; moreover, in the blocking phase, the current switch also acts to lower the base potential of the transistor T2 and thus accelerate its blocking. The constant current in the transistor T2 is a current supplied by a current source SC2 and its value 12 may be the same as the value I1 of the current of the source SC1. The transistor T2 may be identical to the transistor T1. If the currents are identical and the transistors identical, the base-emitter voltage drop Vbe will be identical in the two transistors when they are traversed by these currents (thus in the sampling phase).

Le commutateur qui bloque ou rend conducteur le transistor T2 comprend une paire différentielle de deux transistors T3 et T4 alimentés par la source de courant SC2 et commandés respectivement par les signaux d'horloge HB et HE. Pendant la phase d'échantillonnage, le transistor T3 est conducteur (HE au niveau haut) et le transistor T4 est bloqué (HB au niveau bas). La totalité du courant 12 de la source SC2 passe dans le transistor T2, et un potentiel Vin -- 2.Vbe est appliqué à la capacité d'échantillonnage (la chute de tension dans la résistance RI, due au courant de base de T2, peut être considérée comme négligeable) ; le décalage 2.Vbe est constant et les variations de la tension de la capacité représentent donc fidèlement les variations de la tension d'entrée Vin ; le décalage 2.Vbe poserait encore moins de problème dans un système différentiel où on échantillonnerait une tension différentielle Vin+ - Vin_ avec deux ensembles comme celui de la figure 1 ; la tension de sortie serait alors la différence entre les tensions stockées sur les capacités ; le décalage 2.Vbe disparaîtrait dans cette soustraction. Pendant la phase de blocage, le transistor T4 est conducteur (HB au niveau haut) et le transistor T3 est bloqué (HE au niveau bas). La mise en conduction du transistor T4 tend à faire circuler un courant de valeur 12 dans ce transistor et ce courant provient initialement du transistor T1 ; il parcourt la résistance RI et la chute de tension qui en résulte dans la résistance RI abaisse le potentiel de base du transistor T2 et le bloque. Enfin, un circuit de maintien de polarisation de blocage, CLMP, applique à la base du transistor T2, pendant la phase de blocage, une tension qui recopie sensiblement la tension présente sur la capacité de stockage, de sorte que la tension base-émetteur de T2 reste au voisinage de zéro pendant la phase de blocage quelle que soit la valeur ou les variations de la tension d'entrée. Ce circuit empêche ainsi la tension base-émetteur de T2 de descendre trop bas, ce qui tendrait à saturer le transistor T4, ralentissant le retour au mode d'échantillonnage après la fin de la phase de blocage. Le circuit CLMP possède un transistor de sortie T7 dont l'émetteur est relié à la base du transistor T2 et au collecteur du transistor T4 ; ce transistor T7 contribue ensuite à fournir le courant 12 nécessaire au transistor T4 pendant la phase de blocage, courant qui était initialement fourni par le transistor Ti à travers la résistance R1.  The switch that blocks or turns on the transistor T2 comprises a differential pair of two transistors T3 and T4 powered by the current source SC2 and respectively controlled by the clock signals HB and HE. During the sampling phase, transistor T3 is conducting (HE high) and transistor T4 is off (HB low). All the current 12 of the source SC2 passes into the transistor T2, and a potential Vin - 2.Vbe is applied to the sampling capacity (the voltage drop in the resistor RI, due to the basic current of T2, can be considered negligible); the offset 2.Vbe is constant and the variations of the voltage of the capacitor therefore faithfully represent the variations of the input voltage Vin; the 2.Vbe shift would pose even less problem in a differential system where a differential voltage Vin + - Vin_ would be sampled with two sets like that of FIG. 1; the output voltage would then be the difference between the voltages stored on the capacitors; the 2.Vbe offset would disappear in this subtraction. During the blocking phase, transistor T4 is conducting (HB high) and transistor T3 is off (HE low). Conducting transistor T4 tends to circulate a current of value 12 in this transistor and this current initially comes from transistor T1; it traverses the resistor RI and the resulting voltage drop in the resistor RI lowers the base potential of the transistor T2 and blocks it. Finally, a blocking bias holding circuit, CLMP, applies to the base of the transistor T2, during the blocking phase, a voltage which substantially copies the voltage present on the storage capacitor, so that the base-emitter voltage of T2 remains close to zero during the blocking phase regardless of the value or the variations of the input voltage. This circuit thus prevents the base-emitter voltage of T2 from going too low, which tends to saturate the transistor T4, slowing down the return to the sampling mode after the end of the blocking phase. The circuit CLMP has an output transistor T7 whose emitter is connected to the base of the transistor T2 and to the collector of the transistor T4; this transistor T7 then contributes to supply the necessary current 12 to the transistor T4 during the blocking phase, which current was initially supplied by the transistor Ti through the resistor R1.

Ce circuit de la figure 1 pourrait être transposé en une configuration différentielle, avec une tension d'entrée différentielle Vin+, Vin_ : il y aurait alors deux circuits identiques à celui de la figure 1, l'un recevant Vin+ comme tension d'entrée et l'autre recevant Vin_ comme tension d'entrée. La capacité d'échantillonnage serait étant connectée entre les sorties de ces circuits ; elle pourrait être remplacée par un montage en Pi ou en Té de trois capacités pour disposer d'une référence par rapport à une masse. Dans ce circuit de la figure 1, on remarque que le blocage du transistor T2 se fait d'autant plus rapidement que sa base est plus vite portée à un potentiel suffisamment bas. Or la baisse de potentiel de cette base résulte de la chute de tension dans la résistance R1, et cette chute résulte elle-même de la mise en conduction du transistor T4 qui se met à laisser passer le courant 12 de la source SC2. Il faut donc un courant de source SC2 assez important ou une résistance suffisamment élevée pour permettre un blocage rapide du transistor T2. Un blocage rapide est nécessaire pour éviter des distorsions, par exemple sous forme d'une variation de tension de la capacité de stockage pendant le début de cette phase de blocage. Mais une résistance trop forte introduit un bruit supplémentaire en mode d'échantillonnage. Et un courant trop important dans la source SC2 n'est pas favorable au blocage rapide du transistor ou à un retour rapide en mode de conduction. On propose selon l'invention une nouvelle solution pour permettre de choisir un ensemble de valeurs plus favorables pour la résistance R1 et le courant de la source SC2. Par exemple la résistance peut avoir une valeur plus petite, ou bien le courant dans la source SC2 peut être plus petit (ce qui permet d'ailleurs de faire des transistors T2, T3, T4 plus petits si on le souhaite) ; ou enfin les deux choix en même temps. En résumé, l'invention propose de prévoir que le courant de la source SC1 (celle qui est connectée à l'émetteur du transistor d'entrée Ti) est commuté entre la phase d'échantillonnage et la phase de blocage : dans la phase d'échantillonnage il est appliqué directement (sans passer par la résistance R1) à l'émetteur du transistor d'entrée ; dans la phase de blocage il est appliqué à l'émetteur par l'intermédiaire de la résistance RI. Ainsi, au début de la phase de blocage, la résistance RI est parcourue par la somme des courants des sources SC1 et SC2 et non plus seulement par le courant de la source SC2. Plus précisément, l'invention propose un échantillonneur-bloqueur comprenant un premier transistor d'entrée dont la base reçoit une tension d'entrée à échantillonner et dont l'émetteur est parcouru par un courant issu d'une première source de courant, et un deuxième transistor ayant sa base reliée par une résistance à l'émetteur du premier transistor et ayant son émetteur relié à une capacité d'échantillonnage, l'émetteur et la base du deuxième transistor étant reliés à un circuit de commutation commandé par des signaux d'horloge complémentaires définissant une phase d'échantillonnage et une phase de blocage, le circuit de commutation comprenant une paire différentielle d'un troisième et un quatrième transistors ayant leurs émetteurs réunis et alimentés par une deuxième source de courant commune, le troisième transistor étant relié à l'émetteur du deuxième transistor pour autoriser le passage du courant de la deuxième source dans le deuxième transistor en phase d'échantillonnage et l'interdire en phase de blocage, le quatrième transistor de la paire étant relié à la base du deuxième transistor pour abaisser le potentiel de cette dernière en phase de blocage, caractérisé en ce que la première source de courant est reliée à l'émetteur du premier transistor par l'intermédiaire d'un commutateur commandé par les signaux d'horloge, ce commutateur connectant la première source de courant à l'émetteur du premier transistor soit par l'intermédiaire de la résistance, pendant la phase de blocage, soit sans passer par la résistance, pendant la phase d'échantillonnage. Le commutateur comprend par exemple une paire différentielle d'un cinquième et un sixième transistors dont les émetteurs sont reliés à la première source de courant et dont les bases sont commandées par les signaux d'horloge, l'un des transistors ayant son collecteur relié à une borne de la résistance, l'autre à l'autre borne. Selon un mode de réalisation particulier, la liaison entre le 35 cinquième transistor et la résistance, de même que la liaison entre le sixième transistor et la résistance, et la liaison entre le quatrième transistor et la base du deuxième, se font chacune par l'intermédiaire d'un transistor monté en diode.  This circuit of FIG. 1 could be transposed into a differential configuration, with a differential input voltage Vin +, Vin_: there would then be two circuits identical to that of FIG. 1, one receiving Vin + as input voltage and the other receiving Vin_ as the input voltage. The sampling capacity would be connected between the outputs of these circuits; it could be replaced by a Pi or Té assembly of three capacities to have a reference to a mass. In this circuit of Figure 1, we note that the blocking of the transistor T2 is all the faster as its base is faster brought to a sufficiently low potential. But the potential drop of this base results from the voltage drop in the resistor R1, and this fall itself results from the conduction of the transistor T4 which begins to let the current 12 of the source SC2. It is therefore necessary a source current SC2 large enough or a sufficiently high resistance to allow rapid blocking of the transistor T2. A quick lock is necessary to avoid distortions, for example in the form of a voltage variation of the storage capacity during the start of this blocking phase. But a too strong resistance introduces an additional noise in sampling mode. And too much current in the source SC2 is not favorable to fast blocking of the transistor or a fast return to conduction mode. According to the invention, a new solution is proposed to allow a set of values more favorable for the resistor R1 and the current of the source SC2 to be chosen. For example, the resistor may have a smaller value, or the current in the source SC2 may be smaller (which makes it possible, moreover, to make transistors T2, T3, T4 smaller if desired); or finally both choices at the same time. In summary, the invention proposes to provide that the current of the source SC1 (that which is connected to the emitter of the input transistor Ti) is switched between the sampling phase and the blocking phase: in the phase of sampling is applied directly (without going through the resistor R1) to the emitter of the input transistor; in the blocking phase it is applied to the transmitter via the resistor RI. Thus, at the beginning of the blocking phase, the resistor RI is traversed by the sum of the currents of the sources SC1 and SC2 and not only by the current of the source SC2. More precisely, the invention proposes a sample-and-hold device comprising a first input transistor whose base receives an input voltage to be sampled and whose emitter is traversed by a current coming from a first current source, and a second transistor having its base connected by a resistor to the emitter of the first transistor and having its emitter connected to a sampling capacitor, the emitter and the base of the second transistor being connected to a switching circuit controlled by signals of complementary clock defining a sampling phase and a blocking phase, the switching circuit comprising a differential pair of third and fourth transistors having their emitters united and fed by a second common current source, the third transistor being connected to the emitter of the second transistor to allow the passage of the current of the second source in the second transistor in phase of sampling and prohibit it in phase of blocking, the fourth transistor of the pair being connected to the base of the second transistor to lower the potential of the latter in phase of blocking, characterized in that the first source of current is connected to the emitter of the first transistor via a switch controlled by the clock signals, this switch connecting the first current source to the emitter of the first transistor is via the resistor, for the blocking phase, ie without going through the resistance, during the sampling phase. The switch comprises for example a differential pair of fifth and sixth transistors whose emitters are connected to the first current source and whose bases are controlled by the clock signals, one of the transistors having its collector connected to one terminal of the resistance, the other to the other terminal. According to a particular embodiment, the connection between the fifth transistor and the resistor, as well as the connection between the sixth transistor and the resistor, and the connection between the fourth transistor and the base of the second transistor, are each carried out by the transistor. intermediate of a transistor mounted diode.

D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés dans lesquels : - la figure 1, déjà décrite, représente un échantillonneur-bloqueur de l'art antérieur ; - la figure 2 représente un échantillonneur-bloqueur selon l'invention ; - la figure 3 représente une variante de réalisation de l'échantillonneur-bloqueur selon l'invention.  Other characteristics and advantages of the invention will appear on reading the detailed description which follows and which is given with reference to the appended drawings in which: FIG. 1, already described, represents a prior art sample-and-hold device; ; FIG. 2 represents a sample-and-hold device according to the invention; FIG. 3 represents an alternative embodiment of the sample-and-hold device according to the invention.

L'échantillonneur-bloqueur de la figure 2 comporte des éléments qui correspondent fonctionnellement à ceux de la figure 1 et qui portent les mêmes références. Le transistor d'entrée Ti reçoit sur sa base la tension d'entrée Vin à échantillonner. Son collecteur est relié au potentiel positif d'alimentation Vcc (les transistors étant de préférence des transistors bipolaires NPN). Son émetteur est relié à une borne d'une résistance RI dont l'autre borne est reliée à la base d'un deuxième transistor T2. L'une ou l'autre des bornes de la résistance peut être reliée à une première source de courant SC1 comme on le verra plus loin. La source de courant SC1 tire un courant constant 11 vers la masse. Le deuxième transistor T2 a aussi son collecteur relié à Vcc. Son émetteur est relié au collecteur d'un troisième transistor T3 dont la base est commandée par le signal d'horloge HE dont le niveau haut définit la phase d'échantillonnage. Le transistor T3 est relié par son émetteur à une source de courant SC2 tirant un courant constant 12, de sorte que le transistor T2 est parcouru par le courant 12 lorsque le transistor T3 est rendu conducteur, à savoir pendant la phase d'échantillonnage. L'émetteur du transistor T2 est par ailleurs relié à une capacité d'échantillonnage Cech. La sortie S de l'échantillonneur est prise sur cette capacité.  The sample-and-hold device of FIG. 2 comprises elements which functionally correspond to those of FIG. 1 and which bear the same references. The input transistor Ti receives on its base the input voltage Vin to be sampled. Its collector is connected to the positive supply potential Vcc (the transistors being preferably NPN bipolar transistors). Its emitter is connected to a terminal of a resistor RI whose other terminal is connected to the base of a second transistor T2. One or other of the terminals of the resistor can be connected to a first current source SC1 as will be seen later. The current source SC1 draws a constant current 11 towards ground. The second transistor T2 also has its collector connected to Vcc. Its transmitter is connected to the collector of a third transistor T3 whose base is controlled by the clock signal HE whose high level defines the sampling phase. The transistor T3 is connected by its emitter to a current source SC2 pulling a constant current 12, so that the transistor T2 is traversed by the current 12 when the transistor T3 is turned on, namely during the sampling phase. The emitter of the transistor T2 is moreover connected to a sampling capacitor Cech. The output S of the sampler is taken on this capacity.

Un transistor T4 identique au transistor T3 est commandé en opposition de phase avec le transistor T3, c'est-à-dire que sa base est commandée par un signal d'horloge HB qui est complémentaire du signal HE et qui définit la phase de blocage de l'échantillonneur. Le transistor T4 a son émetteur relié à la source de courant SC2 et son collecteur relié à la base du deuxième transistor T2. Le courant de la source SC2 est aiguillé soit vers le transistor T3 pendant la phase d'échantillonnage soit vers le transistor T4 pendant la phase de blocage. Deux transistors supplémentaires sont prévus : un cinquième transistor T5 et un sixième transistor T6, commandés en opposition de phase, l'un (T5) par le signal HE pour être conducteur pendant la phase d'échantillonnage, l'autre (T6) par le signal HB pour être conducteur pendant la phase de blocage. Ils sont alimentés par la source de courant SC1 qui est reliée à leurs émetteurs réunis, de sorte que le courant de cette source est aiguillé soit vers le transistor T5 soit vers le transistor T6 selon la phase en cours. Le cinquième transistor T5 a son collecteur relié à la borne de la résistance R1 qui est reliée à l'émetteur du transistor d'entrée T1. Le sixième transistor T6 a son collecteur relié à l'autre borne de la résistance R1, c'est-à-dire à la borne reliée à la base du deuxième transistor T2.  A transistor T4 identical to the transistor T3 is controlled in phase opposition with the transistor T3, that is to say that its base is controlled by a clock signal HB which is complementary to the signal HE and which defines the blocking phase of the sampler. The transistor T4 has its emitter connected to the current source SC2 and its collector connected to the base of the second transistor T2. The current of the source SC2 is switched either to the transistor T3 during the sampling phase or to the transistor T4 during the blocking phase. Two additional transistors are provided: a fifth transistor T5 and a sixth transistor T6, controlled in phase opposition, one (T5) by the signal HE to be conducting during the sampling phase, the other (T6) by the HB signal to be conductive during the blocking phase. They are powered by the current source SC1 which is connected to their emitters together, so that the current of this source is switched either to the transistor T5 or to the transistor T6 according to the current phase. The fifth transistor T5 has its collector connected to the terminal of the resistor R1 which is connected to the emitter of the input transistor T1. The sixth transistor T6 has its collector connected to the other terminal of the resistor R1, that is to say to the terminal connected to the base of the second transistor T2.

Comme à la figure 1, un circuit de maintien de polarisation de blocage, CLMP, applique à la base du transistor T2, pendant la phase de blocage, une tension qui recopie sensiblement la tension présente sur la capacité de stockage, de sorte que la tension base-émetteur de T2 reste au voisinage de zéro pendant la phase de blocage. Le circuit CLMP possède un transistor de sortie T7 dont l'émetteur est relié à la base du transistor T2 et au collecteur du transistor T4 ; ce transistor T7 contribue ensuite à fournir au transistor T41e courant 12 pendant la phase de blocage. Pendant la phase d'échantillonnage, le cinquième transistor T5 est conducteur et absorbe le courant de la source de courant SC1. Le circuit fonctionne comme celui de la figure 1 : le transistor d'entrée T1 transfère sur son émetteur une tension Vin-Vbe qui suit la tension d'entrée Vin, le décalage de tension Vbe étant une tension base-émetteur qui est fixée par les caractéristiques technologiques et géométriques du transistor Ti et par le courant fixe I1 qui le parcourt. Le courant qui parcourt la résistance R1 est négligeable pendant cette phase : c'est le courant de base du transistor T2 ; la chute de tension dans la résistance RI est négligeable. Le transistor T2 est conducteur et parcouru par le courant 12 de la source SC2. La tension qui apparaît sur l'émetteur de T2 est une tension V;n-2Vbe en faisant l'hypothèse que la chute de tension base émetteur de T2 est la même que celle de Ti.  As in FIG. 1, a blocking bias holding circuit, CLMP, applies to the base of the transistor T2, during the blocking phase, a voltage which substantially copies the voltage present on the storage capacitor, so that the voltage base-emitter of T2 remains near zero during the blocking phase. The circuit CLMP has an output transistor T7 whose emitter is connected to the base of the transistor T2 and to the collector of the transistor T4; this transistor T7 then contributes to providing the transistor T41e current 12 during the blocking phase. During the sampling phase, the fifth transistor T5 is conducting and absorbs the current of the current source SC1. The circuit operates as that of FIG. 1: the input transistor T1 transfers on its emitter a voltage Vin-Vbe which follows the input voltage Vin, the voltage offset Vbe being a base-emitter voltage which is fixed by the technological and geometrical characteristics of the transistor Ti and by the fixed current I1 which traverses it. The current flowing through the resistor R1 is negligible during this phase: it is the basic current of the transistor T2; the voltage drop in the resistor RI is negligible. The transistor T2 is conductive and traversed by the current 12 of the source SC2. The voltage that appears on the T2 emitter is a voltage V; n-2Vbe assuming that the emitter base voltage drop of T2 is the same as that of Ti.

Cette tension Vin-2Vbe est stockée sur la capacité d'échantillonnage. Le décalage de 2Vbe ne varie pas d'un échantillon au suivant et la tension stockée sur la capacité suit donc bien les variations de la tension Vin. Pendant la phase de blocage les transistors T3 et T5 cessent d'être conducteurs et les transistors T4 et T6 deviennent conducteurs.  This voltage Vin-2Vbe is stored on the sampling capacity. The offset of 2Vbe does not vary from one sample to the next, and the voltage stored on the capacitor follows well the variations of the voltage Vin. During the blocking phase, the transistors T3 and T5 cease to be conductive and the transistors T4 and T6 become conductive.

Le courant de la source SC1 se met à passer dans le transistor T6 et non plus dans le transistor T5 ; mais pour passer dans le transistor T6, en provenance de l'émetteur du transistor T1, il doit parcourir la résistance RI. La chute de tension dans la résistance R1 au début de la phase de blocage est R1(11+12) et non pas R1.12 comme dans le schéma de la figure 1. En effet, au début de cette phase, le circuit de maintien de polarisation CLMP ne fournit pas encore de courant par le transistor T7, et le courant 12 ne peut provenir que de la résistance R1 ; celle-ci est donc bien parcourue à la fois par le courant I1 et le courant 12. Ce n'est qu'ensuite qu'un courant est fourni par le transistor T7 du circuit de maintien de polarisation CLMP, diminuant le courant dans la résistance R1. Avec ce circuit de la figure 2, il est possible de choisir une valeur de résistance plus faible que celle qui était nécessaire dans le cas de la figure 1, tout en assurant un blocage franc de la base du transistor T2 en début de phase de blocage. Alternativement, il est possible, en gardant la même valeur de résistance R1, de choisir un courant 12 plus faible que dans le cas de la figure 1 en assurant un blocage franc du transistor T2. Alternativement encore, on peut à la fois diminuer la résistance R1 et le courant 12. Enfin, dans le cas où on diminue le courant 12, on peut aussi diminuer la taille des transistors T2, T3 et T4. Une telle diminution n'est cependant pas obligatoire car si on conserve la même taille de transistors avec un courant plus petit on peut avoir l'avantage d'une meilleure linéarité de fonctionnement de ces transistors. Au final, la structure selon l'invention permet d'avoir une 35 impédance d'entrée moins fluctuante à résistance RI égale ; en effet, les fluctuations entre mode d'échantillonnage et mode de blocage sont directement liées à 12 (courant 11+12 dans le transistor T1 en mode blocage, et courant Il seulement en mode d'échantillonnage) et le courant 12 est plus faible que ce qu'il était dans le cas de la figure 1.  The current of the source SC1 starts to pass in the transistor T6 and not in the transistor T5; but to pass in the transistor T6, from the emitter of the transistor T1, it must go through the resistor RI. The voltage drop in the resistor R1 at the beginning of the blocking phase is R1 (11 + 12) and not R1.12 as in the diagram of FIG. 1. Indeed, at the beginning of this phase, the holding circuit CLMP polarization does not yet provide current through the transistor T7, and the current 12 can come only from the resistor R1; this is well traveled both by the current I1 and the current 12. Only then is a current supplied by the transistor T7 of the polarization maintaining circuit CLMP, reducing the current in the resistor R1. With this circuit of FIG. 2, it is possible to choose a lower resistance value than that which was necessary in the case of FIG. 1, while ensuring a free blocking of the base of transistor T2 at the beginning of the blocking phase. . Alternatively, it is possible, while keeping the same resistance value R1, to choose a lower current 12 than in the case of FIG. 1 by providing a free blocking of the transistor T2. Alternatively again, it is possible at the same time to reduce the resistance R1 and the current 12. Finally, in the case where the current 12 is reduced, it is also possible to reduce the size of the transistors T2, T3 and T4. Such a reduction is however not mandatory because if we keep the same size of transistors with a smaller current we can have the advantage of a better linearity of operation of these transistors. In the end, the structure according to the invention makes it possible to have a less fluctuating input impedance with equal resistance RI; in fact, the fluctuations between sampling mode and blocking mode are directly related to 12 (current 11 + 12 in transistor T1 in blocking mode, and current II only in sampling mode) and current 12 is lower than what it was in the case of Figure 1.

Le temps de commutation peut être plus faible qu'auparavant. La consommation de courant globale peut diminuer si on peut diminuer 12. La figure 3 représente une variante de réalisation dans laquelle on a inséré une diode D4 (en pratique un transistor monté en diode c'est-à-dire avec son collecteur et sa base réunies, ou alors une diode Schottky) entre la base du transistor T2 et le collecteur du transistor T4, une diode D5 entre l'émetteur du transistor Ti et le collecteur du transistor T5, et une diode D6 entre la base du transistor T2 et le collecteur du transistor T6. Ces diodes permettent de faire chuter d'une tension de quelques centaines de millivolts la tension sur les collecteurs des transistors T4, T5, T6. Ceci rapprochera la valeur de tension collecteur-émetteur des transistors T4, T5, T6 de la valeur de tension collecteur-émetteur du transistor T3. Ceci permet à la fois de réduire les risques de claquage ou de fuites des transistors T4, T5, T6 lorsqu'ils sont bloqués, et également de réduire les risques de saturation du transistor T3 lorsqu'il est conducteur. On peut ainsi mieux homogénéiser les temps de réponse du groupe de transistors T2, T3, T4, ce qui est important pour assurer une commutation franche de l'ensemble du circuit lors des changements de phase, et on peut travailler à une même tension collecteur-émetteur optimisée pour tous ces transistors. On peut alternativement remplacer les transistors montés en diode D4, D5, D6, ou les diodes Schottky, par des transistors montés en cascode, c'est-à-dire que leur base est polarisée par une tension constante au lieu d'être reliée à leur collecteur, le but étant toujours d'abaisser de quelques centaines de millivolts la tension collecteur-émetteur des transistors T4, T5, T6 dans la phase d'échantillonnage.  The switching time may be lower than before. The overall power consumption may decrease if it is possible to decrease 12. FIG. 3 represents a variant embodiment in which a diode D4 has been inserted (in practice a diode-connected transistor, that is to say with its collector and its base together, or else a Schottky diode) between the base of the transistor T2 and the collector of the transistor T4, a diode D5 between the emitter of the transistor Ti and the collector of the transistor T5, and a diode D6 between the base of the transistor T2 and the collector of transistor T6. These diodes make it possible to reduce by a voltage of a few hundred millivolts the voltage on the collectors of transistors T4, T5, T6. This will bring the collector-emitter voltage value of transistors T4, T5, T6 closer to the collector-emitter voltage value of transistor T3. This makes it possible both to reduce the risk of breakdown or leakage of transistors T4, T5, T6 when they are blocked, and also to reduce the risk of saturation of transistor T3 when it is conducting. It is thus possible to better homogenize the response times of the group of transistors T2, T3, T4, which is important for ensuring a smooth switching of the whole circuit during phase changes, and it is possible to work at the same collector voltage. transmitter optimized for all these transistors. The transistors mounted in diode D4, D5, D6, or the Schottky diodes can alternatively be replaced by transistors mounted in cascode, that is to say that their base is biased by a constant voltage instead of being connected to their collector, the goal always being to lower by a few hundred millivolts the collector-emitter voltage of transistors T4, T5, T6 in the sampling phase.

Les structures de la figure 2 et de la figure 3 sont des structures non-différentielles. L'invention est applicable à des structures différentielles. Dans ce cas, on utilise deux circuits symétriques l'un recevant une tension d'entrée Vin+ et l'autre une tension d'entrée Vin_. Les circuits comportent chacun une capacité d'échantillonnage et on peut réunir les deux sorties par une capacité supplémentaire aux bornes de laquelle on trouvera une tension de sortie différentielle représentant la tension différentielle d'entrée Vin+ - Vin... La tension de décalage 2. Vbe qui existait entre la tension d'entrée et la tension aux bornes de la capacité d'échantillonnage disparaît en raison de la symétrie du circuit.  The structures of Figure 2 and Figure 3 are non-differential structures. The invention is applicable to differential structures. In this case, two symmetrical circuits are used, one receiving an input voltage Vin + and the other an input voltage Vin_. The circuits each have a sampling capacity and the two outputs can be combined by an additional capacitance across which a differential output voltage representing the input differential voltage Vin + - Vin ... will be found. The offset voltage 2. Vbe that existed between the input voltage and the voltage across the sampling capacitance disappears due to the symmetry of the circuit.

On notera que le commutateur de courant constitué ici par les transistors T5 et T6 montés en paire différentielle pourrait être remplacé par d'autres structures de commutation. Une application principale des échantillonneurs-bloqueurs selon l'invention est la réalisation d'un étage d'entrée d'un convertisseur ~o analogique-numérique.  Note that the current switch here constituted by the differential paired transistors T5 and T6 could be replaced by other switching structures. A main application of the sample-and-hold devices according to the invention is the production of an input stage of an analog-to-digital converter.

Claims (4)

REVENDICATIONS 1. Echantillonneur-bloqueur comprenant un premier transistor d'entrée (Ti) dont la base reçoit une tension d'entrée à échantillonner (V;,,) et dont l'émetteur est parcouru par un courant issu d'une première source de courant (SC1), et un deuxième transistor (T2) ayant sa base reliée par une résistance (R1) à l'émetteur du premier transistor et ayant son émetteur relié à une capacité d'échantillonnage (Cech), l'émetteur et la base du deuxième transistor étant reliés à un circuit de commutation commandé par des signaux d'horloge complémentaires (HE, HB) définissant une phase d'échantillonnage et une phase de blocage, le circuit de commutation comprenant une paire différentielle d'un troisième (T3) et un quatrième (T4) transistors ayant leurs émetteurs réunis et alimentés par une deuxième source de courant commune (SC2), le troisième transistor étant relié à l'émetteur du deuxième transistor pour autoriser le passage du courant de la deuxième source dans le deuxième transistor en phase d'échantillonnage et l'interdire en phase de blocage, le quatrième transistor de la paire étant relié à la base du deuxième transistor pour abaisser le potentiel de cette dernière en phase de blocage, caractérisé en ce que la première source de courant (SC1) est reliée à l'émetteur du premier transistor par l'intermédiaire d'un commutateur (T5, T6) commandé par les signaux d'horloge (HE, HB), ce commutateur connectant la première source de courant à l'émetteur du premier transistor (Ti) soit par l'intermédiaire de la résistance (RI), pendant la phase de blocage, soit sans passer par la résistance, pendant la phase d'échantillonnage.  A sample-and-hold device comprising a first input transistor (Ti) whose base receives an input voltage to be sampled (V; ,,) and whose emitter is traversed by a current from a first current source. (SC1), and a second transistor (T2) having its base connected by a resistor (R1) to the emitter of the first transistor and having its emitter connected to a sampling capacitor (Cech), the emitter and the base of the second transistor being connected to a switching circuit controlled by complementary clock signals (HE, HB) defining a sampling phase and a blocking phase, the switching circuit comprising a differential pair of a third (T3) and a fourth transistor (T4) having their emitters united and fed by a second common current source (SC2), the third transistor being connected to the emitter of the second transistor to allow the passage of the current of the second source in the second transistor in the sampling phase and prohibit it in the blocking phase, the fourth transistor of the pair being connected to the base of the second transistor in order to lower the potential of the latter during the blocking phase, characterized in that the first transistor current source (SC1) is connected to the emitter of the first transistor via a switch (T5, T6) controlled by the clock signals (HE, HB), this switch connecting the first power source to the emitter of the first transistor (Ti) is via the resistor (RI), during the blocking phase, or without passing through the resistor, during the sampling phase. 2. Echantillonneur-bloqueur selon la revendication 1, caractérisé en ce que le commutateur comprend une paire différentielle d'un cinquième (T5) et un sixième (T6) transistors dont les émetteurs sont reliés à la première source de courant et dont les bases sont commandées par les signaux d'horloge, l'un des transistors ayant son collecteur relié à une borne de la résistance, l'autre à l'autre borne.  2. Sample-and-hold device according to claim 1, characterized in that the switch comprises a differential pair of a fifth (T5) and a sixth (T6) transistor whose emitters are connected to the first current source and whose bases are controlled by the clock signals, one of the transistors having its collector connected to one terminal of the resistor, the other to the other terminal. 3. Echantillonneur-bloqueur selon la revendication 2, caractérisé en ce que la liaison entre le cinquième transistor et la résistance, de même que la liaison entre le sixième transistor et la résistance, et la liaison entre le quatrième transistor et la base du deuxième, se font chacune par l'intermédiaire d'un transistor respectif (D4, D5, D6), ou d'une diode, introduisant une chute de tension de quelques centaines de millivolts.  A sample-and-hold device according to claim 2, characterized in that the connection between the fifth transistor and the resistor, as well as the connection between the sixth transistor and the resistor, and the connection between the fourth transistor and the base of the second transistor, each is via a respective transistor (D4, D5, D6), or a diode, introducing a voltage drop of a few hundred millivolts. 4. Echantillonneur-bloqueur à structure différentielle caractérisé en ce qu'il comporte deux circuits symétriques selon l'une des revendications 1 ~o à 3, l'un recevant une tension Vin+ sur son entrée et l'autre recevant une tension V;,,_.  4. Sampler-blocker with differential structure characterized in that it comprises two symmetrical circuits according to one of claims 1 ~ o to 3, one receiving a voltage Vin + on its input and the other receiving a voltage V ;, , _.