JPH10227837A - Apparatus and method for calibration of test voltage in semiconductor testing device - Google Patents
Apparatus and method for calibration of test voltage in semiconductor testing deviceInfo
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- JPH10227837A JPH10227837A JP9029482A JP2948297A JPH10227837A JP H10227837 A JPH10227837 A JP H10227837A JP 9029482 A JP9029482 A JP 9029482A JP 2948297 A JP2948297 A JP 2948297A JP H10227837 A JPH10227837 A JP H10227837A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、被検査ＩＣに各端
子に試験信号を印加して良否を検査する半導体テスト装
置の試験電圧校正装置に関し、特にピン間電圧補正に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a test voltage calibrating device for a semiconductor test device for applying a test signal to each terminal of an IC to be inspected to check the quality of the semiconductor device, and more particularly to a correction of a voltage between pins.
【０００２】[0002]
【従来の技術】本出願人は、例えば実開平１−３０４６
０号公報等で、半導体テスト装置のピンエレクトロニク
ス回路に用いられる試験電圧発生装置を提案している。
このような試験電圧発生装置では、被検査ＩＣに対する
印加電圧が設定電圧と一致するように、電圧帰還回路を
設けている。2. Description of the Related Art The applicant of the present invention has disclosed, for example, Japanese Utility Model Laid-Open No. 1-3046.
No. 0 proposes a test voltage generator used for a pin electronics circuit of a semiconductor test device.
In such a test voltage generator, a voltage feedback circuit is provided so that the voltage applied to the IC under test matches the set voltage.
【０００３】しかし、被検査ＩＣの端子と電圧測定器の
間には、スキャナ回路やバッファ回路が介在していて、
各端子毎に信号伝送経路のインピーダンスが相違してい
る。そこで、校正の際に被検査ＩＣに対して正しい電圧
を印加しても、電圧測定器での測定値がバラツクという
課題があった。ここでは、電圧測定器での測定値を真電
圧と呼ぶことにする。従来は、出力電圧の設定値と真電
圧との誤差電圧は、信号伝送経路のインピーダンスの相
違に起因する程度では、問題にならない程度だったが、
近年の高精度化の要請により問題になってきた。However, a scanner circuit and a buffer circuit are interposed between the terminal of the IC to be inspected and the voltage measuring device.
The impedance of the signal transmission path differs for each terminal. Therefore, there has been a problem that even when a correct voltage is applied to the IC to be inspected at the time of calibration, the measured value of the voltmeter varies. Here, the value measured by the voltmeter is referred to as a true voltage. In the past, the error voltage between the set value of the output voltage and the true voltage was not a problem as long as it was due to the difference in the impedance of the signal transmission path.
It has become a problem due to the recent demand for higher precision.
【０００４】図６は、各ピン１〜ｎにおける出力電圧の
設定値と真電圧との説明図である。各ピンｉ（ｉ＝1,・・
・,ｎ）に対する増幅器や経路のインピーダンスの特性に
より、出力電圧の設定値Ｖi'は真電圧Ｖiに対して次の
関係を充足する。 Ｖi'＝ＶixＶgai＋Ｖofi (1) ここで、Ｖgaiは増幅器のゲイン、Ｖofiはオフセット電
圧である。従来は、例えば特開平７−２８０８８５号公
報に開示されているように、個別のピン毎に出力電圧の
補正回路を設けて、ゲインやオフセット電圧の調整をし
ていた。FIG. 6 is an explanatory diagram of a set value of an output voltage at each of the pins 1 to n and a true voltage. Each pin i (i = 1, ...
., N), the set value Vi 'of the output voltage satisfies the following relationship with the true voltage Vi, due to the impedance characteristics of the amplifier and the path with respect to the true voltage Vi. Vi ′ = VixVgai + Vofi (1) where Vgai is the gain of the amplifier and Vofi is the offset voltage. Conventionally, for example, as disclosed in Japanese Patent Application Laid-Open No. 7-280885, an output voltage correction circuit is provided for each individual pin to adjust a gain and an offset voltage.
【０００５】[0005]
【発明が解決しようとする課題】しかし、個別のピン毎
に出力電圧の補正回路を設けて、ゲインやオフセット電
圧の調整をしていたのでは、調整に時間が掛かると共
に、回路構成も複雑になるという課題があった。本発明
は上述の課題を解決したもので、簡易な構成で被検査Ｉ
Ｃの個別端子毎に出力電圧の設定値と真電圧との誤差を
補正できる半導体テスト装置の試験電圧校正装置を提供
することを目的とする。However, if an adjustment circuit for the output voltage is provided for each individual pin to adjust the gain and the offset voltage, the adjustment takes time and the circuit configuration becomes complicated. There was a problem of becoming. The present invention has solved the above-mentioned problem, and has a simple configuration to inspect I
It is an object of the present invention to provide a test voltage calibration device for a semiconductor test device that can correct an error between a set value of an output voltage and a true voltage for each individual terminal of C.
【０００６】[0006]
【課題を解決するための手段】上記の目的を達成する本
発明は、被検査ＩＣ（ＤＵＴ）の各端子と標準電圧発生
器１０とを入力端子に接続し、選択信号に従って一方を
出力するマルチプレクサ回路２０と、このマルチプレク
サ回路の各信号を入力し、順次切り換えて出力するスキ
ャナ・バッファ回路３０と、このスキャナ・バッファ回
路の出力信号の電圧値を測定する電圧測定器４０を備え
る半導体テスト装置の試験電圧校正装置であって、前記
マルチプレクサ回路で標準電圧発生器を選択し、前記ス
キャナ・バッファ回路で切り換えられた経路毎に電圧測
定器で測定される測定値を求める校正電圧選択手段５０
と、この校正電圧選択手段で測定した測定値を基に、各
経路毎の校正値を演算する校正電圧演算手段６０と、前
記マルチプレクサ回路で被検査ＩＣの各端子を選択し、
前記スキャナ・バッファ回路で切り換えられた経路毎に
電圧測定器で測定される測定値を求めるＤＵＴ電圧選択
手段７０と、このＤＵＴ電圧選択手段で測定した測定値
に対して、前記校正電圧演算手段で演算した当該経路の
校正値を用いて、真電圧に補正する真電圧補正手段８０
とを具備することを特徴としている。According to the present invention, there is provided a multiplexer for connecting each terminal of an IC under test (DUT) and a standard voltage generator to input terminals and outputting one of them according to a selection signal. A semiconductor test apparatus including a circuit 20, a scanner buffer circuit 30 for inputting and sequentially switching signals of the multiplexer circuit, and a voltage measuring device 40 for measuring a voltage value of an output signal of the scanner buffer circuit. A test voltage calibrating device, wherein a standard voltage generator is selected by said multiplexer circuit, and a calibration voltage selecting means 50 for obtaining a measurement value measured by a voltmeter for each path switched by said scanner / buffer circuit.
And a calibration voltage calculating means 60 for calculating a calibration value for each path based on the measurement value measured by the calibration voltage selecting means, and selecting each terminal of the IC under test by the multiplexer circuit,
DUT voltage selection means 70 for obtaining a measurement value measured by a voltage measuring device for each path switched by the scanner / buffer circuit, and a calibration voltage calculation means for the measurement value measured by the DUT voltage selection means. True voltage correction means 80 for correcting to a true voltage using the calculated calibration value of the path.
Are provided.
【０００７】本発明の構成によれば、マルチプレクサ回
路２０は、被検査ＩＣの各端子と一対一に設けられ、各
端子と標準電圧発生器１０とを択一的に選択する。スキ
ャナ・バッファ回路３０は、複数個のマルチプレクサ回
路２０と電圧測定器４０とをｎ対１に接続するもので、
ここでは時分割により接続している。校正電圧選択手段
５０と校正電圧演算手段６０は、マルチプレクサ回路２
０が標準電圧発生器１０を選択して、被検査ＩＣの各端
子と対応する経路での校正値を演算する。ＤＵＴ電圧選
択手段７０と真電圧補正手段８０は、マルチプレクサ回
路２０が被検査ＩＣの各端子を選択して測定値を求め、
校正値を加味して真電圧を求めている。According to the configuration of the present invention, the multiplexer circuit 20 is provided in one-to-one correspondence with each terminal of the IC to be inspected, and alternatively selects each terminal and the standard voltage generator 10. The scanner / buffer circuit 30 connects the plurality of multiplexer circuits 20 and the voltage measuring device 40 in an n-to-1 manner.
Here, connection is made by time division. The calibration voltage selection means 50 and the calibration voltage calculation means 60 are
0 selects the standard voltage generator 10 and calculates a calibration value in a path corresponding to each terminal of the IC under test. The DUT voltage selecting means 70 and the true voltage correcting means 80 determine that the multiplexer circuit 20 selects each terminal of the IC under test to obtain a measured value,
True voltage is calculated by taking into account the calibration value.
【０００８】[0008]
【発明の実施の形態】以下図面を用いて、本発明を説明
する。図１は本発明の適用される半導体テスト装置の試
験電圧校正装置の構成図である。図において、被検査Ｉ
Ｃ（ＤＵＴ）は、ピン１〜ｎのｎ個の端子を有してい
る。標準電圧発生器１０は、複数の標準電圧を発生する
ことができる。マルチプレクサ回路２０は、ここでは被
検査ＩＣの各端子１〜ｎと一対一に設けられたもので、
各マルチプレクサ回路２０は被検査ＩＣの一端子と標準
電圧発生器１０の出力端子とを入力端子に接続し、選択
信号に従って一方を出力する。スキャナ・バッファ回路
３０は、マルチプレクサ回路２０の各信号を入力し、順
次切り換えて出力する。電圧測定器４０は、スキャナ・
バッファ回路３０の出力信号の電圧値を測定する。ここ
では、電圧測定器４０が、アンプ４２とＡ／Ｄ変換器４
４により構成されている。Ａ／Ｄ変換器４４は、例えば
１８ビットの高精度のものを使用し、ディジタル化され
た測定値が演算用のμプロセッサに送られる。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings. FIG. 1 is a configuration diagram of a test voltage calibration device of a semiconductor test device to which the present invention is applied. In FIG.
C (DUT) has n terminals of pins 1 to n. The standard voltage generator 10 can generate a plurality of standard voltages. Here, the multiplexer circuit 20 is provided one-to-one with each of the terminals 1 to n of the IC under test.
Each multiplexer circuit 20 connects one terminal of the IC under test and the output terminal of the standard voltage generator 10 to the input terminal, and outputs one according to the selection signal. The scanner / buffer circuit 30 receives the signals of the multiplexer circuit 20 and sequentially switches and outputs the signals. The voltage measuring device 40 includes a scanner
The voltage value of the output signal of the buffer circuit 30 is measured. Here, the voltage measuring device 40 includes the amplifier 42 and the A / D converter 4.
4. As the A / D converter 44, a high-precision A / D converter of, for example, 18 bits is used, and the digitized measured value is sent to a μ processor for calculation.
【０００９】試験電圧校正装置では、マルチプレクサ回
路２０で標準電圧発生器１０を選択する校正モードと、
マルチプレクサ回路２０で被検査ＩＣの各端子を選択す
る真電圧モードとがある。校正電圧選択部５０は、校正
モードとしてスキャナ・バッファ回路３０で切り換えら
れた経路毎に電圧測定器４０で測定される測定値を求め
る。校正電圧演算部６０は、校正電圧選択部５０で測定
した測定値を基に、各経路毎の校正値を演算する。ＤＵ
Ｔ電圧選択部７０は、真電圧モードとしてスキャナ・バ
ッファ回路３０で切り換えられた経路毎に電圧測定器４
０で測定される測定値を求める。真電圧補正部８０は、
ＤＵＴ電圧選択部７０で測定した測定値に対して、校正
電圧演算部６０で演算した当該経路の校正値を用いて、
真電圧に補正する。これにより、マルチプレクサ回路２
０→スキャナ・バッファ回路３０→電圧測定器４０なる
信号伝送経路のインピーダンスの相違に起因する測定値
のバラツキを控除して、真電圧を求めることができる。In the test voltage calibration apparatus, a calibration mode in which the multiplexer circuit 20 selects the standard voltage generator 10;
There is a true voltage mode in which each terminal of the IC under test is selected by the multiplexer circuit 20. The calibration voltage selection unit 50 obtains a measurement value measured by the voltage measuring device 40 for each path switched by the scanner / buffer circuit 30 as the calibration mode. The calibration voltage calculator 60 calculates a calibration value for each path based on the measurement value measured by the calibration voltage selector 50. DU
The T voltage selection unit 70 controls the voltage measurement device 4 for each path switched by the scanner / buffer circuit 30 as the true voltage mode.
The measured value measured at 0 is determined. The true voltage correction unit 80
For the measurement value measured by the DUT voltage selection unit 70, using the calibration value of the path calculated by the calibration voltage calculation unit 60,
Correct to true voltage. Thereby, the multiplexer circuit 2
The true voltage can be obtained by subtracting the variation of the measured value caused by the difference in the impedance of the signal transmission path from 0 → scanner buffer circuit 30 → voltage measuring device 40.
【００１０】このように校正された装置の動作を説明す
る。図２は校正モードにおける構成ブロック図である。
図において、校正電圧選択部５０が校正モードとしてし
ているので、被検査ＩＣは省略してある。校正電圧演算
部６０は、校正電圧選択部５０で測定した測定値を基
に、各経路毎の校正値を演算して、補正値テーブル９０
を作成する。The operation of the thus calibrated apparatus will be described. FIG. 2 is a configuration block diagram in the calibration mode.
In the figure, since the calibration voltage selection unit 50 is in the calibration mode, the IC to be inspected is omitted. The calibration voltage calculation unit 60 calculates a calibration value for each path based on the measurement value measured by the calibration voltage selection unit 50, and generates a correction value table 90.
Create
【００１１】図３は校正電圧演算部６０の演算の一例を
示す図である。標準電圧発生器１０は、マルチプレクサ
２０への入力電圧として、低標準電圧ＶO1と高標準電圧
ＶO2を発生する。このとき、電圧測定器４０で測定する
電圧が、それぞれＶm1、Ｖm2であるとすれば、経路のゲ
インＶgaiと、オフセット電圧Ｖofiは次式で与えられ
る。 Ｖgai＝(ＶO2−ＶO1)／(Ｖm2−Ｖm1) (2) Ｖofi＝ＶO1−Ｖgai・Ｖm1 (3)FIG. 3 is a diagram showing an example of the operation of the calibration voltage operation unit 60. The standard voltage generator 10 generates a low standard voltage V O1 and a high standard voltage V O2 as input voltages to the multiplexer 20. At this time, if the voltages measured by the voltage measuring device 40 are Vm 1 and Vm 2 , respectively, the gain Vgai of the path and the offset voltage Vofi are given by the following equations. Vgai = (V O2 -V O1) / (Vm 2 -Vm 1) (2) Vofi = V O1 -Vgai · Vm 1 (3)
【００１２】図４は、試験電圧校正装置の校正モードと
真電圧モードを説明する流れ図である。なお、ここでは
被検査ＩＣのピンｉ(＝１〜ｎ)に対応する経路のゲイン
をＡi、オフセット電圧をＢiと表す。まず、校正モード
では校正電圧選択部５０によって、被検査ＩＣの各ピン
ｉについて、低標準電圧ＶO1と高標準電圧ＶO2を印加し
て、電圧測定器４０により出力電圧Ｖm1、Ｖm2を測定す
る（Ｓ１）。次に、校正電圧演算部６０では、(2)、(3)
式に従って、各ピンの経路におけるゲインＡiとオフセ
ット電圧Ｂiを演算して（Ｓ２）、補正値テーブル９０
に格納する（Ｓ３）。FIG. 4 is a flowchart for explaining the calibration mode and the true voltage mode of the test voltage calibration apparatus. Here, the gain of the path corresponding to the pin i (= 1 to n) of the IC under test is represented by Ai, and the offset voltage is represented by Bi. First, in the calibration mode, a low standard voltage V O1 and a high standard voltage V O2 are applied to each pin i of the IC under test by the calibration voltage selection unit 50, and the output voltages Vm 1 and Vm 2 are measured by the voltage measuring device 40. Measure (S1). Next, in the calibration voltage calculation unit 60, (2), (3)
The gain Ai and the offset voltage Bi in the path of each pin are calculated according to the equation (S2), and the correction value table 90 is calculated.
(S3).
【００１３】続いて真電圧モードでは、ＤＵＴ電圧選択
部７０により被検査ＩＣのピン毎に電圧測定器４０で電
圧を測定する。そして、真電圧補正部８０により次式に
従って真電圧に補正する（Ｓ４）。 ＶOi＝Ｖmi・Ａi＋Ｂi (4) この真電圧を用いて、被検査ＩＣの検査機能として予め
定められた演算を行う（Ｓ５）。Subsequently, in the true voltage mode, the voltage is measured by the voltage measuring device 40 for each pin of the IC under test by the DUT voltage selecting section 70. Then, the true voltage correction unit 80 corrects the true voltage according to the following equation (S4). V O i = Vmi · Ai + Bi (4) Using this true voltage, a predetermined operation is performed as a test function of the IC under test (S5).
【００１４】図５は、真電圧モードにおける構成ブロッ
ク図である。ＤＵＴ電圧選択部７０は、真電圧モードと
して被検査ＩＣのピン毎に電圧測定器４０により測定値
を求める。真電圧補正部８０は、各ピンに対応するゲイ
ンＡｉとオフセットＢｉを補正値テーブル９０を参照し
て求め、真電圧に補正する。FIG. 5 is a configuration block diagram in the true voltage mode. The DUT voltage selector 70 obtains a measured value by the voltage measuring device 40 for each pin of the IC under test in the true voltage mode. The true voltage corrector 80 obtains the gain Ai and the offset Bi corresponding to each pin with reference to the correction value table 90, and corrects the true voltage.
【００１５】次に、具体的な数値例を用いて説明する。
ピン１について、低標準電圧ＶO1として-1.0Ｖを印加し
たところ、電圧測定器４０で測定した電圧Ｖm1が-1.2Ｖ
となった。高標準電圧ＶO2として2.0Ｖを印加したとこ
ろ、電圧測定器４０で測定した電圧Ｖm2が2.7Ｖとなっ
た。すると、経路のゲインＶga1は1.3、オフセット電圧
Ｖof1は0.1Ｖとなる。同様にして、ピン２について、低
標準電圧ＶO1として-2.0Ｖを印加したところ、電圧測定
器４０で測定した電圧Ｖm1が-1.5Ｖとなった。高標準電
圧ＶO2として2.0Ｖを印加したところ、電圧測定器４０
で測定した電圧Ｖm2が2.5Ｖとなった。すると、経路の
ゲインＶga1は1.0、オフセット電圧Ｖof1は0.5Ｖとな
る。Next, a description will be given using specific numerical examples.
When a low standard voltage V O1 of −1.0 V is applied to the pin 1, the voltage Vm 1 measured by the voltmeter 40 becomes −1.2 V
It became. When 2.0 V was applied as the high standard voltage V O2 , the voltage Vm 2 measured by the voltmeter 40 became 2.7 V. Then, the gain Vga 1 pathway 1.3, the offset voltage Vof 1 becomes 0.1 V. Similarly, when -2.0 V was applied to the pin 2 as the low standard voltage V O1 , the voltage Vm 1 measured by the voltmeter 40 became -1.5 V. When 2.0 V was applied as the high standard voltage V O2 , a voltage measuring device 40
The voltage Vm 2 measured at 2.5 V was 2.5 V. Then, the gain Vga 1 pathway 1.0, the offset voltage Vof 1 becomes 0.5V.
【００１６】今度は、被検査ＩＣのピン１の出力電圧Ｖm
1は1.0Ｖであり、ピン２の出力電圧Ｖm2は1.2Ｖが得ら
れたとする。ＬＳＩテスタの測定値に対する演算は、ピ
ン１の出力電圧Ｖm1とピン２の出力電圧Ｖm2の平均をと
るものとすれば、補正前の値は1.1Ｖとなる。これに対
して、真電圧を求めると次のようになる。 ピン１の真電圧：ＶO1＝Ｖm1・Ａ1＋Ｂ1＝1.0・1.3＋0.1＝1.4Ｖ (5) ピン２の真電圧：ＶO2＝Ｖm2・Ａ2＋Ｂ2＝1.0・1.0＋0.5＝1.5Ｖ (6) 両者の真電圧の平均をとると、1.45Ｖが得られる。This time, the output voltage Vm of the pin 1 of the IC under test is
It is assumed that 1 is 1.0 V and the output voltage Vm 2 of the pin 2 is 1.2 V. Operations on the measured value of the LSI tester, if one takes the average of the output voltage Vm 1 and pin 2 output voltage Vm 2 pin 1, the value before correction becomes 1.1V. On the other hand, when the true voltage is obtained, it becomes as follows. True voltage of pin 1: V O1 = Vm 1 · A 1 + B 1 = 1.0 · 1.3 + 0.1 = 1.4 V (5) True voltage of pin 2: V O2 = Vm 2 · A 2 + B 2 = 1.0 · 1.0 + 0 .5 = 1.5V (6) Taking the average of both true voltages gives 1.45V.
【００１７】[0017]
【発明の効果】以上説明したように本発明によれば、校
正モードと真電圧モードを用いて、マルチプレクサ回路
２０→スキャナ・バッファ回路３０→電圧測定器４０な
る信号伝送経路のインピーダンスの相違に起因する測定
値のバラツキを補償しているので、伝送経路のバラツキ
に依存しない高精度の計測ができるという効果がある。
また、校正モードと真電圧モードを切り換えているの
で、従来のように個別のピン毎に出力電圧の補正回路を
設けて、ゲインやオフセット電圧の調整をする場合に比
較して、構成が簡単になるという効果もある。As described above, according to the present invention, the calibration mode and the true voltage mode are used to cause the difference in the impedance of the signal transmission path of the multiplexer circuit 20 → the scanner / buffer circuit 30 → the voltage measuring device 40. Since the dispersion of the measured values is compensated, there is an effect that high-precision measurement can be performed without depending on the dispersion of the transmission path.
Also, since the mode is switched between the calibration mode and the true voltage mode, the configuration is simpler than in the conventional case where an output voltage correction circuit is provided for each individual pin and the gain and offset voltage are adjusted. There is also the effect of becoming.
【図１】本発明の適用される半導体テスト装置の試験電
圧校正装置の構成図である。FIG. 1 is a configuration diagram of a test voltage calibration device of a semiconductor test device to which the present invention is applied.
【図２】校正モードにおける構成ブロック図である。FIG. 2 is a configuration block diagram in a calibration mode.
【図３】校正電圧演算部６０の演算の一例を示す図であ
る。FIG. 3 is a diagram illustrating an example of a calculation performed by a calibration voltage calculator 60;
【図４】試験電圧校正装置の校正モードと真電圧モード
を説明する流れ図である。FIG. 4 is a flowchart illustrating a calibration mode and a true voltage mode of the test voltage calibration device.
【図５】真電圧モードにおける構成ブロック図である。FIG. 5 is a configuration block diagram in a true voltage mode.
【図６】各ピン１〜ｎにおける出力電圧の設定値と真電
圧との説明図である。FIG. 6 is an explanatory diagram of a set value of an output voltage at each of the pins 1 to n and a true voltage.
ＤＵＴ 被検査ＩＣ １０ 標準電圧発生器 ２０ マルチプレクサ ３０ スキャナ・バッファ回路 ４０ 電圧測定器 ５０ 校正電圧選択部 ６０ 校正電圧演算部 ７０ ＤＵＴ電圧選択部 ８０ 真電圧補正部 DUT IC under test 10 Standard voltage generator 20 Multiplexer 30 Scanner buffer circuit 40 Voltage measuring device 50 Calibration voltage selector 60 Calibration voltage calculator 70 DUT voltage selector 80 True voltage correction unit
Claims (4)
発生器（１０）とを入力端子に接続し、選択信号に従っ
て一方を出力するマルチプレクサ回路（２０）と、 このマルチプレクサ回路の各信号を入力し、順次切り換
えて出力するスキャナ・バッファ回路（３０）と、 このスキャナ・バッファ回路の出力信号の電圧値を測定
する電圧測定器（４０）を備える半導体テスト装置の試
験電圧校正装置であって、 前記マルチプレクサ回路で標準電圧発生器を選択し、前
記スキャナ・バッファ回路で切り換えられた経路毎に電
圧測定器で測定される測定値を求める校正電圧選択手段
（５０）と、 この校正電圧選択手段で測定した測定値を基に、各経路
毎の校正値を演算する校正電圧演算手段（６０）と、 前記マルチプレクサ回路で被検査ＩＣの各端子を選択
し、前記スキャナ・バッファ回路で切り換えられた経路
毎に電圧測定器で測定される測定値を求めるＤＵＴ電圧
選択手段（７０）と、 このＤＵＴ電圧選択手段で測定した測定値に対して、前
記校正電圧演算手段で演算した当該経路の校正値を用い
て、真電圧に補正する真電圧補正手段（８０）と、 を具備することを特徴とする半導体テスト装置の試験電
圧校正装置。1. A multiplexer circuit (20) for connecting each terminal of an IC under test (DUT) and a standard voltage generator (10) to an input terminal and outputting one according to a selection signal; A scanner buffer circuit (30) for inputting and sequentially switching and outputting a voltage; and a voltage measuring device (40) for measuring a voltage value of an output signal of the scanner buffer circuit. Calibration voltage selection means (50) for selecting a standard voltage generator by the multiplexer circuit and obtaining a measurement value measured by the voltage measurement device for each path switched by the scanner / buffer circuit; A calibration voltage calculating means (60) for calculating a calibration value for each path based on the measurement value measured by the means; A DUT voltage selection means (70) for selecting a terminal and obtaining a measurement value measured by a voltmeter for each path switched by the scanner / buffer circuit; and for a measurement value measured by the DUT voltage selection means. A true voltage correcting means (80) for correcting to a true voltage by using the calibration value of the path calculated by the calibration voltage calculating means, and a test voltage calibrating apparatus for a semiconductor test apparatus.
から複数の標準電圧を出力して、それぞれ電圧測定器に
より測定し、 前記校正電圧演算手段は、前記校正電圧選択手段による
複数の測定値から当該経路におけるゲインとオフセット
電圧を演算することを特徴とする請求項１記載の半導体
テスト装置の試験電圧校正装置。2. The calibration voltage selection means outputs a plurality of standard voltages from a standard voltage generator and measures each with a voltage measuring device, and the calibration voltage calculation means performs a plurality of measurements with the calibration voltage selection means. 2. The test voltage calibration device for a semiconductor test device according to claim 1, wherein a gain and an offset voltage in the path are calculated from the values.
から複数の標準電圧を出力して、それぞれ電圧測定器に
より測定し、 前記校正電圧演算手段は、前記校正電圧選択手段による
複数の測定値から当該経路におけるゲインとオフセット
電圧を演算して、各経路におけるゲインとオフセット電
圧を補正値テーブルに格納し、 前記真電圧補正手段は、この補正値テーブルをすること
を特徴とする請求項１記載の半導体テスト装置の試験電
圧校正装置。3. The calibration voltage selection means outputs a plurality of standard voltages from a standard voltage generator and measures each with a voltage measuring device. The calibration voltage calculation means performs a plurality of measurements by the calibration voltage selection means. The gain and offset voltage in each path are calculated from the values, and the gain and offset voltage in each path are stored in a correction value table, and the true voltage correction means performs this correction value table. A test voltage calibration device for the semiconductor test device according to the above.
発生器（１０）とを入力端子に接続し、選択信号に従っ
て一方を出力するマルチプレクサ回路（２０）と、 このマルチプレクサ回路の各信号を入力し、順次切り換
えて出力するスキャナ・バッファ回路（３０）と、 このスキャナ・バッファ回路の出力信号の電圧値を測定
する電圧測定器（４０）を備える半導体テスト装置の試
験電圧校正方法であって、 前記マルチプレクサ回路で標準電圧発生器を選択し、前
記スキャナ・バッファ回路で切り換えられた経路毎に電
圧測定器で測定される測定値を求める校正電圧選択工程
と、 この校正電圧選択手段で測定した測定値を基に、各経路
毎の校正値を演算する校正電圧演算工程と、 前記マルチプレクサ回路で被検査ＩＣの各端子を選択
し、前記スキャナ・バッファ回路で切り換えられた経路
毎に電圧測定器で測定される測定値を求めるＤＵＴ電圧
選択工程と、 このＤＵＴ電圧選択手段で測定した測定値に対して、前
記校正電圧演算手段で演算した当該経路の校正値を用い
て、真電圧に補正する真電圧補正工程と、 を具備することを特徴とする半導体テスト装置の試験電
圧校正方法。4. A multiplexer circuit (20) for connecting each terminal of an IC under test (DUT) and a standard voltage generator (10) to an input terminal and outputting one according to a selection signal; A scanner buffer circuit (30) for inputting and sequentially switching and outputting the same, and a test voltage calibration method for a semiconductor test apparatus comprising a voltage measuring device (40) for measuring a voltage value of an output signal of the scanner / buffer circuit. A calibration voltage selection step of selecting a standard voltage generator by the multiplexer circuit and obtaining a measurement value measured by a voltage measurement device for each path switched by the scanner / buffer circuit; A calibration voltage calculation step of calculating a calibration value for each path based on the measured values, and selecting each terminal of the IC under test by the multiplexer circuit; A DUT voltage selection step of obtaining a measurement value measured by a voltage measuring device for each path switched by the scanner / buffer circuit; and calculating by the calibration voltage calculation means the measurement value measured by the DUT voltage selection means And a true voltage correction step of correcting to a true voltage by using the calibration value of the path as described above.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9029482A JPH10227837A (en) | 1997-02-14 | 1997-02-14 | Apparatus and method for calibration of test voltage in semiconductor testing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9029482A JPH10227837A (en) | 1997-02-14 | 1997-02-14 | Apparatus and method for calibration of test voltage in semiconductor testing device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10227837A true JPH10227837A (en) | 1998-08-25 |
Family
ID=12277310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9029482A Pending JPH10227837A (en) | 1997-02-14 | 1997-02-14 | Apparatus and method for calibration of test voltage in semiconductor testing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10227837A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001281292A (en) * | 2000-04-03 | 2001-10-10 | Advantest Corp | Method and device for calibrating voltage generator of ic testing device |
| KR100499624B1 (en) * | 1998-12-31 | 2005-09-02 | 주식회사 하이닉스반도체 | Voltage generator test device for semiconductor memory devices |
| JP2015055516A (en) * | 2013-09-11 | 2015-03-23 | 日置電機株式会社 | Substrate inspection device and standard |
-
1997
- 1997-02-14 JP JP9029482A patent/JPH10227837A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP4502448B2 (en) * | 2000-04-03 | 2010-07-14 | 株式会社アドバンテスト | Voltage generator calibration method and voltage generator calibration device in IC test equipment |
| JP2015055516A (en) * | 2013-09-11 | 2015-03-23 | 日置電機株式会社 | Substrate inspection device and standard |
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