JPH1022750A - 低電圧演算増幅器の入力段および方法 - Google Patents
低電圧演算増幅器の入力段および方法Info
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- JPH1022750A JPH1022750A JP9058484A JP5848497A JPH1022750A JP H1022750 A JPH1022750 A JP H1022750A JP 9058484 A JP9058484 A JP 9058484A JP 5848497 A JP5848497 A JP 5848497A JP H1022750 A JPH1022750 A JP H1022750A
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- H—ELECTRICITY
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- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
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- H03F3/4508—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using bipolar transistors as the active amplifying circuit
-
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-
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Abstract
(57)【要約】
【課題】 広い電圧範囲、広い温度範囲で動作し、高速
かつ広帯域の電源電圧範囲に近いスイング能力を有する
演算増幅器を実現する。 【解決手段】 ＯＰアンプ入力段１２はＮチャネルデプ
レッションモードＭＯＳＦＥＴを使用して差動入力の増
幅を行いかつ一定のトランスコンダクタンスを維持す
る。ソースホロワＭＯＳＦＥＴ１３がＡＣ信号、ステー
ジ１出力、を電流シンクトランジスタ１８のベースに転
送する上で単一利得を提供する。シンク制御回路１４お
よびソース制御回路２２はトランジスタ１８および２４
のベースドライブ電流を生成する。入力信号に応じて、
シンクパススルー信号に関するＡＣ信号経路はＯＰアン
プ出力シンクトランジスタを制御して電流を引き込み、
あるいは電流スティアリング回路１６を通してソースパ
ススルー信号が電流を供給するようＯＰアンプ出力ソー
ストランジスタを制御する。
かつ広帯域の電源電圧範囲に近いスイング能力を有する
演算増幅器を実現する。 【解決手段】 ＯＰアンプ入力段１２はＮチャネルデプ
レッションモードＭＯＳＦＥＴを使用して差動入力の増
幅を行いかつ一定のトランスコンダクタンスを維持す
る。ソースホロワＭＯＳＦＥＴ１３がＡＣ信号、ステー
ジ１出力、を電流シンクトランジスタ１８のベースに転
送する上で単一利得を提供する。シンク制御回路１４お
よびソース制御回路２２はトランジスタ１８および２４
のベースドライブ電流を生成する。入力信号に応じて、
シンクパススルー信号に関するＡＣ信号経路はＯＰアン
プ出力シンクトランジスタを制御して電流を引き込み、
あるいは電流スティアリング回路１６を通してソースパ
ススルー信号が電流を供給するようＯＰアンプ出力ソー
ストランジスタを制御する。
Description
【０００１】
【発明の属する技術分野】本発明は一般的には集積回路
設計に関し、かつ、より特定的には、電源導体対電源導
体間の（ｒａｉｌ−ｔｏ−ｒａｉｌ）入力能力を達成す
るためにデプレッションモードの金属酸化物半導体電界
効果トランジスタ（ＭＯＳＦＥＴ）装置を使用する差動
増幅入力段を有するモノリシック演算増幅器に関する。
設計に関し、かつ、より特定的には、電源導体対電源導
体間の（ｒａｉｌ−ｔｏ−ｒａｉｌ）入力能力を達成す
るためにデプレッションモードの金属酸化物半導体電界
効果トランジスタ（ＭＯＳＦＥＴ）装置を使用する差動
増幅入力段を有するモノリシック演算増幅器に関する。
【０００２】
【従来の技術】演算増幅器を含む電子システムに対する
産業上の傾向はバッテリ電源から供給されるより低い動
作電圧に向かっている。従って、増幅器は、高い入力イ
ンピーダンス、低い入力オフセット電圧、低いノイズ、
高い帯域幅、高速かつ十分な出力ドライブ能力のような
伝統的なＯＰアンプの備えに加えて低い電圧の単一電源
動作を必要とする用途を有している。集積回路に対する
異なる製造プロセスによって、ＯＰアンプの入力段に対
する上に述べた基準を満足することを目指した、ダーリ
ントンＰＮＰトランジスタおよびＰチャネルデプレッシ
ョンモードＭＯＳＦＥＴのような差動入力段のための技
術が可能になっている。増幅器の出力段は、低いクロス
オーバひずみ、電源導体から電源導体までの性能を含む
大きな出力電圧スイング、卓越した位相および利得マー
ジン、低い出力インピーダンス、および対称的な電流供
給（ソース：ｓｏｕｒｃｅ）および電流引き込み（シン
ク：ｓｉｎｋ）能力を目指して、ＮＰＮ，ＰＮＰおよび
ＭＯＳＦＥＴを含むトランジスタの組合わせを含む技術
を使用してきている。
産業上の傾向はバッテリ電源から供給されるより低い動
作電圧に向かっている。従って、増幅器は、高い入力イ
ンピーダンス、低い入力オフセット電圧、低いノイズ、
高い帯域幅、高速かつ十分な出力ドライブ能力のような
伝統的なＯＰアンプの備えに加えて低い電圧の単一電源
動作を必要とする用途を有している。集積回路に対する
異なる製造プロセスによって、ＯＰアンプの入力段に対
する上に述べた基準を満足することを目指した、ダーリ
ントンＰＮＰトランジスタおよびＰチャネルデプレッシ
ョンモードＭＯＳＦＥＴのような差動入力段のための技
術が可能になっている。増幅器の出力段は、低いクロス
オーバひずみ、電源導体から電源導体までの性能を含む
大きな出力電圧スイング、卓越した位相および利得マー
ジン、低い出力インピーダンス、および対称的な電流供
給（ソース：ｓｏｕｒｃｅ）および電流引き込み（シン
ク：ｓｉｎｋ）能力を目指して、ＮＰＮ，ＰＮＰおよび
ＭＯＳＦＥＴを含むトランジスタの組合わせを含む技術
を使用してきている。
【０００３】
【発明が解決しようとする課題】種々の形式の入力段が
単一供給電源から動作するが、増幅器の動作に対する低
電圧の制限はおのおのの形式の入力段およびおのおのの
集積回路製造プロセスに対して異なる。ＯＰアンプのた
めの現在の入力段の設計は寿命の終りが１ボルトに近い
バッテリによって給電される製品における用途を妨げる
電圧動作限界を有している。例えば、温度の影響および
電流経路を補償するために複数のバイポーラトランジス
タを使用するＯＰアンプは標準的なトランジスタのベー
ス−エミッタ電圧降下によって引き起こされる低動作電
圧限界を有する。
単一供給電源から動作するが、増幅器の動作に対する低
電圧の制限はおのおのの形式の入力段およびおのおのの
集積回路製造プロセスに対して異なる。ＯＰアンプのた
めの現在の入力段の設計は寿命の終りが１ボルトに近い
バッテリによって給電される製品における用途を妨げる
電圧動作限界を有している。例えば、温度の影響および
電流経路を補償するために複数のバイポーラトランジス
タを使用するＯＰアンプは標準的なトランジスタのベー
ス−エミッタ電圧降下によって引き起こされる低動作電
圧限界を有する。
【０００４】従って、バッテリ電源から給電される種々
の用途において、特に演算増幅器の特性を低下させない
低電圧の用途において使用できる多用途の演算増幅器の
必要性が存在する。高い入力インピーダンスおよび低い
入力オフセット電圧を提供するＯＰアンプの入力段の必
要性が存在する。また、高速度および広い帯域幅を可能
にするため信号経路におけるトランジスタを最少化しか
つ依然として入力および出力双方の電源導体から電源導
体までの能力を有するＯＰアンプの必要性が存在する。
の用途において、特に演算増幅器の特性を低下させない
低電圧の用途において使用できる多用途の演算増幅器の
必要性が存在する。高い入力インピーダンスおよび低い
入力オフセット電圧を提供するＯＰアンプの入力段の必
要性が存在する。また、高速度および広い帯域幅を可能
にするため信号経路におけるトランジスタを最少化しか
つ依然として入力および出力双方の電源導体から電源導
体までの能力を有するＯＰアンプの必要性が存在する。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、低電圧演算増幅器入力段（１２）
が提供され、該入力段は、差動入力信号（ＶＩＮ）を受
けるための入力、前記入力に結合された金属酸化物半導
体電界効果トランジスタ（ＭＯＳＦＥＴ）の差動対（３
０，３２）であって、該ＭＯＳＦＥＴの差動対（３０，
３２）は前記差動入力信号（ＶＩＮ）を受けかつそこか
ら交流（ＡＣ）入力を生成するもの、そして前記ＭＯＳ
ＦＥＴの差動対（３０，３２）に結合された電流バイア
ス回路（３９）であって、該電流バイアス回路（３９）
は前記ＡＣ入力を受けかつそこから入力段出力（６７）
を生成し、該入力段出力（６７）は差動入力信号（Ｖ
ＩＮ）の増幅されたものである、前記電流バイアス回路
（３９）を備えている。
め、本発明によれば、低電圧演算増幅器入力段（１２）
が提供され、該入力段は、差動入力信号（ＶＩＮ）を受
けるための入力、前記入力に結合された金属酸化物半導
体電界効果トランジスタ（ＭＯＳＦＥＴ）の差動対（３
０，３２）であって、該ＭＯＳＦＥＴの差動対（３０，
３２）は前記差動入力信号（ＶＩＮ）を受けかつそこか
ら交流（ＡＣ）入力を生成するもの、そして前記ＭＯＳ
ＦＥＴの差動対（３０，３２）に結合された電流バイア
ス回路（３９）であって、該電流バイアス回路（３９）
は前記ＡＣ入力を受けかつそこから入力段出力（６７）
を生成し、該入力段出力（６７）は差動入力信号（Ｖ
ＩＮ）の増幅されたものである、前記電流バイアス回路
（３９）を備えている。
【０００６】この場合、前記ＭＯＳＦＥＴの差動対（３
０，３２）はＮチャネルデプレッションモードトランジ
スタから構成することができる。
０，３２）はＮチャネルデプレッションモードトランジ
スタから構成することができる。
【０００７】また、前記差動入力信号（ＶＩＮ）はほぼ
グランド基準に近く前記ＭＯＳＦＥＴの差動対（３０，
３２）をグランド電源導体において検知させかつ正の電
源導体において前記差動入力信号（ＶＩＮ）を検知する
ため基板効果によりしきい値をシフトさせると好都合で
ある。
グランド基準に近く前記ＭＯＳＦＥＴの差動対（３０，
３２）をグランド電源導体において検知させかつ正の電
源導体において前記差動入力信号（ＶＩＮ）を検知する
ため基板効果によりしきい値をシフトさせると好都合で
ある。
【０００８】本発明の別の態樣では、低電圧演算増幅器
に対し増幅された入力を提供する方法が提供され、該方
法は、差動入力（ＶＩＮ）を受ける段階、前記差動入力
（ＶＩＮ）を金属酸化物半導体電界効果トランジスタ
（ＭＯＳＦＥＴ）の差動対（３０，３２）のゲートに印
加する段階、そして前記増幅された入力を前記ＭＯＳＦ
ＥＴの差動対（３０，３２）の飽和電流にもとづき前記
ＭＯＳＦＥＴの差動対（３０，３２）のドレイン出力か
ら提供する段階を備えている。
に対し増幅された入力を提供する方法が提供され、該方
法は、差動入力（ＶＩＮ）を受ける段階、前記差動入力
（ＶＩＮ）を金属酸化物半導体電界効果トランジスタ
（ＭＯＳＦＥＴ）の差動対（３０，３２）のゲートに印
加する段階、そして前記増幅された入力を前記ＭＯＳＦ
ＥＴの差動対（３０，３２）の飽和電流にもとづき前記
ＭＯＳＦＥＴの差動対（３０，３２）のドレイン出力か
ら提供する段階を備えている。
【０００９】本発明のさらに別の態樣では、低電圧演算
増幅器に対し増幅された入力を提供する方法が提供さ
れ、該方法は、ＯＰアンプ入力段出力（６７）における
電流供給（ｓｏｕｒｃｅ）および電流引き込み（ｓｉｎ
ｋ）能力を整合する段階を具備している。
増幅器に対し増幅された入力を提供する方法が提供さ
れ、該方法は、ＯＰアンプ入力段出力（６７）における
電流供給（ｓｏｕｒｃｅ）および電流引き込み（ｓｉｎ
ｋ）能力を整合する段階を具備している。
【００１０】
【発明の実施の形態】低電圧演算増幅器１０のためのブ
ロック図が図１に示されている。差動入力信号ＶＩＮが
ＯＰアンプ入力段１２への２つの入力の間に印加され
る。ＯＰアンプ入力段１２の端子６７はＭＯＳＦＥＴ
１３のゲートに結合されている。ドレイン端子、ソース
端子、およびゲート端子を備えたＭＯＳＦＥＴデバイス
は電流導通用トランジスタであり、第１の電流端子、第
２の電流端子および制御端子を有する。以下の説明にお
いてはバイポーラトランジスタの代わりに適切な場合に
ＭＯＳＦＥＴまたは他の等価物を使用できることに注意
を要する。ＭＯＳＦＥＴ１３のドレインは、１ボルトの
ような、正の電源で動作する電源導体ＶＣＣに結合され
ている。演算増幅器１０のための負の電源は図面および
説明においてはグランド基準として示されている。ＭＯ
ＳＦＥＴ １３のソースはシンク（ｓｉｎｋ）制御回路
１４の入力にかつ電流シンク（ｃｕｒｒｅｎｔ ｓｉｎ
ｋ）１５の第１の端子に結合され、ほぼ２５マイクロア
ンペアを引き込む（ｓｉｎｋ）。ＭＯＳＦＥＴ １３の
バルク（図示せず）はある電圧基準（図示せず）に結合
されている。電流シンク１５の第２の端子はグランド基
準に結合されている。シンク制御回路１４の端子１０７
はトランスリニアループ（ｔｒａｎｓｌｉｎｅａｒｌｏ
ｏｐ）１６の第１の入力にかつＮＰＮトランジスタ１８
のベースに結合されている。容量２０はトランジスタ１
８のベースおよびコレクタの間に結合され、かつ好まし
い実施形態ではほぼ８ピコファラッドの容量を有する。
エミッタ端子、コレクタ端子、およびベース端子を備え
たＮＰＮトランジスタまたはＰＮＰトランジスタは電流
導通用トランジスタであり、第１の電流端子、第２の電
流端子、および制御端子を有する。トランジスタ１８の
エミッタはグランド基準に結合され、一方トランジスタ
１８のコレクタは出力信号、ＶＯＵＴ、を提供するため
に端子２５に結合されている。
ロック図が図１に示されている。差動入力信号ＶＩＮが
ＯＰアンプ入力段１２への２つの入力の間に印加され
る。ＯＰアンプ入力段１２の端子６７はＭＯＳＦＥＴ
１３のゲートに結合されている。ドレイン端子、ソース
端子、およびゲート端子を備えたＭＯＳＦＥＴデバイス
は電流導通用トランジスタであり、第１の電流端子、第
２の電流端子および制御端子を有する。以下の説明にお
いてはバイポーラトランジスタの代わりに適切な場合に
ＭＯＳＦＥＴまたは他の等価物を使用できることに注意
を要する。ＭＯＳＦＥＴ１３のドレインは、１ボルトの
ような、正の電源で動作する電源導体ＶＣＣに結合され
ている。演算増幅器１０のための負の電源は図面および
説明においてはグランド基準として示されている。ＭＯ
ＳＦＥＴ １３のソースはシンク（ｓｉｎｋ）制御回路
１４の入力にかつ電流シンク（ｃｕｒｒｅｎｔ ｓｉｎ
ｋ）１５の第１の端子に結合され、ほぼ２５マイクロア
ンペアを引き込む（ｓｉｎｋ）。ＭＯＳＦＥＴ １３の
バルク（図示せず）はある電圧基準（図示せず）に結合
されている。電流シンク１５の第２の端子はグランド基
準に結合されている。シンク制御回路１４の端子１０７
はトランスリニアループ（ｔｒａｎｓｌｉｎｅａｒｌｏ
ｏｐ）１６の第１の入力にかつＮＰＮトランジスタ１８
のベースに結合されている。容量２０はトランジスタ１
８のベースおよびコレクタの間に結合され、かつ好まし
い実施形態ではほぼ８ピコファラッドの容量を有する。
エミッタ端子、コレクタ端子、およびベース端子を備え
たＮＰＮトランジスタまたはＰＮＰトランジスタは電流
導通用トランジスタであり、第１の電流端子、第２の電
流端子、および制御端子を有する。トランジスタ１８の
エミッタはグランド基準に結合され、一方トランジスタ
１８のコレクタは出力信号、ＶＯＵＴ、を提供するため
に端子２５に結合されている。
【００１１】図１におけるソース制御回路２２の端子１
４７はトランスリニアループ１６の出力にかつＰＮＰト
ランジスタ２４のベースに結合されている。容量２６が
トランジスタ２４のベースとコレクタとの間に結合され
かつ好ましい実施形態ではほぼ８ピコファラッドの容量
を有する。トランジスタ２４のエミッタは動作電位Ｖ
ＣＣに結合されている。トランジスタ２４のコレクタは
出力ドライバ段の出力として信号ＶＯＵＴを提供するた
めに端子２５に結合されている。ほぼ２０ピコファラッ
ドに選択された、容量２８および、ほぼ１．４キロオー
ムに選択された、抵抗２７は直列に端子２５とＯＰアン
プの入力段１２の端子６７の間に結合されている。
４７はトランスリニアループ１６の出力にかつＰＮＰト
ランジスタ２４のベースに結合されている。容量２６が
トランジスタ２４のベースとコレクタとの間に結合され
かつ好ましい実施形態ではほぼ８ピコファラッドの容量
を有する。トランジスタ２４のエミッタは動作電位Ｖ
ＣＣに結合されている。トランジスタ２４のコレクタは
出力ドライバ段の出力として信号ＶＯＵＴを提供するた
めに端子２５に結合されている。ほぼ２０ピコファラッ
ドに選択された、容量２８および、ほぼ１．４キロオー
ムに選択された、抵抗２７は直列に端子２５とＯＰアン
プの入力段１２の端子６７の間に結合されている。
【００１２】低電圧演算増幅器１０は２つの増幅段を有
する。ＯＰアンプ入力段１２の出力は第１段の増幅とし
ての増幅された差動入力信号を構成しかつ出力段２９は
第２段の増幅を提供する。ＭＯＳＦＥＴ １３はＮチャ
ネルデプレッションモードのソースフォロワＭＯＳＦＥ
Ｔとして接続されかつ負のしきい値電圧をもつよう処理
される。デプレッションモードのソースフォロワにおい
ては、ゲート端子に与えられる電位はソース端子に受け
渡される。該ＭＯＳＦＥＴ装置は入力信号を変化させあ
るいは増幅することはなくかつ従ってＯＰアンプ入力段
１２の低電圧演算増幅器入力段からの受信した出力を転
送する上で単一利得（ｕｎｉｔｙ ｇａｉｎ）を提供す
る。ＭＯＳＦＥＴ１３はＭＯＳＦＥＴ装置に固有の高い
入力インピーダンスを提供する。この高い入力インピー
ダンスはＭＯＳＦＥＴ装置を処理する上で形成される誘
電体酸化物により、グランド基準へあるいは動作電位Ｖ
ＣＣへの電流経路からゲート端子を隔離することに基づ
く。
する。ＯＰアンプ入力段１２の出力は第１段の増幅とし
ての増幅された差動入力信号を構成しかつ出力段２９は
第２段の増幅を提供する。ＭＯＳＦＥＴ １３はＮチャ
ネルデプレッションモードのソースフォロワＭＯＳＦＥ
Ｔとして接続されかつ負のしきい値電圧をもつよう処理
される。デプレッションモードのソースフォロワにおい
ては、ゲート端子に与えられる電位はソース端子に受け
渡される。該ＭＯＳＦＥＴ装置は入力信号を変化させあ
るいは増幅することはなくかつ従ってＯＰアンプ入力段
１２の低電圧演算増幅器入力段からの受信した出力を転
送する上で単一利得（ｕｎｉｔｙ ｇａｉｎ）を提供す
る。ＭＯＳＦＥＴ１３はＭＯＳＦＥＴ装置に固有の高い
入力インピーダンスを提供する。この高い入力インピー
ダンスはＭＯＳＦＥＴ装置を処理する上で形成される誘
電体酸化物により、グランド基準へあるいは動作電位Ｖ
ＣＣへの電流経路からゲート端子を隔離することに基づ
く。
【００１３】図１を参照すると、シンク制御回路１４は
低電圧演算増幅器１０の電流引き込みまたは電流シンク
能力を制御するトランジスタ１８のためのベース電流ド
ライブを発生する。低電圧演算増幅器１０は８ボルトか
ら１ボルトのＶＣＣ動作範囲を有する。３ボルトの動作
電位ＶＣＣでは、トランジスタ１８の電流シンク能力は
５０ミリアンペアである。ソース制御回路２２は低電圧
演算増幅器１０の電流供給または電流ソース能力を制御
するトランジスタ２４のためのベース電流ドライブを発
生する。３ボルトの動作電位ＶＣＣにおいては、トラン
ジスタ２４の電流ソース能力は５０ミリアンペアであ
る。信号ＶＩＮがＯＰアンプ入力段１２によって増幅さ
れたとき、端子１０７におけるトランスリニアループ１
６への信号は端子６７における信号の転送された出力で
ある。従って、ＯＰアンプ入力段１２への入力信号Ｖ
ＩＮに基づき、トランスリニアループ１６はシンク制御
回路１４が動作しかつ低電圧演算増幅器１０がトランジ
スタ１８を通して電流を引き込んでいる（ｓｉｎｋｉｎ
ｇ）かあるいはソース制御回路２２が動作しかつ低電圧
演算増幅器１０がトランジスタ２４を通して電流を供給
している（ｓｏｕｒｃｉｎｇ）かを選択する。
低電圧演算増幅器１０の電流引き込みまたは電流シンク
能力を制御するトランジスタ１８のためのベース電流ド
ライブを発生する。低電圧演算増幅器１０は８ボルトか
ら１ボルトのＶＣＣ動作範囲を有する。３ボルトの動作
電位ＶＣＣでは、トランジスタ１８の電流シンク能力は
５０ミリアンペアである。ソース制御回路２２は低電圧
演算増幅器１０の電流供給または電流ソース能力を制御
するトランジスタ２４のためのベース電流ドライブを発
生する。３ボルトの動作電位ＶＣＣにおいては、トラン
ジスタ２４の電流ソース能力は５０ミリアンペアであ
る。信号ＶＩＮがＯＰアンプ入力段１２によって増幅さ
れたとき、端子１０７におけるトランスリニアループ１
６への信号は端子６７における信号の転送された出力で
ある。従って、ＯＰアンプ入力段１２への入力信号Ｖ
ＩＮに基づき、トランスリニアループ１６はシンク制御
回路１４が動作しかつ低電圧演算増幅器１０がトランジ
スタ１８を通して電流を引き込んでいる（ｓｉｎｋｉｎ
ｇ）かあるいはソース制御回路２２が動作しかつ低電圧
演算増幅器１０がトランジスタ２４を通して電流を供給
している（ｓｏｕｒｃｉｎｇ）かを選択する。
【００１４】図１を参照すると、２つの増幅段を備え
た、低電圧演算増幅器１０は２つの周波数ポールを有す
る。抵抗２７および容量２８の機能は一方の周波数ポー
ルを低電圧演算増幅器１０の帯域幅より高く移動させか
つ他方の支配的な周波数ポールを周波数の上でより低く
移動させることである。このポール分割技術の目的は増
幅器の安定性を保証することである。すなわち、第２の
ポールを単一利得ポイントを超えて外側に移動させるこ
とにより、十分な位相マージンが達成され、それによっ
て位相シフトが単一利得ポイントで１８０度でないよう
になり、かつ低電圧演算増幅器１０は発振を防止され
る。
た、低電圧演算増幅器１０は２つの周波数ポールを有す
る。抵抗２７および容量２８の機能は一方の周波数ポー
ルを低電圧演算増幅器１０の帯域幅より高く移動させか
つ他方の支配的な周波数ポールを周波数の上でより低く
移動させることである。このポール分割技術の目的は増
幅器の安定性を保証することである。すなわち、第２の
ポールを単一利得ポイントを超えて外側に移動させるこ
とにより、十分な位相マージンが達成され、それによっ
て位相シフトが単一利得ポイントで１８０度でないよう
になり、かつ低電圧演算増幅器１０は発振を防止され
る。
【００１５】図２は図１に示されるＯＰアンプとともに
使用するのに適したＯＰアンプ入力段１２の好ましい実
施形態の回路図を示す。低電圧演算増幅器１０において
増幅された入力を提供する第１ステージはＯＰアンプ入
力段１２によって達成される。信号ＶＩＮはＮチャネル
のデプレッションモード金属酸化物半導体電界効果トラ
ンジスタ（ＭＯＳＦＥＴ）３０および３２のゲートの間
に結合される。ＭＯＳＦＥＴ３０のドレインは電流源３
４の一方の端子に結合され、ほぼ８０マイクロアンペア
の電流を供給する。ＭＯＳＦＥＴ ３２のドレインは電
流源３６の一方の端子に結合され、ほぼ８０マイクロア
ンペアの電流を供給する。電流源３４および３６の双方
に対する第２の端子は動作電位ＶＣＣに結合されてい
る。ＭＯＳＦＥＴ ３０および３２の双方のソース端子
は電流シンク３８の一方の端子に結合され、ほぼ４０マ
イクロアンペアの電流を引き込む。電流シンク３８の他
方の端子はグランド基準に結合されている。両方のＭＯ
ＳＦＥＴ ３０およびＭＯＳＦＥＴ ３２のバルク、ま
たはウエル、端子はグランド基準に結合されている。
使用するのに適したＯＰアンプ入力段１２の好ましい実
施形態の回路図を示す。低電圧演算増幅器１０において
増幅された入力を提供する第１ステージはＯＰアンプ入
力段１２によって達成される。信号ＶＩＮはＮチャネル
のデプレッションモード金属酸化物半導体電界効果トラ
ンジスタ（ＭＯＳＦＥＴ）３０および３２のゲートの間
に結合される。ＭＯＳＦＥＴ３０のドレインは電流源３
４の一方の端子に結合され、ほぼ８０マイクロアンペア
の電流を供給する。ＭＯＳＦＥＴ ３２のドレインは電
流源３６の一方の端子に結合され、ほぼ８０マイクロア
ンペアの電流を供給する。電流源３４および３６の双方
に対する第２の端子は動作電位ＶＣＣに結合されてい
る。ＭＯＳＦＥＴ ３０および３２の双方のソース端子
は電流シンク３８の一方の端子に結合され、ほぼ４０マ
イクロアンペアの電流を引き込む。電流シンク３８の他
方の端子はグランド基準に結合されている。両方のＭＯ
ＳＦＥＴ ３０およびＭＯＳＦＥＴ ３２のバルク、ま
たはウエル、端子はグランド基準に結合されている。
【００１６】図２の差動対のＭＯＳＦＥＴ ３０および
３２は入力信号ＶＩＮを受け、交流（ＡＣ）信号入力と
して供給される、ＭＯＳＦＥＴ ３０および３２のドレ
イン端子からの２つのドレイン出力を電流バイアス回路
３９に供給する。電流バイアス回路３９の機能はＭＯＳ
ＦＥＴ ３０および３２のドレイン端子から結合された
２つの入力に対して等しい負荷を提供し、出力端子６７
におけるソースおよびシンク電流能力を整合させ、出力
端子６７において高いインピーダンスを提供し、かつ入
力信号ＶＩＮの差動−シングルエンデッド変換を行う。
トランジスタ４０，４２，４４，４６および４８はＰＮ
Ｐ型であり、好ましい実施形態ではトランジスタ４８の
コレクタに接続された共通のトランジスタベース端子を
備えている。ほぼ２０マイクロアンペアの電流をシンク
する、電流シンク５０は前記共通ベースおよびトランジ
スタ４８のコレクタ端子に結合された第１の端子を有す
る。電流シンク５０の第２の端子はグランド基準に結合
されている。トランジスタ４０および４２のエミッタは
ＭＯＳＦＥＴ ３０のドレインに結合されている。トラ
ンジスタ４４および４６のエミッタはＭＯＳＦＥＴ ３
２のドレインに結合されている。トランジスタ４８のエ
ミッタは、ほぼ７．５キロオームに選択された、抵抗４
９の一方の端子に結合され、かつ抵抗４９の第２の端子
は動作電位ＶＣＣに結合されている。
３２は入力信号ＶＩＮを受け、交流（ＡＣ）信号入力と
して供給される、ＭＯＳＦＥＴ ３０および３２のドレ
イン端子からの２つのドレイン出力を電流バイアス回路
３９に供給する。電流バイアス回路３９の機能はＭＯＳ
ＦＥＴ ３０および３２のドレイン端子から結合された
２つの入力に対して等しい負荷を提供し、出力端子６７
におけるソースおよびシンク電流能力を整合させ、出力
端子６７において高いインピーダンスを提供し、かつ入
力信号ＶＩＮの差動−シングルエンデッド変換を行う。
トランジスタ４０，４２，４４，４６および４８はＰＮ
Ｐ型であり、好ましい実施形態ではトランジスタ４８の
コレクタに接続された共通のトランジスタベース端子を
備えている。ほぼ２０マイクロアンペアの電流をシンク
する、電流シンク５０は前記共通ベースおよびトランジ
スタ４８のコレクタ端子に結合された第１の端子を有す
る。電流シンク５０の第２の端子はグランド基準に結合
されている。トランジスタ４０および４２のエミッタは
ＭＯＳＦＥＴ ３０のドレインに結合されている。トラ
ンジスタ４４および４６のエミッタはＭＯＳＦＥＴ ３
２のドレインに結合されている。トランジスタ４８のエ
ミッタは、ほぼ７．５キロオームに選択された、抵抗４
９の一方の端子に結合され、かつ抵抗４９の第２の端子
は動作電位ＶＣＣに結合されている。
【００１７】トランジスタ５２，５４，５６，５８，６
０，６２，６４，６６および７２は図２のＯＰアンプ入
力段１２の好ましい実施形態ではＮＰＮ型である。トラ
ンジスタ４４および５２の共通コレクタはトランジスタ
５４および５６の共通ベースに結合されている。トラン
ジスタ４０，４２，５８および６０の共通コレクタはト
ランジスタ６２および６４の共通ベースに結合されてい
る。トランジスタ５２のエミッタはトランジスタ５４の
コレクタに結合されている。トランジスタ５６のコレク
タはトランジスタ５８のエミッタに結合されている。ト
ランジスタ５４および５６のエミッタはグランド基準に
結合されている。トランジスタ６０のエミッタはトラン
ジスタ６２のコレクタに結合されている。トランジスタ
６４のコレクタはトランジスタ６６のエミッタに結合さ
れている。トランジスタ６２および６４のエミッタはグ
ランド基準に接続されている。トランジスタ５２，５
８，６０および６６の共通ベース端子は、２０マイクロ
アンペアを供給する、電流源６８の一方の端子に、かつ
９キロオームの抵抗７０の一方の端子に接続されてい
る。電流源６８の第２の端子は動作電位ＶＣＣに結合さ
れている。トランジスタ７０の第２の端子はトランジス
タ７２の共通コレクタおよびベースに結合されている。
トランジスタ７２のエミッタはグランド基準に結合され
ている。トランジスタ４６および６６の共通コレクタは
出力端子６７に結合されＯＰアンプ入力段の出力として
ステージ１出力（ＳＴＡＧＥ−１ ＯＵＴＰＵＴ）信号
を提供する。これはＯＰアンプ入力段１２に対する接続
を完成させる。
０，６２，６４，６６および７２は図２のＯＰアンプ入
力段１２の好ましい実施形態ではＮＰＮ型である。トラ
ンジスタ４４および５２の共通コレクタはトランジスタ
５４および５６の共通ベースに結合されている。トラン
ジスタ４０，４２，５８および６０の共通コレクタはト
ランジスタ６２および６４の共通ベースに結合されてい
る。トランジスタ５２のエミッタはトランジスタ５４の
コレクタに結合されている。トランジスタ５６のコレク
タはトランジスタ５８のエミッタに結合されている。ト
ランジスタ５４および５６のエミッタはグランド基準に
結合されている。トランジスタ６０のエミッタはトラン
ジスタ６２のコレクタに結合されている。トランジスタ
６４のコレクタはトランジスタ６６のエミッタに結合さ
れている。トランジスタ６２および６４のエミッタはグ
ランド基準に接続されている。トランジスタ５２，５
８，６０および６６の共通ベース端子は、２０マイクロ
アンペアを供給する、電流源６８の一方の端子に、かつ
９キロオームの抵抗７０の一方の端子に接続されてい
る。電流源６８の第２の端子は動作電位ＶＣＣに結合さ
れている。トランジスタ７０の第２の端子はトランジス
タ７２の共通コレクタおよびベースに結合されている。
トランジスタ７２のエミッタはグランド基準に結合され
ている。トランジスタ４６および６６の共通コレクタは
出力端子６７に結合されＯＰアンプ入力段の出力として
ステージ１出力（ＳＴＡＧＥ−１ ＯＵＴＰＵＴ）信号
を提供する。これはＯＰアンプ入力段１２に対する接続
を完成させる。
【００１８】本発明の１つの特徴として、ＯＰアンプ入
力段１２はＮチャネルデプレッションモードＭＯＳＦＥ
Ｔ３０および３２を使用して、ゲートがグランドであっ
ても、動作電源または動作電源の半分の電圧であって
も、電源導体から電源導体へスイングしかつ最小のトラ
ンスコンダクタンス変化を示す。トランスコンダクタン
スはＭＯＳＦＥＴのゲート−ソース電圧のある変化に対
するＭＯＳＦＥＴドレイン電流の変化として測定され
る。増幅器の帯域幅はトランスコンダクタンスに比例す
る。図１に見られるＭＯＳＦＥＴ１３およびＯＰアンプ
入力段１２のＭＯＳＦＥＴ３０および３２はゲート、ド
レイン、ソース、およびバルクとして表わされる４つの
端子を有するシリコン基板上に構成されたＮチャネルデ
プレッションモードトランジスタである。処理マスク層
は、ひ素（ａｒｓｅｎｉｃ）のような、Ｎ型ドーピング
材料をシリコンに注入してソースおよびドレイン領域を
形成するための領域を規定する。ゲート導体およびゲー
ト酸化物が物理的にソースおよびドレイン領域を分離す
るように処理マスク層によってＭＯＳＦＥＴゲート領域
も規定される。Ｎチャネルソースおよびドレイン領域
は、ホウ素（ｂｏｒｏｎ）のような、Ｐ型材料注入を受
けるためにウェル領域内に閉じ込められる。アルミニウ
ム金属のような、低抵抗導体材料がゲート端子、ソース
端子、ドレイン端子、およびウェル端子、またはバル
ク、への電気的接続を提供する。
力段１２はＮチャネルデプレッションモードＭＯＳＦＥ
Ｔ３０および３２を使用して、ゲートがグランドであっ
ても、動作電源または動作電源の半分の電圧であって
も、電源導体から電源導体へスイングしかつ最小のトラ
ンスコンダクタンス変化を示す。トランスコンダクタン
スはＭＯＳＦＥＴのゲート−ソース電圧のある変化に対
するＭＯＳＦＥＴドレイン電流の変化として測定され
る。増幅器の帯域幅はトランスコンダクタンスに比例す
る。図１に見られるＭＯＳＦＥＴ１３およびＯＰアンプ
入力段１２のＭＯＳＦＥＴ３０および３２はゲート、ド
レイン、ソース、およびバルクとして表わされる４つの
端子を有するシリコン基板上に構成されたＮチャネルデ
プレッションモードトランジスタである。処理マスク層
は、ひ素（ａｒｓｅｎｉｃ）のような、Ｎ型ドーピング
材料をシリコンに注入してソースおよびドレイン領域を
形成するための領域を規定する。ゲート導体およびゲー
ト酸化物が物理的にソースおよびドレイン領域を分離す
るように処理マスク層によってＭＯＳＦＥＴゲート領域
も規定される。Ｎチャネルソースおよびドレイン領域
は、ホウ素（ｂｏｒｏｎ）のような、Ｐ型材料注入を受
けるためにウェル領域内に閉じ込められる。アルミニウ
ム金属のような、低抵抗導体材料がゲート端子、ソース
端子、ドレイン端子、およびウェル端子、またはバル
ク、への電気的接続を提供する。
【００１９】図２のＯＰアンプ入力段１２は小さな差動
信号入力を受けかつ正確に増幅を与える。Ｎチャネルデ
プレッションモードＭＯＳＦＥＴ３０および３２は入力
信号ＶＩＮの電圧範囲にわたりかつ動作電位ＶＣＣの範
囲にわたり飽和モードで引き続き動作する。ＭＯＳＦＥ
Ｔ装置は装置のドレイン電圧が装置のゲート電圧および
しきい値電圧の差より大きい場合に飽和領域で動作する
から、装置のしきい値電圧は重要なＭＯＳＦＥＴパラメ
ータとなる。デプレッションモードＭＯＳＦＥＴ１３，
３０および３２に対しては、しきい値電圧はドレイン−
ソース電流導通が終了する点での測定されたゲート−ソ
ース電圧である。
信号入力を受けかつ正確に増幅を与える。Ｎチャネルデ
プレッションモードＭＯＳＦＥＴ３０および３２は入力
信号ＶＩＮの電圧範囲にわたりかつ動作電位ＶＣＣの範
囲にわたり飽和モードで引き続き動作する。ＭＯＳＦＥ
Ｔ装置は装置のドレイン電圧が装置のゲート電圧および
しきい値電圧の差より大きい場合に飽和領域で動作する
から、装置のしきい値電圧は重要なＭＯＳＦＥＴパラメ
ータとなる。デプレッションモードＭＯＳＦＥＴ１３，
３０および３２に対しては、しきい値電圧はドレイン−
ソース電流導通が終了する点での測定されたゲート−ソ
ース電圧である。
【００２０】シリコンウェーハ上で製造されいるＮチャ
ネル装置に対するしきい値電圧はドレイン−ソース導通
チャネルを除去しかつ電流を終わらせるために４つの特
定の物理的処理の製造の影響を克服するために必要とさ
れるゲート電圧として規定される。第１および第２のし
きい値の影響はシリコン−２酸化シリコン境界でのゲー
トの下での仕事関数および電荷を克服するためにゲート
において印加される電位として規定される。仕事関数電
位はゲート材料におけるおよび半導体材料におけるフェ
ルミレベルでの電子のエネルギの差異に基づく。シリコ
ン−２酸化シリコン境界での電荷は結晶配向および集積
回路の処理に依存する。ＭＯＳＦＥＴに対する第３およ
び第４のしきい値電圧の効果は表面反転層を形成するの
に必要な電位に帰する。ゲート導体に印加される電界に
よってソースからドレインへ誘起されるＮ型導電チャネ
ル層はバルク材料における不純物の濃度に依存する。
ネル装置に対するしきい値電圧はドレイン−ソース導通
チャネルを除去しかつ電流を終わらせるために４つの特
定の物理的処理の製造の影響を克服するために必要とさ
れるゲート電圧として規定される。第１および第２のし
きい値の影響はシリコン−２酸化シリコン境界でのゲー
トの下での仕事関数および電荷を克服するためにゲート
において印加される電位として規定される。仕事関数電
位はゲート材料におけるおよび半導体材料におけるフェ
ルミレベルでの電子のエネルギの差異に基づく。シリコ
ン−２酸化シリコン境界での電荷は結晶配向および集積
回路の処理に依存する。ＭＯＳＦＥＴに対する第３およ
び第４のしきい値電圧の効果は表面反転層を形成するの
に必要な電位に帰する。ゲート導体に印加される電界に
よってソースからドレインへ誘起されるＮ型導電チャネ
ル層はバルク材料における不純物の濃度に依存する。
【００２１】ＮチャネルデプレッションモードＭＯＳＦ
ＥＴに対するしきい値電圧項は、ウェーハ出発材料、導
電ゲート材料のタイプ、ゲート酸化物境界のシリコンの
不純物、そしてＰウェルバルク領域のドーピング濃度の
ような、集積回路の製造の間の処理に直接関係する４つ
の項目に基づいている。しきい値調整注入（ｔｈｒｅｓ
ｈｏｌｄ ａｄｊｕｓｔ ｉｍｐｌａｎｔ）として知ら
れた、処理フロー工程はゲート領域においてより高いＮ
型ドーズ注入を与えることによりＮチャネルＭＯＳＦＥ
Ｔ装置がエンハンスメントモードからデプレッションモ
ードへと変えることができるようにする。デプレッショ
ンモードのＭＯＳＦＥＴ３０および３２は負のしきい値
電圧を備えて処理される。ゲートをグランド基準として
も、負のしきい値を備えたＭＯＳＦＥＴのデプレッショ
ンモードの装置はドレインからソース端子への電流導通
経路のための反転層を確立している。
ＥＴに対するしきい値電圧項は、ウェーハ出発材料、導
電ゲート材料のタイプ、ゲート酸化物境界のシリコンの
不純物、そしてＰウェルバルク領域のドーピング濃度の
ような、集積回路の製造の間の処理に直接関係する４つ
の項目に基づいている。しきい値調整注入（ｔｈｒｅｓ
ｈｏｌｄ ａｄｊｕｓｔ ｉｍｐｌａｎｔ）として知ら
れた、処理フロー工程はゲート領域においてより高いＮ
型ドーズ注入を与えることによりＮチャネルＭＯＳＦＥ
Ｔ装置がエンハンスメントモードからデプレッションモ
ードへと変えることができるようにする。デプレッショ
ンモードのＭＯＳＦＥＴ３０および３２は負のしきい値
電圧を備えて処理される。ゲートをグランド基準として
も、負のしきい値を備えたＭＯＳＦＥＴのデプレッショ
ンモードの装置はドレインからソース端子への電流導通
経路のための反転層を確立している。
【００２２】デプレッションモードＭＯＳＦＥＴ３０ま
たは３２のゲートをグランド基準とすることにより、装
置は飽和しかつ最小の基板効果（ｂｏｄｙ ｅｆｆｅｃ
ｔ）と共に通常のコモンモードの範囲内で動作する。Ｎ
チャネルＭＯＳＦＥＴはシリコンウェーハ上で処理され
る場合装置領域ごとの高いトランスコンダクタンスのた
め望ましい。ＭＯＳＦＥＴ３０および３２のゲート電位
がグランド基準より上昇すると、ＭＯＳＦＥＴ３０およ
び３２のソース端子は正のゲート電圧にしたがう。ＭＯ
ＳＦＥＴ３０および３２のバルク端子をグランド基準に
結合することにより、バルク端子電圧よりソース端子電
圧が高くなるとチャネル導通が変調され、これは基板効
果である。ソースからバルクへの電圧の増大はＮチャネ
ルデプレッションモードＭＯＳＦＥＴ装置のしきい値電
圧を、バルクにおける注入ドーピングにより引き起こさ
れる、負の値から正の値へと動的にシフトする。正のし
きい値により、ＭＯＳＦＥＴ装置のコモンモード範囲は
正の電源導体における検知に向けてシフトする。高いＰ
型ウェルのドーピングはＮチャネルデプレッションモー
ドＭＯＳＦＥＴ３０および３２の基板効果を増大させて
正の電源導体で動作している間に両方の装置の飽和領域
での動作を維持する。したがって、基板効果はしきい値
電圧を変調しかつＭＯＳＦＥＴ装置を飽和領域で動作す
るよう保つことによりＮチャネルデプレッションモード
ＭＯＳＦＥＴを助ける。
たは３２のゲートをグランド基準とすることにより、装
置は飽和しかつ最小の基板効果（ｂｏｄｙ ｅｆｆｅｃ
ｔ）と共に通常のコモンモードの範囲内で動作する。Ｎ
チャネルＭＯＳＦＥＴはシリコンウェーハ上で処理され
る場合装置領域ごとの高いトランスコンダクタンスのた
め望ましい。ＭＯＳＦＥＴ３０および３２のゲート電位
がグランド基準より上昇すると、ＭＯＳＦＥＴ３０およ
び３２のソース端子は正のゲート電圧にしたがう。ＭＯ
ＳＦＥＴ３０および３２のバルク端子をグランド基準に
結合することにより、バルク端子電圧よりソース端子電
圧が高くなるとチャネル導通が変調され、これは基板効
果である。ソースからバルクへの電圧の増大はＮチャネ
ルデプレッションモードＭＯＳＦＥＴ装置のしきい値電
圧を、バルクにおける注入ドーピングにより引き起こさ
れる、負の値から正の値へと動的にシフトする。正のし
きい値により、ＭＯＳＦＥＴ装置のコモンモード範囲は
正の電源導体における検知に向けてシフトする。高いＰ
型ウェルのドーピングはＮチャネルデプレッションモー
ドＭＯＳＦＥＴ３０および３２の基板効果を増大させて
正の電源導体で動作している間に両方の装置の飽和領域
での動作を維持する。したがって、基板効果はしきい値
電圧を変調しかつＭＯＳＦＥＴ装置を飽和領域で動作す
るよう保つことによりＮチャネルデプレッションモード
ＭＯＳＦＥＴを助ける。
【００２３】ＯＰアンプ入力段１２の別の実施形態は４
つのトランジスタ５２，５４，５６および５８をカレン
トミラーとして構成された２つのＮＰＮトランジスタで
置き換え、かつ４つのトランジスタ６０，６２，６４お
よび６６をこれもまたカレントミラーとして構成された
２つのＮＰＮトランジスタによって置き換えることを含
む。図２を参照すると、この別の実施形態は事実上トラ
ンジスタ５２，５８，６０および６６の各々に対しコレ
クタからエミッタへワイヤで短絡を行ないかつ次にこれ
らのトランジスタを回路図から除去したものである。こ
の別の実施形態においては、ＯＰアンプ入力段１２の電
流源６８、抵抗７０およびトランジスタ７２によって提
供される電圧基準は除去される。
つのトランジスタ５２，５４，５６および５８をカレン
トミラーとして構成された２つのＮＰＮトランジスタで
置き換え、かつ４つのトランジスタ６０，６２，６４お
よび６６をこれもまたカレントミラーとして構成された
２つのＮＰＮトランジスタによって置き換えることを含
む。図２を参照すると、この別の実施形態は事実上トラ
ンジスタ５２，５８，６０および６６の各々に対しコレ
クタからエミッタへワイヤで短絡を行ないかつ次にこれ
らのトランジスタを回路図から除去したものである。こ
の別の実施形態においては、ＯＰアンプ入力段１２の電
流源６８、抵抗７０およびトランジスタ７２によって提
供される電圧基準は除去される。
【００２４】いま述べた別の実施形態を備えた図２で示
されるＯＰアンプ入力段１２を参照すると、トランジス
タ４０のコレクタに流れる電流は、Ｉｃｅであり、ほぼ
３０マイクロアンペアである。同じ電流ＩｃｅはまたＯ
Ｐアンプ入力がコモンモードにある場合にトランジスタ
４２，４４および４６の各々に流れる。トランジスタ４
４におけるこのＩｃｅのコレクタ電流の２Ｉｂｅ部分は
トランジスタ５４および５６へベース電流を流すために
使用され、（Ｉｃｅ−２Ｉｂｅ）の電流をトランジスタ
５４のコレクタに残す。トランジスタ５４および５６の
カレントミラーは（Ｉｃｅ−２Ｉｂｅ）の電流がまたト
ランジスタ５６のコレクタにあることを意味する。トラ
ンジスタ４０および４２が各々等しいＩｃｅの電流、お
よびトランジスタ５６のコレクタに（Ｉｃｅ−２
Ｉｂｅ）の電流を供給することにより、トランジスタ６
２のコレクタ電流はトランジスタ６２および６４のベー
スへの電流２Ｉｂｅを減算した後Ｉｃｅである。トラン
ジスタ６２および６４のカレントミラーはトランジスタ
６２の同じＩｃｅのコレクタ電流がトランジスタ６４に
おけるコレクタ電流であり、それぞれトランジスタ４６
により供給されるＩｃｅの電流に整合することを意味す
る。したがって、電流バイアス回路３９は「ステージ１
出力」信号を供給するシンクトランジスタ６４およびソ
ーストランジスタ４６の電流供給および電流引き込み
（Ｉｃｅ）能力を整合させている。
されるＯＰアンプ入力段１２を参照すると、トランジス
タ４０のコレクタに流れる電流は、Ｉｃｅであり、ほぼ
３０マイクロアンペアである。同じ電流ＩｃｅはまたＯ
Ｐアンプ入力がコモンモードにある場合にトランジスタ
４２，４４および４６の各々に流れる。トランジスタ４
４におけるこのＩｃｅのコレクタ電流の２Ｉｂｅ部分は
トランジスタ５４および５６へベース電流を流すために
使用され、（Ｉｃｅ−２Ｉｂｅ）の電流をトランジスタ
５４のコレクタに残す。トランジスタ５４および５６の
カレントミラーは（Ｉｃｅ−２Ｉｂｅ）の電流がまたト
ランジスタ５６のコレクタにあることを意味する。トラ
ンジスタ４０および４２が各々等しいＩｃｅの電流、お
よびトランジスタ５６のコレクタに（Ｉｃｅ−２
Ｉｂｅ）の電流を供給することにより、トランジスタ６
２のコレクタ電流はトランジスタ６２および６４のベー
スへの電流２Ｉｂｅを減算した後Ｉｃｅである。トラン
ジスタ６２および６４のカレントミラーはトランジスタ
６２の同じＩｃｅのコレクタ電流がトランジスタ６４に
おけるコレクタ電流であり、それぞれトランジスタ４６
により供給されるＩｃｅの電流に整合することを意味す
る。したがって、電流バイアス回路３９は「ステージ１
出力」信号を供給するシンクトランジスタ６４およびソ
ーストランジスタ４６の電流供給および電流引き込み
（Ｉｃｅ）能力を整合させている。
【００２５】いま述べた単純化した形式の別の実施形態
は出力端子６７における前記信号「ステージ１出力」の
ための実効出力インピーダンスを改善する目的で図２に
示される好ましい実施形態へと強化された。トランジス
タ６４と直列のカスコードトランジスタ６６を加えるこ
とは出力端子６７における出力インピーダンスを増大す
る。トランジスタ６６にバランスさせるためにトランジ
スタ６０が加えられている。トランジスタ５２および５
８をトランジスタ５４および５６に加えることはトラン
ジスタ６０，６２，６４および６６によって形成される
カスコードカレントミラーへのＩｂｅ電流を整合しかつ
打ち消すために他のカスコードカレントミラーを形成す
る。
は出力端子６７における前記信号「ステージ１出力」の
ための実効出力インピーダンスを改善する目的で図２に
示される好ましい実施形態へと強化された。トランジス
タ６４と直列のカスコードトランジスタ６６を加えるこ
とは出力端子６７における出力インピーダンスを増大す
る。トランジスタ６６にバランスさせるためにトランジ
スタ６０が加えられている。トランジスタ５２および５
８をトランジスタ５４および５６に加えることはトラン
ジスタ６０，６２，６４および６６によって形成される
カスコードカレントミラーへのＩｂｅ電流を整合しかつ
打ち消すために他のカスコードカレントミラーを形成す
る。
【００２６】図２に示されるＯＰアンプ入力段１２はゲ
ート端子に印加される電圧に対して２乗則の関係にした
がうＭＯＳＦＥＴ３０および３２の飽和電流に基づき第
１段の信号ＶＩＮの増幅を提供する。端子６７が前記
「ステージ１出力」信号を供給する、電流バイアス回路
３９はトランジスタ４６および６６の共通コレクタへの
接続を考慮すると高インピーダンス出力である。電流バ
イアス回路３９はまた「ステージ１出力」信号を供給す
る上でトランジスタ４６および６６のソースおよびシン
ク電流能力を整合する。上に述べたように、トランジス
タ５２，５４，５６および５８はＩｂｅの打ち消しを可
能にするように一緒に接続され、この場合トランジスタ
４６および６６は端子６７において「ステージ１出力」
信号を供給する上でソースおよびシンク電流能力を整合
する。
ート端子に印加される電圧に対して２乗則の関係にした
がうＭＯＳＦＥＴ３０および３２の飽和電流に基づき第
１段の信号ＶＩＮの増幅を提供する。端子６７が前記
「ステージ１出力」信号を供給する、電流バイアス回路
３９はトランジスタ４６および６６の共通コレクタへの
接続を考慮すると高インピーダンス出力である。電流バ
イアス回路３９はまた「ステージ１出力」信号を供給す
る上でトランジスタ４６および６６のソースおよびシン
ク電流能力を整合する。上に述べたように、トランジス
タ５２，５４，５６および５８はＩｂｅの打ち消しを可
能にするように一緒に接続され、この場合トランジスタ
４６および６６は端子６７において「ステージ１出力」
信号を供給する上でソースおよびシンク電流能力を整合
する。
【００２７】図２を参照すると、トランジスタ４８のコ
レクタに結合されたベースはＶｂｅダイオード電圧基準
をセットしかつ、電流シンク５０から抵抗４９を通りほ
ぼ２０マイクロアンペアの電流が加えられたとき、動作
電位ＶＣＣよりほぼ０．７５ボルト低い電圧を設定す
る。トランジスタ４０，４２，４４および４６は動作電
位ＶＣＣより低いトランジスタのベース基準電圧として
供給されるこの０．７５ボルトによってアクティブ動作
領域に保たれる。同様に、トランジスタ５２，５８，６
０および６６をそれらのアクティブ領域にバイアスする
ためにグランド基準よりほぼ０．７５ボルト高い電位が
使用される。この０．７５ボルトの電位は電流源６８か
らの２０マイクロアンペアの電流が９キロオームの抵抗
７０を通ること、さらにトランジスタ７２のＶｂｅ電圧
降下の組合わせである。
レクタに結合されたベースはＶｂｅダイオード電圧基準
をセットしかつ、電流シンク５０から抵抗４９を通りほ
ぼ２０マイクロアンペアの電流が加えられたとき、動作
電位ＶＣＣよりほぼ０．７５ボルト低い電圧を設定す
る。トランジスタ４０，４２，４４および４６は動作電
位ＶＣＣより低いトランジスタのベース基準電圧として
供給されるこの０．７５ボルトによってアクティブ動作
領域に保たれる。同様に、トランジスタ５２，５８，６
０および６６をそれらのアクティブ領域にバイアスする
ためにグランド基準よりほぼ０．７５ボルト高い電位が
使用される。この０．７５ボルトの電位は電流源６８か
らの２０マイクロアンペアの電流が９キロオームの抵抗
７０を通ること、さらにトランジスタ７２のＶｂｅ電圧
降下の組合わせである。
【００２８】図３は、ＯＰアンプ入力段１２のさらに別
の実施形態を示す。ＭＯＳＦＥＴ３０および３２は前に
示したように電流供給源または電流源３４および３６に
かつ電流シンク３８に結合されている。入力信号ＶＩＮ
を受ける差動対のＭＯＳＦＥＴ３０および３２はＭＯＳ
ＦＥＴ３０および３２のドレイン端子から２つの出力を
提供する。ＭＯＳＦＥＴ３０のドレインからの出力はＰ
ＮＰトランジスタ２００のエミッタに結合されている。
ＭＯＳＦＥＴ３２のドレインからの出力はＰＮＰトラン
ジスタ２０２のエミッタに結合されている。トランジス
タ２００および２０２の共通ベースは電圧基準を受ける
よう結合されている。ＮＰＮトランジスタ２０４および
２０６の共通ベースはトランジスタ２０４のコレクタに
結合されている。トランジスタ２００のコレクタはトラ
ンジスタ２０４のコレクタに結合されている。トランジ
スタ２０２のコレクタは端子６７に結合されて出力信号
「ステージ１出力」を提供する。トランジスタ２０６の
コレクタは端子６７に結合されている。トランジスタ２
０４および２０６のエミッタはグランド基準に結合され
ている。
の実施形態を示す。ＭＯＳＦＥＴ３０および３２は前に
示したように電流供給源または電流源３４および３６に
かつ電流シンク３８に結合されている。入力信号ＶＩＮ
を受ける差動対のＭＯＳＦＥＴ３０および３２はＭＯＳ
ＦＥＴ３０および３２のドレイン端子から２つの出力を
提供する。ＭＯＳＦＥＴ３０のドレインからの出力はＰ
ＮＰトランジスタ２００のエミッタに結合されている。
ＭＯＳＦＥＴ３２のドレインからの出力はＰＮＰトラン
ジスタ２０２のエミッタに結合されている。トランジス
タ２００および２０２の共通ベースは電圧基準を受ける
よう結合されている。ＮＰＮトランジスタ２０４および
２０６の共通ベースはトランジスタ２０４のコレクタに
結合されている。トランジスタ２００のコレクタはトラ
ンジスタ２０４のコレクタに結合されている。トランジ
スタ２０２のコレクタは端子６７に結合されて出力信号
「ステージ１出力」を提供する。トランジスタ２０６の
コレクタは端子６７に結合されている。トランジスタ２
０４および２０６のエミッタはグランド基準に結合され
ている。
【００２９】さらに図３を参照すると、差動対のＭＯＳ
ＦＥＴ３０および３２は入力信号ＶＩＮを受け、かつト
ランジスタ２００，２０２，２０４および２０６と共に
入力信号の差動−シングルエンデッド変換を行なう。し
かしながら、トランジスタ２０２および２０６は図２に
示される好ましい実施形態のようにソースおよびシンク
電流能力を整合せず、あるいは高い出力インピーダンス
を端子６７に提供しない。
ＦＥＴ３０および３２は入力信号ＶＩＮを受け、かつト
ランジスタ２００，２０２，２０４および２０６と共に
入力信号の差動−シングルエンデッド変換を行なう。し
かしながら、トランジスタ２０２および２０６は図２に
示される好ましい実施形態のようにソースおよびシンク
電流能力を整合せず、あるいは高い出力インピーダンス
を端子６７に提供しない。
【００３０】図４は、ＯＰアンプ入力段１２のさらに他
の実施形態を示す。ＭＯＳＦＥＴ３０は抵抗２０８に結
合されかつＭＯＳＦＥＴ３２は抵抗２１０に結合されて
いる。抵抗２０８および２１０の第２の端子は動作電位
ＶＣＣに結合されている。入力信号ＶＩＮを受ける差動
対のＭＯＳＦＥＴ３０および３２はＭＯＳＦＥＴ３０お
よび３２のドレイン端子から出力を提供する。ＭＯＳＦ
ＥＴ３０のドレインからの出力はＰＮＰトランジスタ２
１２のエミッタに結合されている。ＭＯＳＦＥＴ３２の
ドレインからの出力はＰＮＰトランジスタ２１４のエミ
ッタに結合されている。トランジスタ２１２および２１
４の共通ベースはトランジスタ２１２のコレクタに結合
されている。電流シンク２１６の第１の端子はトランジ
スタ２１２のコレクタに結合されている。トランジスタ
２１４のコレクタは出力端子６７に結合されて信号「ス
テージ１出力」を提供する。電流シンク２１８の第１の
端子は端子６７に結合されている。電流シンク２１６お
よび２１８の第２の端子はグランド基準に結合されてい
る。図４に示される実施形態は図２に示される好ましい
実施形態のようにソースおよびシンク電流能力を整合せ
ずあるいは高い出力インピーダンスを端子６７に提供し
ない。
の実施形態を示す。ＭＯＳＦＥＴ３０は抵抗２０８に結
合されかつＭＯＳＦＥＴ３２は抵抗２１０に結合されて
いる。抵抗２０８および２１０の第２の端子は動作電位
ＶＣＣに結合されている。入力信号ＶＩＮを受ける差動
対のＭＯＳＦＥＴ３０および３２はＭＯＳＦＥＴ３０お
よび３２のドレイン端子から出力を提供する。ＭＯＳＦ
ＥＴ３０のドレインからの出力はＰＮＰトランジスタ２
１２のエミッタに結合されている。ＭＯＳＦＥＴ３２の
ドレインからの出力はＰＮＰトランジスタ２１４のエミ
ッタに結合されている。トランジスタ２１２および２１
４の共通ベースはトランジスタ２１２のコレクタに結合
されている。電流シンク２１６の第１の端子はトランジ
スタ２１２のコレクタに結合されている。トランジスタ
２１４のコレクタは出力端子６７に結合されて信号「ス
テージ１出力」を提供する。電流シンク２１８の第１の
端子は端子６７に結合されている。電流シンク２１６お
よび２１８の第２の端子はグランド基準に結合されてい
る。図４に示される実施形態は図２に示される好ましい
実施形態のようにソースおよびシンク電流能力を整合せ
ずあるいは高い出力インピーダンスを端子６７に提供し
ない。
【００３１】図５は、図１の低電圧演算増幅器１０にお
いて使用するのに適したシンク制御回路１４の回路図を
示す。ＮＰＮトランジスタ７４，７６，７８および８０
の共通ベースはシンク制御回路１４への入力として、図
１に示されるような、ＭＯＳＦＥＴ１３のソースから出
力を受ける。トランジスタ７４のエミッタは、好ましい
実施形態ではほぼ３オームに選択された、抵抗８２の第
１の端子に結合されている。トランジスタ７６のエミッ
タは、ほぼ１．５キロオームに選択された、抵抗８４の
第１の端子に結合されている。トランジスタ７８のエミ
ッタは、ほぼ１．５キロオームに選択された、抵抗８６
の第１の端子に結合されている。トランジスタ８０のエ
ミッタは、ほぼ１．５キロオームに選択された、抵抗８
８の第１の端子に結合されている。抵抗８２，８４，８
６および８８の第２の端子はグランド基準に結合されて
いる。
いて使用するのに適したシンク制御回路１４の回路図を
示す。ＮＰＮトランジスタ７４，７６，７８および８０
の共通ベースはシンク制御回路１４への入力として、図
１に示されるような、ＭＯＳＦＥＴ１３のソースから出
力を受ける。トランジスタ７４のエミッタは、好ましい
実施形態ではほぼ３オームに選択された、抵抗８２の第
１の端子に結合されている。トランジスタ７６のエミッ
タは、ほぼ１．５キロオームに選択された、抵抗８４の
第１の端子に結合されている。トランジスタ７８のエミ
ッタは、ほぼ１．５キロオームに選択された、抵抗８６
の第１の端子に結合されている。トランジスタ８０のエ
ミッタは、ほぼ１．５キロオームに選択された、抵抗８
８の第１の端子に結合されている。抵抗８２，８４，８
６および８８の第２の端子はグランド基準に結合されて
いる。
【００３２】図５におけるＮＰＮトランジスタ９０およ
び９２の共通ベースは、ほぼ２５キロオームに選択され
た、抵抗９４の第１の端子に接続されている。トランジ
スタ９０のエミッタはトランジスタ７４のコレクタに接
続されている。トランジスタ９２および９６の共通エミ
ッタはトランジスタ７６のコレクタに接続されている。
トランジスタ９２のコレクタはＰＮＰトランジスタ１０
０のエミッタにかつ、ほぼ４キロオームに選択された、
抵抗９８の第１の端子に結合されている。ＮＰＮトラン
ジスタ９６のコレクタはＰＮＰトランジスタ１０２のエ
ミッタにかつ、ほぼ４キロオームに選択された、抵抗１
０４の第１の端子に結合されている。トランジスタ１０
０および１０２の共通ベースはトランジスタ１００のコ
レクタにかつトランジスタ７８のコレクタに結合されて
いる。トランジスタ１０２のコレクタはトランジスタ８
０のコレクタにかつＰＮＰトランジスタ１０６のベース
に結合されている。ほぼ５ピコファラッドの容量に選択
された容量１０８の第１の端子はトランジスタ１０６の
ベースに結合している。容量１０８の第２の端子はグラ
ンド基準に結合されている。トランジスタ１０６のコレ
クタは、信号「シンク１パススルー（ＳＩＮＫ−１ Ｐ
ＡＳＳ ＴＨＲＯＵＧＨ）」を提供する、端子１０７に
結合されている。トランジスタ１０６のエミッタは、ほ
ぼ２５キロオームに選択された、抵抗１１０の第１の端
子に、かつ、ほぼ１キロオームに選択された、抵抗１１
２の第１の端子に結合されている。トランジスタ１１０
の第２の端子はトランジスタ９６のベースに結合されて
いる。抵抗９４，９８，１０４および１１２の第２の端
子、およびトランジスタ９０のコレクタは動作電位Ｖ
ＣＣに結合されている。
び９２の共通ベースは、ほぼ２５キロオームに選択され
た、抵抗９４の第１の端子に接続されている。トランジ
スタ９０のエミッタはトランジスタ７４のコレクタに接
続されている。トランジスタ９２および９６の共通エミ
ッタはトランジスタ７６のコレクタに接続されている。
トランジスタ９２のコレクタはＰＮＰトランジスタ１０
０のエミッタにかつ、ほぼ４キロオームに選択された、
抵抗９８の第１の端子に結合されている。ＮＰＮトラン
ジスタ９６のコレクタはＰＮＰトランジスタ１０２のエ
ミッタにかつ、ほぼ４キロオームに選択された、抵抗１
０４の第１の端子に結合されている。トランジスタ１０
０および１０２の共通ベースはトランジスタ１００のコ
レクタにかつトランジスタ７８のコレクタに結合されて
いる。トランジスタ１０２のコレクタはトランジスタ８
０のコレクタにかつＰＮＰトランジスタ１０６のベース
に結合されている。ほぼ５ピコファラッドの容量に選択
された容量１０８の第１の端子はトランジスタ１０６の
ベースに結合している。容量１０８の第２の端子はグラ
ンド基準に結合されている。トランジスタ１０６のコレ
クタは、信号「シンク１パススルー（ＳＩＮＫ−１ Ｐ
ＡＳＳ ＴＨＲＯＵＧＨ）」を提供する、端子１０７に
結合されている。トランジスタ１０６のエミッタは、ほ
ぼ２５キロオームに選択された、抵抗１１０の第１の端
子に、かつ、ほぼ１キロオームに選択された、抵抗１１
２の第１の端子に結合されている。トランジスタ１１０
の第２の端子はトランジスタ９６のベースに結合されて
いる。抵抗９４，９８，１０４および１１２の第２の端
子、およびトランジスタ９０のコレクタは動作電位Ｖ
ＣＣに結合されている。
【００３３】図５におけるシンク制御回路１４の機能
は、図１に示される、出力トランジスタ１８によって要
求される適切なベースドライブ電流を供給して低電圧演
算増幅器１０の出力においてＩｏｕｔのような電流を引
き込むことである。図１のトランジスタ１８のエミッタ
形状は図５のトランジスタ７４のエミッタ形状のＮＴ倍
の寸法になってる。この好ましい実施形態に対しては、
前記ＮＴのトランジスタの比率のための乗数（ｍｕｌｔ
ｉｐｌｉｅｒ）はほぼ２５である。したがって、出力ト
ランジスタ１８はトランジスタ７４のコレクタ電流より
もＮＴ倍大きなコレクタ電流を有する。トランジスタ９
０はトランジスタ７４と同じまたは同様のエミッタ形状
寸法とされ、かつしたがって同じまたは同様のコレクタ
電流Ｉｏｕｔ／ＮＴを導く。トランジスタ９０のベース
電流はＩｏｕｔ／（ＮＴ・Ｂ）であり、この場合Ｂはト
ランジスタのコレクタ電流をトランジスタのベース電流
で除算した比率として定義されるトランジスタの電流利
得である。トランジスタ９２および９６は差動単一利得
増幅器を形成し、トランジスタ９２のベースは抵抗９４
における前記Ｉｏｕｔ／（ＮＴ・Ｂ）の電流から生じる
電圧降下を検知する。
は、図１に示される、出力トランジスタ１８によって要
求される適切なベースドライブ電流を供給して低電圧演
算増幅器１０の出力においてＩｏｕｔのような電流を引
き込むことである。図１のトランジスタ１８のエミッタ
形状は図５のトランジスタ７４のエミッタ形状のＮＴ倍
の寸法になってる。この好ましい実施形態に対しては、
前記ＮＴのトランジスタの比率のための乗数（ｍｕｌｔ
ｉｐｌｉｅｒ）はほぼ２５である。したがって、出力ト
ランジスタ１８はトランジスタ７４のコレクタ電流より
もＮＴ倍大きなコレクタ電流を有する。トランジスタ９
０はトランジスタ７４と同じまたは同様のエミッタ形状
寸法とされ、かつしたがって同じまたは同様のコレクタ
電流Ｉｏｕｔ／ＮＴを導く。トランジスタ９０のベース
電流はＩｏｕｔ／（ＮＴ・Ｂ）であり、この場合Ｂはト
ランジスタのコレクタ電流をトランジスタのベース電流
で除算した比率として定義されるトランジスタの電流利
得である。トランジスタ９２および９６は差動単一利得
増幅器を形成し、トランジスタ９２のベースは抵抗９４
における前記Ｉｏｕｔ／（ＮＴ・Ｂ）の電流から生じる
電圧降下を検知する。
【００３４】したがって、トランジスタ９０および抵抗
９４はトランジスタ１８に見られるＩｏｕｔよりも比例
してより小さな電流を前記差動単一利得増幅器への一方
の入力となる抵抗９４にわたる電圧に変換する。トラン
ジスタ９２のベースの電圧は、（Ｉｏｕｔ・Ｒ９４）／
（ＮＴ・Ｂ）の電圧に対して、抵抗９４を通る電流を抵
抗９４の抵抗値Ｒ９４によって乗算したものである。前
記差動単一利得増幅器への両方の入力は整合する電位を
有する。前記差動単一利得増幅器への他方の入力はトラ
ンジスタ９６のベースにおいて印加される。トランジス
タ９６のベースの電圧は、抵抗値Ｒ１１２を有する、抵
抗１１２を通して流れる電流ＩＣから生じる。整合する
電位を有する前記差動単一利得増幅器への両方の入力の
結果として、（ＩＣ・Ｒ１１２）＝（Ｉｏｕｔ・
Ｒ９４）／（ＮＴ・Ｂ）となる。電流ＩＣについて解く
ことにより、（Ｉｏｕｔ・ＮＲ）／（ＮＴ・Ｂ）とな
り、ここでＮＲは抵抗９４および抵抗１１２の抵抗値の
比率であり、Ｒ９４／Ｒ１１２の値である。抵抗１１２
を通る電流ＩＣはほぼトランジスタ１０６のエミッタ−
コレクタ電流となる。ＮＲをＮＴに整合するよう選択す
ることにより、電流ＩＣはＩｏｕｔ／Ｂの値を有するこ
とになる。したがって、２つのトランジスタ、トランジ
スタ１８およびトランジスタ７４、の比率を２つの抵
抗、すなわち抵抗９４および抵抗１１２、の比率と整合
することにより、トランジスタ１０６を通る電流Ｉ
ｏｕｔ／Ｂはシンクトランジスタ１８へのベース電流を
供給する。図１に示されるトランジスタ１８におけるベ
ース電流をＩｏｕｔ／Ｂとすると、トランジスタ１８の
コレクタ電流はＩｏｕｔである。図５におけるシンク制
御回路１４の機能は低電圧演算増幅器１０の出力におい
て電流Ｉｏｕｔを引き込むために、図１に示される、出
力トランジスタ１８によって必要とされる適切なベース
ドライブ電流を供給することである。
９４はトランジスタ１８に見られるＩｏｕｔよりも比例
してより小さな電流を前記差動単一利得増幅器への一方
の入力となる抵抗９４にわたる電圧に変換する。トラン
ジスタ９２のベースの電圧は、（Ｉｏｕｔ・Ｒ９４）／
（ＮＴ・Ｂ）の電圧に対して、抵抗９４を通る電流を抵
抗９４の抵抗値Ｒ９４によって乗算したものである。前
記差動単一利得増幅器への両方の入力は整合する電位を
有する。前記差動単一利得増幅器への他方の入力はトラ
ンジスタ９６のベースにおいて印加される。トランジス
タ９６のベースの電圧は、抵抗値Ｒ１１２を有する、抵
抗１１２を通して流れる電流ＩＣから生じる。整合する
電位を有する前記差動単一利得増幅器への両方の入力の
結果として、（ＩＣ・Ｒ１１２）＝（Ｉｏｕｔ・
Ｒ９４）／（ＮＴ・Ｂ）となる。電流ＩＣについて解く
ことにより、（Ｉｏｕｔ・ＮＲ）／（ＮＴ・Ｂ）とな
り、ここでＮＲは抵抗９４および抵抗１１２の抵抗値の
比率であり、Ｒ９４／Ｒ１１２の値である。抵抗１１２
を通る電流ＩＣはほぼトランジスタ１０６のエミッタ−
コレクタ電流となる。ＮＲをＮＴに整合するよう選択す
ることにより、電流ＩＣはＩｏｕｔ／Ｂの値を有するこ
とになる。したがって、２つのトランジスタ、トランジ
スタ１８およびトランジスタ７４、の比率を２つの抵
抗、すなわち抵抗９４および抵抗１１２、の比率と整合
することにより、トランジスタ１０６を通る電流Ｉ
ｏｕｔ／Ｂはシンクトランジスタ１８へのベース電流を
供給する。図１に示されるトランジスタ１８におけるベ
ース電流をＩｏｕｔ／Ｂとすると、トランジスタ１８の
コレクタ電流はＩｏｕｔである。図５におけるシンク制
御回路１４の機能は低電圧演算増幅器１０の出力におい
て電流Ｉｏｕｔを引き込むために、図１に示される、出
力トランジスタ１８によって必要とされる適切なベース
ドライブ電流を供給することである。
【００３５】したがって、シンク制御回路１４は３つの
変換ステップを行なう。第１のステップはトランジスタ
１３０のベースにおいてＩｏｕｔ／（ＮＴ・Ｂ）の電流
を発生するためトランジスタ１８およびトランジスタ７
４のトランジスタエミッタ形状寸法比を提供することで
ある。第２のステップでは、シンク制御回路１４は抵抗
９４における前記発生されたＩｏｕｔ／（ＮＴ・Ｂ）の
電流に依存して差動単一利得増幅器への入力において電
圧を発生することである。最後のステップは低電圧演算
増幅器１０の出力トランジスタ１８へのベースドライブ
電流を供給するためにシンク制御回路１４のトランジス
タ１０６がトランジスタ１０６のコレクタ電流Ｉｏｕｔ
／Ｂを発生するように抵抗の比率を定めることを含む。
図１に示されたトランジスタ１８に対するそのようなベ
ースドライブ電流はトランジスタおよび抵抗の比率なら
びに図５に示されるシンク制御回路１４に見られる差動
単一利得増幅器によって展開される電圧の双方に依存す
る。この好ましい実施形態に対しては、ＮＴのトランジ
スタの比率はほぼ２５であり、かつＮＲの抵抗の比率は
ほぼ２５である。
変換ステップを行なう。第１のステップはトランジスタ
１３０のベースにおいてＩｏｕｔ／（ＮＴ・Ｂ）の電流
を発生するためトランジスタ１８およびトランジスタ７
４のトランジスタエミッタ形状寸法比を提供することで
ある。第２のステップでは、シンク制御回路１４は抵抗
９４における前記発生されたＩｏｕｔ／（ＮＴ・Ｂ）の
電流に依存して差動単一利得増幅器への入力において電
圧を発生することである。最後のステップは低電圧演算
増幅器１０の出力トランジスタ１８へのベースドライブ
電流を供給するためにシンク制御回路１４のトランジス
タ１０６がトランジスタ１０６のコレクタ電流Ｉｏｕｔ
／Ｂを発生するように抵抗の比率を定めることを含む。
図１に示されたトランジスタ１８に対するそのようなベ
ースドライブ電流はトランジスタおよび抵抗の比率なら
びに図５に示されるシンク制御回路１４に見られる差動
単一利得増幅器によって展開される電圧の双方に依存す
る。この好ましい実施形態に対しては、ＮＴのトランジ
スタの比率はほぼ２５であり、かつＮＲの抵抗の比率は
ほぼ２５である。
【００３６】図１の低電圧演算増幅器１０においては、
入力信号ＶＩＮの増幅によって端子６７にＯＰアンプ入
力段１２の出力として前記信号「ステージ１出力」を提
供し、これはＭＯＳＦＥＴ１３が直接トランジスタ１８
のベースに受け渡し、ベース−エミッタ電圧（Ｖｂｅ）
変化を生じさせる。このＶｂｅ変化は、電流Ｉｏｕｔを
引き込んでいる、トランジスタ１８に該電流を変更させ
かつ（Ｉｏｕｔ＋ΔＩ ｏｏｔ）を引き込ませる。シンク
制御回路１４はトランジスタ１８のベースにおけるΔＶ
ｂｅに応答し、かつシンクトランジスタ１８におけるΔ
Ｉｏｕｔのコレクタ電流変化を考慮してトランジスタ１
８のための付加的なベース電流を発生する。シンク制御
回路１４は低電圧演算増幅器１０が入力信号ＶＩＮへの
変化に応答する際に図１に示される出力シンクトランジ
スタ１８によって要求されるトランジスタ１０６を通し
てのベースドライブ電流を供給する。
入力信号ＶＩＮの増幅によって端子６７にＯＰアンプ入
力段１２の出力として前記信号「ステージ１出力」を提
供し、これはＭＯＳＦＥＴ１３が直接トランジスタ１８
のベースに受け渡し、ベース−エミッタ電圧（Ｖｂｅ）
変化を生じさせる。このＶｂｅ変化は、電流Ｉｏｕｔを
引き込んでいる、トランジスタ１８に該電流を変更させ
かつ（Ｉｏｕｔ＋ΔＩ ｏｏｔ）を引き込ませる。シンク
制御回路１４はトランジスタ１８のベースにおけるΔＶ
ｂｅに応答し、かつシンクトランジスタ１８におけるΔ
Ｉｏｕｔのコレクタ電流変化を考慮してトランジスタ１
８のための付加的なベース電流を発生する。シンク制御
回路１４は低電圧演算増幅器１０が入力信号ＶＩＮへの
変化に応答する際に図１に示される出力シンクトランジ
スタ１８によって要求されるトランジスタ１０６を通し
てのベースドライブ電流を供給する。
【００３７】図１に示されるソース制御回路２２は図６
に好ましい実施形態として示されている。ＰＮＰトラン
ジスタ１１４，１１６，１１８および１２０の共通ベー
スは号「ソース１パススルー（ＳＯＵＲＣＥ−１ ＰＡ
ＳＳ ＴＨＲＯＵＧＨ）」を提供する端子１４７に結合
されている。トランジスタ１１４のエミッタは、ほぼ１
０オームに選択された、抵抗１２２の第１の端子に結合
されている。トランジスタ１１６のエミッタは、ほぼ４
キロオームに選択された、抵抗１２４の第１の端子に結
合されている。トランジスタ１１８のエミッタは、ほぼ
１キロオームに選択された、抵抗１２６の第１の端子に
結合されている。トランジスタ２０のエミッタは、ほぼ
１キロオームに選択された、抵抗１２８の第１の端子に
結合されている。抵抗１２２，１２４，１２６および１
２８の第２の端子は動作電位ＶＣＣに結合されている。
に好ましい実施形態として示されている。ＰＮＰトラン
ジスタ１１４，１１６，１１８および１２０の共通ベー
スは号「ソース１パススルー（ＳＯＵＲＣＥ−１ ＰＡ
ＳＳ ＴＨＲＯＵＧＨ）」を提供する端子１４７に結合
されている。トランジスタ１１４のエミッタは、ほぼ１
０オームに選択された、抵抗１２２の第１の端子に結合
されている。トランジスタ１１６のエミッタは、ほぼ４
キロオームに選択された、抵抗１２４の第１の端子に結
合されている。トランジスタ１１８のエミッタは、ほぼ
１キロオームに選択された、抵抗１２６の第１の端子に
結合されている。トランジスタ２０のエミッタは、ほぼ
１キロオームに選択された、抵抗１２８の第１の端子に
結合されている。抵抗１２２，１２４，１２６および１
２８の第２の端子は動作電位ＶＣＣに結合されている。
【００３８】ＰＮＰトランジスタ１３０および１３２の
共通ベースは、ほぼ２５キロオームに選択された、抵抗
１３４の第１の端子に結合されている。トランジスタ１
３０のエミッタはトランジスタ１１４のコレクタに結合
されている。トランジスタ１３２および１３６の共通エ
ミッタはトランジスタ１１６のコレクタに結合されてい
る。トランジスタ１３２のコレクタはトランジスタ１４
０のエミッタにかつ、ほぼ４キロオームに選択された、
抵抗１３８の第１の端子に結合されている。ＰＮＰトラ
ンジスタ１３６のコレクタはトランジスタ１４２のエミ
ッタにかつ、ほぼ４キロオームに選択された、抵抗１４
４の第１の端子に結合されている。ＮＰＮトランジスタ
１４０および１４２の共通ベースはトランジスタ１４０
のコレクタにかつトランジスタ１１８のコレクタに結合
されている。トランジスタ１４２のコレクタはトランジ
スタ１２０のコレクタにかつＮＰＮトランジスタ１４６
のベースに結合されている。ほぼ１０ピコファラッドに
選択された、容量１４８はトランジスタ１４６のベース
に結合された第１の端子を有する。容量１４８の第２の
端子はグランド基準に結合されている。トランジスタ１
４６のコレクタは信号「ソース１パススルー」を提供す
る端子１４７に結合されている。トランジスタ１４６の
エミッタは、ほぼ２５キロオームに選択された、抵抗１
５０の第１の端子にかつ、ほぼ５００オームに選択され
た、抵抗１５２の第１の端子に結合されている。抵抗１
５０の第２の端子はトランジスタ１３６のベースに結合
されている。抵抗１３４，１３８，１４４および１５２
の第２の端子およびトランジスタ１３０のコレクタはグ
ランド基準に結合されている。
共通ベースは、ほぼ２５キロオームに選択された、抵抗
１３４の第１の端子に結合されている。トランジスタ１
３０のエミッタはトランジスタ１１４のコレクタに結合
されている。トランジスタ１３２および１３６の共通エ
ミッタはトランジスタ１１６のコレクタに結合されてい
る。トランジスタ１３２のコレクタはトランジスタ１４
０のエミッタにかつ、ほぼ４キロオームに選択された、
抵抗１３８の第１の端子に結合されている。ＰＮＰトラ
ンジスタ１３６のコレクタはトランジスタ１４２のエミ
ッタにかつ、ほぼ４キロオームに選択された、抵抗１４
４の第１の端子に結合されている。ＮＰＮトランジスタ
１４０および１４２の共通ベースはトランジスタ１４０
のコレクタにかつトランジスタ１１８のコレクタに結合
されている。トランジスタ１４２のコレクタはトランジ
スタ１２０のコレクタにかつＮＰＮトランジスタ１４６
のベースに結合されている。ほぼ１０ピコファラッドに
選択された、容量１４８はトランジスタ１４６のベース
に結合された第１の端子を有する。容量１４８の第２の
端子はグランド基準に結合されている。トランジスタ１
４６のコレクタは信号「ソース１パススルー」を提供す
る端子１４７に結合されている。トランジスタ１４６の
エミッタは、ほぼ２５キロオームに選択された、抵抗１
５０の第１の端子にかつ、ほぼ５００オームに選択され
た、抵抗１５２の第１の端子に結合されている。抵抗１
５０の第２の端子はトランジスタ１３６のベースに結合
されている。抵抗１３４，１３８，１４４および１５２
の第２の端子およびトランジスタ１３０のコレクタはグ
ランド基準に結合されている。
【００３９】図６におけるソース制御回路２２の機能は
低電圧演算増幅器１０の出力においてＩｏｕｔのような
電流を供給する（ｓｏｕｒｃｉｎｇ）ために、図１に示
される、出力トランジスタ２４によって要求される適切
なベースドライブ電流を供給することである。図１のト
ランジスタ２４のエミッタ形状は図６のトランジスタ１
１４のエミッタ形状のＮｔ倍の寸法である。この好まし
い実施形態では、このＮｔのトランジスタ比率乗数はほ
ぼ５０である。従って、出力トランジスタ２４はトラン
ジスタ１１４のコレクタ電流よりＮｔ倍大きなコレクタ
電流を有する。トランジスタ１３０はトランジスタ１１
４と同じまたは同様のエミッタ形状寸法を備えた大きさ
とされ、かつ従って同じまたは同様のコレクタ電流Ｉ
ｏｕｔ／Ｎｔを流す。トランジスタ１３０のベース電流
はＩｏｕｔ／（Ｎｔ・Ｂ）であり、この場合Ｂはトラン
ジスタのコレクタ電流をトランジスタのベース電流で除
算した比率として定義されるトランジスタ電流利得であ
る。トランジスタ１３２および１３６は差動単一利得増
幅器を形成し、トランジスタ１３２のベースは抵抗１３
４の電流Ｉｏｕｔ／（Ｎｔ・Ｂ）から生じる電圧降下を
検知する。
低電圧演算増幅器１０の出力においてＩｏｕｔのような
電流を供給する（ｓｏｕｒｃｉｎｇ）ために、図１に示
される、出力トランジスタ２４によって要求される適切
なベースドライブ電流を供給することである。図１のト
ランジスタ２４のエミッタ形状は図６のトランジスタ１
１４のエミッタ形状のＮｔ倍の寸法である。この好まし
い実施形態では、このＮｔのトランジスタ比率乗数はほ
ぼ５０である。従って、出力トランジスタ２４はトラン
ジスタ１１４のコレクタ電流よりＮｔ倍大きなコレクタ
電流を有する。トランジスタ１３０はトランジスタ１１
４と同じまたは同様のエミッタ形状寸法を備えた大きさ
とされ、かつ従って同じまたは同様のコレクタ電流Ｉ
ｏｕｔ／Ｎｔを流す。トランジスタ１３０のベース電流
はＩｏｕｔ／（Ｎｔ・Ｂ）であり、この場合Ｂはトラン
ジスタのコレクタ電流をトランジスタのベース電流で除
算した比率として定義されるトランジスタ電流利得であ
る。トランジスタ１３２および１３６は差動単一利得増
幅器を形成し、トランジスタ１３２のベースは抵抗１３
４の電流Ｉｏｕｔ／（Ｎｔ・Ｂ）から生じる電圧降下を
検知する。
【００４０】従って、トランジスタ１３０および抵抗１
３４はトランジスタ２４に見られるＩｏｕｔより比例し
て小さな電流を抵抗１３４にわたる電圧に変換し該電圧
は差動単一利得増幅器への一方の入力になる。従って、
トランジスタ１３２のベースの電圧は、（Ｉｏｕｔ・Ｒ
１３４）／（Ｎｔ・Ｂ）に対し、抵抗１３４を通る電流
を抵抗１３４の抵抗値Ｒ１３４で乗算したものである。
差動単一利得増幅器への両方の入力は整合する電位を有
する。差動単一利得増幅器への他方の入力はトランジス
タ１３６のベースにおいて印加される。トランジスタ１
３６のベースの電圧は、抵抗値Ｒ１５２を有する、抵抗
１５２を通して流れる電流Ｉｃから生じる。差動単一利
得増幅器への両方の入力が整合する電位を有することに
より、結果として（Ｉｃ・Ｒ１５２）＝（Ｉｏｕｔ・Ｒ
１３４）／（Ｎｔ・Ｂ）となる。電流Ｉｃに対して解く
ことにより（Ｉｏｕｔ・Ｎｒ）／（Ｎｔ・Ｂ）が得ら
れ、この場合Ｎｒは抵抗１３４および抵抗１５２に対す
る抵抗値の比率であり、Ｒ１３４／Ｒ１５２の値を有す
る。抵抗１５２を通る電流Ｉｃはほぼトランジスタ１４
６のコレクタ−エミッタ電流となる。値ＮｒをＮｔに整
合するよう選択することにより、前記電流ＩｃはＩ
ｏｕｔ／Ｂの値を有する。従って、２つのトランジス
タ、トランジスタ２４およびトランジスタ１１４、の比
率を２つの抵抗、すなわち抵抗１３４および抵抗１５
２、の比率に整合させることにより、トランジスタ１４
６を通る電流Ｉｏｕｔ／Ｂは前記ベース電流をソースト
ランジスタ２４に供給する。図１に示されるトランジス
タ２４におけるＩｏｕｔ／Ｂのベース電流により、トラ
ンジスタ２４に対するコレクタ電流はＩｏｕｔである。
図６のソース制御回路２２の機能は低電圧演算増幅器１
０の出力において電流Ｉｏｕｔを供給する（ｓｏｕｒｃ
ｉｎｇ）ために、図１に示される、出力トランジスタ２
４によって要求される適切なベースドライブ電流をトラ
ンジスタ１４６に供給することである。
３４はトランジスタ２４に見られるＩｏｕｔより比例し
て小さな電流を抵抗１３４にわたる電圧に変換し該電圧
は差動単一利得増幅器への一方の入力になる。従って、
トランジスタ１３２のベースの電圧は、（Ｉｏｕｔ・Ｒ
１３４）／（Ｎｔ・Ｂ）に対し、抵抗１３４を通る電流
を抵抗１３４の抵抗値Ｒ１３４で乗算したものである。
差動単一利得増幅器への両方の入力は整合する電位を有
する。差動単一利得増幅器への他方の入力はトランジス
タ１３６のベースにおいて印加される。トランジスタ１
３６のベースの電圧は、抵抗値Ｒ１５２を有する、抵抗
１５２を通して流れる電流Ｉｃから生じる。差動単一利
得増幅器への両方の入力が整合する電位を有することに
より、結果として（Ｉｃ・Ｒ１５２）＝（Ｉｏｕｔ・Ｒ
１３４）／（Ｎｔ・Ｂ）となる。電流Ｉｃに対して解く
ことにより（Ｉｏｕｔ・Ｎｒ）／（Ｎｔ・Ｂ）が得ら
れ、この場合Ｎｒは抵抗１３４および抵抗１５２に対す
る抵抗値の比率であり、Ｒ１３４／Ｒ１５２の値を有す
る。抵抗１５２を通る電流Ｉｃはほぼトランジスタ１４
６のコレクタ−エミッタ電流となる。値ＮｒをＮｔに整
合するよう選択することにより、前記電流ＩｃはＩ
ｏｕｔ／Ｂの値を有する。従って、２つのトランジス
タ、トランジスタ２４およびトランジスタ１１４、の比
率を２つの抵抗、すなわち抵抗１３４および抵抗１５
２、の比率に整合させることにより、トランジスタ１４
６を通る電流Ｉｏｕｔ／Ｂは前記ベース電流をソースト
ランジスタ２４に供給する。図１に示されるトランジス
タ２４におけるＩｏｕｔ／Ｂのベース電流により、トラ
ンジスタ２４に対するコレクタ電流はＩｏｕｔである。
図６のソース制御回路２２の機能は低電圧演算増幅器１
０の出力において電流Ｉｏｕｔを供給する（ｓｏｕｒｃ
ｉｎｇ）ために、図１に示される、出力トランジスタ２
４によって要求される適切なベースドライブ電流をトラ
ンジスタ１４６に供給することである。
【００４１】従って、ソース制御回路２２は３つの変換
ステップを行う。第１のステップはトランジスタ９０の
ベースにおいてＩｏｕｔ／（Ｎｔ・Ｂ）の電流を発生す
るためトランジスタ２４およびトランジスタ１１４に対
するトランジスタエミッタ形状寸法比を提供することを
含む。第２のステップでは、ソース制御回路２２が抵抗
１３４において発生されたＩｏｕｔ／（Ｎｔ・Ｂ）の電
流に応じて差動単一利得増幅器への入力に電圧を発生す
る。最後のステップは低電圧演算増幅器１０において出
力トランジスタ２４にベースドライブ電流を供給するた
めにソース制御回路２２におけるトランジスタ１４６が
コレクタ電流Ｉｏｕｔ／Ｂを発生するように抵抗１５２
および１３４の抵抗比を決めることを含む。図１に示さ
れたトランジスタ２４に対するそのようなベースドライ
ブ電流はトランジスタおよび抵抗の比率および図６に示
されるソース制御回路２２において見られる差動単一利
得増幅器によって展開される電圧の双方に依存する。こ
の好ましい実施形態については、Ｎｔのトランジスタ比
率はほぼ５０でありかつＮｒの抵抗比率はほぼ５０であ
る。
ステップを行う。第１のステップはトランジスタ９０の
ベースにおいてＩｏｕｔ／（Ｎｔ・Ｂ）の電流を発生す
るためトランジスタ２４およびトランジスタ１１４に対
するトランジスタエミッタ形状寸法比を提供することを
含む。第２のステップでは、ソース制御回路２２が抵抗
１３４において発生されたＩｏｕｔ／（Ｎｔ・Ｂ）の電
流に応じて差動単一利得増幅器への入力に電圧を発生す
る。最後のステップは低電圧演算増幅器１０において出
力トランジスタ２４にベースドライブ電流を供給するた
めにソース制御回路２２におけるトランジスタ１４６が
コレクタ電流Ｉｏｕｔ／Ｂを発生するように抵抗１５２
および１３４の抵抗比を決めることを含む。図１に示さ
れたトランジスタ２４に対するそのようなベースドライ
ブ電流はトランジスタおよび抵抗の比率および図６に示
されるソース制御回路２２において見られる差動単一利
得増幅器によって展開される電圧の双方に依存する。こ
の好ましい実施形態については、Ｎｔのトランジスタ比
率はほぼ５０でありかつＮｒの抵抗比率はほぼ５０であ
る。
【００４２】図１の低電圧演算増幅器１０においては、
入力信号ＶＩＮの増幅はＯＰアンプ入力段１２の出力と
して前記信号「ステージ１出力」を提供し、これはＭＯ
ＳＦＥＴ１３が直接トランジスタ１８のベースに受け渡
し、ベース−エミッタ電圧（Ｖｂｅ）を変化させる。ト
ランスリニアループ１６はトランジスタ１８のベースに
見られる同じ大きさのＶｂｅの電圧変化をトランジスタ
２４のベースに受け渡す。しかしながら、前記Ｖｂｅの
電圧変化は反対の符号を有し、すなわち、もしトランジ
スタ１８に対するＶｂｅが増大していれば、トランジス
タ２４に対するＶｂｅは低減している。Ｖｂｅの変化
は、電流Ｉｏｕｔを供給する、トランジスタ２４に前記
電流を変化させかつ（Ｉｏｕｔ−ΔＩｏｕｔ）を供給さ
せる。ソース制御回路２２は低電圧演算増幅器１０が入
力信号ＶＩＮの変化に応答するとき、図１に示される出
力ソーストランジスタ２４によって要求されるベースド
ライブ電流を供給する。
入力信号ＶＩＮの増幅はＯＰアンプ入力段１２の出力と
して前記信号「ステージ１出力」を提供し、これはＭＯ
ＳＦＥＴ１３が直接トランジスタ１８のベースに受け渡
し、ベース−エミッタ電圧（Ｖｂｅ）を変化させる。ト
ランスリニアループ１６はトランジスタ１８のベースに
見られる同じ大きさのＶｂｅの電圧変化をトランジスタ
２４のベースに受け渡す。しかしながら、前記Ｖｂｅの
電圧変化は反対の符号を有し、すなわち、もしトランジ
スタ１８に対するＶｂｅが増大していれば、トランジス
タ２４に対するＶｂｅは低減している。Ｖｂｅの変化
は、電流Ｉｏｕｔを供給する、トランジスタ２４に前記
電流を変化させかつ（Ｉｏｕｔ−ΔＩｏｕｔ）を供給さ
せる。ソース制御回路２２は低電圧演算増幅器１０が入
力信号ＶＩＮの変化に応答するとき、図１に示される出
力ソーストランジスタ２４によって要求されるベースド
ライブ電流を供給する。
【００４３】図７は、単純化したトランスリニアループ
１６の１実施形態を示す。ＮＰＮトランジスタ２３０の
ベースは端子１０７に結合されている。ＮＰＮトランジ
スタ２３０および２３２の共通コレクタはＮＰＮトラン
ジスタ２３２および２３４の共通ベースに結合されてい
る。トランジスタ２３０，２３２および２３４の共通エ
ミッタはグランド基準に結合されている。電流源２３６
はトランジスタ２３２のコレクタに結合されている。電
流源２３６の第２の端子は動作電位ＶＣＣに結合されて
いる。ＰＮＰトランジスタ２３８のベースおよびコレク
タはトランジスタ２３４のコレクタに結合されている。
トランジスタ２３８のエミッタは動作電位ＶＣＣに結合
されている。ＰＮＰトランジスタ２３８のベースおよび
コレクタは出力端子１４７に結合されている。端子１４
７は出力ドライバ段２９（図１を参照）のソーストラン
ジスタ２４のベースに結合されている。
１６の１実施形態を示す。ＮＰＮトランジスタ２３０の
ベースは端子１０７に結合されている。ＮＰＮトランジ
スタ２３０および２３２の共通コレクタはＮＰＮトラン
ジスタ２３２および２３４の共通ベースに結合されてい
る。トランジスタ２３０，２３２および２３４の共通エ
ミッタはグランド基準に結合されている。電流源２３６
はトランジスタ２３２のコレクタに結合されている。電
流源２３６の第２の端子は動作電位ＶＣＣに結合されて
いる。ＰＮＰトランジスタ２３８のベースおよびコレク
タはトランジスタ２３４のコレクタに結合されている。
トランジスタ２３８のエミッタは動作電位ＶＣＣに結合
されている。ＰＮＰトランジスタ２３８のベースおよび
コレクタは出力端子１４７に結合されている。端子１４
７は出力ドライバ段２９（図１を参照）のソーストラン
ジスタ２４のベースに結合されている。
【００４４】さらに図７を参照すると、一例として、ト
ランスリニアループ１６の単純化した実施形態は端子１
０７に正の電圧変化を受け、これはトランジスタ２３０
のベース−エミッタ電圧Ｖｂｅを変化させる。出力ドラ
イバ段２９（図１を参照）におけるトランジスタ１８の
導電性を増大させる同じ＋ΔＶｂｅはまたトランジスタ
２３０の導電性を増大させかつダイオード接続されたト
ランジスタ２３２からの電流をシャントする。従って、
電流源２３６は、端子１０７において受けられた信号か
らトランジスタ２３０の前記ΔＶｂｅによって決定され
る、トランジスタ２３０が比例的にトランジスタ２３０
のコレクタ端子に向けあるいはトランジスタ２３２へと
迂回させる電流を供給する。トランジスタ２３４はトラ
ンジスタ２３２とカレントミラートランジスタを形成す
る。トランジスタ２３０における＋ΔＶｂｅはトランジ
スタ２３２によって導かれる低減する電流を生じさせ、
かつ前記カレントミラーはトランジスタ２３４によって
導かれる低減する電流を生じさせる。トランジスタ２３
４における低減された電流はダイオード接続されたトラ
ンジスタ２３８における電流の低減を意味し、トランジ
スタ２３８における低減されたＶｂｅを生じさせる。ト
ランジスタ２３８のベースに見られる同じ低減するＶ
ｂｅは出力ドライバ段２９（図１を参照）における出力
ソーストランジスタ２４のベースに見られる。従って、
出力シンクトランジスタ１８（図１を参照）におけるよ
り高い導電性に対する増大する＋ΔＶｂｅはトランスリ
ニアループ１６によって出力ソーストランジスタ２４
（図１を参照）におけるより低い導電性に対する等しい
低減する−ΔＶｂｅへと変換される。
ランスリニアループ１６の単純化した実施形態は端子１
０７に正の電圧変化を受け、これはトランジスタ２３０
のベース−エミッタ電圧Ｖｂｅを変化させる。出力ドラ
イバ段２９（図１を参照）におけるトランジスタ１８の
導電性を増大させる同じ＋ΔＶｂｅはまたトランジスタ
２３０の導電性を増大させかつダイオード接続されたト
ランジスタ２３２からの電流をシャントする。従って、
電流源２３６は、端子１０７において受けられた信号か
らトランジスタ２３０の前記ΔＶｂｅによって決定され
る、トランジスタ２３０が比例的にトランジスタ２３０
のコレクタ端子に向けあるいはトランジスタ２３２へと
迂回させる電流を供給する。トランジスタ２３４はトラ
ンジスタ２３２とカレントミラートランジスタを形成す
る。トランジスタ２３０における＋ΔＶｂｅはトランジ
スタ２３２によって導かれる低減する電流を生じさせ、
かつ前記カレントミラーはトランジスタ２３４によって
導かれる低減する電流を生じさせる。トランジスタ２３
４における低減された電流はダイオード接続されたトラ
ンジスタ２３８における電流の低減を意味し、トランジ
スタ２３８における低減されたＶｂｅを生じさせる。ト
ランジスタ２３８のベースに見られる同じ低減するＶ
ｂｅは出力ドライバ段２９（図１を参照）における出力
ソーストランジスタ２４のベースに見られる。従って、
出力シンクトランジスタ１８（図１を参照）におけるよ
り高い導電性に対する増大する＋ΔＶｂｅはトランスリ
ニアループ１６によって出力ソーストランジスタ２４
（図１を参照）におけるより低い導電性に対する等しい
低減する−ΔＶｂｅへと変換される。
【００４５】図７に示されるトランスリニアループ１６
の単純化した実施形態が端子１０７に負の電圧変化を受
けたとき、トランジスタ２３０のベース−エミッタ電圧
Ｖｂｅは変更される。出力ドライバ段２９（図１を参
照）におけるトランジスタ１８の導電率を低減させる同
じ−ΔＶｂｅはまたトランジスタ２３０の導電率を低減
させ、これはダイオード接続されたトランジスタ２３２
への電流を増大する。従って、電流源２３６は端子１０
７における受信信号によって引き起こされるトランジス
タ２３０のＶｂｅ変化によって決定される、トランジス
タ２３０が比例的にトランジスタ２３０のコレクタ端子
に向けあるいはトランジスタ２３２へと迂回させる電流
を供給する。トランジスタ２３４はトランジスタ２３２
とのカレントミラートランジスタを形成する。トランジ
スタ２３０における前記−ΔＶｂｅは従ってトランジス
タ２３４によって導かれる電流の増大を引き起こす。ト
ランジスタ２３４における増大した電流はダイオード接
続されたトランジスタ２３８における電流の増大を意味
し、トランジスタ２３８におけるＶｂｅを増大させる。
トランジスタ２３８のベースに見られる同じ増大するＶ
ｂｅは出力ドライバ段２９（図１を参照）における出力
ソーストランジスタ２４のベースに見られる。従って、
出力シンクトランジスタ１８（図１を参照）における低
減する導電率に対する低減するＶｂｅはトランスリニア
ループ１６によって出力ソーストランジスタ２４（図１
を参照）における増大する導電性に対する同じ＋ΔＶ
ｂｅに変換される。
の単純化した実施形態が端子１０７に負の電圧変化を受
けたとき、トランジスタ２３０のベース−エミッタ電圧
Ｖｂｅは変更される。出力ドライバ段２９（図１を参
照）におけるトランジスタ１８の導電率を低減させる同
じ−ΔＶｂｅはまたトランジスタ２３０の導電率を低減
させ、これはダイオード接続されたトランジスタ２３２
への電流を増大する。従って、電流源２３６は端子１０
７における受信信号によって引き起こされるトランジス
タ２３０のＶｂｅ変化によって決定される、トランジス
タ２３０が比例的にトランジスタ２３０のコレクタ端子
に向けあるいはトランジスタ２３２へと迂回させる電流
を供給する。トランジスタ２３４はトランジスタ２３２
とのカレントミラートランジスタを形成する。トランジ
スタ２３０における前記−ΔＶｂｅは従ってトランジス
タ２３４によって導かれる電流の増大を引き起こす。ト
ランジスタ２３４における増大した電流はダイオード接
続されたトランジスタ２３８における電流の増大を意味
し、トランジスタ２３８におけるＶｂｅを増大させる。
トランジスタ２３８のベースに見られる同じ増大するＶ
ｂｅは出力ドライバ段２９（図１を参照）における出力
ソーストランジスタ２４のベースに見られる。従って、
出力シンクトランジスタ１８（図１を参照）における低
減する導電率に対する低減するＶｂｅはトランスリニア
ループ１６によって出力ソーストランジスタ２４（図１
を参照）における増大する導電性に対する同じ＋ΔＶ
ｂｅに変換される。
【００４６】図７を参照すると、低電圧トランスリニア
ループ１６に対する静止電流はトランジスタの形状寸法
のサイジングに対する関係に依存している。トランジス
タ１８（図１を参照）のエミッタ面積はトランジスタ２
３０のエミッタ面積のＮｎ倍に寸法合わせされる。トラ
ンジスタ２４（図１を参照）のエミッタ面積はトランジ
スタ２３８のエミッタ面積のＮｐ倍に寸法設定される。
また、前記カレントミラートランジスタはトランジスタ
２３４のエミッタの形状寸法がトランジスタ２３２のエ
ミッタの形状寸法のＭｎ倍となるように寸法合わせされ
る。エミッタの面積はトランジスタの電流容量を決定す
るから、電流源２３６からの電流にＩおよび３つの変数
Ｎｎ，ＮｐおよびＭｎの選択は低電圧トランスリニアル
ープ１６における他の電流を設定する。従って、シンク
トランジスタ１８（図１を参照）における静止電流ＩＱ
はＩＱ＝（Ｎｎ・Ｉ）によって設定され、かつソースト
ランジスタ２４（図１を参照）における静止電流ＩＱは
ＩＱ＝（Ｍｎ・Ｎｐ・Ｉ）によって設定される。トラン
ジスタ２３０，２３２および２３４に対しエミッタ端子
のグランド基準への結合経路に抵抗を加え、あるいは動
作電位ＶＣＣへのトランジスタ２３８に対するエミッタ
端子の結合経路に抵抗を加えることはエミッタの負帰還
（ｄｅｇｅｎｅｒａｔｉｏｎ）を引き起こしかつ乗数フ
ァクタＮｎ，ＮｐおよびＭｎを変化させる。
ループ１６に対する静止電流はトランジスタの形状寸法
のサイジングに対する関係に依存している。トランジス
タ１８（図１を参照）のエミッタ面積はトランジスタ２
３０のエミッタ面積のＮｎ倍に寸法合わせされる。トラ
ンジスタ２４（図１を参照）のエミッタ面積はトランジ
スタ２３８のエミッタ面積のＮｐ倍に寸法設定される。
また、前記カレントミラートランジスタはトランジスタ
２３４のエミッタの形状寸法がトランジスタ２３２のエ
ミッタの形状寸法のＭｎ倍となるように寸法合わせされ
る。エミッタの面積はトランジスタの電流容量を決定す
るから、電流源２３６からの電流にＩおよび３つの変数
Ｎｎ，ＮｐおよびＭｎの選択は低電圧トランスリニアル
ープ１６における他の電流を設定する。従って、シンク
トランジスタ１８（図１を参照）における静止電流ＩＱ
はＩＱ＝（Ｎｎ・Ｉ）によって設定され、かつソースト
ランジスタ２４（図１を参照）における静止電流ＩＱは
ＩＱ＝（Ｍｎ・Ｎｐ・Ｉ）によって設定される。トラン
ジスタ２３０，２３２および２３４に対しエミッタ端子
のグランド基準への結合経路に抵抗を加え、あるいは動
作電位ＶＣＣへのトランジスタ２３８に対するエミッタ
端子の結合経路に抵抗を加えることはエミッタの負帰還
（ｄｅｇｅｎｅｒａｔｉｏｎ）を引き起こしかつ乗数フ
ァクタＮｎ，ＮｐおよびＭｎを変化させる。
【００４７】図８は、図１において述べたトランスリニ
アループ１６の好ましい実施形態を示す。ＰＮＰトラン
ジスタ１５４および１５６の共通ベースはトランジスタ
１５４のコレクタにかつ、ほぼ１０マイクロアンペアの
電流を引き込む、電流シンク１５８の第１の端子に結合
されている。トランジスタ１５６のコレクタはＮＰＮト
ランジスタ１６０のベースにかつ、ほぼ３３キロオーム
に選択された、抵抗１６２の第１の端子に結合されてい
る。抵抗１６２の第２の端子はＮＰＮトランジスタ１６
４のベースおよびコレクタに結合されている。トランジ
スタ１６０のエミッタはＮＰＮトランジスタ１６６のコ
レクタに結合されている。トランジスタ１６６のベース
は信号「シンク１パススルー（ＳＩＮＫ−１ ＰＡＳＳ
ＴＨＲＯＵＧＨ）」を受けるために端子１０７に結合
されている。トランジスタ１６０のエミッタはＰＮＰト
ランジスタ１６８のコレクタに結合されている。トラン
ジスタ１６０のエミッタはＮＰＮトランジスタ１７０お
よび１７２の共通ベースに結合されている。トランジス
タ１６０のエミッタはトランジスタ１７０のコレクタに
かつ、ほぼ１７５マイクロアンペアの電流を供給する、
電流源１７４の第１の端子に結合されている。トランジ
スタ１６６のエミッタは、ほぼ５０オームに選択され
た、抵抗１７６の第１の端子に結合されている。トラン
ジスタ１７０のエミッタは、ほぼ１００オームに選択さ
れた、抵抗１７８の第１の端子に結合されている。トラ
ンジスタ１７２のエミッタは、ほぼ２５オームに選択さ
れた、抵抗１８０の第１の端子に結合されている。トラ
ンジスタ１６８のエミッタは、ほぼ３００オームに選択
された、抵抗１８２に結合されている。トランジスタ１
７２および１８４の共通コレクタはＰＮＰトランジスタ
１８４のベースに結合されかつ信号「ソース１パススル
ー（ＳＯＵＲＣＥ−１ ＰＡＳＳ ＴＨＲＯＵＧＨ）」
を提供するために端子１４７に結合されている。トラン
ジスタ１８４のエミッタは、ほぼ４００オームに選択さ
れた、抵抗１８６の第１の端子に結合されている。トラ
ンジスタ１５４および１５６のエミッタは動作電位Ｖ
ＣＣに結合されている。トランジスタ１６０のコレクタ
は動作電位ＶＣＣに結合されている。抵抗１８２および
１８６の第２の端子および電流源１７４の第２の端子は
動作電位ＶＣＣに結合されている。抵抗１７６，１７８
および１８０の第２の端子はグランド基準に結合されて
いる。トランジスタ１６４のエミッタおよび電流シンク
１５８の第２の端子はグランド基準に結合されている。
アループ１６の好ましい実施形態を示す。ＰＮＰトラン
ジスタ１５４および１５６の共通ベースはトランジスタ
１５４のコレクタにかつ、ほぼ１０マイクロアンペアの
電流を引き込む、電流シンク１５８の第１の端子に結合
されている。トランジスタ１５６のコレクタはＮＰＮト
ランジスタ１６０のベースにかつ、ほぼ３３キロオーム
に選択された、抵抗１６２の第１の端子に結合されてい
る。抵抗１６２の第２の端子はＮＰＮトランジスタ１６
４のベースおよびコレクタに結合されている。トランジ
スタ１６０のエミッタはＮＰＮトランジスタ１６６のコ
レクタに結合されている。トランジスタ１６６のベース
は信号「シンク１パススルー（ＳＩＮＫ−１ ＰＡＳＳ
ＴＨＲＯＵＧＨ）」を受けるために端子１０７に結合
されている。トランジスタ１６０のエミッタはＰＮＰト
ランジスタ１６８のコレクタに結合されている。トラン
ジスタ１６０のエミッタはＮＰＮトランジスタ１７０お
よび１７２の共通ベースに結合されている。トランジス
タ１６０のエミッタはトランジスタ１７０のコレクタに
かつ、ほぼ１７５マイクロアンペアの電流を供給する、
電流源１７４の第１の端子に結合されている。トランジ
スタ１６６のエミッタは、ほぼ５０オームに選択され
た、抵抗１７６の第１の端子に結合されている。トラン
ジスタ１７０のエミッタは、ほぼ１００オームに選択さ
れた、抵抗１７８の第１の端子に結合されている。トラ
ンジスタ１７２のエミッタは、ほぼ２５オームに選択さ
れた、抵抗１８０の第１の端子に結合されている。トラ
ンジスタ１６８のエミッタは、ほぼ３００オームに選択
された、抵抗１８２に結合されている。トランジスタ１
７２および１８４の共通コレクタはＰＮＰトランジスタ
１８４のベースに結合されかつ信号「ソース１パススル
ー（ＳＯＵＲＣＥ−１ ＰＡＳＳ ＴＨＲＯＵＧＨ）」
を提供するために端子１４７に結合されている。トラン
ジスタ１８４のエミッタは、ほぼ４００オームに選択さ
れた、抵抗１８６の第１の端子に結合されている。トラ
ンジスタ１５４および１５６のエミッタは動作電位Ｖ
ＣＣに結合されている。トランジスタ１６０のコレクタ
は動作電位ＶＣＣに結合されている。抵抗１８２および
１８６の第２の端子および電流源１７４の第２の端子は
動作電位ＶＣＣに結合されている。抵抗１７６，１７８
および１８０の第２の端子はグランド基準に結合されて
いる。トランジスタ１６４のエミッタおよび電流シンク
１５８の第２の端子はグランド基準に結合されている。
【００４８】図８のトランスリニアループは高周波応答
特性を備えた高速出力段を提供する。すでに述べたトラ
ンスリニアループ１６の単純化した実施形態と同様に、
端子１０７における増大する電圧信号「シンク１パスス
ルー」はトランジスタ１６６にダイオード接続されたト
ランジスタ１７０から電流をシャント除去させる。トラ
ンジスタ１７０における少ない電流はまたカレントミラ
ー装置、トランジスタ１７２、におけるより少ない電流
を意味する。トランジスタ１７２の電流の低減はダイオ
ード接続されたトランジスタ１８４のより低い電流を意
味し、トランジスタ１８４におけるより低いＶｂｅ電圧
を生じさせる。トランジスタ１８４に対するより低いベ
ース−エミッタ電圧はまた図１に示されるトランジスタ
２４に対するＶｂｅとして見られる。従って、トランジ
スタ１８のベース電圧をより正の電位に変調するＡＣ信
号はトランジスタ１８がより導通するようにさせるが、
トランスリニアループ１６はトランジスタ２４をより導
通しないようにする。トランスリニアループ１６はトラ
ンジスタ１８のベースからのＡＣ信号を信号電圧利得を
与えることなくトランジスタ２４のベースに置き換え
る。ＯＰアンプ入力段１２および出力トランジスタ１８
および２４のみが信号利得を与える。端子１０７におけ
る信号「シンク１パススルー」によるシンクトランジス
タ１８（図１を参照）における＋ΔＶｂｅはトランスリ
ニアループ１６によってソーストランジスタ２４（図１
を参照）における整合する−ΔＶｂｅに変換される。
特性を備えた高速出力段を提供する。すでに述べたトラ
ンスリニアループ１６の単純化した実施形態と同様に、
端子１０７における増大する電圧信号「シンク１パスス
ルー」はトランジスタ１６６にダイオード接続されたト
ランジスタ１７０から電流をシャント除去させる。トラ
ンジスタ１７０における少ない電流はまたカレントミラ
ー装置、トランジスタ１７２、におけるより少ない電流
を意味する。トランジスタ１７２の電流の低減はダイオ
ード接続されたトランジスタ１８４のより低い電流を意
味し、トランジスタ１８４におけるより低いＶｂｅ電圧
を生じさせる。トランジスタ１８４に対するより低いベ
ース−エミッタ電圧はまた図１に示されるトランジスタ
２４に対するＶｂｅとして見られる。従って、トランジ
スタ１８のベース電圧をより正の電位に変調するＡＣ信
号はトランジスタ１８がより導通するようにさせるが、
トランスリニアループ１６はトランジスタ２４をより導
通しないようにする。トランスリニアループ１６はトラ
ンジスタ１８のベースからのＡＣ信号を信号電圧利得を
与えることなくトランジスタ２４のベースに置き換え
る。ＯＰアンプ入力段１２および出力トランジスタ１８
および２４のみが信号利得を与える。端子１０７におけ
る信号「シンク１パススルー」によるシンクトランジス
タ１８（図１を参照）における＋ΔＶｂｅはトランスリ
ニアループ１６によってソーストランジスタ２４（図１
を参照）における整合する−ΔＶｂｅに変換される。
【００４９】すでに述べたトランスリニアループ１６の
単純化した実施形態と同様に、端子１０７における電圧
信号「シンク１パススルー」の低減によってトランジス
タ１６６は電流をダイオード接続されたトランジスタ１
７０へと向ける。トランジスタ１７０におけるより多く
の電流はまたカレントミラー装置、トランジスタ１７
２、におけるより多くの電流を意味する。トランジスタ
１７２の電流の増大はダイオード接続されたトランジス
タ１８４におけるより高い電流を意味し、トランジスタ
１８４においてより高いＶｂｅを生じさせる。トランジ
スタ１８４のための増大するベース−エミッタ電圧はま
た図１に示されるトランジスタ２４に対するＶｂｅにつ
いても見られる。従って、トランジスタ１８のベース電
圧をより低い電位に変調するＡＣ信号はトランジスタ１
８をより導通しないようにするが、トランスリニアルー
プ１６はトランジスタ２４をより導通的にする。端子１
０７における信号「シンク１パススルー」によるシンク
トランジスタ１８（図１を参照）における−ΔＶｂｅは
トランスニリアループ１６によってソーストランジスタ
２４（図１を参照）における整合する＋ΔＶｂｅに変換
される。低電圧トランスリニアループ１６は出力装置に
対し低インピーダンス経路を提供し、従ってソーストラ
ンジスタ２４のベースに対し何らの電圧利得も提供しな
いことを保証する。
単純化した実施形態と同様に、端子１０７における電圧
信号「シンク１パススルー」の低減によってトランジス
タ１６６は電流をダイオード接続されたトランジスタ１
７０へと向ける。トランジスタ１７０におけるより多く
の電流はまたカレントミラー装置、トランジスタ１７
２、におけるより多くの電流を意味する。トランジスタ
１７２の電流の増大はダイオード接続されたトランジス
タ１８４におけるより高い電流を意味し、トランジスタ
１８４においてより高いＶｂｅを生じさせる。トランジ
スタ１８４のための増大するベース−エミッタ電圧はま
た図１に示されるトランジスタ２４に対するＶｂｅにつ
いても見られる。従って、トランジスタ１８のベース電
圧をより低い電位に変調するＡＣ信号はトランジスタ１
８をより導通しないようにするが、トランスリニアルー
プ１６はトランジスタ２４をより導通的にする。端子１
０７における信号「シンク１パススルー」によるシンク
トランジスタ１８（図１を参照）における−ΔＶｂｅは
トランスニリアループ１６によってソーストランジスタ
２４（図１を参照）における整合する＋ΔＶｂｅに変換
される。低電圧トランスリニアループ１６は出力装置に
対し低インピーダンス経路を提供し、従ってソーストラ
ンジスタ２４のベースに対し何らの電圧利得も提供しな
いことを保証する。
【００５０】図１におけるシンク制御回路１４およびソ
ース制御回路２２は出力ドライバ段２９における出力ト
ランジスタ１８および２４のためのベース電流ドライブ
を提供する上で重要な直流（ＤＣ）発生機能を提供す
る。しかしながら、低電圧演算増幅器１０の周波数性能
はシンク制御回路１４またはソース制御回路２２に依存
しない。低電圧演算増幅器１０の周波数性能はＯＰアン
プ入力段１２のＶＩＮから「ステージ１出力」への、ソ
ースホロワＭＯＳＦＥＴ １３を通り、直接出力電流シ
ンクトランジスタ１８のベースに至るＡＣ信号経路に依
存する。電流シンク側から電流ソース側へのＡＣ信号経
路は出力電流シンクトランジスタ１８のベース、トラン
スリニアループ１６、出力電流ソーストランジスタ２４
のベースへと続く。従って、該ＡＣ信号経路はシンク制
御回路１４およびソース制御回路２２の回路をバイパス
し、低電圧演算増幅器１０におけるより高い周波数性能
を可能にする。低電圧演算増幅器１０の帯域幅は５メガ
ヘルツである。バイアス回路２３はシンク制御回路１
４、ソース制御回路２２、およびトランスリニアループ
１６から構成される。第１のバイアス出力はソースホロ
ワにわたって転送される信号およびシンク制御回路１４
によって発生される電流に従って端子１０７において発
生される。第２のバイアス出力はトランスリニアループ
１６によって転送される信号およびソース制御回路２２
によって発生される電流に従って端子１４７において発
生される。
ース制御回路２２は出力ドライバ段２９における出力ト
ランジスタ１８および２４のためのベース電流ドライブ
を提供する上で重要な直流（ＤＣ）発生機能を提供す
る。しかしながら、低電圧演算増幅器１０の周波数性能
はシンク制御回路１４またはソース制御回路２２に依存
しない。低電圧演算増幅器１０の周波数性能はＯＰアン
プ入力段１２のＶＩＮから「ステージ１出力」への、ソ
ースホロワＭＯＳＦＥＴ １３を通り、直接出力電流シ
ンクトランジスタ１８のベースに至るＡＣ信号経路に依
存する。電流シンク側から電流ソース側へのＡＣ信号経
路は出力電流シンクトランジスタ１８のベース、トラン
スリニアループ１６、出力電流ソーストランジスタ２４
のベースへと続く。従って、該ＡＣ信号経路はシンク制
御回路１４およびソース制御回路２２の回路をバイパス
し、低電圧演算増幅器１０におけるより高い周波数性能
を可能にする。低電圧演算増幅器１０の帯域幅は５メガ
ヘルツである。バイアス回路２３はシンク制御回路１
４、ソース制御回路２２、およびトランスリニアループ
１６から構成される。第１のバイアス出力はソースホロ
ワにわたって転送される信号およびシンク制御回路１４
によって発生される電流に従って端子１０７において発
生される。第２のバイアス出力はトランスリニアループ
１６によって転送される信号およびソース制御回路２２
によって発生される電流に従って端子１４７において発
生される。
【００５１】
【発明の効果】図１における低電圧演算増幅器１０はセ
氏０度〜７０度の温度範囲にわたり８ボルトから１ボル
トの電圧範囲で動作する。Ｎチャネルデプレッションモ
ードＭＯＳＦＥＴ３０および３２（図２を参照）は差動
入力信号ＶＩＮの増幅を提供しかつ一定のトランスコン
ダクタンスを維持する。ＯＰアンプ入力段１２はゲート
端子に印加される電圧に対して２乗則の関係に従うＭＯ
ＳＦＥＴ３０および３２の飽和電流にもとづき第１段の
信号ＶＩＮの増幅を提供する。ＯＰアンプ入力段１２は
ＭＯＳＦＥＴ装置によって提供されるゲートアイソレー
ションにより高い入力インピーダンスを達成する。「ス
テージ１出力」信号を供給する端子６７を備えた、電流
バイアス回路３９はトランジスタ４６および６６の共通
コレクタへの接続を考慮して高いインピーダンス出力と
なっている。電流バイアス回路３９はまた「ステージ１
出力」信号を供給する上でトランジスタ４６および６６
のソースおよびシンク電流能力を整合する。
氏０度〜７０度の温度範囲にわたり８ボルトから１ボル
トの電圧範囲で動作する。Ｎチャネルデプレッションモ
ードＭＯＳＦＥＴ３０および３２（図２を参照）は差動
入力信号ＶＩＮの増幅を提供しかつ一定のトランスコン
ダクタンスを維持する。ＯＰアンプ入力段１２はゲート
端子に印加される電圧に対して２乗則の関係に従うＭＯ
ＳＦＥＴ３０および３２の飽和電流にもとづき第１段の
信号ＶＩＮの増幅を提供する。ＯＰアンプ入力段１２は
ＭＯＳＦＥＴ装置によって提供されるゲートアイソレー
ションにより高い入力インピーダンスを達成する。「ス
テージ１出力」信号を供給する端子６７を備えた、電流
バイアス回路３９はトランジスタ４６および６６の共通
コレクタへの接続を考慮して高いインピーダンス出力と
なっている。電流バイアス回路３９はまた「ステージ１
出力」信号を供給する上でトランジスタ４６および６６
のソースおよびシンク電流能力を整合する。
【００５２】従って、本発明によれば、広い範囲の電
圧、特に低い電圧でも特性が低下することがなく、高い
入力インピーダンスおよび低い入力オフセット電圧を備
え、高速かつ広い帯域幅を有し、しかも電源導体から電
源導体までのスイング能力を有する多用途の演算増幅器
が実現できる。
圧、特に低い電圧でも特性が低下することがなく、高い
入力インピーダンスおよび低い入力オフセット電圧を備
え、高速かつ広い帯域幅を有し、しかも電源導体から電
源導体までのスイング能力を有する多用途の演算増幅器
が実現できる。
【００５３】本発明が好ましい実施形態に関して説明さ
れたが、当業者には本発明は種々の方法で変更できかつ
上に特に示しかつ説明したもの以外の数多くの実施形態
を取り得ることが理解されるであろう。従って、添付の
特許請求の範囲により本発明の真の精神および範囲内に
ある本発明のすべての変更をカバーすることを意図して
いる。
れたが、当業者には本発明は種々の方法で変更できかつ
上に特に示しかつ説明したもの以外の数多くの実施形態
を取り得ることが理解されるであろう。従って、添付の
特許請求の範囲により本発明の真の精神および範囲内に
ある本発明のすべての変更をカバーすることを意図して
いる。
【図１】本発明の好ましい実施形態に係わる演算増幅器
を示すブロック図である。
を示すブロック図である。
【図２】図１に示される低電圧演算増幅器のための入力
段の好ましい実施形態を示す電気回路図である。
段の好ましい実施形態を示す電気回路図である。
【図３】図１に示される低電圧演算増幅器のための入力
段の別の実施形態を示す電気回路図である。
段の別の実施形態を示す電気回路図である。
【図４】図１に示される低電圧演算増幅器のための入力
段のさらに別の実施形態を示す電気回路図である。
段のさらに別の実施形態を示す電気回路図である。
【図５】図１に示される演算増幅器のための出力シンク
トランジスタ用ベース電流発生段を示す電気回路図であ
る。
トランジスタ用ベース電流発生段を示す電気回路図であ
る。
【図６】図１に示される演算増幅器のための出力ソース
トランジスタ用ベース電流発生段を示す電気回路図であ
る。
トランジスタ用ベース電流発生段を示す電気回路図であ
る。
【図７】図１に示される演算増幅器のための低電圧トラ
ンスリニアループの別の実施形態を示す電気回路図であ
る。
ンスリニアループの別の実施形態を示す電気回路図であ
る。
【図８】図１に示される出力増幅器のソースまたはシン
ク能力を選択するための低電圧トランスリニアループの
好ましい実施形態を示す電気回路図である。
ク能力を選択するための低電圧トランスリニアループの
好ましい実施形態を示す電気回路図である。
１０ 低電圧演算増幅器 １２ ＯＰアンプ入力段 １３ ＭＯＳＦＥＴ １４ シンク制御回路 １５ 電流シンク １６ トランスリニアループ １８ ＮＰＮトランジスタ ２０，２６，２８ 容量 ２２ ソース制御回路 ２４ ＰＮＰトランジスタ ２５ 出力端子 ２７ 抵抗 ２８ 容量 ３０，３２ ＮチャネルデプレッションモードＭＯＳＦ
ＥＴ ３４，３６ 電流源 ３８ 電流シンク ３９ 電流バイアス回路 ５０ 電流シンク ４８ ＰＮＰトランジスタ ４９ 抵抗 ６８ 電流源 ７０ 抵抗 ７２ ＮＰＮトランジスタ ４０，４２，４４，４６，４８ ＰＮＰトランジスタ ５２，５４，５６，５８，６０，６２，６４，６６，７
２ ＮＰＮトランジスタ
ＥＴ ３４，３６ 電流源 ３８ 電流シンク ３９ 電流バイアス回路 ５０ 電流シンク ４８ ＰＮＰトランジスタ ４９ 抵抗 ６８ 電流源 ７０ 抵抗 ７２ ＮＰＮトランジスタ ４０，４２，４４，４６，４８ ＰＮＰトランジスタ ５２，５４，５６，５８，６０，６２，６４，６６，７
２ ＮＰＮトランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチャード・エス・グリフィス アメリカ合衆国アリゾナ州85226、チャン ドラー、ウエスト・ベイラー・レーン 3410 (72)発明者 ロバート・エル・バイン アメリカ合衆国アリゾナ州85283、テンプ、 サウス・ホルブルック・レーン 5623
Claims (5)
- 【請求項１】 低電圧演算増幅器入力段（１２）であっ
て、 差動入力信号（ＶＩＮ）を受けるための入力、 前記入力に結合された金属酸化物半導体電界効果トラン
ジスタ（ＭＯＳＦＥＴ）の差動対（３０，３２）であっ
て、該ＭＯＳＦＥＴの差動対（３０，３２）は前記差動
入力信号（ＶＩＮ）を受けかつそこから交流（ＡＣ）入
力を生成するもの、そして前記ＭＯＳＦＥＴの差動対
（３０，３２）に結合された電流バイアス回路（３９）
であって、該電流バイアス回路（３９）は前記ＡＣ入力
を受けかつそこから入力段出力（６７）を生成し、該入
力段出力（６７）は差動入力信号（ＶＩＮ）の増幅され
たものである、前記電流バイアス回路（３９）、 を具備することを特徴とする低電圧演算増幅器の入力段
（１２）。 - 【請求項２】 前記ＭＯＳＦＥＴの差動対（３０，３
２）はＮチャネルデプレッションモードトランジスタか
らなることを特徴とする請求項１に記載の低電圧演算増
幅器の入力段。 - 【請求項３】 前記差動入力信号（ＶＩＮ）はほぼグラ
ンド基準に近く前記ＭＯＳＦＥＴの差動対（３０，３
２）をグランド電源導体において検知させかつ正の電源
導体において前記差動入力信号（ＶＩＮ）を検知するた
め基板効果によりしきい値をシフトさせることを特徴と
する請求項１または２に記載の低電圧演算増幅器の入力
段。 - 【請求項４】 低電圧演算増幅器に対し増幅された入力
を提供する方法であって、 差動入力（ＶＩＮ）を受ける段階、 前記差動入力（ＶＩＮ）を金属酸化物半導体電界効果ト
ランジスタ（ＭＯＳＦＥＴ）の差動対（３０，３２）の
ゲートに印加する段階、そして前記増幅された入力を前
記ＭＯＳＦＥＴの差動対（３０，３２）の飽和電流にも
とづき前記ＭＯＳＦＥＴの差動対（３０，３２）のドレ
イン出力から提供する段階、 を具備することを特徴とする低電圧演算増幅器に対し増
幅された入力を提供する方法。 - 【請求項５】 低電圧演算増幅器に対し増幅された入力
を提供する方法であって、ＯＰアンプ入力段出力（６
７）における電流供給（ｓｏｕｒｃｅ）および電流引き
込み（ｓｉｎｋ）能力を整合する段階を具備することを
特徴とする低電圧演算増幅器に対し増幅された入力を提
供する方法。
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