JPH1022449A - 半導体装置 - Google Patents
半導体装置Info
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- JPH1022449A JPH1022449A JP17201296A JP17201296A JPH1022449A JP H1022449 A JPH1022449 A JP H1022449A JP 17201296 A JP17201296 A JP 17201296A JP 17201296 A JP17201296 A JP 17201296A JP H1022449 A JPH1022449 A JP H1022449A
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- Japan
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- chip
- semiconductor device
- interconnection network
- crossbar
- interconnecting network
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Multi Processors (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【課題】 複数のプロセッサコアと、プロセッサコア間
を相互接続するための結合網、特にクロスバ型等の密結
合網を集積した１チップ半導体装置が開発されている
が、その構成上ハードウエア規模が大きくなるため、チ
ップサイズの拡大してしまうという課題がある。また複
雑な相互配線を行うため、チップサイズ縮小には多層配
線プロセスを用いる必要があり歩留まりとの兼ね合いで
チップコストが下がらないという問題が発生する。 【解決手段】 これらの課題を解決するため、本発明で
は複数のマイクロプロセッサ、あるいはＤＳＰが密結合
した、マルチプロセッサ構成のシステムにおいて、プロ
セッサ部１２と相互結合網部１４をそれぞれ別々の半導
体チップで形成し、ＣＯＣ（チップオンチップ）構造で
一体化を行うものである。
を相互接続するための結合網、特にクロスバ型等の密結
合網を集積した１チップ半導体装置が開発されている
が、その構成上ハードウエア規模が大きくなるため、チ
ップサイズの拡大してしまうという課題がある。また複
雑な相互配線を行うため、チップサイズ縮小には多層配
線プロセスを用いる必要があり歩留まりとの兼ね合いで
チップコストが下がらないという問題が発生する。 【解決手段】 これらの課題を解決するため、本発明で
は複数のマイクロプロセッサ、あるいはＤＳＰが密結合
した、マルチプロセッサ構成のシステムにおいて、プロ
セッサ部１２と相互結合網部１４をそれぞれ別々の半導
体チップで形成し、ＣＯＣ（チップオンチップ）構造で
一体化を行うものである。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のマイクロプ
ロセッサ、あるいはＤＳＰを並列に動作させたマルチプ
ロセッサシステムに関するものであり、特に複数のプロ
セッサ間に相互結合網が形成されたシステムの構成方法
に関するものである。
ロセッサ、あるいはＤＳＰを並列に動作させたマルチプ
ロセッサシステムに関するものであり、特に複数のプロ
セッサ間に相互結合網が形成されたシステムの構成方法
に関するものである。
【０００２】
【従来の技術】近年各種システム機器の高速化・高機能
化にともない、半導体素子単体の処理速度向上と合わ
せ、さまざまの並列処理技術の導入により、システムの
トータル性能を上げるアプローチがさかんに行われてい
る。これは、例えば画像データの圧縮／伸長といった、
複雑で高速性を要求される処理を、複数のプロセッサ・
エレメント（ＰＥ）に分散させ、標準的な処理性能を持
つプロセッサを並列動作させることにより、トータルで
の処理速度を向上させるといったものである。
化にともない、半導体素子単体の処理速度向上と合わ
せ、さまざまの並列処理技術の導入により、システムの
トータル性能を上げるアプローチがさかんに行われてい
る。これは、例えば画像データの圧縮／伸長といった、
複雑で高速性を要求される処理を、複数のプロセッサ・
エレメント（ＰＥ）に分散させ、標準的な処理性能を持
つプロセッサを並列動作させることにより、トータルで
の処理速度を向上させるといったものである。
【０００３】そこで以下では、従来のマルチプロセッサ
構成について図面を参照しながら説明する。図５は、一
般的な密結合型の相互結合網の形態を示したものであ
り、マルチプロセッサ構成のシステムを示すブロック図
である。図５において、３１はプロセッサエレメントＰ
Ｅ、３２は相互結合網、３３はＰＥの制御部であり、相
互結合網３２には、クロスバ型、メッシュ型、ハイパキ
ューブ型などの他、ＡＤＥＮＡ型（ハイパークロス型）
などが挙げられる。
構成について図面を参照しながら説明する。図５は、一
般的な密結合型の相互結合網の形態を示したものであ
り、マルチプロセッサ構成のシステムを示すブロック図
である。図５において、３１はプロセッサエレメントＰ
Ｅ、３２は相互結合網、３３はＰＥの制御部であり、相
互結合網３２には、クロスバ型、メッシュ型、ハイパキ
ューブ型などの他、ＡＤＥＮＡ型（ハイパークロス型）
などが挙げられる。
【０００４】次に図６に上記の図５に示した４つのＰＥ
間のクロスバ型相互結合網のブロック図を示す。図６に
おいて、３４はクロスバスイッチ、３５はクロスバ配線
を示している。４つのＰＥ３１が、図６に示すように相
互にクロスする形で接続され、各接続ポイントにクロス
バスイッチ３４が設けられている。図中の点線で囲んだ
部分が相互結合網を示す。クロスバ配線３５は、データ
転送のバンド幅と信号伝送の周波数によりその配線本数
が決まる。例えば８、１６、３２、６４とそのビット数
を広げることでデータ転送レートは向上するが、それに
伴い、一般的には実装コスト上昇や、実装規模拡大を招
く。
間のクロスバ型相互結合網のブロック図を示す。図６に
おいて、３４はクロスバスイッチ、３５はクロスバ配線
を示している。４つのＰＥ３１が、図６に示すように相
互にクロスする形で接続され、各接続ポイントにクロス
バスイッチ３４が設けられている。図中の点線で囲んだ
部分が相互結合網を示す。クロスバ配線３５は、データ
転送のバンド幅と信号伝送の周波数によりその配線本数
が決まる。例えば８、１６、３２、６４とそのビット数
を広げることでデータ転送レートは向上するが、それに
伴い、一般的には実装コスト上昇や、実装規模拡大を招
く。
【０００５】以下図６のクロスバ型ＰＥ構成のハードウ
エアインプリメントの例について説明する。図７は、最
もオーソドックスな形態の個別要素チップでの構成を示
すものであり、従来のクロスバ型相互結合網を持つ半導
体装置の平面図である。
エアインプリメントの例について説明する。図７は、最
もオーソドックスな形態の個別要素チップでの構成を示
すものであり、従来のクロスバ型相互結合網を持つ半導
体装置の平面図である。
【０００６】図７において、３６は、パッケージされた
ＰＥ、３７はパッケージされたクロスバスイッチ、３８
は回路基板内に形成された相互結合網配線、３９は回路
基板である。この場合各チップは個別にパッケージされ
て回路基板に実装することによりシステムが構成されて
いる。上記の図７に示す半導体装置は、一般的なＱＦＰ
パッケージの例を示したものである。
ＰＥ、３７はパッケージされたクロスバスイッチ、３８
は回路基板内に形成された相互結合網配線、３９は回路
基板である。この場合各チップは個別にパッケージされ
て回路基板に実装することによりシステムが構成されて
いる。上記の図７に示す半導体装置は、一般的なＱＦＰ
パッケージの例を示したものである。
【０００７】一方上記の図７に示したＱＦＰハッケージ
とは逆に、すべての構成要素を１チップＬＳＩ内に形成
した例を図８に示す。図８は、従来のクロスバ型相互結
合網を持つ半導体装置を示す平面図のチップ内の機能ブ
ロックレイアウトを示したものである。図８において、
４０はＰＥブロック、４１はクロスバスイッチを含む相
互結合網のブロック、４２はチップ周辺に配置された電
極パッド、４３は半導体チップを示している。この例で
は、１チップにＰＥやクロスバスイッチ、相互接続配線
などの構成要素を全て集積している。例えば０．３５μ
ｍなどの最先端の微細化プロセス、３、４層以上の多層
配線技術により複数のＰＥの密結合ネットワークが１チ
ップで実現できる。具体的には、４つのフローティング
演算ＤＳＰコアをクロスバ結合した構成となっているも
のが存在する。このチップにはさらに並列処理制御用と
して、ＲＩＳＣプロセッサコアも搭載されている。
とは逆に、すべての構成要素を１チップＬＳＩ内に形成
した例を図８に示す。図８は、従来のクロスバ型相互結
合網を持つ半導体装置を示す平面図のチップ内の機能ブ
ロックレイアウトを示したものである。図８において、
４０はＰＥブロック、４１はクロスバスイッチを含む相
互結合網のブロック、４２はチップ周辺に配置された電
極パッド、４３は半導体チップを示している。この例で
は、１チップにＰＥやクロスバスイッチ、相互接続配線
などの構成要素を全て集積している。例えば０．３５μ
ｍなどの最先端の微細化プロセス、３、４層以上の多層
配線技術により複数のＰＥの密結合ネットワークが１チ
ップで実現できる。具体的には、４つのフローティング
演算ＤＳＰコアをクロスバ結合した構成となっているも
のが存在する。このチップにはさらに並列処理制御用と
して、ＲＩＳＣプロセッサコアも搭載されている。
【０００８】
【発明が解決しようとする課題】しかしながら、上記図
７に示した従来の構成では、各チップを個別にパッケー
ジし回路基板へ搭載した構成であるため、各ＬＳＩチッ
プ間の信号伝送遅延が生じ、例えば６０ＭＨｚ以上の動
作速度になると、信号反射やノイズ、クロストークとい
った問題が生じてくる。
７に示した従来の構成では、各チップを個別にパッケー
ジし回路基板へ搭載した構成であるため、各ＬＳＩチッ
プ間の信号伝送遅延が生じ、例えば６０ＭＨｚ以上の動
作速度になると、信号反射やノイズ、クロストークとい
った問題が生じてくる。
【０００９】また、図８の例では、すべての要素を１チ
ップに集積しているため、図７の例と比較し物理的サイ
ズでは有利となる。また１チップ内で形成されるため、
より高速動作は可能である。しかしながら、集積する回
路規模が大きくなるため、より微細な製造プロセスを用
いたとしても、チップサイズの拡大となる。例えば前述
の４つのフローティング演算ＤＳＰコアをクロスバ結合
した半導体装置では１８ｍｍ角と非常に大きなものとな
っている。これはクロスバ結合網の形成にかなりのエリ
アを占めているためである。
ップに集積しているため、図７の例と比較し物理的サイ
ズでは有利となる。また１チップ内で形成されるため、
より高速動作は可能である。しかしながら、集積する回
路規模が大きくなるため、より微細な製造プロセスを用
いたとしても、チップサイズの拡大となる。例えば前述
の４つのフローティング演算ＤＳＰコアをクロスバ結合
した半導体装置では１８ｍｍ角と非常に大きなものとな
っている。これはクロスバ結合網の形成にかなりのエリ
アを占めているためである。
【００１０】チップサイズの拡大はすなわちチップコス
トの上昇になり、実アプリケーションへの適用に当たっ
ては大きな課題となる。また、相互結合網を汎用ロジッ
クと１チップ化するための設計ツールを用意する必要も
生じる。
トの上昇になり、実アプリケーションへの適用に当たっ
ては大きな課題となる。また、相互結合網を汎用ロジッ
クと１チップ化するための設計ツールを用意する必要も
生じる。
【００１１】さらにアプリケーションによって、ＰＥ間
の相互結合網の形態を変える必要が生じた場合、その都
度ＬＳＩ化を行う必要があり、開発工数・開発期間を要
することとなる。
の相互結合網の形態を変える必要が生じた場合、その都
度ＬＳＩ化を行う必要があり、開発工数・開発期間を要
することとなる。
【００１２】そこで本発明は、システムコストを最小化
すること、相互結合網内の配線設計の自由度を高めるこ
とにより、信号伝送特性を向上させ、プロセッサ間デー
タ転送の効率を上げること、及び、設計自由度や設計効
率を向上することの可能な半導体装置を提供することを
目的とする。
すること、相互結合網内の配線設計の自由度を高めるこ
とにより、信号伝送特性を向上させ、プロセッサ間デー
タ転送の効率を上げること、及び、設計自由度や設計効
率を向上することの可能な半導体装置を提供することを
目的とする。
【００１３】
【課題を解決するための手段】上記の目的を達成するた
めに本発明の半導体装置は、複数の半導体チップの能動
面同士が向かい合う形で半導体チップの電極パッド同士
が電気的に接続された構造において、対向する半導体チ
ップのうち、一方が複数のマイクロプロセッサ、あるい
はマイクロプロセッサ間でのデータ転送を制御するため
のコントローラＬＳＩであり、他方がマイクロプロセッ
サ間のデータ転送ネットワークを実現するための相互結
合網が形成されているチップであるように構成されてい
る。
めに本発明の半導体装置は、複数の半導体チップの能動
面同士が向かい合う形で半導体チップの電極パッド同士
が電気的に接続された構造において、対向する半導体チ
ップのうち、一方が複数のマイクロプロセッサ、あるい
はマイクロプロセッサ間でのデータ転送を制御するため
のコントローラＬＳＩであり、他方がマイクロプロセッ
サ間のデータ転送ネットワークを実現するための相互結
合網が形成されているチップであるように構成されてい
る。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態におけ
る半導体装置について図面を参照しながら説明する。本
実施の形態では、前述の４ＰＥクロスバ型ネットワーク
を例に説明することとする。
る半導体装置について図面を参照しながら説明する。本
実施の形態では、前述の４ＰＥクロスバ型ネットワーク
を例に説明することとする。
【００１５】（実施の形態１）図１は、本発明の一実施
の形態における半導体装置の断面図を示したものであ
る。図１において、１１はＰＥチップ、１２はＰＥブロ
ック、１３は相互結合網形成チップ、１４は相互結合網
形成領域、１５はクロスバスイッチ回路、１６は上面Ｐ
Ｅチップのエリア電極パッド、１７はバンプ、１８は下
面相互結合網形成チップのエリア電極パッド、１９は下
面チップの周辺電極パッドを示したものである。図１に
示したように、本実施の形態における半導体装置は、上
面チップと下面チップが能動面同士が向かい合わせに対
向して張り合わされた構造となっている。これをＣＯＣ
（チップオンチップ）構造と呼ぶ。本実施の形態では、
上面にＰＥチップ１１を、下面に相互結合網形成チップ
１３を配置している。チップ間の接合は、上面チップ、
下面チップ内に形成されたエリア電極パッド１６、１８
の間をバンプ１７で接続している。上記のバンプを用い
た接合は、例えばＭＢＢ（マイクロバンプボンディン
グ）技術を用いることで可能であり、その際３０μｍピ
ッチ以下の微細接続が可能である。
の形態における半導体装置の断面図を示したものであ
る。図１において、１１はＰＥチップ、１２はＰＥブロ
ック、１３は相互結合網形成チップ、１４は相互結合網
形成領域、１５はクロスバスイッチ回路、１６は上面Ｐ
Ｅチップのエリア電極パッド、１７はバンプ、１８は下
面相互結合網形成チップのエリア電極パッド、１９は下
面チップの周辺電極パッドを示したものである。図１に
示したように、本実施の形態における半導体装置は、上
面チップと下面チップが能動面同士が向かい合わせに対
向して張り合わされた構造となっている。これをＣＯＣ
（チップオンチップ）構造と呼ぶ。本実施の形態では、
上面にＰＥチップ１１を、下面に相互結合網形成チップ
１３を配置している。チップ間の接合は、上面チップ、
下面チップ内に形成されたエリア電極パッド１６、１８
の間をバンプ１７で接続している。上記のバンプを用い
た接合は、例えばＭＢＢ（マイクロバンプボンディン
グ）技術を用いることで可能であり、その際３０μｍピ
ッチ以下の微細接続が可能である。
【００１６】図２は、上記の図１に示したこのＣＯＣ構
造の半導体装置を上から見た平面図を示したものであ
る。図２中下面チップ１３内に形成された相互結合網１
４の上に４つのＰＥチップ１１が配置され電気的に接続
されている。
造の半導体装置を上から見た平面図を示したものであ
る。図２中下面チップ１３内に形成された相互結合網１
４の上に４つのＰＥチップ１１が配置され電気的に接続
されている。
【００１７】相互結合網１４の中には、ＰＥ間でのデー
タ転送を制御するためのコントローラとしての４つのク
ロスバスイッチ１５と、これらクロスバスイッチ間の相
互配線、および上面のＰＥチップ１１と接続を行うため
のエリア電極パッド１８が形成されている。図３は、上
面ＰＥチップ１１を搭載していない状態の下面チップ１
３を示した平面図である。上面ＰＥチップ１１のエリア
電極パッド１６に対応した位置に電極パッド１８が形成
されている。この構成は、ちょうど図６の点線で囲まれ
た部分を切り出して、下面チップ内に形成したものであ
る。すなわち、ＰＥと相互結合網を別々のチップで作
り、ＣＯＣ接合技術により一体化するのもである。
タ転送を制御するためのコントローラとしての４つのク
ロスバスイッチ１５と、これらクロスバスイッチ間の相
互配線、および上面のＰＥチップ１１と接続を行うため
のエリア電極パッド１８が形成されている。図３は、上
面ＰＥチップ１１を搭載していない状態の下面チップ１
３を示した平面図である。上面ＰＥチップ１１のエリア
電極パッド１６に対応した位置に電極パッド１８が形成
されている。この構成は、ちょうど図６の点線で囲まれ
た部分を切り出して、下面チップ内に形成したものであ
る。すなわち、ＰＥと相互結合網を別々のチップで作
り、ＣＯＣ接合技術により一体化するのもである。
【００１８】これにより、構成要素である、マイクロプ
ロセッサ、ＤＳＰなどからなるＰＥを個別チップとして
できるだけ小型に作り込むことが可能になる。また、最
新プロセスにより性能を重視した設計が可能で、設計の
自由度を向上させることができる。例えば、上面チップ
を最新の０．３５μｍプロセスで作り、下面相互結合網
形成チップを古い世代の、例えば０．５や０．８μｍプ
ロセスでつくることで、半導体装置のトータルコストを
低減させることが可能である。
ロセッサ、ＤＳＰなどからなるＰＥを個別チップとして
できるだけ小型に作り込むことが可能になる。また、最
新プロセスにより性能を重視した設計が可能で、設計の
自由度を向上させることができる。例えば、上面チップ
を最新の０．３５μｍプロセスで作り、下面相互結合網
形成チップを古い世代の、例えば０．５や０．８μｍプ
ロセスでつくることで、半導体装置のトータルコストを
低減させることが可能である。
【００１９】また、ＰＥチップは標準的な仕様で形成
し、システムの要求に応じて、相互結合網の形態を変え
ることも可能である。すなわち、下面チップのみの変更
で、前述のクロスバ結合以外に、メッシュ型やハイパー
キューブ型などのネットワーク構成をとることができ
る。その際、１チップ化プロセスと異なり、相互結合網
チップのみの変更で対応できるため、大幅な設計開発期
間の短縮、開発コストの低減が可能である。
し、システムの要求に応じて、相互結合網の形態を変え
ることも可能である。すなわち、下面チップのみの変更
で、前述のクロスバ結合以外に、メッシュ型やハイパー
キューブ型などのネットワーク構成をとることができ
る。その際、１チップ化プロセスと異なり、相互結合網
チップのみの変更で対応できるため、大幅な設計開発期
間の短縮、開発コストの低減が可能である。
【００２０】（実施の形態２）以下では、本発明の別の
実施の形態における半導体装置について説明する。図４
は、本実施の形態における半導体装置の断面図を示した
ものである。
実施の形態における半導体装置について説明する。図４
は、本実施の形態における半導体装置の断面図を示した
ものである。
【００２１】図４に示す実施の形態では、上面の１つの
チップ内に複数個のＰＥブロック１２を形成している。
上記の図１に示した実施の形態における半導体装置との
違いは、１チップあたりのＰＥ数であるが、これは回路
規模と集積度（プロセス）により、最適な構成をとるこ
とができる。
チップ内に複数個のＰＥブロック１２を形成している。
上記の図１に示した実施の形態における半導体装置との
違いは、１チップあたりのＰＥ数であるが、これは回路
規模と集積度（プロセス）により、最適な構成をとるこ
とができる。
【００２２】なお、上記実施の形態における相互結合網
の中のクロスバスイッチを別チップとして、作りＣＯＣ
構造の上面に設けることも可能である。
の中のクロスバスイッチを別チップとして、作りＣＯＣ
構造の上面に設けることも可能である。
【００２３】
【発明の効果】以上説明したように、本発明の半導体装
置は、複数のマイクロプロセッサ、あるいはＤＳＰが密
結合した、マルチプロセッサ構成のシステムにおいて、
プロセッサ部と相互結合網部をそれぞれ別々の半導体チ
ップで形成し、ＣＯＣ構造で一体化するものである。こ
のため、プロセッサ部と相互結合網に対しそれぞれ最適
なプロセスを適用させることが可能であり、システムコ
ストを最小化することができる。
置は、複数のマイクロプロセッサ、あるいはＤＳＰが密
結合した、マルチプロセッサ構成のシステムにおいて、
プロセッサ部と相互結合網部をそれぞれ別々の半導体チ
ップで形成し、ＣＯＣ構造で一体化するものである。こ
のため、プロセッサ部と相互結合網に対しそれぞれ最適
なプロセスを適用させることが可能であり、システムコ
ストを最小化することができる。
【００２４】また、相互結合網内の配線設計の自由度を
高めることができるため、配線幅、配線厚みの最適化に
より、信号伝送特性を向上させ、プロセッサ間データ転
送の効率を上げることができる。さらに、プロセッサ部
を共通に利用し、相互結合網のみの変更でシステム構築
が可能である、など設計自由度、設計効率が向上し、ト
ータルシステムのコストパフォーマンスを上げることが
できるといった、非常に大きな効果を生むことができ
る。
高めることができるため、配線幅、配線厚みの最適化に
より、信号伝送特性を向上させ、プロセッサ間データ転
送の効率を上げることができる。さらに、プロセッサ部
を共通に利用し、相互結合網のみの変更でシステム構築
が可能である、など設計自由度、設計効率が向上し、ト
ータルシステムのコストパフォーマンスを上げることが
できるといった、非常に大きな効果を生むことができ
る。
【図１】本発明の実施の形態における半導体装置の断面
図
図
【図２】本発明の実施の形態における半導体装置の平面
図
図
【図３】本発明の実施の形態における半導体装置の平面
図
図
【図４】本発明の実施の形態における半導体装置の断面
図
図
【図５】マルチプロセッサ構成のシステムを示すブロッ
ク図
ク図
【図６】クロスバ型相互結合網を示すブロック図
【図７】従来のクロスバ型相互結合網を持つ半導体装置
を示す平面図
を示す平面図
【図８】従来のクロスバ型相互結合網を持つ半導体装置
を示す平面図
を示す平面図
１１ ＰＥチップ １２ ＰＥブロック １３ 相互結合網形成チップ １４ 相互結合網形成領域 １５ クロスバスイッチ回路 １６ 上面チップエリア電極パッド １７ バンプ １８ 下面チップエリア電極パッド １９ 下面チップ周辺パッド ３１ プロセッサエレメント（ＰＥ） ３２ 相互結合網 ３３ ＰＥ制御部 ３４ クロスバスイッチ（論理上） ３５ クロスバ配線 ３６ ＰＥパッケージ部品 ３７ クロスバスイッチパッケージ品 ３８ 相互結合網配線 ３９ 回路基板 ４０ チップ内ＰＥブロック ４１ 相互結合網ブロック ４２ 周辺電極パッド ４３ マルチプロセッサ半導体チップ
Claims (3)
- 【請求項１】複数の半導体チップを互いの能動面同士が
向かい合う状態で、かつ前記複数の半導体チップの電極
パッド同士を電気的に接続した構造を有する半導体装置
であって、一方の半導体チップがマイクロプロセッサを
有する半導体チップであり、前記マイクロプロセッサを
有する半導体チップと対向する他方の半導体チップが前
記マイクロプロセッサ間のデータ転送ネットワークを行
う相互結合網を有することを特徴とする半導体装置。 - 【請求項２】マイクロプロセッサを有する半導体チップ
が前記マイクロプロセッサ間でのデータ転送を制御する
ためのコントローラを有することを特徴とする請求項１
記載の半導体装置。 - 【請求項３】マイクロプロセッサ間のデータ転送ネット
ワークを行う相互結合網を有する半導体チップが前記マ
イクロプロセッサ間でのデータ転送を制御するためのコ
ントローラを有することを特徴とする請求項１記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17201296A JPH1022449A (ja) | 1996-07-02 | 1996-07-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17201296A JPH1022449A (ja) | 1996-07-02 | 1996-07-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1022449A true JPH1022449A (ja) | 1998-01-23 |
Family
ID=15933899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17201296A Pending JPH1022449A (ja) | 1996-07-02 | 1996-07-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1022449A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6576499B2 (en) | 1999-12-10 | 2003-06-10 | Nec Corporation | Electronic device assembly and a method of connecting electronic devices constituting the same |
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1996
- 1996-07-02 JP JP17201296A patent/JPH1022449A/ja active Pending
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