JPH10221676A - 液晶表示装置およびその駆動方法 - Google Patents
液晶表示装置およびその駆動方法Info
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- JPH10221676A JPH10221676A JP2745597A JP2745597A JPH10221676A JP H10221676 A JPH10221676 A JP H10221676A JP 2745597 A JP2745597 A JP 2745597A JP 2745597 A JP2745597 A JP 2745597A JP H10221676 A JPH10221676 A JP H10221676A
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Abstract
(57)【要約】
【課題】 Ｖスキャナにおける隣接ゲートパルスがオー
バーラップして引き起こされる画質悪化を防止する液晶
表示装置およびその駆動方法を提供する。 【解決手段】 本発明の液晶表示装置は、行状のゲート
線Ｘ、列状の信号線Ｙ、両者の各交差部に配された画素
部（図示省略）を有している。個々の画素部はＴＦＴ１
により駆動される。Ｖスキャナは、奇数ゲート線に接続
された第１Ｖスキャナ１１と、偶数ゲート線に接続され
た同相の第２Ｖスキャナ１２により構成される。そし
て、これら第１Ｖスキャナ１１および第２Ｖスキャナ１
２に接続されたバッファ回路およびＮＡＮＤ回路を通し
て１ゲート線毎に選択パルスを交互に供給するようにす
る。これにより、隣接するゲートパルスがオーバーラッ
プすることが無くなり、液晶表示装置の画質が改善され
る。
バーラップして引き起こされる画質悪化を防止する液晶
表示装置およびその駆動方法を提供する。 【解決手段】 本発明の液晶表示装置は、行状のゲート
線Ｘ、列状の信号線Ｙ、両者の各交差部に配された画素
部（図示省略）を有している。個々の画素部はＴＦＴ１
により駆動される。Ｖスキャナは、奇数ゲート線に接続
された第１Ｖスキャナ１１と、偶数ゲート線に接続され
た同相の第２Ｖスキャナ１２により構成される。そし
て、これら第１Ｖスキャナ１１および第２Ｖスキャナ１
２に接続されたバッファ回路およびＮＡＮＤ回路を通し
て１ゲート線毎に選択パルスを交互に供給するようにす
る。これにより、隣接するゲートパルスがオーバーラッ
プすることが無くなり、液晶表示装置の画質が改善され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばカメラ一体
型ＶＴＲや液晶プロジェクタに用いられる液晶表示装置
およびその駆動方法に関し、更に詳しくは、Ｖスキャナ
における隣接ゲートパルスのオーバーラップを防止して
画質改善を図った液晶表示装置およびその駆動方法に関
する。
型ＶＴＲや液晶プロジェクタに用いられる液晶表示装置
およびその駆動方法に関し、更に詳しくは、Ｖスキャナ
における隣接ゲートパルスのオーバーラップを防止して
画質改善を図った液晶表示装置およびその駆動方法に関
する。
【０００２】
【従来の技術】近年、カメラ一体型ＶＴＲや液晶プロジ
ェクタに代表される液晶表示装置付機器の普及ととも
に、液晶表示装置への高性能化の要求が高まり、液晶表
示装置の高画素化や高性能化が進んでいる。例えば、多
結晶シリコンを活性層とする薄膜トランジスタ(Thin Fi
lm Transistor:以下、単に「ＴＦＴ」と記す）を採用す
る液晶表示装置においては、その高速性能の高さから注
目を集め、多くの液晶表示装置付機器に採用されてい
る。
ェクタに代表される液晶表示装置付機器の普及ととも
に、液晶表示装置への高性能化の要求が高まり、液晶表
示装置の高画素化や高性能化が進んでいる。例えば、多
結晶シリコンを活性層とする薄膜トランジスタ(Thin Fi
lm Transistor:以下、単に「ＴＦＴ」と記す）を採用す
る液晶表示装置においては、その高速性能の高さから注
目を集め、多くの液晶表示装置付機器に採用されてい
る。
【０００３】図３を参照して従来の液晶表示装置の概要
を簡潔に説明する。図３は従来の液晶表示装置の要部構
成を示す回路図である。
を簡潔に説明する。図３は従来の液晶表示装置の要部構
成を示す回路図である。
【０００４】従来の液晶表示装置は、行状のゲート線
Ｘ、列状の信号線Ｙ、両者の各交差部に配された液晶セ
ルおよび蓄積容量から成る画素部（図示省略）を有して
いる。個々の画素部はＴＦＴ１により駆動される。Ｖス
キャナ２は、図に示すようなバッファ回路３を介してゲ
ート線Ｘに選択パルスを供給する訳であるが、このゲー
ト線Ｘには、各画像部毎に内部抵抗Ｒ１、Ｒ２、Ｒ３・
・Ｒｎが見かけ上接続されている。
Ｘ、列状の信号線Ｙ、両者の各交差部に配された液晶セ
ルおよび蓄積容量から成る画素部（図示省略）を有して
いる。個々の画素部はＴＦＴ１により駆動される。Ｖス
キャナ２は、図に示すようなバッファ回路３を介してゲ
ート線Ｘに選択パルスを供給する訳であるが、このゲー
ト線Ｘには、各画像部毎に内部抵抗Ｒ１、Ｒ２、Ｒ３・
・Ｒｎが見かけ上接続されている。
【０００５】Ｖスキャナ２は、図３および図４の従来の
Ｖスキャナの動作を示すタイミングチャート図に示すよ
うに、選択パルスＶ1L、Ｖ2L、Ｖ3L・・と順次走査して
１水平期間（１Ｈ）毎に１行分の画素部を選択する。そ
して、図示を省略したＨスキャナは１Ｈ内で各信号線Ｙ
を順次サンプリングし、選択された１行分の画素部に映
像信号Ｖｓｉｇを書き込む。具体的には、各信号線Ｙに
接続され、水平サンプリングパルス（図示省略）により
開閉制御される水平スイッチ４を介して映像信号Ｖｓｉ
ｇの供給を受けるようになっている。
Ｖスキャナの動作を示すタイミングチャート図に示すよ
うに、選択パルスＶ1L、Ｖ2L、Ｖ3L・・と順次走査して
１水平期間（１Ｈ）毎に１行分の画素部を選択する。そ
して、図示を省略したＨスキャナは１Ｈ内で各信号線Ｙ
を順次サンプリングし、選択された１行分の画素部に映
像信号Ｖｓｉｇを書き込む。具体的には、各信号線Ｙに
接続され、水平サンプリングパルス（図示省略）により
開閉制御される水平スイッチ４を介して映像信号Ｖｓｉ
ｇの供給を受けるようになっている。
【０００６】ここで、バッファ回路３に接続されたゲー
ト線Ｘの内部抵抗Ｒ１、Ｒ２、Ｒ３・・Ｒｎの関係は、
Ｒ１＜Ｒ２＜Ｒ３＜＜Ｒｎとなる。つまり、ＴＦＴ１に
おけるバッファ回路３の直後であるＶ1Lと、選択された
ゲート線Ｘがオフする直前のＶ1Rの選択パルスは時定数
の違いにより波形が異なり、Ｖ1RはＶ1Lに比べてパルス
波形が鈍ってしまう。この選択パルスの波形が鈍ってし
まうと、図４に示すように、選択パルスＶ1R、Ｖ2R、Ｖ
3Rが同時にオンしている領域Ａが発生してしまう。この
ことは、ゲート線Ｘが重複して選択されることを意味
し、選択されたゲート線Ｘにオーバラップして映像信号
Ｖｓｉｇが書き込まれることになるため、結果的に映像
信号Ｖｓｉｇが混ざり合って液晶表示装置の画質に悪影
響を及ぼすという問題点がある。
ト線Ｘの内部抵抗Ｒ１、Ｒ２、Ｒ３・・Ｒｎの関係は、
Ｒ１＜Ｒ２＜Ｒ３＜＜Ｒｎとなる。つまり、ＴＦＴ１に
おけるバッファ回路３の直後であるＶ1Lと、選択された
ゲート線Ｘがオフする直前のＶ1Rの選択パルスは時定数
の違いにより波形が異なり、Ｖ1RはＶ1Lに比べてパルス
波形が鈍ってしまう。この選択パルスの波形が鈍ってし
まうと、図４に示すように、選択パルスＶ1R、Ｖ2R、Ｖ
3Rが同時にオンしている領域Ａが発生してしまう。この
ことは、ゲート線Ｘが重複して選択されることを意味
し、選択されたゲート線Ｘにオーバラップして映像信号
Ｖｓｉｇが書き込まれることになるため、結果的に映像
信号Ｖｓｉｇが混ざり合って液晶表示装置の画質に悪影
響を及ぼすという問題点がある。
【０００７】
【発明が解決しようとする課題】本発明はかかる問題点
に鑑みてなされたもので、その課題は、従来のＶスキャ
ナにおける隣接するゲートパルスがオーバーラップして
引き起こされる液晶表示装置の画質悪化を防止する液晶
表示装置およびその駆動方法を提供することである。
に鑑みてなされたもので、その課題は、従来のＶスキャ
ナにおける隣接するゲートパルスがオーバーラップして
引き起こされる液晶表示装置の画質悪化を防止する液晶
表示装置およびその駆動方法を提供することである。
【０００８】
【課題を解決するための手段】上述した従来技術の課題
を解決するため以下の手段を講じた。すなわち、本発明
の液晶表示装置は、行状に配線した複数のゲート線が接
続されたＶスキャナと、列状に配線した複数の信号線が
接続されたＨスキャナと、ゲート線および信号線の各交
差部に設けられた画素部とを備えた液晶表示装置におい
て、Ｖスキャナを、奇数ゲート線が接続される第１Ｖス
キャナと、偶数ゲート線が接続される第２Ｖスキャナと
に分割して配置するとともに、第１Ｖスキャナのｎゲー
ト線には入力側の一端が接続されたＮＡＮＤ回路および
バッファ回路を直列に接続し、ＮＡＮＤ回路の入力側の
非接続端には第２Ｖスキャナのｎ−１ゲート線の終端を
インバータ回路を介して接続（先頭のゲート線を除く）
し、第２Ｖスキャナのｎゲート線にはＮＡＮＤ回路およ
びバッファ回路を直列に接続し、ＮＡＮＤ回路の入力側
の非接続端には第１Ｖスキャナのｎ−１ゲート線の終端
をインバータ回路を介して接続することにより、第１Ｖ
スキャナおよび第２Ｖスキャナの各々ゲート線が重複し
て選択されるのを防止する。
を解決するため以下の手段を講じた。すなわち、本発明
の液晶表示装置は、行状に配線した複数のゲート線が接
続されたＶスキャナと、列状に配線した複数の信号線が
接続されたＨスキャナと、ゲート線および信号線の各交
差部に設けられた画素部とを備えた液晶表示装置におい
て、Ｖスキャナを、奇数ゲート線が接続される第１Ｖス
キャナと、偶数ゲート線が接続される第２Ｖスキャナと
に分割して配置するとともに、第１Ｖスキャナのｎゲー
ト線には入力側の一端が接続されたＮＡＮＤ回路および
バッファ回路を直列に接続し、ＮＡＮＤ回路の入力側の
非接続端には第２Ｖスキャナのｎ−１ゲート線の終端を
インバータ回路を介して接続（先頭のゲート線を除く）
し、第２Ｖスキャナのｎゲート線にはＮＡＮＤ回路およ
びバッファ回路を直列に接続し、ＮＡＮＤ回路の入力側
の非接続端には第１Ｖスキャナのｎ−１ゲート線の終端
をインバータ回路を介して接続することにより、第１Ｖ
スキャナおよび第２Ｖスキャナの各々ゲート線が重複し
て選択されるのを防止する。
【０００９】また、本発明の液晶表示装置の駆動方法
は、行状に配線したゲート線を順次走査して１水平期間
毎に１行分の画素部を選択するＶスキャナと、１水平期
間内で列状に配線された信号線をサンプリングして選択
された１行分の画素部に映像信号を書き込むＨスキャナ
とを有する液晶表示装置の駆動方法において、Ｖスキャ
ナを、奇数ゲート線を選択する第１Ｖスキャナと、偶数
ゲート線を選択する第２Ｖスキャナとに分割するととも
に、第１Ｖスキャナのｎゲート線は第２Ｖスキャナのｎ
−１ゲート線の終端が完全にオフするまで立ち上がら
ず、第２Ｖスキャナのｎゲート線は第１Ｖスキャナのｎ
−１ゲート線の終端が完全にオフするまで立ち上がらな
いようにして２つのＶスキャナから１ゲート線毎に選択
パルスを交互に供給するようにした。これにより、ｎゲ
ート線およびその直前のｎ−１ゲート線の選択パルスが
オーバーラップすることが無くなり、選択パルスのオー
バーラップを主原因とする液晶表示装置の画質悪化を防
止できる。
は、行状に配線したゲート線を順次走査して１水平期間
毎に１行分の画素部を選択するＶスキャナと、１水平期
間内で列状に配線された信号線をサンプリングして選択
された１行分の画素部に映像信号を書き込むＨスキャナ
とを有する液晶表示装置の駆動方法において、Ｖスキャ
ナを、奇数ゲート線を選択する第１Ｖスキャナと、偶数
ゲート線を選択する第２Ｖスキャナとに分割するととも
に、第１Ｖスキャナのｎゲート線は第２Ｖスキャナのｎ
−１ゲート線の終端が完全にオフするまで立ち上がら
ず、第２Ｖスキャナのｎゲート線は第１Ｖスキャナのｎ
−１ゲート線の終端が完全にオフするまで立ち上がらな
いようにして２つのＶスキャナから１ゲート線毎に選択
パルスを交互に供給するようにした。これにより、ｎゲ
ート線およびその直前のｎ−１ゲート線の選択パルスが
オーバーラップすることが無くなり、選択パルスのオー
バーラップを主原因とする液晶表示装置の画質悪化を防
止できる。
【００１０】
【発明の実施の形態】以下、本発明の具体的な実施の形
態につき添付図面を参照して説明する。
態につき添付図面を参照して説明する。
【００１１】先ず、図１を参照して本発明の液晶表示装
置の構成を説明する。図１は本発明の液晶表示装置の要
部構成を示す回路図である。なお、従来技術の液晶表示
装置と同一部分には同一参照符号を付し、それらの説明
を一部省略する。
置の構成を説明する。図１は本発明の液晶表示装置の要
部構成を示す回路図である。なお、従来技術の液晶表示
装置と同一部分には同一参照符号を付し、それらの説明
を一部省略する。
【００１２】本発明の液晶表示装置は、行状のゲート線
Ｘ、列状の信号線Ｙ、両者の各交差部に配された画素部
（図示省略）を有している。個々の画素部はＴＦＴ１に
より駆動される。Ｖスキャナは、本発明の特徴事項とし
て、奇数ゲート線に接続された第１Ｖスキャナ１１と、
偶数ゲート線に接続された同相の第２Ｖスキャナ１２と
が画素部の両端に配置されて構成される。これら第１Ｖ
スキャナ１１および第２Ｖスキャナ１２とは同相である
ため新たに入力信号を増やす必要は無い。また、本発明
の第２の特徴事項として、詳細は後述するがバッファ回
路とＮＡＮＤ回路を通して上記２つのＶスキャナから１
ゲート線毎に選択パルスを交互に供給するようにする。
Ｘ、列状の信号線Ｙ、両者の各交差部に配された画素部
（図示省略）を有している。個々の画素部はＴＦＴ１に
より駆動される。Ｖスキャナは、本発明の特徴事項とし
て、奇数ゲート線に接続された第１Ｖスキャナ１１と、
偶数ゲート線に接続された同相の第２Ｖスキャナ１２と
が画素部の両端に配置されて構成される。これら第１Ｖ
スキャナ１１および第２Ｖスキャナ１２とは同相である
ため新たに入力信号を増やす必要は無い。また、本発明
の第２の特徴事項として、詳細は後述するがバッファ回
路とＮＡＮＤ回路を通して上記２つのＶスキャナから１
ゲート線毎に選択パルスを交互に供給するようにする。
【００１３】すなわち、第１スキャナ１１の１ゲート線
にはＮＡＮＤ回路１３を介してバッファ回路１４が直列
に接続されるとともに、その終端にはインバータ回路１
５が接続される。インバータ回路１５の出力は、第２Ｖ
スキャナ１２の２ゲート線に接続されたＮＡＮＤ回路１
６の一端に入力される。ＮＡＮＤ回路１６の出力にはバ
ッファ回路１７が直列に接続されるとともに、その終端
にはインバータ回路１８が接続される。
にはＮＡＮＤ回路１３を介してバッファ回路１４が直列
に接続されるとともに、その終端にはインバータ回路１
５が接続される。インバータ回路１５の出力は、第２Ｖ
スキャナ１２の２ゲート線に接続されたＮＡＮＤ回路１
６の一端に入力される。ＮＡＮＤ回路１６の出力にはバ
ッファ回路１７が直列に接続されるとともに、その終端
にはインバータ回路１８が接続される。
【００１４】また、インバータ回路１８の出力は、第１
Ｖスキャナ１１の３ゲート線に接続されたＮＡＮＤ回路
１９の一端に入力される。ＮＡＮＤ回路１９の出力には
バッファ回路２０が直列に接続されるとともに、その終
端にはインバータ回路２１が接続される。インバータ回
路２１の出力は、第２Ｖスキャナ１２の４ゲート線に接
続されたＮＡＮＤ回路２２の一端に入力される。ＮＡＮ
Ｄ回路２２の出力にはバッファ回路２３が直列に接続さ
れるとともに、その終端にはインバータ回路２４が接続
されている。以下、同様にして第１Ｖスキャナ１１およ
び第２Ｖスキャナ１２毎にＮＡＮＤ回路およびバッファ
回路が接続される。
Ｖスキャナ１１の３ゲート線に接続されたＮＡＮＤ回路
１９の一端に入力される。ＮＡＮＤ回路１９の出力には
バッファ回路２０が直列に接続されるとともに、その終
端にはインバータ回路２１が接続される。インバータ回
路２１の出力は、第２Ｖスキャナ１２の４ゲート線に接
続されたＮＡＮＤ回路２２の一端に入力される。ＮＡＮ
Ｄ回路２２の出力にはバッファ回路２３が直列に接続さ
れるとともに、その終端にはインバータ回路２４が接続
されている。以下、同様にして第１Ｖスキャナ１１およ
び第２Ｖスキャナ１２毎にＮＡＮＤ回路およびバッファ
回路が接続される。
【００１５】次に、図１および図２を参照して本発明の
液晶表示装置の駆動方法を説明する。図２は本発明の液
晶表示装置のＶスキャナの動作を示すタイミングチャー
ト図である。
液晶表示装置の駆動方法を説明する。図２は本発明の液
晶表示装置のＶスキャナの動作を示すタイミングチャー
ト図である。
【００１６】第１Ｖスキャナ１１は、図１および図２に
示すように、ＮＡＮＤ回路１３およびバッファ回路１４
を介して選択パルスＶ1Lを出力して１行分の画素部を選
択する。そして、図示を省略したＨスキャナは１Ｈ内で
映像信号Ｖｓｉｇを各信号線Ｙに接続された水平スイッ
チ４によって順次サンプリングし、選択された１行分の
画素部に映像信号Ｖｓｉｇを書き込む。１ゲート線の終
端の選択パルスＶ1Rは、前述の理由により多少鈍った選
択パルス（図２参照）となる。
示すように、ＮＡＮＤ回路１３およびバッファ回路１４
を介して選択パルスＶ1Lを出力して１行分の画素部を選
択する。そして、図示を省略したＨスキャナは１Ｈ内で
映像信号Ｖｓｉｇを各信号線Ｙに接続された水平スイッ
チ４によって順次サンプリングし、選択された１行分の
画素部に映像信号Ｖｓｉｇを書き込む。１ゲート線の終
端の選択パルスＶ1Rは、前述の理由により多少鈍った選
択パルス（図２参照）となる。
【００１７】１ゲート線の終端の選択パルスＶ1Rは、イ
ンバータ回路１５を介してＮＡＮＤ回路１６に入力され
る訳であるが、２ゲート線の選択パルスは、図２のタイ
ミングチャート図からも明らかなように、インバータ回
路１５およびＮＡＮＤ回路１６の働きにより１ゲート線
の終端の選択パルスＶ1Rが完全にオフするまで立ち上が
らず、１ゲート線および２ゲート線の選択パルスがオー
バーラップするのを防止する。
ンバータ回路１５を介してＮＡＮＤ回路１６に入力され
る訳であるが、２ゲート線の選択パルスは、図２のタイ
ミングチャート図からも明らかなように、インバータ回
路１５およびＮＡＮＤ回路１６の働きにより１ゲート線
の終端の選択パルスＶ1Rが完全にオフするまで立ち上が
らず、１ゲート線および２ゲート線の選択パルスがオー
バーラップするのを防止する。
【００１８】同様に、２ゲート線の終端の選択パルスＶ
2Lは、インバータ回路１８を介して第１Ｖスキャナ１１
に接続されたＮＡＮＤ回路１９に入力される訳である
が、３ゲート線の選択パルスＶ3Lは、インバータ回路１
８およびＮＡＮＤ回路１９の働きにより２ゲート線の終
端の選択パルスＶ2Lが完全にオフするまで立ち上がら
ず、２ゲート線および３ゲート線の選択パルスがオーバ
ーラップするのを防ぐ。
2Lは、インバータ回路１８を介して第１Ｖスキャナ１１
に接続されたＮＡＮＤ回路１９に入力される訳である
が、３ゲート線の選択パルスＶ3Lは、インバータ回路１
８およびＮＡＮＤ回路１９の働きにより２ゲート線の終
端の選択パルスＶ2Lが完全にオフするまで立ち上がら
ず、２ゲート線および３ゲート線の選択パルスがオーバ
ーラップするのを防ぐ。
【００１９】以下同様にして、第１Ｖスキャナ１１およ
び第２Ｖスキャナ１２に接続されたＮＡＮＤ回路および
バッファ回路を介して１ゲート線毎に選択パルスを出力
することにより、Ｖスキャナにおける隣接するゲートパ
ルスのオーバーラップを防止する。これにより、選択パ
ルスのオーバーラップを主原因とする液晶表示装置の画
質悪化を防止できる。また、本発明の第１Ｖスキャナ１
１および第２Ｖスキャナ１２とは同相であるため新たに
入力信号を増やす必要は無い。
び第２Ｖスキャナ１２に接続されたＮＡＮＤ回路および
バッファ回路を介して１ゲート線毎に選択パルスを出力
することにより、Ｖスキャナにおける隣接するゲートパ
ルスのオーバーラップを防止する。これにより、選択パ
ルスのオーバーラップを主原因とする液晶表示装置の画
質悪化を防止できる。また、本発明の第１Ｖスキャナ１
１および第２Ｖスキャナ１２とは同相であるため新たに
入力信号を増やす必要は無い。
【００２０】本発明は前記実施の形態例に限定されず、
種々の実施形態を採ることができる。例えば、本実施の
形態例ではインバータ回路およびＮＡＮＤ回路の組み合
わせによる隣接ゲートパルスのオーバーラップ防止回路
を例示したが、上述した回路以外にも同様の働きをする
他の構成を用いても良い。また、本発明の主旨を逸脱し
ない範囲で適宜応用が可能であることは言うまでもな
い。
種々の実施形態を採ることができる。例えば、本実施の
形態例ではインバータ回路およびＮＡＮＤ回路の組み合
わせによる隣接ゲートパルスのオーバーラップ防止回路
を例示したが、上述した回路以外にも同様の働きをする
他の構成を用いても良い。また、本発明の主旨を逸脱し
ない範囲で適宜応用が可能であることは言うまでもな
い。
【００２１】
【発明の効果】以上説明したように、本発明の液晶表示
装置およびその駆動方法によれば、２つのＶスキャナか
ら１ゲート線毎に選択パルスを交互に供給するようにし
たため、Ｖスキャナにおける隣接するゲートパルスがオ
ーバーラップすることが無くなり、液晶表示装置の画質
を改善することが可能となる。
装置およびその駆動方法によれば、２つのＶスキャナか
ら１ゲート線毎に選択パルスを交互に供給するようにし
たため、Ｖスキャナにおける隣接するゲートパルスがオ
ーバーラップすることが無くなり、液晶表示装置の画質
を改善することが可能となる。
【図１】 本発明の液晶表示装置の要部構成を示す回路
図である。
図である。
【図２】 本発明の液晶表示装置のＶスキャナの動作を
示すタイミングチャート図である。
示すタイミングチャート図である。
【図３】 従来の液晶表示装置の要部構成を示す回路図
である。
である。
【図４】 従来の液晶表示装置のＶスキャナの動作を示
すタイミングチャート図である。
すタイミングチャート図である。
１……薄膜トランジスタ（ＴＦＴ）、２……Ｖスキャ
ナ、３……バッファ回路、１１……第１Ｖスキャナ、１
２……第２Ｖスキャナ、１３，１６，１９，２２……Ｎ
ＡＮＤ回路、１４，１７，２０，２３……バッファ回
路、１５，１８，２１，２４……インバータ回路
ナ、３……バッファ回路、１１……第１Ｖスキャナ、１
２……第２Ｖスキャナ、１３，１６，１９，２２……Ｎ
ＡＮＤ回路、１４，１７，２０，２３……バッファ回
路、１５，１８，２１，２４……インバータ回路
Claims (2)
- 【請求項１】 行状に配線した複数のゲート線が接続さ
れたＶスキャナと、列状に配線した複数の信号線が接続
されたＨスキャナと、 前記ゲート線および前記信号線の各交差部に設けられた
画素部とを備えた液晶表示装置において、 前記Ｖスキャナを、奇数ゲート線が接続される第１Ｖス
キャナと、偶数ゲート線が接続される第２Ｖスキャナと
に分割して配置するとともに、 前記第１Ｖスキャナのｎゲート線にはＮＡＮＤ回路およ
びバッファ回路を直列に接続し、前記ＮＡＮＤ回路の非
接続入力端には前記第２Ｖスキャナのｎ−１ゲート線の
終端をインバータ回路を介して接続し、 前記第２Ｖスキャナのｎゲート線にはＮＡＮＤ回路およ
びバッファ回路を直列に接続し、前記ＮＡＮＤ回路の非
接続入力端には前記第１Ｖスキャナのｎ−１ゲート線の
終端をインバータ回路を介して接続することにより、前
記第１Ｖスキャナおよび前記第２Ｖスキャナの各々ゲー
ト線が重複して選択されることを防止することを特徴と
する液晶表示装置。 - 【請求項２】 行状に配線したゲート線を順次走査して
１水平期間毎に１行分の画素部を選択するＶスキャナ
と、 １水平期間内で列状に配線された信号線をサンプリング
して選択された１行分の画素部に映像信号を書き込むＨ
スキャナとを有する液晶表示装置の駆動方法において、 前記Ｖスキャナを、奇数ゲート線を選択する第１Ｖスキ
ャナと、偶数ゲート線を選択する第２Ｖスキャナとに分
割するとともに、 前記第１Ｖスキャナのｎゲート線は前記第２Ｖスキャナ
のｎ−１ゲート線の終端が完全にオフするまで立ち上が
らず、 前記第２Ｖスキャナのｎゲート線は前記第１Ｖスキャナ
のｎ−１ゲート線の終端が完全にオフするまで立ち上が
らないように制御することにより、前記第１Ｖスキャナ
および前記第２Ｖスキャナの各々ゲート線が重複して選
択されるのを防止することを特徴とする液晶表示装置の
駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2745597A JPH10221676A (ja) | 1997-02-12 | 1997-02-12 | 液晶表示装置およびその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2745597A JPH10221676A (ja) | 1997-02-12 | 1997-02-12 | 液晶表示装置およびその駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10221676A true JPH10221676A (ja) | 1998-08-21 |
Family
ID=12221602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2745597A Pending JPH10221676A (ja) | 1997-02-12 | 1997-02-12 | 液晶表示装置およびその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10221676A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100325875B1 (ko) * | 2000-04-26 | 2002-03-07 | 김순택 | 박막트랜지스터 표시장치의 구동장치 |
| KR100325874B1 (ko) * | 2000-04-26 | 2002-03-07 | 김순택 | 박막트랜지스터 표시장치의 구동방법 |
| JP2006171162A (ja) * | 2004-12-14 | 2006-06-29 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| CN100383618C (zh) * | 2004-05-31 | 2008-04-23 | Lg.菲利浦Lcd株式会社 | 具有内置驱动电路的液晶显示板 |
| US7750882B2 (en) | 2001-06-07 | 2010-07-06 | Hitachi, Ltd. | Display apparatus and driving device for displaying |
| TWI391890B (zh) * | 2006-10-11 | 2013-04-01 | Japan Display West Inc | 顯示裝置 |
-
1997
- 1997-02-12 JP JP2745597A patent/JPH10221676A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100325875B1 (ko) * | 2000-04-26 | 2002-03-07 | 김순택 | 박막트랜지스터 표시장치의 구동장치 |
| KR100325874B1 (ko) * | 2000-04-26 | 2002-03-07 | 김순택 | 박막트랜지스터 표시장치의 구동방법 |
| US7750882B2 (en) | 2001-06-07 | 2010-07-06 | Hitachi, Ltd. | Display apparatus and driving device for displaying |
| CN100383618C (zh) * | 2004-05-31 | 2008-04-23 | Lg.菲利浦Lcd株式会社 | 具有内置驱动电路的液晶显示板 |
| JP2006171162A (ja) * | 2004-12-14 | 2006-06-29 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| US7623122B2 (en) | 2004-12-14 | 2009-11-24 | Seiko Epson Corporation | Electro-optical device and electronic apparatus |
| JP4534743B2 (ja) * | 2004-12-14 | 2010-09-01 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
| TWI391890B (zh) * | 2006-10-11 | 2013-04-01 | Japan Display West Inc | 顯示裝置 |
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