JPH10221676A - 液晶表示装置およびその駆動方法 - Google Patents
液晶表示装置およびその駆動方法Info
- Publication number
- JPH10221676A JPH10221676A JP2745597A JP2745597A JPH10221676A JP H10221676 A JPH10221676 A JP H10221676A JP 2745597 A JP2745597 A JP 2745597A JP 2745597 A JP2745597 A JP 2745597A JP H10221676 A JPH10221676 A JP H10221676A
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- Japan
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- crystal display
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Abstract
(57)【要約】
【課題】 Vスキャナにおける隣接ゲートパルスがオー
バーラップして引き起こされる画質悪化を防止する液晶
表示装置およびその駆動方法を提供する。 【解決手段】 本発明の液晶表示装置は、行状のゲート
線X、列状の信号線Y、両者の各交差部に配された画素
部(図示省略)を有している。個々の画素部はTFT1
により駆動される。Vスキャナは、奇数ゲート線に接続
された第1Vスキャナ11と、偶数ゲート線に接続され
た同相の第2Vスキャナ12により構成される。そし
て、これら第1Vスキャナ11および第2Vスキャナ1
2に接続されたバッファ回路およびNAND回路を通し
て1ゲート線毎に選択パルスを交互に供給するようにす
る。これにより、隣接するゲートパルスがオーバーラッ
プすることが無くなり、液晶表示装置の画質が改善され
る。
バーラップして引き起こされる画質悪化を防止する液晶
表示装置およびその駆動方法を提供する。 【解決手段】 本発明の液晶表示装置は、行状のゲート
線X、列状の信号線Y、両者の各交差部に配された画素
部(図示省略)を有している。個々の画素部はTFT1
により駆動される。Vスキャナは、奇数ゲート線に接続
された第1Vスキャナ11と、偶数ゲート線に接続され
た同相の第2Vスキャナ12により構成される。そし
て、これら第1Vスキャナ11および第2Vスキャナ1
2に接続されたバッファ回路およびNAND回路を通し
て1ゲート線毎に選択パルスを交互に供給するようにす
る。これにより、隣接するゲートパルスがオーバーラッ
プすることが無くなり、液晶表示装置の画質が改善され
る。
Description
【0001】
【発明の属する技術分野】本発明は、例えばカメラ一体
型VTRや液晶プロジェクタに用いられる液晶表示装置
およびその駆動方法に関し、更に詳しくは、Vスキャナ
における隣接ゲートパルスのオーバーラップを防止して
画質改善を図った液晶表示装置およびその駆動方法に関
する。
型VTRや液晶プロジェクタに用いられる液晶表示装置
およびその駆動方法に関し、更に詳しくは、Vスキャナ
における隣接ゲートパルスのオーバーラップを防止して
画質改善を図った液晶表示装置およびその駆動方法に関
する。
【0002】
【従来の技術】近年、カメラ一体型VTRや液晶プロジ
ェクタに代表される液晶表示装置付機器の普及ととも
に、液晶表示装置への高性能化の要求が高まり、液晶表
示装置の高画素化や高性能化が進んでいる。例えば、多
結晶シリコンを活性層とする薄膜トランジスタ(Thin Fi
lm Transistor:以下、単に「TFT」と記す)を採用す
る液晶表示装置においては、その高速性能の高さから注
目を集め、多くの液晶表示装置付機器に採用されてい
る。
ェクタに代表される液晶表示装置付機器の普及ととも
に、液晶表示装置への高性能化の要求が高まり、液晶表
示装置の高画素化や高性能化が進んでいる。例えば、多
結晶シリコンを活性層とする薄膜トランジスタ(Thin Fi
lm Transistor:以下、単に「TFT」と記す)を採用す
る液晶表示装置においては、その高速性能の高さから注
目を集め、多くの液晶表示装置付機器に採用されてい
る。
【0003】図3を参照して従来の液晶表示装置の概要
を簡潔に説明する。図3は従来の液晶表示装置の要部構
成を示す回路図である。
を簡潔に説明する。図3は従来の液晶表示装置の要部構
成を示す回路図である。
【0004】従来の液晶表示装置は、行状のゲート線
X、列状の信号線Y、両者の各交差部に配された液晶セ
ルおよび蓄積容量から成る画素部(図示省略)を有して
いる。個々の画素部はTFT1により駆動される。Vス
キャナ2は、図に示すようなバッファ回路3を介してゲ
ート線Xに選択パルスを供給する訳であるが、このゲー
ト線Xには、各画像部毎に内部抵抗R1、R2、R3・
・Rnが見かけ上接続されている。
X、列状の信号線Y、両者の各交差部に配された液晶セ
ルおよび蓄積容量から成る画素部(図示省略)を有して
いる。個々の画素部はTFT1により駆動される。Vス
キャナ2は、図に示すようなバッファ回路3を介してゲ
ート線Xに選択パルスを供給する訳であるが、このゲー
ト線Xには、各画像部毎に内部抵抗R1、R2、R3・
・Rnが見かけ上接続されている。
【0005】Vスキャナ2は、図3および図4の従来の
Vスキャナの動作を示すタイミングチャート図に示すよ
うに、選択パルスV1L、V2L、V3L・・と順次走査して
1水平期間(1H)毎に1行分の画素部を選択する。そ
して、図示を省略したHスキャナは1H内で各信号線Y
を順次サンプリングし、選択された1行分の画素部に映
像信号Vsigを書き込む。具体的には、各信号線Yに
接続され、水平サンプリングパルス(図示省略)により
開閉制御される水平スイッチ4を介して映像信号Vsi
gの供給を受けるようになっている。
Vスキャナの動作を示すタイミングチャート図に示すよ
うに、選択パルスV1L、V2L、V3L・・と順次走査して
1水平期間(1H)毎に1行分の画素部を選択する。そ
して、図示を省略したHスキャナは1H内で各信号線Y
を順次サンプリングし、選択された1行分の画素部に映
像信号Vsigを書き込む。具体的には、各信号線Yに
接続され、水平サンプリングパルス(図示省略)により
開閉制御される水平スイッチ4を介して映像信号Vsi
gの供給を受けるようになっている。
【0006】ここで、バッファ回路3に接続されたゲー
ト線Xの内部抵抗R1、R2、R3・・Rnの関係は、
R1<R2<R3<<Rnとなる。つまり、TFT1に
おけるバッファ回路3の直後であるV1Lと、選択された
ゲート線Xがオフする直前のV1Rの選択パルスは時定数
の違いにより波形が異なり、V1RはV1Lに比べてパルス
波形が鈍ってしまう。この選択パルスの波形が鈍ってし
まうと、図4に示すように、選択パルスV1R、V2R、V
3Rが同時にオンしている領域Aが発生してしまう。この
ことは、ゲート線Xが重複して選択されることを意味
し、選択されたゲート線Xにオーバラップして映像信号
Vsigが書き込まれることになるため、結果的に映像
信号Vsigが混ざり合って液晶表示装置の画質に悪影
響を及ぼすという問題点がある。
ト線Xの内部抵抗R1、R2、R3・・Rnの関係は、
R1<R2<R3<<Rnとなる。つまり、TFT1に
おけるバッファ回路3の直後であるV1Lと、選択された
ゲート線Xがオフする直前のV1Rの選択パルスは時定数
の違いにより波形が異なり、V1RはV1Lに比べてパルス
波形が鈍ってしまう。この選択パルスの波形が鈍ってし
まうと、図4に示すように、選択パルスV1R、V2R、V
3Rが同時にオンしている領域Aが発生してしまう。この
ことは、ゲート線Xが重複して選択されることを意味
し、選択されたゲート線Xにオーバラップして映像信号
Vsigが書き込まれることになるため、結果的に映像
信号Vsigが混ざり合って液晶表示装置の画質に悪影
響を及ぼすという問題点がある。
【0007】
【発明が解決しようとする課題】本発明はかかる問題点
に鑑みてなされたもので、その課題は、従来のVスキャ
ナにおける隣接するゲートパルスがオーバーラップして
引き起こされる液晶表示装置の画質悪化を防止する液晶
表示装置およびその駆動方法を提供することである。
に鑑みてなされたもので、その課題は、従来のVスキャ
ナにおける隣接するゲートパルスがオーバーラップして
引き起こされる液晶表示装置の画質悪化を防止する液晶
表示装置およびその駆動方法を提供することである。
【0008】
【課題を解決するための手段】上述した従来技術の課題
を解決するため以下の手段を講じた。すなわち、本発明
の液晶表示装置は、行状に配線した複数のゲート線が接
続されたVスキャナと、列状に配線した複数の信号線が
接続されたHスキャナと、ゲート線および信号線の各交
差部に設けられた画素部とを備えた液晶表示装置におい
て、Vスキャナを、奇数ゲート線が接続される第1Vス
キャナと、偶数ゲート線が接続される第2Vスキャナと
に分割して配置するとともに、第1Vスキャナのnゲー
ト線には入力側の一端が接続されたNAND回路および
バッファ回路を直列に接続し、NAND回路の入力側の
非接続端には第2Vスキャナのn−1ゲート線の終端を
インバータ回路を介して接続(先頭のゲート線を除く)
し、第2Vスキャナのnゲート線にはNAND回路およ
びバッファ回路を直列に接続し、NAND回路の入力側
の非接続端には第1Vスキャナのn−1ゲート線の終端
をインバータ回路を介して接続することにより、第1V
スキャナおよび第2Vスキャナの各々ゲート線が重複し
て選択されるのを防止する。
を解決するため以下の手段を講じた。すなわち、本発明
の液晶表示装置は、行状に配線した複数のゲート線が接
続されたVスキャナと、列状に配線した複数の信号線が
接続されたHスキャナと、ゲート線および信号線の各交
差部に設けられた画素部とを備えた液晶表示装置におい
て、Vスキャナを、奇数ゲート線が接続される第1Vス
キャナと、偶数ゲート線が接続される第2Vスキャナと
に分割して配置するとともに、第1Vスキャナのnゲー
ト線には入力側の一端が接続されたNAND回路および
バッファ回路を直列に接続し、NAND回路の入力側の
非接続端には第2Vスキャナのn−1ゲート線の終端を
インバータ回路を介して接続(先頭のゲート線を除く)
し、第2Vスキャナのnゲート線にはNAND回路およ
びバッファ回路を直列に接続し、NAND回路の入力側
の非接続端には第1Vスキャナのn−1ゲート線の終端
をインバータ回路を介して接続することにより、第1V
スキャナおよび第2Vスキャナの各々ゲート線が重複し
て選択されるのを防止する。
【0009】また、本発明の液晶表示装置の駆動方法
は、行状に配線したゲート線を順次走査して1水平期間
毎に1行分の画素部を選択するVスキャナと、1水平期
間内で列状に配線された信号線をサンプリングして選択
された1行分の画素部に映像信号を書き込むHスキャナ
とを有する液晶表示装置の駆動方法において、Vスキャ
ナを、奇数ゲート線を選択する第1Vスキャナと、偶数
ゲート線を選択する第2Vスキャナとに分割するととも
に、第1Vスキャナのnゲート線は第2Vスキャナのn
−1ゲート線の終端が完全にオフするまで立ち上がら
ず、第2Vスキャナのnゲート線は第1Vスキャナのn
−1ゲート線の終端が完全にオフするまで立ち上がらな
いようにして2つのVスキャナから1ゲート線毎に選択
パルスを交互に供給するようにした。これにより、nゲ
ート線およびその直前のn−1ゲート線の選択パルスが
オーバーラップすることが無くなり、選択パルスのオー
バーラップを主原因とする液晶表示装置の画質悪化を防
止できる。
は、行状に配線したゲート線を順次走査して1水平期間
毎に1行分の画素部を選択するVスキャナと、1水平期
間内で列状に配線された信号線をサンプリングして選択
された1行分の画素部に映像信号を書き込むHスキャナ
とを有する液晶表示装置の駆動方法において、Vスキャ
ナを、奇数ゲート線を選択する第1Vスキャナと、偶数
ゲート線を選択する第2Vスキャナとに分割するととも
に、第1Vスキャナのnゲート線は第2Vスキャナのn
−1ゲート線の終端が完全にオフするまで立ち上がら
ず、第2Vスキャナのnゲート線は第1Vスキャナのn
−1ゲート線の終端が完全にオフするまで立ち上がらな
いようにして2つのVスキャナから1ゲート線毎に選択
パルスを交互に供給するようにした。これにより、nゲ
ート線およびその直前のn−1ゲート線の選択パルスが
オーバーラップすることが無くなり、選択パルスのオー
バーラップを主原因とする液晶表示装置の画質悪化を防
止できる。
【0010】
【発明の実施の形態】以下、本発明の具体的な実施の形
態につき添付図面を参照して説明する。
態につき添付図面を参照して説明する。
【0011】先ず、図1を参照して本発明の液晶表示装
置の構成を説明する。図1は本発明の液晶表示装置の要
部構成を示す回路図である。なお、従来技術の液晶表示
装置と同一部分には同一参照符号を付し、それらの説明
を一部省略する。
置の構成を説明する。図1は本発明の液晶表示装置の要
部構成を示す回路図である。なお、従来技術の液晶表示
装置と同一部分には同一参照符号を付し、それらの説明
を一部省略する。
【0012】本発明の液晶表示装置は、行状のゲート線
X、列状の信号線Y、両者の各交差部に配された画素部
(図示省略)を有している。個々の画素部はTFT1に
より駆動される。Vスキャナは、本発明の特徴事項とし
て、奇数ゲート線に接続された第1Vスキャナ11と、
偶数ゲート線に接続された同相の第2Vスキャナ12と
が画素部の両端に配置されて構成される。これら第1V
スキャナ11および第2Vスキャナ12とは同相である
ため新たに入力信号を増やす必要は無い。また、本発明
の第2の特徴事項として、詳細は後述するがバッファ回
路とNAND回路を通して上記2つのVスキャナから1
ゲート線毎に選択パルスを交互に供給するようにする。
X、列状の信号線Y、両者の各交差部に配された画素部
(図示省略)を有している。個々の画素部はTFT1に
より駆動される。Vスキャナは、本発明の特徴事項とし
て、奇数ゲート線に接続された第1Vスキャナ11と、
偶数ゲート線に接続された同相の第2Vスキャナ12と
が画素部の両端に配置されて構成される。これら第1V
スキャナ11および第2Vスキャナ12とは同相である
ため新たに入力信号を増やす必要は無い。また、本発明
の第2の特徴事項として、詳細は後述するがバッファ回
路とNAND回路を通して上記2つのVスキャナから1
ゲート線毎に選択パルスを交互に供給するようにする。
【0013】すなわち、第1スキャナ11の1ゲート線
にはNAND回路13を介してバッファ回路14が直列
に接続されるとともに、その終端にはインバータ回路1
5が接続される。インバータ回路15の出力は、第2V
スキャナ12の2ゲート線に接続されたNAND回路1
6の一端に入力される。NAND回路16の出力にはバ
ッファ回路17が直列に接続されるとともに、その終端
にはインバータ回路18が接続される。
にはNAND回路13を介してバッファ回路14が直列
に接続されるとともに、その終端にはインバータ回路1
5が接続される。インバータ回路15の出力は、第2V
スキャナ12の2ゲート線に接続されたNAND回路1
6の一端に入力される。NAND回路16の出力にはバ
ッファ回路17が直列に接続されるとともに、その終端
にはインバータ回路18が接続される。
【0014】また、インバータ回路18の出力は、第1
Vスキャナ11の3ゲート線に接続されたNAND回路
19の一端に入力される。NAND回路19の出力には
バッファ回路20が直列に接続されるとともに、その終
端にはインバータ回路21が接続される。インバータ回
路21の出力は、第2Vスキャナ12の4ゲート線に接
続されたNAND回路22の一端に入力される。NAN
D回路22の出力にはバッファ回路23が直列に接続さ
れるとともに、その終端にはインバータ回路24が接続
されている。以下、同様にして第1Vスキャナ11およ
び第2Vスキャナ12毎にNAND回路およびバッファ
回路が接続される。
Vスキャナ11の3ゲート線に接続されたNAND回路
19の一端に入力される。NAND回路19の出力には
バッファ回路20が直列に接続されるとともに、その終
端にはインバータ回路21が接続される。インバータ回
路21の出力は、第2Vスキャナ12の4ゲート線に接
続されたNAND回路22の一端に入力される。NAN
D回路22の出力にはバッファ回路23が直列に接続さ
れるとともに、その終端にはインバータ回路24が接続
されている。以下、同様にして第1Vスキャナ11およ
び第2Vスキャナ12毎にNAND回路およびバッファ
回路が接続される。
【0015】次に、図1および図2を参照して本発明の
液晶表示装置の駆動方法を説明する。図2は本発明の液
晶表示装置のVスキャナの動作を示すタイミングチャー
ト図である。
液晶表示装置の駆動方法を説明する。図2は本発明の液
晶表示装置のVスキャナの動作を示すタイミングチャー
ト図である。
【0016】第1Vスキャナ11は、図1および図2に
示すように、NAND回路13およびバッファ回路14
を介して選択パルスV1Lを出力して1行分の画素部を選
択する。そして、図示を省略したHスキャナは1H内で
映像信号Vsigを各信号線Yに接続された水平スイッ
チ4によって順次サンプリングし、選択された1行分の
画素部に映像信号Vsigを書き込む。1ゲート線の終
端の選択パルスV1Rは、前述の理由により多少鈍った選
択パルス(図2参照)となる。
示すように、NAND回路13およびバッファ回路14
を介して選択パルスV1Lを出力して1行分の画素部を選
択する。そして、図示を省略したHスキャナは1H内で
映像信号Vsigを各信号線Yに接続された水平スイッ
チ4によって順次サンプリングし、選択された1行分の
画素部に映像信号Vsigを書き込む。1ゲート線の終
端の選択パルスV1Rは、前述の理由により多少鈍った選
択パルス(図2参照)となる。
【0017】1ゲート線の終端の選択パルスV1Rは、イ
ンバータ回路15を介してNAND回路16に入力され
る訳であるが、2ゲート線の選択パルスは、図2のタイ
ミングチャート図からも明らかなように、インバータ回
路15およびNAND回路16の働きにより1ゲート線
の終端の選択パルスV1Rが完全にオフするまで立ち上が
らず、1ゲート線および2ゲート線の選択パルスがオー
バーラップするのを防止する。
ンバータ回路15を介してNAND回路16に入力され
る訳であるが、2ゲート線の選択パルスは、図2のタイ
ミングチャート図からも明らかなように、インバータ回
路15およびNAND回路16の働きにより1ゲート線
の終端の選択パルスV1Rが完全にオフするまで立ち上が
らず、1ゲート線および2ゲート線の選択パルスがオー
バーラップするのを防止する。
【0018】同様に、2ゲート線の終端の選択パルスV
2Lは、インバータ回路18を介して第1Vスキャナ11
に接続されたNAND回路19に入力される訳である
が、3ゲート線の選択パルスV3Lは、インバータ回路1
8およびNAND回路19の働きにより2ゲート線の終
端の選択パルスV2Lが完全にオフするまで立ち上がら
ず、2ゲート線および3ゲート線の選択パルスがオーバ
ーラップするのを防ぐ。
2Lは、インバータ回路18を介して第1Vスキャナ11
に接続されたNAND回路19に入力される訳である
が、3ゲート線の選択パルスV3Lは、インバータ回路1
8およびNAND回路19の働きにより2ゲート線の終
端の選択パルスV2Lが完全にオフするまで立ち上がら
ず、2ゲート線および3ゲート線の選択パルスがオーバ
ーラップするのを防ぐ。
【0019】以下同様にして、第1Vスキャナ11およ
び第2Vスキャナ12に接続されたNAND回路および
バッファ回路を介して1ゲート線毎に選択パルスを出力
することにより、Vスキャナにおける隣接するゲートパ
ルスのオーバーラップを防止する。これにより、選択パ
ルスのオーバーラップを主原因とする液晶表示装置の画
質悪化を防止できる。また、本発明の第1Vスキャナ1
1および第2Vスキャナ12とは同相であるため新たに
入力信号を増やす必要は無い。
び第2Vスキャナ12に接続されたNAND回路および
バッファ回路を介して1ゲート線毎に選択パルスを出力
することにより、Vスキャナにおける隣接するゲートパ
ルスのオーバーラップを防止する。これにより、選択パ
ルスのオーバーラップを主原因とする液晶表示装置の画
質悪化を防止できる。また、本発明の第1Vスキャナ1
1および第2Vスキャナ12とは同相であるため新たに
入力信号を増やす必要は無い。
【0020】本発明は前記実施の形態例に限定されず、
種々の実施形態を採ることができる。例えば、本実施の
形態例ではインバータ回路およびNAND回路の組み合
わせによる隣接ゲートパルスのオーバーラップ防止回路
を例示したが、上述した回路以外にも同様の働きをする
他の構成を用いても良い。また、本発明の主旨を逸脱し
ない範囲で適宜応用が可能であることは言うまでもな
い。
種々の実施形態を採ることができる。例えば、本実施の
形態例ではインバータ回路およびNAND回路の組み合
わせによる隣接ゲートパルスのオーバーラップ防止回路
を例示したが、上述した回路以外にも同様の働きをする
他の構成を用いても良い。また、本発明の主旨を逸脱し
ない範囲で適宜応用が可能であることは言うまでもな
い。
【0021】
【発明の効果】以上説明したように、本発明の液晶表示
装置およびその駆動方法によれば、2つのVスキャナか
ら1ゲート線毎に選択パルスを交互に供給するようにし
たため、Vスキャナにおける隣接するゲートパルスがオ
ーバーラップすることが無くなり、液晶表示装置の画質
を改善することが可能となる。
装置およびその駆動方法によれば、2つのVスキャナか
ら1ゲート線毎に選択パルスを交互に供給するようにし
たため、Vスキャナにおける隣接するゲートパルスがオ
ーバーラップすることが無くなり、液晶表示装置の画質
を改善することが可能となる。
【図1】 本発明の液晶表示装置の要部構成を示す回路
図である。
図である。
【図2】 本発明の液晶表示装置のVスキャナの動作を
示すタイミングチャート図である。
示すタイミングチャート図である。
【図3】 従来の液晶表示装置の要部構成を示す回路図
である。
である。
【図4】 従来の液晶表示装置のVスキャナの動作を示
すタイミングチャート図である。
すタイミングチャート図である。
1……薄膜トランジスタ(TFT)、2……Vスキャ
ナ、3……バッファ回路、11……第1Vスキャナ、1
2……第2Vスキャナ、13,16,19,22……N
AND回路、14,17,20,23……バッファ回
路、15,18,21,24……インバータ回路
ナ、3……バッファ回路、11……第1Vスキャナ、1
2……第2Vスキャナ、13,16,19,22……N
AND回路、14,17,20,23……バッファ回
路、15,18,21,24……インバータ回路
Claims (2)
- 【請求項1】 行状に配線した複数のゲート線が接続さ
れたVスキャナと、列状に配線した複数の信号線が接続
されたHスキャナと、 前記ゲート線および前記信号線の各交差部に設けられた
画素部とを備えた液晶表示装置において、 前記Vスキャナを、奇数ゲート線が接続される第1Vス
キャナと、偶数ゲート線が接続される第2Vスキャナと
に分割して配置するとともに、 前記第1Vスキャナのnゲート線にはNAND回路およ
びバッファ回路を直列に接続し、前記NAND回路の非
接続入力端には前記第2Vスキャナのn−1ゲート線の
終端をインバータ回路を介して接続し、 前記第2Vスキャナのnゲート線にはNAND回路およ
びバッファ回路を直列に接続し、前記NAND回路の非
接続入力端には前記第1Vスキャナのn−1ゲート線の
終端をインバータ回路を介して接続することにより、前
記第1Vスキャナおよび前記第2Vスキャナの各々ゲー
ト線が重複して選択されることを防止することを特徴と
する液晶表示装置。 - 【請求項2】 行状に配線したゲート線を順次走査して
1水平期間毎に1行分の画素部を選択するVスキャナ
と、 1水平期間内で列状に配線された信号線をサンプリング
して選択された1行分の画素部に映像信号を書き込むH
スキャナとを有する液晶表示装置の駆動方法において、 前記Vスキャナを、奇数ゲート線を選択する第1Vスキ
ャナと、偶数ゲート線を選択する第2Vスキャナとに分
割するとともに、 前記第1Vスキャナのnゲート線は前記第2Vスキャナ
のn−1ゲート線の終端が完全にオフするまで立ち上が
らず、 前記第2Vスキャナのnゲート線は前記第1Vスキャナ
のn−1ゲート線の終端が完全にオフするまで立ち上が
らないように制御することにより、前記第1Vスキャナ
および前記第2Vスキャナの各々ゲート線が重複して選
択されるのを防止することを特徴とする液晶表示装置の
駆動方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2745597A JPH10221676A (ja) | 1997-02-12 | 1997-02-12 | 液晶表示装置およびその駆動方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2745597A JPH10221676A (ja) | 1997-02-12 | 1997-02-12 | 液晶表示装置およびその駆動方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10221676A true JPH10221676A (ja) | 1998-08-21 |
Family
ID=12221602
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2745597A Pending JPH10221676A (ja) | 1997-02-12 | 1997-02-12 | 液晶表示装置およびその駆動方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10221676A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100325875B1 (ko) * | 2000-04-26 | 2002-03-07 | 김순택 | 박막트랜지스터 표시장치의 구동장치 |
KR100325874B1 (ko) * | 2000-04-26 | 2002-03-07 | 김순택 | 박막트랜지스터 표시장치의 구동방법 |
JP2006171162A (ja) * | 2004-12-14 | 2006-06-29 | Seiko Epson Corp | 電気光学装置及び電子機器 |
CN100383618C (zh) * | 2004-05-31 | 2008-04-23 | Lg.菲利浦Lcd株式会社 | 具有内置驱动电路的液晶显示板 |
US7750882B2 (en) | 2001-06-07 | 2010-07-06 | Hitachi, Ltd. | Display apparatus and driving device for displaying |
TWI391890B (zh) * | 2006-10-11 | 2013-04-01 | Japan Display West Inc | 顯示裝置 |
-
1997
- 1997-02-12 JP JP2745597A patent/JPH10221676A/ja active Pending
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