JP4547726B2 - 液晶表示装置およびその駆動方法並びに液晶表示システム - Google Patents
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Description
【発明の属する技術分野】
本発明は、液晶表示装置およびその駆動方法並びに液晶表示システムに関し、特に点順次駆動方式のアクティブマトリクス型液晶表示装置およびその駆動方法並びにその液晶表示装置を用いた液晶表示システムに関する。
【0002】
【従来の技術】
アクティブマトリクス型液晶表示装置では、通常、各画素のスイッチング素子として薄膜トランジスタ(TFT:thin film transistor)が用いられている。このアクティブマトリクス型TFT液晶表示装置の構成の一例を図7に示す。ここでは、簡単のために、4行4列の画素配列の場合を例に採って示している。
【0003】
図7において、ゲートラインVg1〜Vg4の各々と信号ラインsig1〜sig4の各々の交差部に、画素101がマトリクス状に配置されている。この画素101は、ゲート電極がゲートラインVg1〜Vg4に、ソース電極(又は、ドレイン電極)が信号ラインsig1〜sig4にそれぞれ接続された薄膜トランジスタTFTと、この薄膜トランジスタTFTのドレイン電極(又は、ソース電極)に一方の電極が接続された保持容量Csとを有する構成となっている。なお、ここでは、図面の簡素化のために、液晶セルLCについては省略している。この液晶セルLCは、その画素電極が薄膜トランジスタTFTのドレイン電極に接続されている。
【0004】
この画素構造において、図示せぬ液晶セルLCの対向電極および保持容量Csの他方の電極は各画素間で共通にCsライン102に接続されている。そして、このCsライン102を介して所定の直流電圧がコモン電圧Vcomとして、図示せぬ液晶セルLCの対向電極および保持容量Csの他方の電極に与えられるようになっている。
【0005】
スキャンドライバ103は、1垂直期間(1フィールド期間)ごとにゲートラインVg1〜Vg4を順次走査して画素101を行単位で選択する処理を行う。一方、ソースドライバ104は、例えば2系統で入力される映像信号video1,2を1水平期間(1H)ごとに順次サンプリングし、スキャンドライバ103によって選択された行の画素101に対して書き込む処理を行う。
【0006】
このソースドライバ104において、具体的には、画素部の各信号ラインsig1〜sig4と、映像信号video2,1の各入力信号ライン105-2,105-1との間にサンプリングスイッチsw1〜sw4が交互に接続され、これらサンプリングスイッチsw1〜sw4が2個ずつ対となってシフトレジスタの各転送段106-1,106-2から順に出力されるサンプリングパルスVh1,Vh2に応答して順次オンするようになっている。
【0007】
上記構成のアクティブマトリクス型TFT液晶表示装置において、その駆動方式として、各画素を1ライン(1行)ごとに画素単位で順次駆動する点順次駆動方式が知られている。この点順次駆動を行う際に、1H反転駆動方式では、水平1ラインはサンプリングパルスVh1,Vh2で点順次にサンプリングスイッチsw1〜sw4をオンさせ、図8に示すように、同極性の映像信号(video1とvideo2が同極性)を各信号ラインsig1〜sig4を介して各画素101に書き込むことになる。その結果、図9に示すように、隣り合う左右の画素には、同極性(+/−)の映像信号が書き込まれることになる。
【0008】
ところで、Csライン102には隣り合う左右の各画素間で抵抗分RCsが存在し、さらにCsライン102と信号ラインsig1〜sig4との間には寄生容量c1が存在することから、抵抗分RCsと保持容量Csおよび寄生容量c1で微分回路が形成されるため、映像信号video1,2を書き込む際に、保持容量Csや寄生容量c1を介してCsライン102やゲートラインVg1〜Vg4に映像信号video1,2が飛び込むことになる。
【0009】
これにより、図8に示すように、Csライン102の電位VCsが映像信号video1,2と同極性の方向にゆれる(ΔVCs)ため、図10に示す横方向のクロストーク(以下、横クロストークと略称する)が顕著になったり、シェーディング不良を引き起こし、画質が大きく損なわれることになる。図10において、黒領域で示す部分が実際に表示する実画像111であるとすると、横クロストークによって実画像111の横方向に偽画像(散点領域で示す部分)112が発生する。
【0010】
また、画素101が画素情報を1フィールド期間保持している間に、信号ラインsig1〜sig4の電位Vsigが1Hごとにゆれる(ΔVsig)。ここで、1H反転駆動方式の場合には、隣り合う左右の画素に書き込まれる映像信号の極性が同じであることから、信号ラインsig1〜sig4の電位のゆれΔVsigは大きくなる。
【0011】
そして、画素101の各々において、薄膜トランジスタTFTのソース/ドレイン電極と信号ラインsig1〜sig4の各々との間にも寄生容量が存在することから、信号ラインsig1〜sig4の電位のゆれΔVsigが薄膜トランジスタTFTのソース/ドレインカップリングによって画素に飛び込むため、縦方向のクロストーク(以下、縦クロストークと略称する)が顕著になり、横クロストークと同様に画質不良の要因となる。
【0012】
このCsライン102の電位のゆれΔVCsや、信号ラインsig1〜sig4の電位のゆれΔVsigを起こさない駆動方法として、ドット反転駆動方式がある。このドット反転駆動方式の場合には、2つの映像信号video1,2を逆極性で入力する(ただし、1H反転駆動方式の場合と同様に、逆極性の映像信号video1,2の各極性は1Hごとに反転する)。これにより、サンプリングパルスVh1に応答してスイッチsw1,sw2がオンすると、映像信号video1と映像信号video2は、図11に示すように、同時に逆極性で書き込まれるため、電位のゆれΔVCs,ΔVsigが隣り合う画素間でキャンセルされるため、1H反転駆動方式の場合のような画質不良の問題は起こらない。
【0013】
【発明が解決しようとする課題】
しかしながら、上述したドット反転駆動方式の場合には、図12から明らかなように、隣り合う左右の画素に書き込まれる映像信号video1,2の極性が異なるため、隣接画素の電界の影響を受けることになる。すると、図13に示すように、開口部121の隅にドメイン(光抜けの領域)122が発生し、この部分を開口部121として使用できなくなるため、遮光部123とせざるを得ない。したがって、画素の開口率が低下し、透過率を落とすことになるため、コントラストが低下し、画質不良を招くことになる。
【0014】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、画素の開口率を低下させることなく、横クロストークや面内シェーディング等の画質不良の改善を可能とした液晶表示装置およびその駆動方法並びに液晶表示システムを提供することにある。
【0015】
【課題を解決するための手段】
上記目的を達成するために、本発明では、
マトリクス状に配置された画素の配列に対して列ごとに配線された複数の信号ラインと、前記画素の配列の上下2ラインの画素間で蛇行配線され、当該上下2ラインの画素に対して奇数列と偶数列とで交互に接続された複数のゲートラインとを備えた液晶表示装置の駆動に当たって、
前記複数のゲートラインを順次選択する一方、
1水平期間ごとに極性が反転しかつ互いに逆極性の映像信号を入力とし、この逆極性の映像信号を隣り合う2列を単位として前記信号ラインを通して前記順次選択されたゲートラインに接続された画素に書き込むことにより、
映像信号を書き込んだ後の画素配列において画素の極性を、隣り合う左右の画素で同極性とし、上下の画素で逆極性とする。
【0016】
互いに逆極性の映像信号を入力し、隣り合う信号ラインには互いに逆極性の映像信号を与えることで、ドット反転駆動方式の場合と同様の駆動が行われる。このとき、映像信号を書き込んだ後の画素配列において、画素の極性が隣り合う左右の画素で同極性となり、上下の画素で逆極性となるように駆動が行われることで、映像信号を書き込んだ後の画素配列は、1H反転駆動方式の場合と同様に、隣接する左右の画素で同極性となる。
【0017】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【0018】
図1は、本発明の一実施形態に係るアクティブマトリクス型液晶表示装置の構成例を示す回路図である。ここでは、簡単のために、6行4列の画素配列の場合を例に採って示している。なお、1行目と6行目については、画素に1列おきに配置されており、また映像信号を書き込まず、黒信号を書き込むダミーの画素配列となっている。
【0019】
図1において、6行×4列分の画素11がマトリクス状に配置されている。ただし、1行目については奇数列の画素のみが、6行目については偶数列の画素のみがダミー画素としてそれぞれ配置されている。画素11の各々は、画素トランジスタである薄膜トランジスタTFTと、この薄膜トランジスタTFTのドレイン電極(又は、ソース電極)に一方の電極が接続された保持容量Csとを有する構成となっている。なお、ここでは、図面の簡素化のために、液晶セルLCについては省略している。この液晶セルLCは、その画素電極が薄膜トランジスタTFTのドレイン電極に接続されている。
【0020】
これら画素11の各々に対して、信号ラインsig1〜sig4が各列ごとにその列方向に沿って配線されている。一方、ゲートラインVg1〜Vg5は、各行ごとにその行方向に沿ってではなく、異なるライン、例えば上下2ライン(上下2行)の画素11,11間で蛇行して配線されている。すなわち、ゲートラインVg1は、1行1列目、2行2列目、1行3列目、2行4列目の各画素に対して配線されている。ゲートラインVg2は、2行1列目、3行2列目、2行3列目、3行4列目の各画素に対して配線されている。ゲートラインVg3,Vg4,Vg5についても、同様にして蛇行配線されている。
【0021】
画素11の各々において、薄膜トランジスタTFTのソース電極(又は、ドレイン電極)は、対応する信号ラインsig1〜sig4の各々に接続され、図示せぬ液晶セルLCの対向電極および保持容量Csの他方の電極は、各画素間で共通にCsライン12に接続されている。ここで、Csライン12は、図1から明らかなように、マトリクス状に配線されている。そして、このCsライン12を介して所定の直流電圧がコモン電圧Vcomとして、図示せぬ液晶セルLCの対向電極および保持容量Csの他方の電極に与えられるようになっている。
【0022】
また、ゲートラインVg1〜Vg5に対しての接続関係は次のようになっている。すなわち、奇数列(1列,3列)については、各行(1行目〜5行目)ごとに対応する行のゲートラインVg1〜Vg5に各画素の薄膜トランジスタTFTのゲート電極が接続され、偶数列(2列,4列)については、各行(2行目〜6行目)ごとに1行上の行のゲートラインVg1〜Vg5に各画素の薄膜トランジスタTFTのゲートが接続されている。
【0023】
上記構成の画素部において、ゲートラインVg1〜Vg5の各一端は、画素部の例えば左側に配置された垂直駆動回路であるスキャンドライバ14の各行の出力端に接続されている。このスキャンドライバ13は、1垂直期間(1フィールド期間)ごとにゲートラインVg1〜Vg5を順次走査してこれらゲートラインVg1〜Vg5に上下2ライン間で交互に接続された各画素11を選択する処理を行う。
【0024】
すなわち、スキャンドライバ13からゲートラインVg1に対して走査パルスが与えられたときは、1行1列目、2行2列目、1行3列目、2行4列目の各画素が選択される。ゲートラインVg2に対して走査パルスが与えられたときは、2行1列目、3行2列目、2行3列目、3行4列目の各画素が選択される。同様にして、ゲートラインVg3,Vg4,Vg5に対して走査パルスが与えられたときにも、上下2ライン間で交互に画素の選択が行われる。
【0025】
画素部の例えば上側には、水平駆動回路であるソースドライバ14が配置されている。このソースドライバ14は、例えば2系統で入力される映像信号video1,2を1Hごとに順次サンプリングし、スキャンドライバ13によって選択された各画素11に対して書き込む処理を行う。2系統の映像信号video1,2としては、ドット反転駆動方式の場合と同様に、1Hごとに極性が反転しかつ互いに逆極性の映像信号が入力される。
【0026】
ソースドライバ14は、水平スタートパルスHstに応答して順にシフト動作を行ってサンプリングパルスVh1,Vh2を出力するシフトレジスタ(各転送段15-1,15-2)と、画素部の各信号ラインsig1〜sig4と映像信号video2,1の各入力信号ライン16-2,16-1との間に交互に接続されたサンプリングスイッチsw1〜sw4とを有する構成となっている。
【0027】
このソースドライバ14において、サンプリングスイッチsw1〜sw4は2個ずつ対(sw1とsw2、sw3とsw4)となっており、シフトレジスタの各転送段15-1,15-2から順に出力されるサンプリングパルスVh1,Vh2に応答して順次オン動作を行うことにより、互いに逆極性の2系統の映像信号video2,1を、2列(2画素)単位で各信号ラインsig1〜sig4に書き込むようになっている。
【0028】
次に、上記構成の点順次駆動方式のアクティブマトリクス型TFT液晶表示装置の駆動について、図2のタイミングチャートを参照して説明する。なお、6行×4列の画素配列において、各画素のアドレスを図3に示すように付すものとする。ここで、dはダミーの画素を表している。
【0029】
先ず最初の1ライン目において、スキャンドライバ13からゲートラインVg1に対して走査パルスが出力されると、この走査パルスがゲートラインVg1を通して画素d−1,1−2,d−3,1−4の各薄膜トランジスタTFTのゲート電極に印加されるため、これら画素d−1,1−2,d−3,1−4がオン状態となる。
【0030】
ここで、ドット反転駆動方式の場合と同様に、互いに逆極性の映像信号video1,2が入力信号ライン16-1,16-2を通して入力される一方、ソースドライバ16において、シフトレジスタの各転送段15-1,15-2から順にサンプリングパルスVh1,Vh2が出力されることで、サンプリングスイッチsw1とsw2、sw3とsw4が対で順次オン状態となる。
【0031】
すると、互いに逆極性の映像信号video2,1が、先ず、サンプリングスイッチsw1,sw2を通して信号ラインsig1,sig2に与えられる。これにより、画素d−1には負極性(図3中、−と記す)の映像信号video2が、画素1−2には正極性(図3中、+と記す)の映像信号video1がそれぞれ書き込まれることになる。ただし、このときの映像信号video2としては黒信号を入力し、ダミー画素d−1には黒信号を書き込むものとする。
【0032】
続いて、サンプリングスイッチsw3,sw4を通して信号ラインsig3,sig4に映像信号video2,1が与えられる。これにより、画素d−3には負極性の映像信号video2が、画素1−4には正極性の映像信号video1がそれぞれ書き込まれることになる。このときにも、映像信号video2として黒信号が入力されることで、ダミー画素d−3には黒信号が書き込まれることになる。
【0033】
次に、2ライン目において、スキャンドライバ13からゲートラインVg2に対して走査パルスが出力されると、この走査パルスがゲートラインVg2を通して画素1−1,2−2,1−3,2−4の各薄膜トランジスタTFTのゲート電極に印加されるため、これら画素1−1,2−2,1−3,2−4がオン状態となる。
【0034】
この2ライン目では、映像信号video1,2の各極性が反転する。すなわち、1ライン目では、映像信号video1が正極性、映像信号video2が負極性であったのが、2ライン目では、映像信号video1が負極性、映像信号video2が正極性となる。そして、ソースドライバ16において、再びシフトレジスタの各転送段15-1,15-2から順にサンプリングパルスVh1,Vh2が出力されることで、サンプリングスイッチsw1とsw2、sw3とsw4が対で順次オン状態となる。
【0035】
すると、互いに逆極性の映像信号video2,1が、先ず、サンプリングスイッチsw1,sw2を通して信号ラインsig1,sig2に与えられる。これにより、画素1−1には正極性の映像信号video2が、画素2−2には負極性の映像信号video1がそれぞれ書き込まれることになる。続いて、サンプリングスイッチsw3,sw4を通して信号ラインsig3,sig4に映像信号video2,1が与えられる。これにより、画素1−3には正極性の映像信号video2が、画素2−4には負極性の映像信号video1がそれぞれ書き込まれることになる。
【0036】
以降、互いに逆極性の映像信号video2,1が1Hごとに極性が反転して入力される一方、上述した動作が繰り返されることで、スキャンドライバ13による垂直方向(行方向)の走査およびソースドライバ14による水平方向(列方向)の走査が行われる。なお、ゲートラインVg5に対する走査の場合においては、映像信号video1として黒信号を入力し、ダミー画素d−2,d−4に対して黒信号を書き込むものとする。
【0037】
上述したように、アクティブマトリクス型TFT液晶表示装置において、例えば2系統の映像信号video1,2を逆極性にて入力する一方、この逆極性の映像信号video1,2を異なるライン(本例では、上下2ライン)の画素に同時に書き込むとともに、書き込んだ後の画素配列において画素の極性を、図3に示すように、隣り合う左右の画素では同極性とし、上下の画素では逆極性となる、いわゆるドット‐ライン反転駆動を行う。
【0038】
このドット‐ライン反転駆動により、図2のタイミングチャートから明らかなように、サンプリングパルスVh1,Vh2が順に出力され、サンプリングスイッチsw1とsw2、sw3とsw4が順次オン状態になると、ドット反転駆動方式の場合と同様に、信号ラインsig1とsig2、sig3とsig4には互いに逆極性の映像信号video2,1が与えられるため、横クロストークや面内シェーディング、さらには縦クロストーク等の画質不良を改善できる。
【0039】
すなわち、Csライン12に抵抗分RCsが存在することに起因して、映像信号video1,2が信号ラインsig1〜4とCsライン12との間に存在する寄生容量c1や保持容量Cs等を介してCsライン12へ飛び込むのを、隣り合う信号ラインに互いに逆極性の映像信号video1,2を与えることによってキャンセルできるため、Csライン12の電位VCsのゆれは生じなく、したがって横クロストークの発生を抑えたり、シェーディング不良を解消できるのである。
【0040】
また、薄膜トランジスタTFTのソース/ドレイン電極と信号ラインsig1〜sig4の各々との間に存在する寄生容量に起因して、信号ラインsig1〜sig4の1Hごとの電位のゆれΔVsigが薄膜トランジスタTFTのソース/ドレインカップリングによって画素に飛び込むのを、隣り合う信号ラインに互いに逆極性の映像信号video1,2を与えることによってキャンセルできるため、縦クロストークの発生を抑えることができる。これにより、映像信号video1,2を十分なレベルで書き込むことができるため、コントラストを向上できることになる。
【0041】
さらに、互いに逆極性の映像信号video1,2の画素への書き込みを、ドット反転駆動方式の場合のように水平1ラインで行うのではなく、異なる水平ライン(本例では、上下2ライン)間において1画素おき(1列おき)に行うことで、画素配列の極性は、図3から明らかなように、1H反転駆動方式の場合と同様に、左右の隣り合う画素で同極性となるため、ドット反転駆動方式の場合に問題となるドメイン(図13を参照)は発生しない。これにより、画素の開口率を低下させなくて済むことになる。
【0042】
なお、上記実施形態では、映像信号として2系統の映像信号video1,2を入力とするとしたが、その入力数は2系統に限られるものではなく、2n(nは整数)系統であれば良い。さらに、逆極性の映像信号video1,2を上下2ラインの画素に同時に書き込むとしたが、必ずしも上下2ラインである必要はなく、要は、書き込んだ後の画素配列において画素の極性が、隣り合う左右の画素で同極性となり、上下の画素で逆極性となるように、異なる水平ラインの画素に同時に書き込めれば良い。
【0043】
また、上記実施形態においては、アナログ映像信号を入力とし、これをサンプリングして点順次にて各画素を駆動するアナログインターフェース駆動回路を搭載した液晶表示装置に適用した場合について説明したが、デジタル映像信号を入力とし、これをラッチした後アナログ映像信号に変換し、このアナログ映像信号をサンプリングして点順次にて各画素を駆動するデジタルインターフェース駆動回路を搭載した液晶表示装置にも、同様に適用可能である。
【0044】
次に、上記構成の点順次駆動方式のアクティブマトリクス型TFT液晶表示装置を用いた本発明に係る液晶表示システムについて説明する。
【0045】
図4は、本発明に係る液晶表示システムの構成の一例を示すブロック図である。この液晶表示システムは、遅延処理回路21、DAコンバータ22、液晶パネル用シグナルドライバ23、液晶パネル24および液晶パネル用タイミングジェネレータ25を有し、液晶パネル24として、先述した本発明に係るドット‐ライン反転駆動方式のアクティブマトリクス型TFT液晶表示装置を用いた構成となっている。
【0046】
遅延処理回路21は、奇数画素のデジタル映像信号と偶数画素のデジタル映像信号とを2入力とし、そのうちのどちらか一方のデジタル映像信号を1ライン相当の時間だけ遅延させて出力する。DAコンバータ22は、1ライン相当の時間ずれを持った奇数画素のデジタル映像信号と偶数画素のデジタル映像信号とをそれぞれDA変換して、奇数画素のアナログ映像信号と偶数画素のアナログ映像信号として液晶パネル用シグナルドライバ23に供給する。
【0047】
液晶パネル用シグナルドライバ23は、1ライン相当の時間ずれを持った奇数画素のアナログ映像信号と偶数画素のアナログ映像信号とに基づいて、液晶パネル24の各画素に対する表示駆動を行う。液晶パネル24は、液晶パネル用タイミングジェネレータ25から与えられる水平・垂直スタートパルスや水平・垂直クロックなどの各種のタイミング信号に基づいて、水平走査や垂直走査などの制御を行い、各画素に映像信号を書き込むようになっている。
【0048】
ここで、液晶パネル24として、図1に示した点順次駆動方式のアクティブマトリクス型TFT液晶表示装置、即ちドット‐ライン反転駆動方式のアクティブマトリクス型TFT液晶表示装置を用いる場合を例に採って考えると、ダミーの画素配列を除く1行目の各画素(図3の画素1−1,1−2,1−3,1−4)に映像信号を書き込む場合に、これら画素1−1,1−2,1−3,1−4には蛇行配線されたゲートラインVg1,Vg2が接続されているが、同じ1H期間の映像信号を書き込む必要がある。
【0049】
ところが、先述した動作説明から明らかなように、画素1−1,1−2,1−3,1−4には蛇行配線されたゲートラインVg1,Vg2が接続されていることによって、奇数画素1−1,1−3には偶数画素1−2,1−4に対して1ライン後の映像信号が書き込まれることになる。したがって、この例の場合には、遅延処理回路21において、偶数画素の映像信号を奇数画素の映像信号よりも1ラインに相当する時間だけ遅延させることで、1行目の各画素1−1,1−2,1−3,1−4に対して同じ1H期間の映像信号を書き込むことができる。
【0050】
図5は、遅延処理回路21の具体的な構成の一例を示すブロック図である。この例に係る遅延処理回路21は、奇数画素のデジタル映像信号と偶数画素のデジタル映像信号とを2入力とし、スキャン方向制御信号に応じて奇数画素のデジタル映像信号を出力端a側から出力し、偶数画素のデジタル映像信号を出力端b側から出力するか、又は奇数画素のデジタル映像信号を出力端b側から出力し、偶数画素のデジタル映像信号を出力端a側から出力するかを選択するセレクタ31と、このセレクタ31の出力端aから出力された映像信号を1ライン相当の時間だけ遅延させる1ライン遅延素子32とを有する構成となっている。
【0051】
上記の例の場合には、セレクタ31は偶数画素のデジタル映像信号を出力端a側から出力し、奇数画素のデジタル映像信号を出力端b側から出力することになる。このとき、偶数画素のデジタル映像信号が1ライン遅延素子32を経由して出力され、奇数画素のデジタル映像信号は1ライン遅延素子32を経由せず直接出力されることになる。
【0052】
ただし、偶数画素のデジタル映像信号および奇数画素のデジタル映像信号のどちらを遅延させるかは、液晶パネル24の構造上のレイアウトおよび水平・垂直のスキャン方向に依存する。したがって、セレクタ31では、スキャン方向に応じてその切換えを行うようになっている。スキャン方向が上記の例と反対方向になった場合には、セレクタ31は奇数画素のデジタル映像信号を出力端a側から出力し、偶数画素のデジタル映像信号を出力端b側から出力することになる。1ライン遅延素子32としては、ラインメモリ等が用いられる。
【0053】
図6に、奇数画素のデジタル映像信号を遅延させた場合の奇数画素のデジタル映像信号と偶数画素のデジタル映像信号とのタイミング関係を示す。ここで、nは垂直ライン数、mは水平画素数をそれぞれ意味する。図6のタイミングチャートから、奇数画素のデジタル映像信号として垂直ライン数n−1の信号が、偶数画素のデジタル映像信号として垂直ライン数nの信号が出力され、奇数画素のデジタル映像信号が偶数画素のデジタル映像信号に対して1ライン相当の時間だけ遅延していることがわかる。
【0054】
このように、ドット‐ライン反転駆動のアクティブマトリクス型TFT液晶表示装置、即ち例えば2系統の逆極性の映像信号video1,2を異なる水平ラインの画素に同時に書き込むとともに、書き込んだ後の画素配列において画素の極性を、隣り合う左右の画素では同極性とし、上下の画素では逆極性となる駆動方式の液晶表示装置の場合であっても、1ライン相当の時間だけ遅延させる信号を、偶数画素のデジタル映像信号にするか、奇数画素のデジタル映像信号にするかをスキャン方向に応じて選択できるようにしたことにより、スキャン方向の変更にも容易に対応できることになる。
【0055】
なお、ここでは、逆極性の映像信号video1,2を上下2ライン(上下2行)の画素に同時に書き込む構成の液晶表示装置に適用する場合を例に採ったことから、遅延素子32では1ライン相当の時間だけ遅延させるとしたが、2ライン以上離れた異なるラインの画素に同時に書き込む構成の液晶表示装置に適用する場合には、遅延素子32ではその離れたライン数に相当する時間だけ遅延させるようにすれば良い。
【0056】
【発明の効果】
以上説明したように、本発明によれば、順次駆動方式のアクティブマトリクス型液晶表示装置において、互いに逆極性の映像信号を異なるラインの画素に同時に書き込むとともに、書き込んだ後の画素配列において画素の極性を、隣り合う左右の画素で同極性とし、上下の画素で逆極性とするようにしたことにより、ドット反転駆動方式の場合と同様に、隣り合う信号ラインには互いに逆極性の映像信号が与えられるとともに、映像信号を書き込んだ後の画素配列の極性が1H反転駆動方式の場合と同様に、左右の隣り合う画素では同極性となるため、画素の開口率を低下させることなく、横クロストークや面内シェーディング等の画質不良を改善できることになる。
【図面の簡単な説明】
【図1】本発明の一実施形態に係るアクティブマトリクス型TFT液晶表示装置の構成例を示す回路図である。
【図2】ドット‐ライン反転駆動の動作説明のための波形図である。
【図3】ドット‐ライン反転駆動の場合の各画素のアドレスと各画素に書き込まれる映像信号の極性を示す図である。
【図4】本発明に係る液晶表示システムの構成の一例を示すブロック図である。
【図5】遅延処理回路の具体的な構成の一例を示すブロック図である。
【図6】奇数画素のデジタル映像信号を遅延させた場合の奇数画素のデジタル映像信号と偶数画素のデジタル映像信号との関係を示すタイミングチャートである。
【図7】アクティブマトリクス型液晶表示装置の従来例を示す構成図である。
【図8】1H反転駆動の動作説明のための波形図である。
【図9】1H反転駆動で各画素に書き込まれる映像信号の極性を示す図である。
【図10】横クロストークの発生原因を説明するための図である。
【図11】ドット反転駆動の動作説明のための波形図である。
【図12】ドット反転駆動で各画素に書き込まれる映像信号の極性を示す図である。
【図13】ドット反転駆動時の画素のドメインの発生の様子を示す図である。
【符号の説明】
11…画素、12…Csライン、13…スキャンドライバ、14…ソースドライバ、21…遅延処理回路、24…液晶パネル、31…セレクタ、32…1ライン遅延素子、sw1〜sw4…サンプリングスイッチ
Claims (6)
- マトリクス状に配置された画素の配列に対して列ごとに配線された複数の信号ラインと、
前記画素の配列の上下2ラインの画素間で蛇行配線され、当該上下2ラインの画素に対して奇数列と偶数列とで交互に接続された複数のゲートラインと、
前記複数のゲートラインを順次選択する垂直駆動回路と、
1水平期間ごとに極性が反転しかつ互いに逆極性の2n(nは整数)系統の映像信号を入力とし、この逆極性の2n系統の映像信号を隣り合う2列を単位として前記信号ラインを通して前記垂直駆動回路によって選択されたゲートラインに接続された画素に同時に書き込む水平駆動回路と
を備えた液晶表示装置。 - マトリクス状に配置された各画素の保持容量の電極を画素間に共通に接続する接続ラインをマトリクス状に配線した
請求項1記載の液晶表示装置。 - マトリクス状に配置された画素の配列に対して列ごとに配線された複数の信号ラインと、
前記画素の配列の上下2ラインの画素間で蛇行配線され、当該上下2ラインの画素に対して奇数列と偶数列とで交互に接続された複数のゲートラインと
を備えた液晶表示装置の駆動に当たって、
前記複数のゲートラインを順次選択する一方、
1水平期間ごとに極性が反転しかつ互いに逆極性の2n(nは整数)系統の映像信号を入力とし、この逆極性の2n系統の映像信号を隣り合う2列を単位として前記信号ラインを通して前記順次選択されたゲートラインに接続された画素に同時に書き込む
液晶表示装置の駆動方法。 - マトリクス状に配置された各画素をラインごとに画素単位で順次駆動する駆動方式を採る液晶表示手段と、
奇数列の画素の映像信号と偶数列の画素の映像信号とを所定のライン数に相当する時間だけ時間的にずらして入力する遅延処理手段と、
前記遅延処理手段を経た前記奇数列の画素の映像信号と前記偶数列の画素の映像信号とに基づいて前記液晶表示装置を駆動する駆動手段とを備え、
前記液晶表示手段は、
前記画素の配列に対して列ごとに配線された複数の信号ラインと、
前記画素の配列の上下2ラインの画素間で蛇行配線され、当該上下2ラインの画素に対して奇数列と偶数列とで交互に接続された複数のゲートラインと、
前記複数のゲートラインを順次選択する垂直駆動回路と、
1水平期間ごとに極性が反転しかつ互いに逆極性の2n(nは整数)系統の映像信号を入力とし、この逆極性の2n系統の映像信号を隣り合う2列を単位として前記信号ラインを通して前記垂直駆動回路によって選択されたゲートラインに接続された画素に同時に書き込む水平駆動回路とを有する
液晶表示システム。 - 前記液晶表示手段は、マトリクス状に配線され、前記画素の保持容量の電極を画素間で共通に接続する接続ラインを有する
請求項4記載の液晶表示システム。 - 前記遅延処理手段は、前記所定のライン数に相当する時間を遅延時間とする遅延手段と、前記奇数列の画素の映像信号と前記偶数列の画素の映像信号とを2入力とし、スキャン方向制御信号に応じて2入力の一方を選択して、前記遅延手段に供給する選択手段とを有する
請求項4記載の液晶表示システム。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06964399A JP4547726B2 (ja) | 1999-03-16 | 1999-03-16 | 液晶表示装置およびその駆動方法並びに液晶表示システム |
TW089103683A TW521241B (en) | 1999-03-16 | 2000-03-02 | Liquid crystal display apparatus, its driving method, and liquid crystal display system |
US09/524,284 US6512505B1 (en) | 1999-03-16 | 2000-03-13 | Liquid crystal display apparatus, its driving method and liquid crystal display system |
KR1020000012415A KR100751958B1 (ko) | 1999-03-16 | 2000-03-13 | 액정 표시 장치, 그 구동 방법 및 액정 표시 시스템 |
EP00400738A EP1037193A3 (en) | 1999-03-16 | 2000-03-16 | Liquid crystal display apparatus, its driving method and liquid crystal display system |
US10/292,882 US7126574B2 (en) | 1999-03-16 | 2002-11-13 | Liquid crystal display apparatus, its driving method and liquid crystal display system |
KR1020060083604A KR100768116B1 (ko) | 1999-03-16 | 2006-08-31 | 액정 표시 장치 및 그 구동 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06964399A JP4547726B2 (ja) | 1999-03-16 | 1999-03-16 | 液晶表示装置およびその駆動方法並びに液晶表示システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000267634A JP2000267634A (ja) | 2000-09-29 |
JP4547726B2 true JP4547726B2 (ja) | 2010-09-22 |
Family
ID=13408748
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP06964399A Expired - Fee Related JP4547726B2 (ja) | 1999-03-16 | 1999-03-16 | 液晶表示装置およびその駆動方法並びに液晶表示システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4547726B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4894081B2 (ja) | 2000-06-14 | 2012-03-07 | ソニー株式会社 | 表示装置およびその駆動方法 |
JP2002372925A (ja) * | 2001-04-11 | 2002-12-26 | Sony Corp | 表示装置 |
JP4764166B2 (ja) * | 2003-04-30 | 2011-08-31 | 東芝モバイルディスプレイ株式会社 | 表示装置用アレイ基板及び表示装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
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-
1999
- 1999-03-16 JP JP06964399A patent/JP4547726B2/ja not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
JP2000267634A (ja) | 2000-09-29 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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