JPH10214903A - Layout method of standard cell - Google Patents
Layout method of standard cellInfo
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- JPH10214903A JPH10214903A JP9032787A JP3278797A JPH10214903A JP H10214903 A JPH10214903 A JP H10214903A JP 9032787 A JP9032787 A JP 9032787A JP 3278797 A JP3278797 A JP 3278797A JP H10214903 A JPH10214903 A JP H10214903A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、スタンダードセル方式の半導体集積回路の
レイアウト方式に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit, and more particularly to a layout method for a standard cell type semiconductor integrated circuit.
【０００２】[0002]
【従来の技術】従来のスタンダードセル方式の半導体集
積回路においては、ＭＯＳトランジスタのソース・ドレ
インが低抵抗化されていなかったため、ＭＯＳトランジ
スタのソース・ドレイン電極に多くのコンタクトを打つ
必要があり、ファンクションブロック内部で１アルミ配
線を使っていた。2. Description of the Related Art In a conventional standard cell type semiconductor integrated circuit, since the source / drain of a MOS transistor is not reduced in resistance, it is necessary to make many contacts to the source / drain electrodes of the MOS transistor. One aluminum wiring was used inside the block.
【０００３】このため１アルミで横方向配線を実現した
い場合、例えば特開平５−１５２４３９号公報（同公報
図１のレイアウト図参照）、あるいは特開平２−２８５
６５６号公報（同公報第３図の配線レイアウト参照）等
に記載されているように、ブロック列間に配線領域を設
ける必要があり、結果として、集積度を低下させてい
た。For this reason, when it is desired to realize horizontal wiring with one aluminum, for example, Japanese Patent Application Laid-Open No. 5-152439 (see the layout diagram of FIG. 1) or Japanese Patent Application Laid-Open No. 2-285
As described in Japanese Patent Application Publication No. 656 (see the wiring layout in FIG. 3), it is necessary to provide a wiring region between block columns, and as a result, the integration degree is reduced.
【０００４】[0004]
【発明が解決しようとする課題】上記したように従来の
スタンダードセル方式の半導体集積回路においては、下
記記載の問題点を有している。As described above, the conventional standard cell type semiconductor integrated circuit has the following problems.
【０００５】（１）第１の問題点は、ブロック列間に配
線領域を設ける必要があり、チップ全体の集積度を低下
させている、ということである。(1) The first problem is that it is necessary to provide a wiring area between the block rows, which lowers the degree of integration of the entire chip.
【０００６】その理由は、トランジスタのソース・ドレ
インに多くのコンタクトを打つ必要があるためである。The reason is that many contacts need to be made to the source / drain of the transistor.
【０００７】（２）第２の問題点は、たとえソース・ド
レインを低抵抗化する技術があったとしても、単なる従
来方式の延長線上の技術のままでは、ファンクションブ
ロック内部で１アルミを使い切ってしまい、ブロック間
配線に１アルミを使用することができない、ということ
である。(2) The second problem is that even if there is a technique for reducing the resistance of the source / drain, one aluminum is used up inside the function block if the technique is merely an extension of the conventional method. This means that one aluminum cannot be used for the inter-block wiring.
【０００８】その理由は、従来、シリサイド化等のよう
な低抵抗化技術が用いられていなかったため、この低抵
抗化技術をスタンダードセル方式のＬＳＩの配線等に有
効に利用する方法が、開発されていないためである。The reason is that a low resistance technology such as silicidation has not been used in the past, and a method for effectively utilizing this low resistance technology for wiring of a standard cell type LSI has been developed. It is not.
【０００９】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、上記問題点を解
消し、集積度を向上するスタンダードセル方式の半導体
集積回路及びレイアウト方式を提供することにある。SUMMARY OF THE INVENTION The present invention has been made in consideration of the above problems, and has as its object to provide a standard cell type semiconductor integrated circuit and a layout method which solve the above problems and improve the degree of integration. Is to do.
【００１０】[0010]
【課題を解決するための手段】前記目的を達成する本発
明は、その概要を述べれば、ファンクションブロックを
構成する全てのトランジスタにおいて、同一のＹ座標で
１アルミを使用しない、ようにしたものである。より詳
細には、本発明は、ＭＯＳトランジスタのソース・ドレ
インにシリサイドなどの低抵抗化技術を用いた半導体プ
ロセスのスタンダードセル方式のＬＳＩにおいて、ファ
ンクションブロック内部に配線通過トラックを設け、こ
れにより集積度を向上させるようにしたことを特徴とす
る。SUMMARY OF THE INVENTION The present invention for attaining the above object, in brief, is such that all the transistors constituting a function block do not use one aluminum at the same Y coordinate. is there. More specifically, the present invention provides a wiring through track inside a function block in a standard cell type LSI of a semiconductor process using a low resistance technology such as silicide for a source and a drain of a MOS transistor. Is improved.
【００１１】上記のように構成されてなる本発明によれ
ば、ファンクションブロック内部にブロック間配線の１
アルミが横方向に貫通できるトラックを確保することが
できる。According to the present invention configured as described above, one of the inter-block wirings is provided inside the function block.
A track through which aluminum can penetrate in the lateral direction can be secured.
【００１２】[0012]
【発明の実施の形態】本発明の好ましい実施の形態につ
いて図面を参照して以下に説明する。図１は、本発明の
実施の形態を説明するための図であり、スタンダードセ
ル列及びその配線の状態を示す図である。図１におい
て、１は１アルミ電源配線、２は１アルミグランド配
線、３は１アルミ通過配線、破線で囲んだ領域１０はブ
ロック内の１アルミ通過配線領域、ａ、ｂはファンクシ
ョンブロックを示している。１アルミ電源配線１および
アルミグランド配線２によってセル列に電源を供給して
いる。Preferred embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a diagram for explaining an embodiment of the present invention, and is a diagram showing a standard cell column and a state of its wiring. In FIG. 1, 1 is 1 aluminum power supply wiring, 2 is 1 aluminum ground wiring, 3 is 1 aluminum passing wiring, area 10 surrounded by a broken line is 1 aluminum passing wiring area in a block, and a and b are function blocks. I have. Power is supplied to the cell row by one aluminum power supply wiring 1 and aluminum ground wiring 2.
【００１３】図１を参照すると、本発明の実施の形態に
おいては、ファンクションブロックａおよびファンクシ
ョンブロックｂはそれぞれ等しいｙ座標位置に１アルミ
配線通過可能領域１０を持つ。１アルミ配線通過可能領
域１０を使用し、通過配線３がファンクションブロック
ａおよびファンクションブロックｂ上を通過している。Referring to FIG. 1, in the embodiment of the present invention, function block a and function block b each have one aluminum wiring passable area 10 at the same y coordinate position. Using one aluminum wiring passable area 10, the passing wiring 3 passes over the function blocks a and b.
【００１４】すなわち、本発明の実施の形態において
は、ファンクションブロック内部に配線通過トラックを
設け、ファンクションブロック内部にブロック間配線用
の１アルミが横方向に貫通できるトラックを確保するこ
とができ、集積度を向上している。In other words, in the embodiment of the present invention, a wiring passing track is provided inside the function block, and a track through which aluminum for inter-block wiring can penetrate in the horizontal direction can be secured inside the function block. The degree is improving.
【００１５】[0015]
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について以下に説明す
る。図２は、本発明の一実施例を説明するためのレイア
ウト図であり、ファンクションブロックの具体例を示し
たものである。図２には、２入力ＮＡＮＤ回路のレイア
ウトの一例が示されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS In order to describe the above-mentioned embodiment of the present invention in more detail, an embodiment of the present invention will be described below. FIG. 2 is a layout diagram for explaining an embodiment of the present invention, and shows a specific example of a function block. FIG. 2 shows an example of the layout of the two-input NAND circuit.
【００１６】図２を参照すると、Ｐ型ＭＯＳトランジス
タＱ１、Ｑ２およびＮ型ＭＯＳトランジスタＱ３、Ｑ４
のソースおよびドレインはシリサイド化されており、抵
抗が低いため、従来のようにコンタクトをたくさん打つ
必要がない。これを利用して、トランジスタＱ１および
Ｑ２上に通過配線領域１０を設ける。Referring to FIG. 2, P-type MOS transistors Q1, Q2 and N-type MOS transistors Q3, Q4
The source and drain are silicided and have low resistance, so that it is not necessary to form many contacts as in the prior art. By utilizing this, the passing wiring region 10 is provided on the transistors Q1 and Q2.
【００１７】通過配線領域１０には、コンタクトを打た
ず、またブロック内１アルミ配線も使用しない。In the passing wiring area 10, no contact is made and no aluminum wiring in the block is used.
【００１８】通過配線領域１０は、すべてのファンクシ
ョンブロックで等しいｙ座標位置に設定する。これによ
り、ファンクションブロックを横にならべた場合、通過
配線領域１０を１アルミが横方向に貫通して通過でき
る。The passing wiring area 10 is set at the same y-coordinate position in all the function blocks. Thereby, when the function blocks are arranged side by side, one aluminum can pass through the wiring area 10 in the horizontal direction.
【００１９】図３および図４に、本発明の一実施例によ
る配線例を示す。図３は、電源・グランドを上下の列で
共有する場合の例を示し、図４は、電源・グランドを上
下の列で共有しない場合の例を示している。FIGS. 3 and 4 show wiring examples according to an embodiment of the present invention. FIG. 3 shows an example in which power and ground are shared by upper and lower rows, and FIG. 4 shows an example in which power and ground are not shared by upper and lower rows.
【００２０】図３、及び図４において、１は１アルミ電
源配線、２は１アルミグランド配線、３は１アルミ通過
配線、１０はブロック内の１アルミ通過配線領域、ａ、
ｂ、ｃ、ｄはファンクションブロックを示している。図
中上側のファンクションブロックａ、ｂはそれぞれ互い
に等しいｙ座標位置に１アルミ配線通過可能領域１０を
持ち、図中下側のファンクションブロックｃ、ｄはそれ
ぞれ互いに等しいｙ座標位置に１アルミ配線通過可能領
域１０を持ち、この１アルミ配線通過可能領域１０を使
用し、１アルミ通過配線３が横方向にファンクションブ
ロック上を貫通して通過している。3 and 4, reference numeral 1 denotes 1 aluminum power supply wiring, 2 denotes 1 aluminum ground wiring, 3 denotes 1 aluminum passing wiring, 10 denotes 1 aluminum passing wiring area in the block, a,
b, c and d indicate function blocks. The upper function blocks a and b in the figure each have an aluminum wiring passable area 10 at the same y coordinate position, and the lower function blocks c and d in the figure each have one aluminum wiring path at the same y coordinate position. An area 10 is used, and this 1-aluminum wiring-passable area 10 is used, and 1-aluminum passing wiring 3 passes through the function block in the horizontal direction.
【００２１】図３、及び図４では、１列に、２本の１ア
ルミ通過配線３が通過できる例を示したが、この本数は
任意である。FIGS. 3 and 4 show an example in which two 1-aluminum passing wirings 3 can pass in one row, but the number is arbitrary.
【００２２】[0022]
【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。As described above, according to the present invention, the following effects can be obtained.
【００２３】（１）本発明の第１の効果は、上記従来技
術（特開平５−１５２４３９号公報）の図に示される配
線領域１３を不要としている、ことによる。(1) The first effect of the present invention is that the wiring area 13 shown in the above-mentioned prior art (Japanese Patent Laid-Open No. 5-152439) is not required.
【００２４】その理由は、本発明においては、ブロック
内部を横方向に配線が通過することができるようにした
ためである。The reason is that, in the present invention, the wiring can pass in the block inside in the horizontal direction.
【００２５】（２）本発明の第２の効果は、集積度の向
上を図ることができる、ということである。(2) A second effect of the present invention is that the degree of integration can be improved.
【００２６】その理由は、本発明によれば、１アルミ配
線通過トラックがない場合に比べ、横方向の配線トラッ
クを多くすることができ、これにより集積度の向上を図
ることができる、ためである。The reason is that, according to the present invention, the number of wiring tracks in the horizontal direction can be increased as compared with the case where there is no track passing through one aluminum wiring, thereby improving the degree of integration. is there.
【図１】本発明の一実施例を説明するためのレイアウト
図である。FIG. 1 is a layout diagram for explaining an embodiment of the present invention.
【図２】本発明の一実施例によるファンクションブロッ
クの作成の一例を示すレイアウト図である。FIG. 2 is a layout diagram illustrating an example of creating a function block according to an embodiment of the present invention.
【図３】本発明の一実施例において、電源・グランドを
上下の列で共有する場合の配線例を示す図である。FIG. 3 is a diagram showing an example of wiring in a case where a power supply and a ground are shared by upper and lower columns in one embodiment of the present invention.
【図４】本発明の一実施例において、電源・グランドを
上下の列で共有しない場合の配線例を示す図である。FIG. 4 is a diagram showing a wiring example in a case where a power supply and a ground are not shared by upper and lower columns in one embodiment of the present invention.
１ １アルミ電源配線 ２ １アルミグランド配線 ３ １アルミ通過配線 １０ ブロック内１アルミ通過配線領域 Ｑ１〜Ｑ６ ＭＯＳトランジスタ 1 1 Aluminum power supply wiring 2 1 Aluminum ground wiring 3 1 Aluminum passing wiring 10 1 Aluminum passing wiring area in block Q1-Q6 MOS transistor
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/088 Continued on the front page (51) Int.Cl. 6 Identification code FI H01L 27/088
Claims (3)
シリサイドなどの低抵抗化技術を用いた半導体プロセス
のスタンダードセル方式の半導体集積回路において、 ファンクションブロック内部に配線通過トラックを設
け、これにより集積度を向上させるようにしたことを特
徴とする半導体集積回路。In a standard cell type semiconductor integrated circuit of a semiconductor process using a low resistance technology such as silicide for a source / drain of a MOS transistor, a wiring passing track is provided inside a function block to thereby improve the degree of integration. A semiconductor integrated circuit characterized in that it is made to perform.
ＭＯＳトランジスタを含むスタンダードセル方式の半導
体集積回路のレイアウト方式において、電源及びグラン
ド配線間に横方向（これをｘ方向とする）に並置される
複数のファンクションブロック内部のそれぞれ等しいｙ
座標位置に配線通過可能領域を備え、通過配線が、前記
並置されたファンクションブロック上の前記配線通過可
能領域をｘ方向に貫通して通過するようにしたことを特
徴とする半導体集積回路のレイアウト方式。2. A layout method of a standard cell type semiconductor integrated circuit including a MOS transistor having a source and a drain whose resistance is reduced, wherein the power supply and the ground wiring are juxtaposed in a horizontal direction (referred to as an x direction). Y inside each of a plurality of function blocks
A layout method for a semiconductor integrated circuit, wherein a wiring passable area is provided at a coordinate position, and the passing wiring passes through the wiring passable area on the juxtaposed function blocks in the x direction. .
けず、且つブロック内配線を用いないようにしたことを
特徴とする請求項２記載の半導体集積回路のレイアウト
方式。3. A layout method for a semiconductor integrated circuit according to claim 2, wherein no contact is provided in said wiring-passable area, and no wiring in a block is used.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9032787A JP2991147B2 (en) | 1997-01-30 | 1997-01-30 | Standard cell layout method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9032787A JP2991147B2 (en) | 1997-01-30 | 1997-01-30 | Standard cell layout method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10214903A true JPH10214903A (en) | 1998-08-11 |
| JP2991147B2 JP2991147B2 (en) | 1999-12-20 |
Family
ID=12368572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9032787A Expired - Fee Related JP2991147B2 (en) | 1997-01-30 | 1997-01-30 | Standard cell layout method |
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|---|---|
| JP (1) | JP2991147B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003332428A (en) * | 2002-05-09 | 2003-11-21 | Hitachi Ltd | Semiconductor integrated circuit and its manufacturing method |
| JP2010074125A (en) * | 2008-08-19 | 2010-04-02 | Renesas Technology Corp | Semiconductor device |
-
1997
- 1997-01-30 JP JP9032787A patent/JP2991147B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003332428A (en) * | 2002-05-09 | 2003-11-21 | Hitachi Ltd | Semiconductor integrated circuit and its manufacturing method |
| JP2010074125A (en) * | 2008-08-19 | 2010-04-02 | Renesas Technology Corp | Semiconductor device |
| US8710552B2 (en) | 2008-08-19 | 2014-04-29 | Renesas Electronics Corporation | Semiconductor device |
| US9035392B2 (en) | 2008-08-19 | 2015-05-19 | Renesas Electronics Corporation | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2991147B2 (en) | 1999-12-20 |
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