JPH10214706A - チップ型サーミスタ - Google Patents
チップ型サーミスタInfo
- Publication number
- JPH10214706A JPH10214706A JP1538997A JP1538997A JPH10214706A JP H10214706 A JPH10214706 A JP H10214706A JP 1538997 A JP1538997 A JP 1538997A JP 1538997 A JP1538997 A JP 1538997A JP H10214706 A JPH10214706 A JP H10214706A
- Authority
- JP
- Japan
- Prior art keywords
- electrode layer
- glass
- conductive compound
- chip
- plating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Details Of Resistors (AREA)
- Thermistors And Varistors (AREA)
Abstract
(57)【要約】
【課題】 基板実装時に要求されるはんだ濡れ性、はん
だ耐熱性を十分に満足するチップ型サーミスタであっ
て、製造工程数が少なく低コストで生産性良く製造する
ことが可能なチップ型サーミスタを提供する。 【解決手段】 チップ型サーミスタの端子電極として、
Niを主体とした導電性化合物及びガラスからなる下地
電極層を形成し、この下地電極層上にSn/Pbめっき
被膜を形成する。 【効果】 下地電極層で電気的導通を図ると共に、基板
実装時のはんだ耐熱性を確保できる。このため、めっき
被膜としては、はんだ濡れ性を確保するためのSn/P
bめっき被膜のみを形成すれば良く、Niめっき被膜を
省略できる。
だ耐熱性を十分に満足するチップ型サーミスタであっ
て、製造工程数が少なく低コストで生産性良く製造する
ことが可能なチップ型サーミスタを提供する。 【解決手段】 チップ型サーミスタの端子電極として、
Niを主体とした導電性化合物及びガラスからなる下地
電極層を形成し、この下地電極層上にSn/Pbめっき
被膜を形成する。 【効果】 下地電極層で電気的導通を図ると共に、基板
実装時のはんだ耐熱性を確保できる。このため、めっき
被膜としては、はんだ濡れ性を確保するためのSn/P
bめっき被膜のみを形成すれば良く、Niめっき被膜を
省略できる。
Description
【0001】
【発明の属する技術分野】本発明は、プリント回路基板
などに表面実装されるチップ型サーミスタに係り、特
に、温度の上昇により抵抗値が減少する負特性サーミス
タに関する。
などに表面実装されるチップ型サーミスタに係り、特
に、温度の上昇により抵抗値が減少する負特性サーミス
タに関する。
【0002】
【従来の技術】従来のチップ型サーミスタはキャスティ
ング法やブロック成形法等により作製したサーミスタグ
ーンシート又はウエハからチップ状のサーミスタ素子を
作製し、このサーミスタ素子の両端面に、下地電極層と
してAg電極層を形成し、このAg電極層上に湿式法等
でNiめっき被膜及びSn/Pbめっき被膜を形成する
ことにより、端子電極を設けて製造されている。
ング法やブロック成形法等により作製したサーミスタグ
ーンシート又はウエハからチップ状のサーミスタ素子を
作製し、このサーミスタ素子の両端面に、下地電極層と
してAg電極層を形成し、このAg電極層上に湿式法等
でNiめっき被膜及びSn/Pbめっき被膜を形成する
ことにより、端子電極を設けて製造されている。
【0003】即ち、一般的に、サーミスタ素子を始めと
する電子部品、特にチップ型の電子部品では基板等に実
装される際、はんだによって基板に接合され電気的導通
が確保される。この実装に当っては、フロー及びリフロ
ー等の実装方法が用いられるが、この実装時には220
〜350℃程度の温度が素子に加えられることになる。
従って、端子電極には、基板との接合に用いるはんだと
の濡れ性能(はんだ濡れ性)及び上記温度にて端子電極
が侵されない耐熱性(はんだ耐熱性)を有することが要
求される。
する電子部品、特にチップ型の電子部品では基板等に実
装される際、はんだによって基板に接合され電気的導通
が確保される。この実装に当っては、フロー及びリフロ
ー等の実装方法が用いられるが、この実装時には220
〜350℃程度の温度が素子に加えられることになる。
従って、端子電極には、基板との接合に用いるはんだと
の濡れ性能(はんだ濡れ性)及び上記温度にて端子電極
が侵されない耐熱性(はんだ耐熱性)を有することが要
求される。
【0004】このため、一般のチップ型素子では、はん
だ耐熱性をNiめっき被膜で確保し、はんだ濡れ性をS
n/Pbはんだを主成分とするめっき被膜で確保するた
めに、下地電極層上にNiめっき被膜とSn/Pbめっ
き被膜とを形成している。
だ耐熱性をNiめっき被膜で確保し、はんだ濡れ性をS
n/Pbはんだを主成分とするめっき被膜で確保するた
めに、下地電極層上にNiめっき被膜とSn/Pbめっ
き被膜とを形成している。
【0005】
【発明が解決しようとする課題】下地電極層上にNiめ
っき被膜とSn/Pb被膜とを形成する従来のチップ型
サーミスタでは、2つのめっき処理工程を経るため、製
造工程数が多く、生産効率、製造コストの面で不利であ
る。
っき被膜とSn/Pb被膜とを形成する従来のチップ型
サーミスタでは、2つのめっき処理工程を経るため、製
造工程数が多く、生産効率、製造コストの面で不利であ
る。
【0006】本発明は上記従来の問題点を解決し、基板
実装時に要求されるはんだ濡れ性、はんだ耐熱性を十分
に満足するチップ型サーミスタであって、製造工程数が
少なく低コストで生産性良く製造することが可能なチッ
プ型サーミスタを提供することを目的とする。
実装時に要求されるはんだ濡れ性、はんだ耐熱性を十分
に満足するチップ型サーミスタであって、製造工程数が
少なく低コストで生産性良く製造することが可能なチッ
プ型サーミスタを提供することを目的とする。
【0007】
【課題を解決するための手段】本発明のチップ型サーミ
スタは、下地電極層と該下地電極層上に形成されためっ
き被膜とを有する端子電極を備えたチップ型サーミスタ
において、該下地電極層は、Niを主体とした導電性化
合物及びガラス、或いは更にNiにより形成されている
ことを特徴とする。
スタは、下地電極層と該下地電極層上に形成されためっ
き被膜とを有する端子電極を備えたチップ型サーミスタ
において、該下地電極層は、Niを主体とした導電性化
合物及びガラス、或いは更にNiにより形成されている
ことを特徴とする。
【0008】Niを主体とした導電性化合物及びガラ
ス、或いは更にNiにより形成された下地電極層は、サ
ーミスタ素子との付着性が良好で下地電極として十分な
性能を発揮する。本発明では、このNiを主体とした導
電性化合物を含む下地電極層で電気的導通を図ると共
に、基板実装時のはんだ耐熱性を確保する。このため、
めっき被膜としては、はんだ濡れ性を確保するためのS
n/Pbめっき被膜のみを形成すれば良く、Niめっき
被膜を省略できる。
ス、或いは更にNiにより形成された下地電極層は、サ
ーミスタ素子との付着性が良好で下地電極として十分な
性能を発揮する。本発明では、このNiを主体とした導
電性化合物を含む下地電極層で電気的導通を図ると共
に、基板実装時のはんだ耐熱性を確保する。このため、
めっき被膜としては、はんだ濡れ性を確保するためのS
n/Pbめっき被膜のみを形成すれば良く、Niめっき
被膜を省略できる。
【0009】本発明において、Niを主体とした導電性
化合物としてはNi3 Bが挙げられる。
化合物としてはNi3 Bが挙げられる。
【0010】また、ガラスとしては、酸化還元電位が−
0.5以下の金属酸化物を90重量%以上含み、軟化点
が800℃以下であることが好ましい。
0.5以下の金属酸化物を90重量%以上含み、軟化点
が800℃以下であることが好ましい。
【0011】
【発明の実施の形態】以下に本発明の実施の形態を詳細
に説明する。
に説明する。
【0012】本発明のチップ型サーミスタにおいては、
端子電極として、チップ状サーミスタ素子の両端面に、
Niを主体とした導電性化合物(以下「Ni系導電性化
合物」と称す。)及びガラス或いは更にNiより形成さ
れる下地電極層を形成し、この下地電極層上にSn/P
bめっき被膜を形成する。
端子電極として、チップ状サーミスタ素子の両端面に、
Niを主体とした導電性化合物(以下「Ni系導電性化
合物」と称す。)及びガラス或いは更にNiより形成さ
れる下地電極層を形成し、この下地電極層上にSn/P
bめっき被膜を形成する。
【0013】本発明において、このNi系導電性化合物
は、下地電極層としての導電性の確保のために用いるも
ので、具体的にはNi3 Bが挙げられる。
は、下地電極層としての導電性の確保のために用いるも
ので、具体的にはNi3 Bが挙げられる。
【0014】一方、ガラスは、導電性化合物と混合、焼
成して下地電極層を形成する際に、導電性化合物同士を
接着するために用いられる。
成して下地電極層を形成する際に、導電性化合物同士を
接着するために用いられる。
【0015】このガラスとしては、酸化還元電位が−
0.5以下の金属酸化物を90重量%以上含むものを用
いるのが好ましい。ガラス中の酸化還元電位が−0.5
以下の金属酸化物の割合が90重量%未満であると、N
i系導電性化合物によりガラス成分が還元されて分解
し、Ni系導電性化合物の接着力が低下して製品品質低
下の原因となる。
0.5以下の金属酸化物を90重量%以上含むものを用
いるのが好ましい。ガラス中の酸化還元電位が−0.5
以下の金属酸化物の割合が90重量%未満であると、N
i系導電性化合物によりガラス成分が還元されて分解
し、Ni系導電性化合物の接着力が低下して製品品質低
下の原因となる。
【0016】また、ガラスはその軟化点が800℃を超
えるものであると、下地電極層を焼き付ける際の焼成温
度を高くする必要があり、このため、Ni系導電性化合
物とサーミスタ素子とが反応し、下地電極層の付着力が
低下する恐れがあるため、ガラスの軟化点は800℃以
下、特に500〜700℃であることが好ましい。
えるものであると、下地電極層を焼き付ける際の焼成温
度を高くする必要があり、このため、Ni系導電性化合
物とサーミスタ素子とが反応し、下地電極層の付着力が
低下する恐れがあるため、ガラスの軟化点は800℃以
下、特に500〜700℃であることが好ましい。
【0017】なお、酸化還元電位が−0.5以下の金属
酸化物としては、LiO2 、Na2O、K2 O、Ba
O、CaO、SiO2 、TiO2 、B2 O3 、Al2 O
3 等が挙げられる。ガラスとしては、これらの金属酸化
物のほかに、必要に応じて酸化還元電位が−0.5より
大きい金属酸化物を10重量%未満の配合で用いても良
い。本発明では、これらを適宜の組成で配合して上記軟
化点が得られるように調製したものをガラスとして用い
ることが好ましい。
酸化物としては、LiO2 、Na2O、K2 O、Ba
O、CaO、SiO2 、TiO2 、B2 O3 、Al2 O
3 等が挙げられる。ガラスとしては、これらの金属酸化
物のほかに、必要に応じて酸化還元電位が−0.5より
大きい金属酸化物を10重量%未満の配合で用いても良
い。本発明では、これらを適宜の組成で配合して上記軟
化点が得られるように調製したものをガラスとして用い
ることが好ましい。
【0018】なお、下地電極層の厚さが薄過ぎると下地
電極層としての導電性及びはんだ耐熱性を十分に得るこ
とができず、下地電極層の厚さは10〜20μm程度と
するのが好ましい。
電極層としての導電性及びはんだ耐熱性を十分に得るこ
とができず、下地電極層の厚さは10〜20μm程度と
するのが好ましい。
【0019】この下地電極層の上に形成するSn/Pb
めっき被膜は電解バレルめっき法等により常法に従って
形成することができ、その厚さは1〜3μm程度とする
のが好ましい。
めっき被膜は電解バレルめっき法等により常法に従って
形成することができ、その厚さは1〜3μm程度とする
のが好ましい。
【0020】
【実施例】以下に実施例及び比較例を挙げて本発明をよ
り具体的に説明する。
り具体的に説明する。
【0021】実施例1 市販の炭酸マンガン、炭酸コバルト、酸化銅を所定の量
それぞれ秤量し、ボールミルで16時間全体的に均一に
なるように混合した後、脱水乾燥した。得られた混合物
を大気中にて900℃で2時間仮焼した。この仮焼物を
再びボールミルで3時間粉砕した後、脱水乾燥して原料
粉末とした。
それぞれ秤量し、ボールミルで16時間全体的に均一に
なるように混合した後、脱水乾燥した。得られた混合物
を大気中にて900℃で2時間仮焼した。この仮焼物を
再びボールミルで3時間粉砕した後、脱水乾燥して原料
粉末とした。
【0022】得られた原料粉末に、有機溶媒、バインダ
ー及び分散剤を加えてスラリーを調製した後、キャステ
ィング法により厚さ40μmのセラミックグリーンシー
トを作製した。
ー及び分散剤を加えてスラリーを調製した後、キャステ
ィング法により厚さ40μmのセラミックグリーンシー
トを作製した。
【0023】得られたセラミックグリーンシートを所定
の枚数重ね、静水圧プレス法により圧着した後、切断機
を用いてチップ状に切断し、縦2.0mm、横1.2m
m、厚さ0.8mmのチップを得た。このチップを大気
中にて1050℃で4時間焼成した後、バレル研磨処理
を施し、チップ状サーミスタ素子を作製した。
の枚数重ね、静水圧プレス法により圧着した後、切断機
を用いてチップ状に切断し、縦2.0mm、横1.2m
m、厚さ0.8mmのチップを得た。このチップを大気
中にて1050℃で4時間焼成した後、バレル研磨処理
を施し、チップ状サーミスタ素子を作製した。
【0024】このサーミスタ素子の両端面に、下記配合
の下地電極材料のスラリーをディップ法により付着さ
せ、大気中にて600℃で15分間焼成して厚さ30μ
mの下地電極層を形成した。
の下地電極材料のスラリーをディップ法により付着さ
せ、大気中にて600℃で15分間焼成して厚さ30μ
mの下地電極層を形成した。
【0025】下地電極層材料(重量部) Ni3 B粉末:90 ガラス粉末 :10 有機ビヒクル:210 なお、用いたガラス粉末は、ガラス組成がBaO:1
6.0重量%,B2 O3:54.2重量%,K2 O:2
6.3重量%,SiO2 :3.5重量%であり、軟化点
が550℃のものである。
6.0重量%,B2 O3:54.2重量%,K2 O:2
6.3重量%,SiO2 :3.5重量%であり、軟化点
が550℃のものである。
【0026】次に、この下地電極層を形成したサーミス
タ素子を、pH4.0のはんだめっき浴中で電解バレル
めっき処理することにより厚さ3μmのSn/Pdめっ
き被膜を形成した。
タ素子を、pH4.0のはんだめっき浴中で電解バレル
めっき処理することにより厚さ3μmのSn/Pdめっ
き被膜を形成した。
【0027】得られたチップ型サーミスタについて、下
記方法によりはんだ濡れ性及びはんだ耐熱性の評価試験
を行い、結果を表1に示した。
記方法によりはんだ濡れ性及びはんだ耐熱性の評価試験
を行い、結果を表1に示した。
【0028】 はんだ濡れ性評価試験(試料数=10
0個) 共晶組成のSn/Pbはんだを230℃に溶融させ、試
料を3秒間浸漬させた。浸漬後の試料を光学顕微鏡で観
察し、浸漬後の試料が新しいはんだでどの程度覆われて
いるかを調べた。新しいはんだで電極面積の95%以上
覆われていたものを合格、95%未満のものを不合格と
した。
0個) 共晶組成のSn/Pbはんだを230℃に溶融させ、試
料を3秒間浸漬させた。浸漬後の試料を光学顕微鏡で観
察し、浸漬後の試料が新しいはんだでどの程度覆われて
いるかを調べた。新しいはんだで電極面積の95%以上
覆われていたものを合格、95%未満のものを不合格と
した。
【0029】 はんだ耐熱性評価試験A(試料数=1
00個) 共晶組成のSn/Pbはんだを270℃に溶融させ、試
料を10秒間浸漬させた。浸漬前後の試料の抵抗値を測
定し、抵抗値変化率を算出した。本評価の場合、抵抗値
変化率の小さなものほどはんだ耐熱性が良好であると判
断できる。
00個) 共晶組成のSn/Pbはんだを270℃に溶融させ、試
料を10秒間浸漬させた。浸漬前後の試料の抵抗値を測
定し、抵抗値変化率を算出した。本評価の場合、抵抗値
変化率の小さなものほどはんだ耐熱性が良好であると判
断できる。
【0030】 はんだ耐熱性評価試験B(試料数=1
00個) 共晶組成のSn/Pbはんだを350℃に溶融させ、試
料を10秒間浸漬させた。浸漬前後の試料の抵抗値を測
定し、抵抗値変化率を算出した。本評価の場合、上記の
はんだ耐熱性評価試験Aより試験温度が高いため、更に
はんだ耐熱性能の優位さを見ることができる。
00個) 共晶組成のSn/Pbはんだを350℃に溶融させ、試
料を10秒間浸漬させた。浸漬前後の試料の抵抗値を測
定し、抵抗値変化率を算出した。本評価の場合、上記の
はんだ耐熱性評価試験Aより試験温度が高いため、更に
はんだ耐熱性能の優位さを見ることができる。
【0031】実施例2 実施例1において、下地電極層材料として下記配合のも
のを用いたこと以外は同様にしてチップ型サーミスタを
製造し、同様にはんだ濡れ性及びはんだ耐熱性の評価を
行って結果を表1に示した。
のを用いたこと以外は同様にしてチップ型サーミスタを
製造し、同様にはんだ濡れ性及びはんだ耐熱性の評価を
行って結果を表1に示した。
【0032】下地電極層材料(重量部) Ni3 B粉末:80 Ni粉末 :10 ガラス粉末 :10 有機ビヒクル:210 なお、用いたガラス粉末は、ガラス組成がBaO:1
6.0重量%,B2 O3:50.0重量%,K2 O:3
1.0重量%,SiO2 :3.0重量%であり、軟化点
が530℃のものである。
6.0重量%,B2 O3:50.0重量%,K2 O:3
1.0重量%,SiO2 :3.0重量%であり、軟化点
が530℃のものである。
【0033】比較例1 下地電極層として市販のAgペーストを用いてAg電極
層を形成したこと以外は実施例1と同様にしてチップ型
サーミスタを製造し、同様にはんだ濡れ性及びはんだ耐
熱性の評価を行って結果を表1に示した。
層を形成したこと以外は実施例1と同様にしてチップ型
サーミスタを製造し、同様にはんだ濡れ性及びはんだ耐
熱性の評価を行って結果を表1に示した。
【0034】比較例2 下地電極層として市販のAgペーストを用いてAg電極
層を形成し、その後厚さ2μmのNiめっき被膜を形成
した後、Sn/Pbめっき被膜を形成したこと以外は実
施例1と同様にしてチップ型サーミスタを製造し、同様
にはんだ濡れ性及びはんだ耐熱性の評価を行って結果を
表1に示した。
層を形成し、その後厚さ2μmのNiめっき被膜を形成
した後、Sn/Pbめっき被膜を形成したこと以外は実
施例1と同様にしてチップ型サーミスタを製造し、同様
にはんだ濡れ性及びはんだ耐熱性の評価を行って結果を
表1に示した。
【0035】
【表1】
【0036】表1より、本発明によれば、Sn/Pbめ
っき被膜のみで、Niめっき被膜とSn/Pbめっき被
膜の2層めっきを施したもの(比較例2)と同様以上の
性能が得られることが明らかである。
っき被膜のみで、Niめっき被膜とSn/Pbめっき被
膜の2層めっきを施したもの(比較例2)と同様以上の
性能が得られることが明らかである。
【0037】
【発明の効果】以上詳述した通り、本発明のチップ型サ
ーミスタによれば、チップ型サーミスタの製造工程数が
低減され、基板実装時の要求特性を十分に満たすチップ
型サーミスタを、低コストで生産性良く製造することが
可能となる。
ーミスタによれば、チップ型サーミスタの製造工程数が
低減され、基板実装時の要求特性を十分に満たすチップ
型サーミスタを、低コストで生産性良く製造することが
可能となる。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成9年2月25日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】請求項4
【補正方法】変更
【補正内容】
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0002
【補正方法】変更
【補正内容】
【0002】
【従来の技術】従来のチップ型サーミスタはキャスティ
ング法やブロック成形法等により作製したサーミスタグ
リーンシート又はウエハからチップ状のサーミスタ素子
を作製し、このサーミスタ素子の両端面に、下地電極層
としてAg電極層を形成し、このAg電極層上に湿式法
等でNiめっき被膜及びSn/Pbめっき被膜を形成す
ることにより、端子電極を設けて製造されている。
ング法やブロック成形法等により作製したサーミスタグ
リーンシート又はウエハからチップ状のサーミスタ素子
を作製し、このサーミスタ素子の両端面に、下地電極層
としてAg電極層を形成し、このAg電極層上に湿式法
等でNiめっき被膜及びSn/Pbめっき被膜を形成す
ることにより、端子電極を設けて製造されている。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】0010
【補正方法】変更
【補正内容】
【0010】また、ガラスとしては、酸化還元電位が−
0.5V(ボルト)以下の金属酸化物を90重量%以上
含み、軟化点が800℃以下であることが好ましい。
0.5V(ボルト)以下の金属酸化物を90重量%以上
含み、軟化点が800℃以下であることが好ましい。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】0015
【補正方法】変更
【補正内容】
【0015】このガラスとしては、酸化還元電位が−
0.5V以下の金属酸化物を90重量%以上含むものを
用いるのが好ましい。ガラス中の酸化還元電位が−0.
5V以下の金属酸化物の割合が90重量%未満である
と、Ni系導電性化合物によりガラス成分が還元されて
分解し、Ni系導電性化合物の接着力が低下して製品品
質低下の原因となる。
0.5V以下の金属酸化物を90重量%以上含むものを
用いるのが好ましい。ガラス中の酸化還元電位が−0.
5V以下の金属酸化物の割合が90重量%未満である
と、Ni系導電性化合物によりガラス成分が還元されて
分解し、Ni系導電性化合物の接着力が低下して製品品
質低下の原因となる。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】0017
【補正方法】変更
【補正内容】
【0017】なお、酸化還元電位が−0.5V以下の金
属酸化物としては、LiO2 、Na2 O、K2 O、Ba
O、CaO、SiO2 、TiO2 、B2 O3 、Al2 O
3 等が挙げられる。ガラスとしては、これらの金属酸化
物のほかに、必要に応じて酸化還元電位が−0.5Vよ
り大きい金属酸化物を10重量%未満の配合で用いても
良い。本発明では、これらを適宜の組成で配合して上記
軟化点が得られるように調製したものをガラスとして用
いることが好ましい。
属酸化物としては、LiO2 、Na2 O、K2 O、Ba
O、CaO、SiO2 、TiO2 、B2 O3 、Al2 O
3 等が挙げられる。ガラスとしては、これらの金属酸化
物のほかに、必要に応じて酸化還元電位が−0.5Vよ
り大きい金属酸化物を10重量%未満の配合で用いても
良い。本発明では、これらを適宜の組成で配合して上記
軟化点が得られるように調製したものをガラスとして用
いることが好ましい。
Claims (5)
- 【請求項1】 下地電極層と該下地電極層上に形成され
ためっき被膜とを有する端子電極を備えたチップ型サー
ミスタにおいて、 該下地電極層は、Niを主体とした導電性化合物及びガ
ラスにより形成されていることを特徴とするチップ型サ
ーミスタ。 - 【請求項2】 下地電極層と該下地電極層上に形成され
ためっき被膜とを有する端子電極を備えたチップ型サー
ミスタにおいて、 該下地電極層は、Niを主体とした導電性化合物、Ni
及びガラスにより形成されていることを特徴とするチッ
プ型サーミスタ。 - 【請求項3】 請求項1又は2において、該Niを主体
とした導電性化合物が、Ni3 Bであることを特徴とす
るチップ型サーミスタ。 - 【請求項4】 請求項1ないし3のいずれか1項におい
て、該ガラスは、酸化還元電位が−0.5以下の金属酸
化物を90重量%以上含むものであることを特徴とする
チップ型サーミスタ。 - 【請求項5】 請求項1ないし4のいずれか1項におい
て、該ガラスの軟化点が800℃以下であることを特徴
とするチップ型サーミスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1538997A JPH10214706A (ja) | 1997-01-29 | 1997-01-29 | チップ型サーミスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1538997A JPH10214706A (ja) | 1997-01-29 | 1997-01-29 | チップ型サーミスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10214706A true JPH10214706A (ja) | 1998-08-11 |
Family
ID=11887394
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1538997A Pending JPH10214706A (ja) | 1997-01-29 | 1997-01-29 | チップ型サーミスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10214706A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2000075940A1 (fr) * | 1999-06-09 | 2000-12-14 | Matsushita Electric Industrial Co., Ltd. | Composant electronique, appareil dans lequel est monte ce composant et procede de fabrication de cet appareil |
JP2011129688A (ja) * | 2009-12-17 | 2011-06-30 | Tdk Corp | 電子部品及び端子電極 |
JP2014209559A (ja) * | 2013-03-26 | 2014-11-06 | 株式会社村田製作所 | セラミック電子部品及びセラミック電子部品内蔵配線基板 |
-
1997
- 1997-01-29 JP JP1538997A patent/JPH10214706A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2000075940A1 (fr) * | 1999-06-09 | 2000-12-14 | Matsushita Electric Industrial Co., Ltd. | Composant electronique, appareil dans lequel est monte ce composant et procede de fabrication de cet appareil |
JP2011129688A (ja) * | 2009-12-17 | 2011-06-30 | Tdk Corp | 電子部品及び端子電極 |
JP2014209559A (ja) * | 2013-03-26 | 2014-11-06 | 株式会社村田製作所 | セラミック電子部品及びセラミック電子部品内蔵配線基板 |
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A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020305 |