JPH10214706A - チップ型サーミスタ - Google Patents
チップ型サーミスタInfo
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- JPH10214706A JPH10214706A JP1538997A JP1538997A JPH10214706A JP H10214706 A JPH10214706 A JP H10214706A JP 1538997 A JP1538997 A JP 1538997A JP 1538997 A JP1538997 A JP 1538997A JP H10214706 A JPH10214706 A JP H10214706A
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- JP
- Japan
- Prior art keywords
- electrode layer
- glass
- conductive compound
- chip
- plating film
- Prior art date
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- Details Of Resistors (AREA)
- Thermistors And Varistors (AREA)
Abstract
(57)【要約】
【課題】 基板実装時に要求されるはんだ濡れ性、はん
だ耐熱性を十分に満足するチップ型サーミスタであっ
て、製造工程数が少なく低コストで生産性良く製造する
ことが可能なチップ型サーミスタを提供する。 【解決手段】 チップ型サーミスタの端子電極として、
Ｎｉを主体とした導電性化合物及びガラスからなる下地
電極層を形成し、この下地電極層上にＳｎ／Ｐｂめっき
被膜を形成する。 【効果】 下地電極層で電気的導通を図ると共に、基板
実装時のはんだ耐熱性を確保できる。このため、めっき
被膜としては、はんだ濡れ性を確保するためのＳｎ／Ｐ
ｂめっき被膜のみを形成すれば良く、Ｎｉめっき被膜を
省略できる。
だ耐熱性を十分に満足するチップ型サーミスタであっ
て、製造工程数が少なく低コストで生産性良く製造する
ことが可能なチップ型サーミスタを提供する。 【解決手段】 チップ型サーミスタの端子電極として、
Ｎｉを主体とした導電性化合物及びガラスからなる下地
電極層を形成し、この下地電極層上にＳｎ／Ｐｂめっき
被膜を形成する。 【効果】 下地電極層で電気的導通を図ると共に、基板
実装時のはんだ耐熱性を確保できる。このため、めっき
被膜としては、はんだ濡れ性を確保するためのＳｎ／Ｐ
ｂめっき被膜のみを形成すれば良く、Ｎｉめっき被膜を
省略できる。
Description
【０００１】
【発明の属する技術分野】本発明は、プリント回路基板
などに表面実装されるチップ型サーミスタに係り、特
に、温度の上昇により抵抗値が減少する負特性サーミス
タに関する。
などに表面実装されるチップ型サーミスタに係り、特
に、温度の上昇により抵抗値が減少する負特性サーミス
タに関する。
【０００２】
【従来の技術】従来のチップ型サーミスタはキャスティ
ング法やブロック成形法等により作製したサーミスタグ
ーンシート又はウエハからチップ状のサーミスタ素子を
作製し、このサーミスタ素子の両端面に、下地電極層と
してＡｇ電極層を形成し、このＡｇ電極層上に湿式法等
でＮｉめっき被膜及びＳｎ／Ｐｂめっき被膜を形成する
ことにより、端子電極を設けて製造されている。
ング法やブロック成形法等により作製したサーミスタグ
ーンシート又はウエハからチップ状のサーミスタ素子を
作製し、このサーミスタ素子の両端面に、下地電極層と
してＡｇ電極層を形成し、このＡｇ電極層上に湿式法等
でＮｉめっき被膜及びＳｎ／Ｐｂめっき被膜を形成する
ことにより、端子電極を設けて製造されている。
【０００３】即ち、一般的に、サーミスタ素子を始めと
する電子部品、特にチップ型の電子部品では基板等に実
装される際、はんだによって基板に接合され電気的導通
が確保される。この実装に当っては、フロー及びリフロ
ー等の実装方法が用いられるが、この実装時には２２０
〜３５０℃程度の温度が素子に加えられることになる。
従って、端子電極には、基板との接合に用いるはんだと
の濡れ性能（はんだ濡れ性）及び上記温度にて端子電極
が侵されない耐熱性（はんだ耐熱性）を有することが要
求される。
する電子部品、特にチップ型の電子部品では基板等に実
装される際、はんだによって基板に接合され電気的導通
が確保される。この実装に当っては、フロー及びリフロ
ー等の実装方法が用いられるが、この実装時には２２０
〜３５０℃程度の温度が素子に加えられることになる。
従って、端子電極には、基板との接合に用いるはんだと
の濡れ性能（はんだ濡れ性）及び上記温度にて端子電極
が侵されない耐熱性（はんだ耐熱性）を有することが要
求される。
【０００４】このため、一般のチップ型素子では、はん
だ耐熱性をＮｉめっき被膜で確保し、はんだ濡れ性をＳ
ｎ／Ｐｂはんだを主成分とするめっき被膜で確保するた
めに、下地電極層上にＮｉめっき被膜とＳｎ／Ｐｂめっ
き被膜とを形成している。
だ耐熱性をＮｉめっき被膜で確保し、はんだ濡れ性をＳ
ｎ／Ｐｂはんだを主成分とするめっき被膜で確保するた
めに、下地電極層上にＮｉめっき被膜とＳｎ／Ｐｂめっ
き被膜とを形成している。
【０００５】
【発明が解決しようとする課題】下地電極層上にＮｉめ
っき被膜とＳｎ／Ｐｂ被膜とを形成する従来のチップ型
サーミスタでは、２つのめっき処理工程を経るため、製
造工程数が多く、生産効率、製造コストの面で不利であ
る。
っき被膜とＳｎ／Ｐｂ被膜とを形成する従来のチップ型
サーミスタでは、２つのめっき処理工程を経るため、製
造工程数が多く、生産効率、製造コストの面で不利であ
る。
【０００６】本発明は上記従来の問題点を解決し、基板
実装時に要求されるはんだ濡れ性、はんだ耐熱性を十分
に満足するチップ型サーミスタであって、製造工程数が
少なく低コストで生産性良く製造することが可能なチッ
プ型サーミスタを提供することを目的とする。
実装時に要求されるはんだ濡れ性、はんだ耐熱性を十分
に満足するチップ型サーミスタであって、製造工程数が
少なく低コストで生産性良く製造することが可能なチッ
プ型サーミスタを提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明のチップ型サーミ
スタは、下地電極層と該下地電極層上に形成されためっ
き被膜とを有する端子電極を備えたチップ型サーミスタ
において、該下地電極層は、Ｎｉを主体とした導電性化
合物及びガラス、或いは更にＮｉにより形成されている
ことを特徴とする。
スタは、下地電極層と該下地電極層上に形成されためっ
き被膜とを有する端子電極を備えたチップ型サーミスタ
において、該下地電極層は、Ｎｉを主体とした導電性化
合物及びガラス、或いは更にＮｉにより形成されている
ことを特徴とする。
【０００８】Ｎｉを主体とした導電性化合物及びガラ
ス、或いは更にＮｉにより形成された下地電極層は、サ
ーミスタ素子との付着性が良好で下地電極として十分な
性能を発揮する。本発明では、このＮｉを主体とした導
電性化合物を含む下地電極層で電気的導通を図ると共
に、基板実装時のはんだ耐熱性を確保する。このため、
めっき被膜としては、はんだ濡れ性を確保するためのＳ
ｎ／Ｐｂめっき被膜のみを形成すれば良く、Ｎｉめっき
被膜を省略できる。
ス、或いは更にＮｉにより形成された下地電極層は、サ
ーミスタ素子との付着性が良好で下地電極として十分な
性能を発揮する。本発明では、このＮｉを主体とした導
電性化合物を含む下地電極層で電気的導通を図ると共
に、基板実装時のはんだ耐熱性を確保する。このため、
めっき被膜としては、はんだ濡れ性を確保するためのＳ
ｎ／Ｐｂめっき被膜のみを形成すれば良く、Ｎｉめっき
被膜を省略できる。
【０００９】本発明において、Ｎｉを主体とした導電性
化合物としてはＮｉ3 Ｂが挙げられる。
化合物としてはＮｉ3 Ｂが挙げられる。
【００１０】また、ガラスとしては、酸化還元電位が−
０．５以下の金属酸化物を９０重量％以上含み、軟化点
が８００℃以下であることが好ましい。
０．５以下の金属酸化物を９０重量％以上含み、軟化点
が８００℃以下であることが好ましい。
【００１１】
【発明の実施の形態】以下に本発明の実施の形態を詳細
に説明する。
に説明する。
【００１２】本発明のチップ型サーミスタにおいては、
端子電極として、チップ状サーミスタ素子の両端面に、
Ｎｉを主体とした導電性化合物（以下「Ｎｉ系導電性化
合物」と称す。）及びガラス或いは更にＮｉより形成さ
れる下地電極層を形成し、この下地電極層上にＳｎ／Ｐ
ｂめっき被膜を形成する。
端子電極として、チップ状サーミスタ素子の両端面に、
Ｎｉを主体とした導電性化合物（以下「Ｎｉ系導電性化
合物」と称す。）及びガラス或いは更にＮｉより形成さ
れる下地電極層を形成し、この下地電極層上にＳｎ／Ｐ
ｂめっき被膜を形成する。
【００１３】本発明において、このＮｉ系導電性化合物
は、下地電極層としての導電性の確保のために用いるも
ので、具体的にはＮｉ3 Ｂが挙げられる。
は、下地電極層としての導電性の確保のために用いるも
ので、具体的にはＮｉ3 Ｂが挙げられる。
【００１４】一方、ガラスは、導電性化合物と混合、焼
成して下地電極層を形成する際に、導電性化合物同士を
接着するために用いられる。
成して下地電極層を形成する際に、導電性化合物同士を
接着するために用いられる。
【００１５】このガラスとしては、酸化還元電位が−
０．５以下の金属酸化物を９０重量％以上含むものを用
いるのが好ましい。ガラス中の酸化還元電位が−０．５
以下の金属酸化物の割合が９０重量％未満であると、Ｎ
ｉ系導電性化合物によりガラス成分が還元されて分解
し、Ｎｉ系導電性化合物の接着力が低下して製品品質低
下の原因となる。
０．５以下の金属酸化物を９０重量％以上含むものを用
いるのが好ましい。ガラス中の酸化還元電位が−０．５
以下の金属酸化物の割合が９０重量％未満であると、Ｎ
ｉ系導電性化合物によりガラス成分が還元されて分解
し、Ｎｉ系導電性化合物の接着力が低下して製品品質低
下の原因となる。
【００１６】また、ガラスはその軟化点が８００℃を超
えるものであると、下地電極層を焼き付ける際の焼成温
度を高くする必要があり、このため、Ｎｉ系導電性化合
物とサーミスタ素子とが反応し、下地電極層の付着力が
低下する恐れがあるため、ガラスの軟化点は８００℃以
下、特に５００〜７００℃であることが好ましい。
えるものであると、下地電極層を焼き付ける際の焼成温
度を高くする必要があり、このため、Ｎｉ系導電性化合
物とサーミスタ素子とが反応し、下地電極層の付着力が
低下する恐れがあるため、ガラスの軟化点は８００℃以
下、特に５００〜７００℃であることが好ましい。
【００１７】なお、酸化還元電位が−０．５以下の金属
酸化物としては、ＬｉＯ2 、Ｎａ2Ｏ、Ｋ2 Ｏ、Ｂａ
Ｏ、ＣａＯ、ＳｉＯ2 、ＴｉＯ2 、Ｂ2 Ｏ3 、Ａｌ2 Ｏ
3 等が挙げられる。ガラスとしては、これらの金属酸化
物のほかに、必要に応じて酸化還元電位が−０．５より
大きい金属酸化物を１０重量％未満の配合で用いても良
い。本発明では、これらを適宜の組成で配合して上記軟
化点が得られるように調製したものをガラスとして用い
ることが好ましい。
酸化物としては、ＬｉＯ2 、Ｎａ2Ｏ、Ｋ2 Ｏ、Ｂａ
Ｏ、ＣａＯ、ＳｉＯ2 、ＴｉＯ2 、Ｂ2 Ｏ3 、Ａｌ2 Ｏ
3 等が挙げられる。ガラスとしては、これらの金属酸化
物のほかに、必要に応じて酸化還元電位が−０．５より
大きい金属酸化物を１０重量％未満の配合で用いても良
い。本発明では、これらを適宜の組成で配合して上記軟
化点が得られるように調製したものをガラスとして用い
ることが好ましい。
【００１８】なお、下地電極層の厚さが薄過ぎると下地
電極層としての導電性及びはんだ耐熱性を十分に得るこ
とができず、下地電極層の厚さは１０〜２０μｍ程度と
するのが好ましい。
電極層としての導電性及びはんだ耐熱性を十分に得るこ
とができず、下地電極層の厚さは１０〜２０μｍ程度と
するのが好ましい。
【００１９】この下地電極層の上に形成するＳｎ／Ｐｂ
めっき被膜は電解バレルめっき法等により常法に従って
形成することができ、その厚さは１〜３μｍ程度とする
のが好ましい。
めっき被膜は電解バレルめっき法等により常法に従って
形成することができ、その厚さは１〜３μｍ程度とする
のが好ましい。
【００２０】
【実施例】以下に実施例及び比較例を挙げて本発明をよ
り具体的に説明する。
り具体的に説明する。
【００２１】実施例１ 市販の炭酸マンガン、炭酸コバルト、酸化銅を所定の量
それぞれ秤量し、ボールミルで１６時間全体的に均一に
なるように混合した後、脱水乾燥した。得られた混合物
を大気中にて９００℃で２時間仮焼した。この仮焼物を
再びボールミルで３時間粉砕した後、脱水乾燥して原料
粉末とした。
それぞれ秤量し、ボールミルで１６時間全体的に均一に
なるように混合した後、脱水乾燥した。得られた混合物
を大気中にて９００℃で２時間仮焼した。この仮焼物を
再びボールミルで３時間粉砕した後、脱水乾燥して原料
粉末とした。
【００２２】得られた原料粉末に、有機溶媒、バインダ
ー及び分散剤を加えてスラリーを調製した後、キャステ
ィング法により厚さ４０μｍのセラミックグリーンシー
トを作製した。
ー及び分散剤を加えてスラリーを調製した後、キャステ
ィング法により厚さ４０μｍのセラミックグリーンシー
トを作製した。
【００２３】得られたセラミックグリーンシートを所定
の枚数重ね、静水圧プレス法により圧着した後、切断機
を用いてチップ状に切断し、縦２．０ｍｍ、横１．２ｍ
ｍ、厚さ０．８ｍｍのチップを得た。このチップを大気
中にて１０５０℃で４時間焼成した後、バレル研磨処理
を施し、チップ状サーミスタ素子を作製した。
の枚数重ね、静水圧プレス法により圧着した後、切断機
を用いてチップ状に切断し、縦２．０ｍｍ、横１．２ｍ
ｍ、厚さ０．８ｍｍのチップを得た。このチップを大気
中にて１０５０℃で４時間焼成した後、バレル研磨処理
を施し、チップ状サーミスタ素子を作製した。
【００２４】このサーミスタ素子の両端面に、下記配合
の下地電極材料のスラリーをディップ法により付着さ
せ、大気中にて６００℃で１５分間焼成して厚さ３０μ
ｍの下地電極層を形成した。
の下地電極材料のスラリーをディップ法により付着さ
せ、大気中にて６００℃で１５分間焼成して厚さ３０μ
ｍの下地電極層を形成した。
【００２５】下地電極層材料（重量部） Ｎｉ3 Ｂ粉末：９０ ガラス粉末 ：１０ 有機ビヒクル：２１０ なお、用いたガラス粉末は、ガラス組成がＢａＯ：１
６．０重量％，Ｂ2 Ｏ3：５４．２重量％，Ｋ2 Ｏ：２
６．３重量％，ＳｉＯ2 ：３．５重量％であり、軟化点
が５５０℃のものである。
６．０重量％，Ｂ2 Ｏ3：５４．２重量％，Ｋ2 Ｏ：２
６．３重量％，ＳｉＯ2 ：３．５重量％であり、軟化点
が５５０℃のものである。
【００２６】次に、この下地電極層を形成したサーミス
タ素子を、ｐＨ４．０のはんだめっき浴中で電解バレル
めっき処理することにより厚さ３μｍのＳｎ／Ｐｄめっ
き被膜を形成した。
タ素子を、ｐＨ４．０のはんだめっき浴中で電解バレル
めっき処理することにより厚さ３μｍのＳｎ／Ｐｄめっ
き被膜を形成した。
【００２７】得られたチップ型サーミスタについて、下
記方法によりはんだ濡れ性及びはんだ耐熱性の評価試験
を行い、結果を表１に示した。
記方法によりはんだ濡れ性及びはんだ耐熱性の評価試験
を行い、結果を表１に示した。
【００２８】 はんだ濡れ性評価試験（試料数＝１０
０個） 共晶組成のＳｎ／Ｐｂはんだを２３０℃に溶融させ、試
料を３秒間浸漬させた。浸漬後の試料を光学顕微鏡で観
察し、浸漬後の試料が新しいはんだでどの程度覆われて
いるかを調べた。新しいはんだで電極面積の９５％以上
覆われていたものを合格、９５％未満のものを不合格と
した。
０個） 共晶組成のＳｎ／Ｐｂはんだを２３０℃に溶融させ、試
料を３秒間浸漬させた。浸漬後の試料を光学顕微鏡で観
察し、浸漬後の試料が新しいはんだでどの程度覆われて
いるかを調べた。新しいはんだで電極面積の９５％以上
覆われていたものを合格、９５％未満のものを不合格と
した。
【００２９】 はんだ耐熱性評価試験Ａ（試料数＝１
００個） 共晶組成のＳｎ／Ｐｂはんだを２７０℃に溶融させ、試
料を１０秒間浸漬させた。浸漬前後の試料の抵抗値を測
定し、抵抗値変化率を算出した。本評価の場合、抵抗値
変化率の小さなものほどはんだ耐熱性が良好であると判
断できる。
００個） 共晶組成のＳｎ／Ｐｂはんだを２７０℃に溶融させ、試
料を１０秒間浸漬させた。浸漬前後の試料の抵抗値を測
定し、抵抗値変化率を算出した。本評価の場合、抵抗値
変化率の小さなものほどはんだ耐熱性が良好であると判
断できる。
【００３０】 はんだ耐熱性評価試験Ｂ（試料数＝１
００個） 共晶組成のＳｎ／Ｐｂはんだを３５０℃に溶融させ、試
料を１０秒間浸漬させた。浸漬前後の試料の抵抗値を測
定し、抵抗値変化率を算出した。本評価の場合、上記の
はんだ耐熱性評価試験Ａより試験温度が高いため、更に
はんだ耐熱性能の優位さを見ることができる。
００個） 共晶組成のＳｎ／Ｐｂはんだを３５０℃に溶融させ、試
料を１０秒間浸漬させた。浸漬前後の試料の抵抗値を測
定し、抵抗値変化率を算出した。本評価の場合、上記の
はんだ耐熱性評価試験Ａより試験温度が高いため、更に
はんだ耐熱性能の優位さを見ることができる。
【００３１】実施例２ 実施例１において、下地電極層材料として下記配合のも
のを用いたこと以外は同様にしてチップ型サーミスタを
製造し、同様にはんだ濡れ性及びはんだ耐熱性の評価を
行って結果を表１に示した。
のを用いたこと以外は同様にしてチップ型サーミスタを
製造し、同様にはんだ濡れ性及びはんだ耐熱性の評価を
行って結果を表１に示した。
【００３２】下地電極層材料（重量部） Ｎｉ3 Ｂ粉末：８０ Ｎｉ粉末 ：１０ ガラス粉末 ：１０ 有機ビヒクル：２１０ なお、用いたガラス粉末は、ガラス組成がＢａＯ：１
６．０重量％，Ｂ2 Ｏ3：５０．０重量％，Ｋ2 Ｏ：３
１．０重量％，ＳｉＯ2 ：３．０重量％であり、軟化点
が５３０℃のものである。
６．０重量％，Ｂ2 Ｏ3：５０．０重量％，Ｋ2 Ｏ：３
１．０重量％，ＳｉＯ2 ：３．０重量％であり、軟化点
が５３０℃のものである。
【００３３】比較例１ 下地電極層として市販のＡｇペーストを用いてＡｇ電極
層を形成したこと以外は実施例１と同様にしてチップ型
サーミスタを製造し、同様にはんだ濡れ性及びはんだ耐
熱性の評価を行って結果を表１に示した。
層を形成したこと以外は実施例１と同様にしてチップ型
サーミスタを製造し、同様にはんだ濡れ性及びはんだ耐
熱性の評価を行って結果を表１に示した。
【００３４】比較例２ 下地電極層として市販のＡｇペーストを用いてＡｇ電極
層を形成し、その後厚さ２μｍのＮｉめっき被膜を形成
した後、Ｓｎ／Ｐｂめっき被膜を形成したこと以外は実
施例１と同様にしてチップ型サーミスタを製造し、同様
にはんだ濡れ性及びはんだ耐熱性の評価を行って結果を
表１に示した。
層を形成し、その後厚さ２μｍのＮｉめっき被膜を形成
した後、Ｓｎ／Ｐｂめっき被膜を形成したこと以外は実
施例１と同様にしてチップ型サーミスタを製造し、同様
にはんだ濡れ性及びはんだ耐熱性の評価を行って結果を
表１に示した。
【００３５】
【表１】
【００３６】表１より、本発明によれば、Ｓｎ／Ｐｂめ
っき被膜のみで、Ｎｉめっき被膜とＳｎ／Ｐｂめっき被
膜の２層めっきを施したもの（比較例２）と同様以上の
性能が得られることが明らかである。
っき被膜のみで、Ｎｉめっき被膜とＳｎ／Ｐｂめっき被
膜の２層めっきを施したもの（比較例２）と同様以上の
性能が得られることが明らかである。
【００３７】
【発明の効果】以上詳述した通り、本発明のチップ型サ
ーミスタによれば、チップ型サーミスタの製造工程数が
低減され、基板実装時の要求特性を十分に満たすチップ
型サーミスタを、低コストで生産性良く製造することが
可能となる。
ーミスタによれば、チップ型サーミスタの製造工程数が
低減され、基板実装時の要求特性を十分に満たすチップ
型サーミスタを、低コストで生産性良く製造することが
可能となる。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年２月２５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項４
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】従来のチップ型サーミスタはキャスティ
ング法やブロック成形法等により作製したサーミスタグ
リーンシート又はウエハからチップ状のサーミスタ素子
を作製し、このサーミスタ素子の両端面に、下地電極層
としてＡｇ電極層を形成し、このＡｇ電極層上に湿式法
等でＮｉめっき被膜及びＳｎ／Ｐｂめっき被膜を形成す
ることにより、端子電極を設けて製造されている。
ング法やブロック成形法等により作製したサーミスタグ
リーンシート又はウエハからチップ状のサーミスタ素子
を作製し、このサーミスタ素子の両端面に、下地電極層
としてＡｇ電極層を形成し、このＡｇ電極層上に湿式法
等でＮｉめっき被膜及びＳｎ／Ｐｂめっき被膜を形成す
ることにより、端子電極を設けて製造されている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】また、ガラスとしては、酸化還元電位が−
０．５Ｖ（ボルト）以下の金属酸化物を９０重量％以上
含み、軟化点が８００℃以下であることが好ましい。
０．５Ｖ（ボルト）以下の金属酸化物を９０重量％以上
含み、軟化点が８００℃以下であることが好ましい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】このガラスとしては、酸化還元電位が−
０．５Ｖ以下の金属酸化物を９０重量％以上含むものを
用いるのが好ましい。ガラス中の酸化還元電位が−０．
５Ｖ以下の金属酸化物の割合が９０重量％未満である
と、Ｎｉ系導電性化合物によりガラス成分が還元されて
分解し、Ｎｉ系導電性化合物の接着力が低下して製品品
質低下の原因となる。
０．５Ｖ以下の金属酸化物を９０重量％以上含むものを
用いるのが好ましい。ガラス中の酸化還元電位が−０．
５Ｖ以下の金属酸化物の割合が９０重量％未満である
と、Ｎｉ系導電性化合物によりガラス成分が還元されて
分解し、Ｎｉ系導電性化合物の接着力が低下して製品品
質低下の原因となる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】なお、酸化還元電位が−０．５Ｖ以下の金
属酸化物としては、ＬｉＯ2 、Ｎａ2 Ｏ、Ｋ2 Ｏ、Ｂａ
Ｏ、ＣａＯ、ＳｉＯ2 、ＴｉＯ2 、Ｂ2 Ｏ3 、Ａｌ2 Ｏ
3 等が挙げられる。ガラスとしては、これらの金属酸化
物のほかに、必要に応じて酸化還元電位が−０．５Ｖよ
り大きい金属酸化物を１０重量％未満の配合で用いても
良い。本発明では、これらを適宜の組成で配合して上記
軟化点が得られるように調製したものをガラスとして用
いることが好ましい。
属酸化物としては、ＬｉＯ2 、Ｎａ2 Ｏ、Ｋ2 Ｏ、Ｂａ
Ｏ、ＣａＯ、ＳｉＯ2 、ＴｉＯ2 、Ｂ2 Ｏ3 、Ａｌ2 Ｏ
3 等が挙げられる。ガラスとしては、これらの金属酸化
物のほかに、必要に応じて酸化還元電位が−０．５Ｖよ
り大きい金属酸化物を１０重量％未満の配合で用いても
良い。本発明では、これらを適宜の組成で配合して上記
軟化点が得られるように調製したものをガラスとして用
いることが好ましい。
Claims (5)
- 【請求項１】 下地電極層と該下地電極層上に形成され
ためっき被膜とを有する端子電極を備えたチップ型サー
ミスタにおいて、 該下地電極層は、Ｎｉを主体とした導電性化合物及びガ
ラスにより形成されていることを特徴とするチップ型サ
ーミスタ。 - 【請求項２】 下地電極層と該下地電極層上に形成され
ためっき被膜とを有する端子電極を備えたチップ型サー
ミスタにおいて、 該下地電極層は、Ｎｉを主体とした導電性化合物、Ｎｉ
及びガラスにより形成されていることを特徴とするチッ
プ型サーミスタ。 - 【請求項３】 請求項１又は２において、該Ｎｉを主体
とした導電性化合物が、Ｎｉ3 Ｂであることを特徴とす
るチップ型サーミスタ。 - 【請求項４】 請求項１ないし３のいずれか１項におい
て、該ガラスは、酸化還元電位が−０．５以下の金属酸
化物を９０重量％以上含むものであることを特徴とする
チップ型サーミスタ。 - 【請求項５】 請求項１ないし４のいずれか１項におい
て、該ガラスの軟化点が８００℃以下であることを特徴
とするチップ型サーミスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1538997A JPH10214706A (ja) | 1997-01-29 | 1997-01-29 | チップ型サーミスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1538997A JPH10214706A (ja) | 1997-01-29 | 1997-01-29 | チップ型サーミスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10214706A true JPH10214706A (ja) | 1998-08-11 |
Family
ID=11887394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1538997A Pending JPH10214706A (ja) | 1997-01-29 | 1997-01-29 | チップ型サーミスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10214706A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000075940A1 (fr) * | 1999-06-09 | 2000-12-14 | Matsushita Electric Industrial Co., Ltd. | Composant electronique, appareil dans lequel est monte ce composant et procede de fabrication de cet appareil |
| JP2011129688A (ja) * | 2009-12-17 | 2011-06-30 | Tdk Corp | 電子部品及び端子電極 |
| JP2014209559A (ja) * | 2013-03-26 | 2014-11-06 | 株式会社村田製作所 | セラミック電子部品及びセラミック電子部品内蔵配線基板 |
-
1997
- 1997-01-29 JP JP1538997A patent/JPH10214706A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000075940A1 (fr) * | 1999-06-09 | 2000-12-14 | Matsushita Electric Industrial Co., Ltd. | Composant electronique, appareil dans lequel est monte ce composant et procede de fabrication de cet appareil |
| JP2011129688A (ja) * | 2009-12-17 | 2011-06-30 | Tdk Corp | 電子部品及び端子電極 |
| JP2014209559A (ja) * | 2013-03-26 | 2014-11-06 | 株式会社村田製作所 | セラミック電子部品及びセラミック電子部品内蔵配線基板 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020305 |