JPH10213630A - Integrated circuit device - Google Patents
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- JPH10213630A JPH10213630A JP9013801A JP1380197A JPH10213630A JP H10213630 A JPH10213630 A JP H10213630A JP 9013801 A JP9013801 A JP 9013801A JP 1380197 A JP1380197 A JP 1380197A JP H10213630 A JPH10213630 A JP H10213630A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、スキャンテスト可
能にデザインされた被テスト回路の試験回路を有する集
積回路装置に関する。[0001] 1. Field of the Invention [0002] The present invention relates to an integrated circuit device having a test circuit of a circuit under test designed to be scan testable.
【０００２】[0002]
【従来の技術】この種の従来の集積回路装置の試験回路
として図４に示すものがあった。これは、バウンダリス
キャンテスト手法を採用した一例であり、被テスト回路
１１の試験を行うために、被テスト回路１１と、その入
出力バッファ回路１４，１５との間に、複数個のシフト
レジスタ１２を設けると共に、テストモードを設定する
テスト制御回路１３を設け、スキャンテスト時にはテス
ト制御回路１３がテストモード信号を被テスト回路１１
及びシフトレジスタ１２に加えると共に、スキャンデー
タとして直列データをシフトレジスタ１２に入力し、シ
フトレジスタ１２のデータを被テスト回路１１に供給す
る一方、被テスト回路１１の出力結果としてのデータを
シフトレジスタ１２に格納し、このシフトレジスタ１２
から直列データを出力してそのデータを観測していた。2. Description of the Related Art FIG. 4 shows a test circuit of such a conventional integrated circuit device. This is an example in which the boundary scan test method is employed. In order to test the circuit under test 11, a plurality of shift registers 12 are provided between the circuit under test 11 and its input / output buffer circuits 14 and 15. And a test control circuit 13 for setting a test mode is provided. During the scan test, the test control circuit 13 outputs a test mode signal to the circuit under test 11.
In addition, the serial data is input to the shift register 12 as scan data, and the data of the shift register 12 is supplied to the circuit under test 11 while the data as an output result of the circuit under test 11 is supplied to the shift register 12. And the shift register 12
Output serial data from and observed the data.
【０００３】かかる構成によれば、直列データを入力す
る端子が一つで済み、また、単一の出力端子から得られ
た直列データを期待値と比較することができるため、多
ピンのＬＳＩテスタが不要化され、さらに、多ピンの煩
雑な測定治具が不要になるという利点を有している。According to such a configuration, only one terminal for inputting serial data is required, and serial data obtained from a single output terminal can be compared with an expected value. Is unnecessary, and there is an advantage that a complicated measuring jig having many pins is not required.
【０００４】[0004]
【発明が解決しようとする課題】上述した従来の試験用
回路は、テスト用に作成するスキャンデータとして、被
テスト回路１１の入出力端子数とテストのステップ数と
を乗じた数だけ必要となり、特に、故障検出をも考慮し
た場合にはテストデータのステップ数は膨大なものとな
る。このことは、製品の開発段階ではあまり問題にはな
らないが、量産段階では多大なテスト時間を必要とし、
生産数量の多い製品ほどその短縮化の要求が強かった。In the above-described conventional test circuit, the number of input / output terminals of the circuit under test 11 multiplied by the number of test steps is required as scan data to be created for the test. In particular, the number of test data steps becomes enormous when failure detection is also considered. This is less of a problem during the product development phase, but requires a lot of testing time during the production phase,
The higher the production volume, the greater the demand for shortening.
【０００５】また、上述したバウンダリスキャン手法に
おいては、被テスト回路１１にテストデータを入力して
から被テスト回路１１からデータが出力されるまでの遅
延時間の直接的な測定が、一般的には不可能で、仮に、
その測定ができたとしても、周波数に限界のあるＬＳＩ
テスタの入力クロックに同期させた評価に留まってしま
うという問題もあった。In the above-described boundary scan method, a direct measurement of a delay time from the input of test data to the circuit under test 11 to the output of data from the circuit under test 11 is generally performed. Impossible, temporarily,
LSIs with limited frequency, even if they can be measured
There is also a problem that the evaluation is stopped in synchronization with the input clock of the tester.
【０００６】本発明は、上記の課題を解決するためにな
されたもので、テスト時間を短縮すると共に、ＬＳＩテ
スタによる入力周波数の能力以上の周波数での動作確認
を可能にする試験回路を備えた集積回路装置を提供する
ことを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and has a test circuit which shortens a test time and enables operation confirmation at a frequency higher than the input frequency capability by an LSI tester. It is an object to provide an integrated circuit device.
【０００７】[0007]
【課題を解決するための手段】本発明の請求項１に記載
の集積回路装置は、スキャンテスト可能にデザインされ
た被テスト回路の試験回路を有するものであって、外部
から加えられるクロックに基づき、これよりも周波数の
高いクロックを発生するクロック発生器と、このクロッ
ク発生器から発生されたクロックに同期した命令を出力
して被テスト回路に加える命令出力回路と、被テスト回
路の出力結果をクロック発生器から出力されるクロック
に同期して出力するデータ圧縮器と、被テスト回路の試
験時に、クロック発生器から出力されるクロックを、命
令出力回路、被テスト回路及びデータ圧縮器に供給する
ように制御するクロック供給制御回路とを備えたもの
で、試験用回路を有する従来の集積回路装置と比較し
て、テスト時間を大幅に短縮すると共に、ＬＳＩテスタ
による入力周波数の能力以上の周波数での動作確認が可
能になる。According to a first aspect of the present invention, there is provided an integrated circuit device having a test circuit of a circuit under test designed to be scan testable, based on a clock externally applied. A clock generator for generating a clock having a higher frequency than this, an instruction output circuit for outputting an instruction synchronized with the clock generated from the clock generator and adding it to the circuit under test, and an output result of the circuit under test. A data compressor that outputs in synchronization with a clock output from the clock generator, and a clock that is output from the clock generator when testing the circuit under test is supplied to the instruction output circuit, the circuit under test, and the data compressor. And a clock supply control circuit that performs control in a manner similar to that of the conventional integrated circuit device having a test circuit. With shortening allows operation check in capability over the frequency of the input frequency by the LSI tester.
【０００８】請求項２に記載の集積回路装置は、命令出
力回路として、並列データを格納する命令出力ＲＯＭ
と、クロック発生器から発生されたクロックを計数して
命令出力ＲＯＭに格納されたデータの読出しアドレスを
生成するアドレスカウンタとを含むもので、これによっ
て被テスト回路の入出力端子数やテストのステップ数が
多い場合でも容易に対応できる効果がある。According to a second aspect of the present invention, an instruction output ROM for storing parallel data is provided as an instruction output circuit.
And an address counter that counts a clock generated from the clock generator and generates a read address of data stored in the instruction output ROM, thereby providing the number of input / output terminals of the circuit under test and a test step. There is an effect that even when the number is large, it can be easily handled.
【０００９】請求項３に記載の集積回路装置は、さら
に、命令出力ＲＯＭから読出された並列データを直列デ
ータに変換する並列符号ー直列符号変換器と、被テスト
回路の出力結果として出力される直列データを並列デー
タに変換する直列符号ー並列符号変換器と、外部から与
えられる試験モードの選択信号がパラレルのとき命令出
力ＲＯＭから読出された並列データを選択し、外部から
与えられる試験モードの選択信号がスキャンのとき並列
符号ー直列符号変換器で変換された直列データを選択し
てそれぞれ被テスト回路に加える第１のセレクタと、外
部から与えられる試験モードの選択信号がパラレルのと
き被テスト回路の出力結果として出力される並列データ
を選択し、外部から与えられる試験モードの選択信号が
スキャンのとき直列符号ー並列符号変換器で変換された
直列データを選択してそれぞれデータ圧縮機に加える第
２のセレクタとを備えているので、被テスト回路に対す
る並列データによる試験と直列データによる試験とを随
時選択できる利点がある。The integrated circuit device according to a third aspect of the present invention further outputs a parallel code-serial code converter for converting parallel data read from the instruction output ROM into serial data, and an output result of the circuit under test. A serial code-parallel code converter for converting serial data into parallel data, and selecting parallel data read from the command output ROM when a test mode selection signal given from the outside is parallel, and selecting a test mode given from the outside. A first selector that selects serial data converted by the parallel code-serial code converter when the selection signal is scan and adds the serial data to the circuit under test, and a test selector that selects a test mode selection signal supplied from the outside in parallel. Selects parallel data output as the circuit output result, and serializes when the external test mode selection signal is scan. And a second selector for selecting serial data converted by the signal-to-parallel code converter and adding the data to the data compressor, so that a test using parallel data and a test using serial data for the circuit under test can be selected at any time. There are advantages that can be done.
【００１０】[0010]
【発明の実施の形態】以下、本発明を好適な実施形態に
基づいて詳細に説明する。図１は本発明の一実施形態の
構成を示すブロック回路図である。同図において、被テ
スト回路２０を試験するために第１のモード選択端子
“ＭＯＤＥＳＥＬ１”と第２のモード選択端子“ＭＯＤ
ＥＳＥＬ２”とを備えている。第１のモード選択端子
“ＭＯＤＥＳＥＬ１”にはノーマルモードとテストモー
ドとに切換える選択信号が加えられ、その値が“０”の
ときノーマルモードとなり、その値が“１”のときテス
トモードとなる。この第１のモード選択端子“ＭＯＤＥ
ＳＥＬ１”のモード信号はセレクタ２５、２７、３２に
加えられる。第２のモード選択端子 “ＭＯＤＥＳＥＬ
２”はパラレルモードとスキャンモードとに切換える選
択信号が加えられ、その値が“０”のときパラレルモー
ドとなり、その値が“１”のときスキャンモードとな
る。この第２のモード選択端子“ＭＯＤＥＳＥＬ２”の
モード信号は被テスト回路２０及びセレクタ３０に加え
られる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail based on preferred embodiments. FIG. 1 is a block circuit diagram showing a configuration of one embodiment of the present invention. In FIG. 1, a first mode selection terminal "MODESEL1" and a second mode selection terminal "MOD"
A selection signal for switching between the normal mode and the test mode is applied to the first mode selection terminal "MODESEL1". When the value is "0", the mode is the normal mode, and the value is "1". Is set to the test mode. The first mode selection terminal "MODE"
The mode signal of "SEL1" is applied to the selectors 25, 27, and 32. The second mode selection terminal "MODESEL"
A selection signal for switching between the parallel mode and the scan mode is added to "2", and when the value is "0", the parallel mode is set, and when the value is "1", the scan mode is set. The mode signal of MODESEL2 ″ is applied to the circuit under test 20 and the selector 30.
【００１１】また、ＬＳＩテスタのクロックを入力する
クロック入力端子“ＣＬＫＩＮ”を備え、これにクロッ
ク発生器２１及びセレクタ２５の一方の入力端が接続さ
れている。クロック発生器２１はクロック発生指令“Ｃ
ＬＫＧＥＮ”が加えられたとき、クロック入力端子“Ｃ
ＬＫＩＮ”を介して入力されたクロックの４倍の周波数
のクロックを発生するもので、その出力端がＡＮＤゲー
ト２４の一方の入力端に接続されている。ＡＮＤゲート
２４の他方の入力端にはＮＡＮＤゲート２３の出力端が
接続されている。ＡＮＤゲート２４の出力端は、アドレ
スカウンタ２２、セレクタ２５の他方の入力端、並列符
号ー直列符号変換器２８、直列符号ー並列符号変換器２
９、データ圧縮器３１にそれぞれ接続されている。な
お、データ圧縮器３１は、例えば、リニア・フィードバ
ック・シフトレジスタ（ＬＦＳＲ）によって構成され、
出力結果を圧縮された形で比較することができるもので
ある。A clock input terminal "CLKIN" for inputting a clock of the LSI tester is provided, and one input terminal of the clock generator 21 and one input terminal of the selector 25 are connected thereto. The clock generator 21 outputs the clock generation command “C
When “LKGEN” is added, the clock input terminal “C
A clock having a frequency four times as high as that of the clock input through the LKIN "is generated, and its output terminal is connected to one input terminal of the AND gate 24. The other input terminal of the AND gate 24 is connected to the other input terminal. The output terminal of the NAND gate 23 is connected to the output terminal of the AND gate 24. The output terminal of the AND gate 24 is the other input terminal of the selector 25, the parallel code-serial code converter 28, and the serial code-parallel code converter 2.
9, respectively connected to the data compressor 31. The data compressor 31 is constituted by, for example, a linear feedback shift register (LFSR).
The output results can be compared in a compressed form.
【００１２】ここで、アドレスカウンタ２２はＡＮＤゲ
ート２４から出力されるクロックを受ける毎にその内容
を“１”づつインクリメントしたアドレスデータを出力
して、被テスト回路２０のテストシーケンスが格納され
ている命令出力ＲＯＭ２６のデータを順次読出すもので
ある。このアドレスカウンタ２２の計数値が最大になっ
たとき、すなわち、全てのビットが“１”になったと
き、ＮＡＮＤゲート２３の出力は“０”になってＡＮＤ
ゲート２４からの周波数の高いクロックの出力を停止さ
せる。Each time the address counter 22 receives the clock output from the AND gate 24, it outputs address data whose contents are incremented by "1", and the test sequence of the circuit under test 20 is stored. The data in the command output ROM 26 is sequentially read. When the count value of the address counter 22 becomes the maximum, that is, when all the bits become “1”, the output of the NAND gate 23 becomes “0” and AND
The output of the high frequency clock from the gate 24 is stopped.
【００１３】セレクタ２５は第１のモード選択端子“Ｍ
ＯＤＥＳＥＬ１”に加えられるモード信号が“０”のノ
ーマルモードのときクロック入力端子“ＣＬＫＩＮ”を
介して入力されたクロックを被テスト回路２０に加え、
反対に、モード選択端子“ＭＯＤＥＳＥＬ１”に加えら
れるモード信号が“１”のテストモードのときＡＮＤゲ
ート２４から出力される周波数の高いクロックを被テス
ト回路２０に加えるものである。The selector 25 has a first mode selection terminal “M”.
When the mode signal applied to ODESEL1 is in the normal mode of "0", the clock input through the clock input terminal "CLKIN" is applied to the circuit under test 20,
Conversely, a high frequency clock output from the AND gate 24 is applied to the circuit under test 20 when the mode signal applied to the mode selection terminal "MODESEL1" is "1" in the test mode.
【００１４】また、セレクタ２７は第１のモード選択端
子“ＭＯＤＥＳＥＬ１”に加えられるモード信号が
“０”のノーマルモードのときＬＳＩテスタから出力さ
れる信号Ａを選択して被テスト回路２０及び並列符号ー
直列符号変換器２８に加え、反対に、モード選択端子
“ＭＯＤＥＳＥＬ１”に加えられるモード信号が“１”
のテストモードのとき命令出力ＲＯＭ２６から読み出さ
れた命令を選択して被テスト回路２０及び並列符号ー直
列符号変換器２８に加えるものである。The selector 27 selects the signal A output from the LSI tester when the mode signal applied to the first mode selection terminal "MODESEL1" is "0" in the normal mode, and selects the signal A under test and the parallel code. The mode signal applied to the mode selection terminal "MODESEL1" is "1" in addition to the serial code converter 28.
In the test mode, the instruction read from the instruction output ROM 26 is selected and applied to the circuit under test 20 and the parallel code-serial code converter 28.
【００１５】並列符号ー直列符号変換器２８はセレクタ
２７から出力された並列データを直列データに変換して
被テスト回路２０に加えるもので、直列符号ー並列符号
変換器２９は被テスト回路２０から出力される直列デー
タを並列データに変換してセレクタ３０に加えるもので
ある。The parallel code / serial code converter 28 converts the parallel data output from the selector 27 into serial data and adds the serial data to the circuit under test 20. The output serial data is converted into parallel data and added to the selector 30.
【００１６】セレクタ３０は第２のモード選択端子“Ｍ
ＯＤＥＳＥＬ２”に加えられるモード信号がパラレルの
とき、被テスト回路２０から出力された並列データＡ′
を選択してデータ圧縮器３１に供給し、反対に、第２の
モード選択端子“ＭＯＤＥＳＥＬ２”に加えられるモー
ド信号がスキャンのとき、直列符号ー並列符号変換器２
９から出力された並列データを選択してデータ圧縮器３
１に供給するものである。The selector 30 has a second mode selection terminal "M".
When the mode signal applied to ODESEL2 "is parallel, the parallel data A 'output from the circuit under test 20 is output.
Is supplied to the data compressor 31. Conversely, when the mode signal applied to the second mode selection terminal "MODESEL2" is scan, the serial code-parallel code converter 2
9 to select the parallel data output from the data compressor 3
1.
【００１７】また、セレクタ３２は第１のモード選択端
子“ＭＯＤＥＳＥＬ１”に加えられるモード信号が
“０”のノーマルモードのとき被テスト回路２０から出
力される並列信号Ａ′を選択して入出力バッファ３３に
加え、反対に、モード選択端子“ＭＯＤＥＳＥＬ１”に
加えられるモード信号が“１”のテストモードのときデ
ータ圧縮器３１から出力される並列信号Ｂ′を選択して
入出力バッファ３３に加えるものである。The selector 32 selects the parallel signal A 'output from the circuit under test 20 when the mode signal applied to the first mode selection terminal "MODESEL1" is in the normal mode of "0", and the input / output buffer In addition, the parallel signal B 'output from the data compressor 31 is selected and added to the input / output buffer 33 when the mode signal applied to the mode selection terminal "MODESEL1" is "1" in the test mode. It is.
【００１８】図２はクロック発生器２１の詳細な構成を
示す回路である。このクロック発生器２１は図示省略の
３個の遅延回路と、その後段に設けられる否定出力型の
３個の排他的論理和回路ＥＯ１，ＥＯ２，ＥＯ３（以
下、これらを単にＥＯ１，ＥＯ２，ＥＯ３と略称する）
とで構成されており、このうち、ＥＯ１の一方の入力端
にはクロック入力端子“ＣＬＫＩＮ”のクロックＣＬＫ
ＩＮがそのまま加えられ、他方の入力端にはクロックＣ
ＬＫＩＮを１／４周期遅らせたクロックＴＣＫ０が加え
られる。ＥＯ２の一方の入力端にはクロックＣＬＫＩＮ
を１／８周期遅らせたクロックＴＣＫ１が加えられ、他
方の入力端にはクロックＣＬＫＩＮを３／８周期遅らせ
たクロックＴＣＫ２が加えられる。また、ＥＯ３の一方
の入力端にはＥＯ１の出力信号Ａが加えられ、他方の入
力端にはＥＯ２の出力Ｂが加えられる。FIG. 2 is a circuit showing a detailed configuration of the clock generator 21. The clock generator 21 includes three delay circuits (not shown) and three exclusive OR circuits EO1, EO2, and EO3 of a negative output type provided at the subsequent stage (hereinafter, these are simply referred to as EO1, EO2, and EO3. Abbreviated)
Of these, one input terminal of EO1 has a clock CLK of a clock input terminal “CLKIN”.
IN is applied as it is, and the clock C
A clock TCK0 obtained by delaying LKIN by 周期 cycle is added. The clock CLKIN is connected to one input terminal of EO2.
A clock TCK1 delayed by 1/8 cycle is applied to the other input terminal, and a clock TCK2 delayed by 3/8 cycle of the clock CLKIN is applied to the other input terminal. The output signal A of EO1 is applied to one input terminal of EO3, and the output B of EO2 is applied to the other input terminal.
【００１９】上記のように構成された本実施形態につい
て、クロック発生器２１の動作を説明した後、モード選
択端子“ＭＯＤＥＳＥＬ１”及び第２のモード選択端子
“ＭＯＤＥＳＥＬ２”のモード信号に対応する全体的な
動作を説明する。先ず、クロック入力端子“ＣＬＫＩ
Ｎ”に、図３（ａ）に示すように、周期がＴのクロック
ＣＬＫＩＮが加えられると、クロック発生器２１を構成
する図示省略の遅延回路が、クロックＣＬＫＩＮに対し
て１／４周期遅れた図３（ｂ）に示すクロックＴＣＫ０
と、クロックＣＬＫＩＮに対して１／８周期遅れた図３
（ｄ）に示すクロックＴＣＫ１と、クロックＣＬＫＩＮ
に対して３／８周期遅れた図３（ｅ）に示すクロックＴ
ＣＫ２とを生成する。そこで、ＥＯ１はクロックＣＬＫ
ＩＮとクロックＴＣＫ０とを入力し、図３（ｃ）に示す
ように、クロックＣＬＫＩＮに同期し、周波数がその２
倍のクロックＸを出力する。ＥＯ２はクロックＴＣＫ１
とクロックＴＣＫ２とを入力し、図３（ｆ）に示すよう
に、クロックＣＬＫＩＮに同期し、周波数がその２倍
で、かつ、クロックＸに対してクロックＣＬＫＩＮの１
／８周期だけ遅れたクロックＹを出力する。ＥＯ３はク
ロックＸ及びＹを入力し、図３（ｇ）に示すように、ク
ロックＣＬＫＩＮに対して４倍の周波数のクロックＣＬ
ＫＯＵＴを出力する。After describing the operation of the clock generator 21 in the present embodiment configured as described above, the overall mode corresponding to the mode signals of the mode selection terminal "MODESEL1" and the second mode selection terminal "MODESEL2" will be described. Operation will be described. First, the clock input terminal “CLKI
As shown in FIG. 3A, when a clock CLKIN having a period of T is added to N ″, a delay circuit (not shown) constituting the clock generator 21 is delayed by １ ／ period with respect to the clock CLKIN. The clock TCK0 shown in FIG.
FIG. 3 that is delayed by 1/8 cycle with respect to the clock CLKIN
The clock TCK1 shown in (d) and the clock CLKIN
The clock T shown in FIG.
And CK2. Therefore, EO1 is the clock CLK
IN and the clock TCK0 are input, and as shown in FIG.
A double clock X is output. EO2 is the clock TCK1
As shown in FIG. 3 (f), the clock TCK2 is synchronized with the clock CLKIN, the frequency is twice that, and the clock X is 1
A clock Y delayed by / 8 cycle is output. EO3 receives the clocks X and Y, and as shown in FIG. 3 (g), a clock CL having a frequency four times that of the clock CLKIN.
Output KOUT.
【００２０】次に、モード選択端子“ＭＯＤＥＳＥＬ
１”のモード信号がノーマルの“０”で、第２のモード
選択端子“ＭＯＤＥＳＥＬ２”のモード信号がパラレル
の“０”の場合の全体的な動作を説明する。Next, a mode selection terminal "MODESEL"
The overall operation when the mode signal of “1” is normal “0” and the mode signal of the second mode selection terminal “MODESEL2” is parallel “0” will be described.
【００２１】この場合、セレクタ２５はクロック入力端
子“ＣＬＫＩＮ”に加えられる周期がＴのクロックＣＬ
ＫＩＮを被テスト回路２０に加え、セレクタ２７はＬＳ
Ｉテスタから出力される並列信号Ａを選択して被テスト
回路２０に加え、セレクタ３２は被テスト回路２０から
出力された信号Ａ′を選択する。従って、被テスト回路
２０はＬＳＩテスタから加えられる通常のクロックＣＬ
ＫＩＮに同期して命令Ａを実行し、その結果の並列信号
Ａ′が入出力バッファ３３を介して集積回路装置の出力
となる。In this case, the selector 25 supplies a clock CL having a period of T to the clock input terminal "CLKIN".
KIN is added to the circuit under test 20, and the selector 27
The parallel signal A output from the I tester is selected and added to the circuit under test 20, and the selector 32 selects the signal A 'output from the circuit under test 20. Therefore, the circuit under test 20 has the normal clock CL applied from the LSI tester.
The instruction A is executed in synchronization with KIN, and the resulting parallel signal A 'becomes an output of the integrated circuit device via the input / output buffer 33.
【００２２】なお、モード選択端子“ＭＯＤＥＳＥＬ
１”のモード信号がノーマルの“０”で、第２のモード
選択端子“ＭＯＤＥＳＥＬ２”のモード信号がスキャン
の“１”の場合の全体的な動作説明は省略する。The mode selection terminal "MODESEL"
When the mode signal of "1" is normal "0" and the mode signal of the second mode selection terminal "MODESEL2" is "1" for scanning, the overall operation description is omitted.
【００２３】次に、第１のモード選択端子“ＭＯＤＥＳ
ＥＬ１”のモード信号がテストの“１”で、第２のモー
ド選択端子“ＭＯＤＥＳＥＬ２”のモード信号がパラレ
ルの“０”の場合の全体的な動作を説明する。Next, a first mode selection terminal "MODES
The overall operation when the mode signal of EL1 is “1” in the test and the mode signal of the second mode selection terminal “MODESEL2” is parallel “0” will be described.
【００２４】この場合、セレクタ２５はＡＮＤゲート２
４から出力される高周波クロックＣＬＫＯＵＴを選択し
て被テスト回路２０に加え、セレクタ２７は命令出力Ｒ
ＯＭ２６から読み出された並列信号Ｂを選択して被テス
ト回路２０に加え、さらに、セレクタ３２はデータ圧縮
器３１から出力される並列信号Ｂ′を選択する。また、
セレクタ３０は被テスト回路２０から出力された並列信
号を選択してデータ圧縮器３１に加える。一方、ＡＮＤ
ゲート２４から出力される高周波クロックＣＬＫＯＵＴ
はアドレスカウンタ２２、データ圧縮器３１に供給され
る。従って、アドレスカウンタ２２は高周波クロックＣ
ＬＫＯＵＴが加えられる毎に、その値を“１”づつイン
リメントしたアドレスを出力し、命令出力ＲＯＭ２６の
データの読出しを行う。これによって、命令出力ＲＯＭ
２６からは並列信号Ａの入力周期と比較して１／４の周
期で、すなわち、４倍の速さの並列信号Ｂが被テスト回
路２０に加えられる。そして、被テスト回路２０は高周
波クロックＣＬＫＯＵＴに同期して並列信号Ｂの命令を
実行する。被テスト回路２０から出力される並列信号
は、セレクタ３０を介して、データ圧縮器３１に加えら
れる。データ圧縮器３１は高周波クロックＣＬＫＯＵＴ
に同期したデータ比較動作を実行し、その結果を、セレ
クタ３２を介して、入出力バッファ３３に出力する。In this case, the selector 25 is connected to the AND gate 2
4 is added to the circuit under test 20 by selecting the high frequency clock CLKOUT output from the
The parallel signal B read from the OM 26 is selected and added to the circuit under test 20, and the selector 32 selects the parallel signal B 'output from the data compressor 31. Also,
The selector 30 selects the parallel signal output from the circuit under test 20 and applies it to the data compressor 31. On the other hand, AND
High frequency clock CLKOUT output from gate 24
Are supplied to the address counter 22 and the data compressor 31. Therefore, the address counter 22 outputs the high-frequency clock C
Each time LKOUT is added, the address is output by incrementing the value by "1", and the data in the instruction output ROM 26 is read. This allows the instruction output ROM
From 26, the parallel signal B is applied to the circuit under test 20 in a cycle that is １ ／ of the input cycle of the parallel signal A, that is, four times faster. Then, the circuit under test 20 executes the instruction of the parallel signal B in synchronization with the high frequency clock CLKOUT. The parallel signal output from the circuit under test 20 is applied to the data compressor 31 via the selector 30. The data compressor 31 outputs a high-frequency clock CLKOUT
, And outputs the result to the input / output buffer 33 via the selector 32.
【００２５】なお、データ圧縮器３１の比較動作は、リ
ニア・フィードバック・シフトレジスタ（ＬＦＳＲ）を
構成する各フリップ・フロップの並列信号と、これらの
フリップ・フロップより１段前のフリップ・フロップと
の出力を、排他的論理和回路で比較し、同一性をもった
結果が後段のフリップ・フロップの入力となるように動
作する。The comparison operation of the data compressor 31 is based on the parallel signal of each flip-flop constituting the linear feedback shift register (LFSR) and the flip-flop one stage before the flip-flop. The outputs are compared by an exclusive OR circuit, and the operation is performed so that the result having the sameness becomes the input of the flip-flop in the subsequent stage.
【００２６】そして、アドレスカウンタ２２が最終のア
ドレスを出力したとき、ＮＡＮＤゲート２３の出力は
“０”になり、ＡＮＤゲート２４から高周波クロックＣ
ＬＫＯＵＴの出力が停止され、被テスト回路２０の制御
モードがパラレルの試験を終了する。When the address counter 22 outputs the final address, the output of the NAND gate 23 becomes "0", and the high frequency clock C is output from the AND gate 24.
The output of LKOUT is stopped, and the control mode of the circuit under test 20 ends the parallel test.
【００２７】次に、モード選択端子“ＭＯＤＥＳＥＬ
１”のモード信号がテストの“１”で、第２のモード選
択端子“ＭＯＤＥＳＥＬ２”のモード信号がスキャンの
“１”の場合の全体的な動作を説明する。Next, a mode selection terminal "MODESEL"
The overall operation when the mode signal of “1” is “1” of the test and the mode signal of the second mode selection terminal “MODESEL2” is “1” of the scan will be described.
【００２８】この場合、セレクタ２５はＡＮＤゲート２
４から出力される高周波クロックＣＬＫＯＵＴを選択し
て被テスト回路２０に加え、セレクタ２７は命令出力Ｒ
ＯＭ２６から読み出された並列信号Ｂを選択し、並列符
号ー直列符号変換器２８がその出力を直列信号に変換し
て被テスト回路２０に加え、さらに、被テスト回路２０
に第２のモード選択端子“ＭＯＤＥＳＥＬ２”のモード
信号“１”が加えられる。また、第２のモード選択端子
“ＭＯＤＥＳＥＬ２”のモード信号がスキャンの“１”
であるため、セレクタ３０は直列符号ー並列符号変換器
２９から出力された信号を選択して、データ圧縮器３１
に加え、さらに、セレクタ３２はデータ圧縮器３１の出
力を選択することになる。In this case, the selector 25 selects the AND gate 2
4 is added to the circuit under test 20 by selecting the high frequency clock CLKOUT output from the
The parallel signal B read from the OM 26 is selected, and the parallel code / serial code converter 28 converts the output to a serial signal and adds it to the circuit under test 20.
To the second mode selection terminal "MODESEL2". Further, the mode signal of the second mode selection terminal “MODESEL2” is “1” of the scan.
Therefore, the selector 30 selects the signal output from the serial code-parallel code converter 29 and selects the data
In addition, the selector 32 selects the output of the data compressor 31.
【００２９】しかして、ＡＮＤゲート２４から出力され
た高周波クロックＣＬＫＯＵＴがアドレスカウンタ２２
に加えられる毎に、アドレスカウンタ２２はその値を
“１”づつインクリメントしたアドレスを出力し、命令
出力ＲＯＭ２６のデータの読出しを行う。これによっ
て、命令出力ＲＯＭ２６からは、並列信号Ａの入力周期
と比較して１／４の周期で、すなわち、４倍の速さの並
列信号Ｂが出力され、この並列信号Ｂが並列符号ー直列
符号変換器２８に加えられ、その直列信号が被テスト回
路２０に加えられる。被テスト回路２０は、第２のモー
ド選択端子“ＭＯＤＥＳＥＬ２”のモード信号がスキャ
ンの“１”であることに対応して、高周波クロックＣＬ
ＫＯＵＴに同期してその命令を実行し、その結果を直列
符号ー並列符号変換器２９に加える。The high frequency clock CLKOUT output from the AND gate 24 is supplied to the address counter 22.
The address counter 22 outputs an address obtained by incrementing the value by "1" every time the data is added to the instruction output ROM 26, and reads data from the instruction output ROM 26. As a result, the instruction output ROM 26 outputs the parallel signal B at a period that is 1/4 of the input period of the parallel signal A, that is, four times faster than the parallel signal A. The serial signal is applied to the code converter 28 and is applied to the circuit under test 20. The circuit under test 20 responds to the fact that the mode signal of the second mode selection terminal “MODESEL2” is “1” for scanning, and
The instruction is executed in synchronization with KOUT, and the result is applied to the serial code / parallel code converter 29.
【００３０】この場合、セレクタ３０は直列符号ー並列
符号変換器２９から出力された並列信号を選択して、デ
ータ圧縮器３１に加える。データ圧縮器３１は高周波ク
ロックＣＬＫＯＵＴに同期したデータ比較動作を実行
し、その結果を、セレクタ３２を介して、入出力バッフ
ァ３３に出力する。In this case, the selector 30 selects the parallel signal output from the serial code / parallel code converter 29 and adds it to the data compressor 31. The data compressor 31 performs a data comparison operation in synchronization with the high-frequency clock CLKOUT, and outputs the result to the input / output buffer 33 via the selector 32.
【００３１】そして、アドレスカウンタ２２が最終のア
ドレスを出力したとき、ＮＡＮＤゲート２３の出力は
“０”になり、ＡＮＤゲート２４から高周波クロックＣ
ＬＫＯＵＴの出力が停止され、被テスト回路２０のスキ
ヤンモードに対する試験を終了する。When the address counter 22 outputs the final address, the output of the NAND gate 23 becomes "0", and the high-frequency clock C is output from the AND gate 24.
The output of LKOUT is stopped, and the test of the circuit under test 20 in the scan mode ends.
【００３２】以上の説明によって明らかなように、上記
実施形態によれば、テストモードにおいて、ＬＳＩテス
タのクロックＣＬＫＩＮと比較して４倍の周波数のクロ
ックＣＬＫＯＵＴで被テスト回路を動作させ、その結果
出力を圧縮された形でテストシーケンス上で期待される
値と一度に比較することができるため、故障検出を考慮
したことによりテストデータのステップ数が膨大になっ
たとしてもテスト時間が短縮され、量産段階で多大なテ
スト時間を必要とするという従来装置の問題点が解消さ
れる。As is clear from the above description, according to the above embodiment, in the test mode, the circuit under test is operated with the clock CLKOUT having a frequency four times as high as the clock CLKIN of the LSI tester, and as a result the output is output. Can be compared with the expected value on the test sequence at once in a compressed form.Thus, even if the number of test data steps becomes enormous due to the consideration of fault detection, the test time is reduced, and mass production The problem of the conventional device that requires a great deal of test time at the stage is solved.
【００３３】また、ＬＳＩテスタから入力されるクロッ
クＣＬＫＩＮが周波数の低いものであつても、それより
も周波数の高いクロックＣＬＫＯＵＴによる被テスト回
路２０の試験ができるため、ＬＳＩテスタによるクロッ
ク周波数の能力以上での動作確認ができるという効果も
ある。Even if the clock CLKIN input from the LSI tester has a low frequency, the circuit under test 20 can be tested with the clock CLKOUT having a higher frequency. Also, there is an effect that the operation can be confirmed by using.
【００３４】なお、上記実施形態では、入力されるクロ
ックＣＬＫＩＮに対して周波数が４倍のクロックＣＬＫ
ＯＵＴを生成するクロック発生器２１を用いたが、この
倍率は４倍以外の適当な値、例えば、２倍、８倍、１６
倍等、ＬＳＩテスタのクロック周波数を考慮して適切に
選定すれば良い。In the above embodiment, the clock CLKIN whose frequency is four times the input clock CLKIN is used.
Although the clock generator 21 for generating OUT is used, the magnification is an appropriate value other than 4 times, for example, 2 times, 8 times, 16 times.
An appropriate selection may be made in consideration of the clock frequency of the LSI tester.
【００３５】なおまた、上記実施形態では、データ圧縮
機としてリニア・フィードバック・シフトレジスタ（Ｌ
ＦＳＲ）で構成されたものを用いたが、上述したと同様
な機能を有するものであれば他の構成のものを用いるこ
ともできる。In the above embodiment, a linear feedback shift register (L
FSR), other structures having the same function as described above can be used.
【００３６】[0036]
【発明の効果】以上の説明によって明らかなように、本
発明の請求項１に記載の集積回路装置によれば、スキャ
ンテスト可能にデザインされた被テスト回路の試験をす
るに当たり、外部から加えられるクロックよりも周波数
の高いクロックを発生させ、このクロックに同期した命
令を被テスト回路に加え、被テスト回路の出力結果を周
波数の高いクロックに同期してデータ圧縮器にて比較動
作をするので、従来の集積回路装置と比較して、テスト
時間を大幅に短縮すると共に、ＬＳＩテスタによる入力
周波数の能力以上の周波数での動作確認が可能になると
いう効果がある。As is apparent from the above description, according to the integrated circuit device of the first aspect of the present invention, when testing a circuit under test designed to be scan testable, it is added from the outside. Since a clock with a higher frequency than the clock is generated, an instruction synchronized with this clock is added to the circuit under test, and the output result of the circuit under test is compared with the data compressor in synchronization with the clock with a higher frequency. As compared with the conventional integrated circuit device, there is an effect that the test time is greatly reduced and the operation can be confirmed at a frequency higher than the input frequency capability by the LSI tester.
【００３７】請求項２に記載の集積回路装置によれば、
命令出力回路として、命令出力ＲＯＭに格納された並列
データを読出して被テスト回路に加えるので、被テスト
回路の入出力端子数やテストのステップ数が多い場合で
も容易に対応できる効果がある。According to the integrated circuit device of the second aspect,
As the instruction output circuit, the parallel data stored in the instruction output ROM is read and added to the circuit under test, so that even if the number of input / output terminals of the circuit under test or the number of test steps is large, it is possible to easily cope with the problem.
【００３８】請求項３に記載の集積回路装置によれば、
並列データ及び直列データを随時選択して被テスト回路
に加えるようにしたので、被テスト回路に対する並列デ
ータによる試験と直列データによる試験とを随時選択で
きる利点がある。According to the integrated circuit device of the third aspect,
Since the parallel data and the serial data are selected and added to the circuit under test at any time, there is an advantage that the test of the circuit under test by the parallel data and the test by the serial data can be selected at any time.
【図１】本発明の一実施形態の全体構成を示すブロック
回路図。FIG. 1 is a block circuit diagram showing the overall configuration of an embodiment of the present invention.
【図２】図１に示す実施形態の主要素の詳細な構成を示
す回路図。FIG. 2 is a circuit diagram showing a detailed configuration of main elements of the embodiment shown in FIG.
【図３】図２に示した主要素の動作を説明ためのタイム
チャート。FIG. 3 is a time chart for explaining an operation of a main element shown in FIG. 2;
【図４】スキャンテスト可能にデザインされた被テスト
回路の試験回路を有する従来の集積回路装置の構成を示
すブロック図。FIG. 4 is a block diagram showing a configuration of a conventional integrated circuit device having a test circuit of a circuit under test designed to be scan testable.
２０ 被テスト回路 ２１ クロック発生器 ２２ アドレスカウンタ ２３ ＮＡＮＤゲート ２４ ＡＮＤゲート ２５，２７，３０，３２ セレクタ ２６ 命令出力ＲＯＭ ２８ 並列符号ー直列符号変換器 ２９ 直列符号ー並列符号変換器 ３１ データ圧縮器 ３３ 入出力バッファ Reference Signs List 20 Tested circuit 21 Clock generator 22 Address counter 23 NAND gate 24 AND gate 25, 27, 30, 32 Selector 26 Command output ROM 28 Parallel code-serial code converter 29 Serial code-parallel code converter 31 Data compressor 33 I / O buffer
Claims (3)
スト回路の試験回路を有する集積回路装置において、 外部から加えられるクロックに基づき、前記クロックよ
りも周波数の高いクロックを発生するクロック発生器
と、 前記クロック発生器から発生されたクロックに同期した
命令を出力して前記被テスト回路に加える命令出力回路
と、 前記被テスト回路の出力結果を前記クロック発生器から
出力されるクロックに同期して出力するデータ圧縮器
と、 前記被テスト回路の試験時に、前記クロック発生器から
出力されるクロックを、前記命令出力回路、被テスト回
路及びデータ圧縮器に供給するように制御するクロック
供給制御回路と、 を備えたことを特徴とする集積回路装置。1. An integrated circuit device having a test circuit of a circuit under test designed to be scan testable, comprising: a clock generator for generating a clock having a frequency higher than the clock based on a clock externally applied; An instruction output circuit that outputs an instruction synchronized with a clock generated from a clock generator and adds the instruction to the circuit under test; and outputs an output result of the circuit under test in synchronization with a clock output from the clock generator. A data compressor; and a clock supply control circuit that controls a clock output from the clock generator to be supplied to the command output circuit, the circuit under test, and the data compressor when the circuit under test is tested. An integrated circuit device comprising:
る命令出力ＲＯＭと、前記クロック発生器から発生され
たクロックを計数して前記命令出力ＲＯＭに格納された
データの読出しアドレスを生成するアドレスカウンタと
を含むことを特徴とする請求項１に記載の集積回路装
置。2. An instruction output circuit for storing parallel data, and an address for counting a clock generated from the clock generator and generating a read address of data stored in the instruction output ROM. The integrated circuit device according to claim 1, further comprising a counter.
ータを直列データに変換する並列符号ー直列符号変換器
と、 前記被テスト回路の出力結果として出力される直列デー
タを並列データに変換する直列符号ー並列符号変換器
と、 外部から与えられる試験モードの選択信号がパラレルの
とき前記命令出力ＲＯＭから読出された並列データを選
択し、外部から与えられる試験モードの選択信号がスキ
ャンのとき前記並列符号ー直列符号変換器で変換された
直列データを選択してそれぞれて前記被テスト回路に加
える第１のセレクタと、 外部から与えられる試験モードの選択信号がパラレルの
とき前記被テスト回路の出力結果として出力される並列
データを選択し、外部から与えられる試験モードの選択
信号がスキャンのとき前記直列符号ー並列符号変換器で
変換された直列データを選択してそれぞれ前記データ圧
縮機に加える第２のセレクタと、 を備えたことを特徴とする請求項２に記載の集積回路装
置。3. A parallel code-serial code converter for converting parallel data read from the instruction output ROM into serial data, and a serial code converting serial data output as an output result of the circuit under test into parallel data. A code-parallel code converter, which selects parallel data read from the instruction output ROM when an externally supplied test mode selection signal is parallel, and outputs the parallel data when the externally supplied test mode selection signal is scan; A first selector for selecting serial data converted by the code-serial code converter and adding the selected serial data to the circuit under test, and an output result of the circuit under test when an externally applied test mode selection signal is parallel. When the test mode selection signal supplied from the outside is scanning, the serial code Integrated circuit device according to claim 2, the second selector respectively added to the data compressor by selecting the converted serial data is in code converter, further comprising a said.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9013801A JPH10213630A (en) | 1997-01-28 | 1997-01-28 | Integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9013801A JPH10213630A (en) | 1997-01-28 | 1997-01-28 | Integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10213630A true JPH10213630A (en) | 1998-08-11 |
Family
ID=11843371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9013801A Pending JPH10213630A (en) | 1997-01-28 | 1997-01-28 | Integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10213630A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003179149A (en) * | 2001-09-04 | 2003-06-27 | Agilent Technol Inc | Band width matching method for scan architecture in integrated circuit |
| JP2006170894A (en) * | 2004-12-17 | 2006-06-29 | Nec Electronics Corp | Semiconductor device and clock generator |
-
1997
- 1997-01-28 JP JP9013801A patent/JPH10213630A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003179149A (en) * | 2001-09-04 | 2003-06-27 | Agilent Technol Inc | Band width matching method for scan architecture in integrated circuit |
| JP2006170894A (en) * | 2004-12-17 | 2006-06-29 | Nec Electronics Corp | Semiconductor device and clock generator |
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