JPH10209866A - A/d変換回路 - Google Patents
A/d変換回路Info
- Publication number
- JPH10209866A JPH10209866A JP2594097A JP2594097A JPH10209866A JP H10209866 A JPH10209866 A JP H10209866A JP 2594097 A JP2594097 A JP 2594097A JP 2594097 A JP2594097 A JP 2594097A JP H10209866 A JPH10209866 A JP H10209866A
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- Japan
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- circuit
- malfunction
- latch
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- malfunction detection
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Abstract
(57)【要約】
【課題】比較器の比較結果の誤動作が発生したときの変
換データの大きな誤りを防止するA/D変換器の提供。 【解決手段】比較器群1の比較結果から誤動作を検出す
る誤動作検出回路6を設け、誤動作検出回路6の出力で
ラッチ5のクロックをマスクすることにより、誤動作が
生じた場合には、ラッチ5は変換結果を出力せず、前に
変換したデータを保持する。エラー訂正等の大掛かりな
回路が不要となることから、回路規模が小さくなり、消
費電力を低減する。
換データの大きな誤りを防止するA/D変換器の提供。 【解決手段】比較器群1の比較結果から誤動作を検出す
る誤動作検出回路6を設け、誤動作検出回路6の出力で
ラッチ5のクロックをマスクすることにより、誤動作が
生じた場合には、ラッチ5は変換結果を出力せず、前に
変換したデータを保持する。エラー訂正等の大掛かりな
回路が不要となることから、回路規模が小さくなり、消
費電力を低減する。
Description
【0001】
【発明の属する技術分野】本発明は、アナログ信号をデ
ィジタル信号に変換するA/D変換器に関し、特に並列
型A/D変換回路に関する。
ィジタル信号に変換するA/D変換器に関し、特に並列
型A/D変換回路に関する。
【0002】
【従来の技術】この種の従来の並列型A/D変換器の一
例として、例えば特開昭64−16025号公報には、
エンコーダの入力のうち隣接する二つの入力の論理積を
とるANDゲートとその出力のすべての論理和をとるO
Rゲートとからなる誤動作検出回路を付加することによ
り、比較器出力の反転によってエンコーダに隣接する二
つの入力が“1”になる誤動作を検出し、誤動作を含む
データを補間により補正する等の誤動作対策を可能とし
たA/D変換器の構成が提案されている。図4に、この
従来のA/D変換器について、ビット精度が3ビットの
場合について、その構成例を示す。
例として、例えば特開昭64−16025号公報には、
エンコーダの入力のうち隣接する二つの入力の論理積を
とるANDゲートとその出力のすべての論理和をとるO
Rゲートとからなる誤動作検出回路を付加することによ
り、比較器出力の反転によってエンコーダに隣接する二
つの入力が“1”になる誤動作を検出し、誤動作を含む
データを補間により補正する等の誤動作対策を可能とし
たA/D変換器の構成が提案されている。図4に、この
従来のA/D変換器について、ビット精度が3ビットの
場合について、その構成例を示す。
【0003】図4を参照すると、従来のA/D変換器
は、リファレンス電圧Vrefと接地GNDとの間に直
列に接続された抵抗2−1〜2−8からなる基準抵抗列
2と、抵抗2−1〜2−8の接続点をそれぞれ一方の入
力端子に入力し他方の入力端子には入力アナログ電圧V
inを共通入力とする比較器1−1〜1−7からなる比
較器群1と、隣接する比較器の出力の排他的論理和をと
る基排他的論理和(Exclusive OR)ゲート(「ExO
Rゲート」という)群3と、3ビットのエンコーダ4
と、ラッチ回路14と、誤動作検出回路6と、を備えて
いる。
は、リファレンス電圧Vrefと接地GNDとの間に直
列に接続された抵抗2−1〜2−8からなる基準抵抗列
2と、抵抗2−1〜2−8の接続点をそれぞれ一方の入
力端子に入力し他方の入力端子には入力アナログ電圧V
inを共通入力とする比較器1−1〜1−7からなる比
較器群1と、隣接する比較器の出力の排他的論理和をと
る基排他的論理和(Exclusive OR)ゲート(「ExO
Rゲート」という)群3と、3ビットのエンコーダ4
と、ラッチ回路14と、誤動作検出回路6と、を備えて
いる。
【0004】比較器1−1〜1−7は、入力電圧Vin
と、リファレンス電圧Vrefから基準抵抗列2を通し
て得られる基準電圧(リファレンス電位Vrefの分圧
値)とを比較する。この隣接する2個の比較器の出力の
排他的論理和をExORゲートでとり、入力電圧レベル
を検出する。さらに、これらExORゲート群3の各出
力と最上位比較器1−7の出力とをエンコーダ4により
符号化している。
と、リファレンス電圧Vrefから基準抵抗列2を通し
て得られる基準電圧(リファレンス電位Vrefの分圧
値)とを比較する。この隣接する2個の比較器の出力の
排他的論理和をExORゲートでとり、入力電圧レベル
を検出する。さらに、これらExORゲート群3の各出
力と最上位比較器1−7の出力とをエンコーダ4により
符号化している。
【0005】誤動作検出回路6は、ANDゲート群7
と、ORゲート8と、を備え、3ビットのエンコーダ4
の隣接する2つの入力の論理積をそれぞれANDゲート
7−1〜7−6でとり、ANDゲート7−1〜7−6の
全ての出力の論理和をORゲート8でとる。
と、ORゲート8と、を備え、3ビットのエンコーダ4
の隣接する2つの入力の論理積をそれぞれANDゲート
7−1〜7−6でとり、ANDゲート7−1〜7−6の
全ての出力の論理和をORゲート8でとる。
【0006】これにより、比較器出力の反転によって、
3ビットのエンコーダ4の隣接する2つの入力が“1”
になることを検出し、誤動作情報を得ることができる。
3ビットのエンコーダ4の隣接する2つの入力が“1”
になることを検出し、誤動作情報を得ることができる。
【0007】ラッチ回路14は、クロック信号であるC
LKに同期して3ビットのエンコーダ4の出力信号と、
誤動作検出回路6からの出力をラッチし、出力端子から
それぞれデジタル変換信号(22、21、20)と誤動作
情報(ERR)を出力する。
LKに同期して3ビットのエンコーダ4の出力信号と、
誤動作検出回路6からの出力をラッチし、出力端子から
それぞれデジタル変換信号(22、21、20)と誤動作
情報(ERR)を出力する。
【0008】
【発明が解決しようとする課題】上記した従来のA/D
変換器は、後段に、さらに誤動作の検出に対してデータ
を補正する回路が必要とされている。このときの補正回
路の構成の一例を図5に示す。
変換器は、後段に、さらに誤動作の検出に対してデータ
を補正する回路が必要とされている。このときの補正回
路の構成の一例を図5に示す。
【0009】図5を参照して、この補正回路は、ラッチ
15と、加算器16と、シフタ17と、から構成されて
いる。図4を参照して説明したA/D変換器の誤動作情
報ERRが“1”の時、すなわち、誤動作が検出された
とき、その時点のデジタル変換信号Dnと、ラッチ15
により保持している直前の正しいデジタル信号Dn-1を
加算器16で足し合わせて(Dn+Dn-1)を得、さらに
シフタ17より右シフトにより「2」で割った値、すな
わち(Dn+Dn-1)/2を出力している。すなわち、算
術平均をとることにより、誤動作時のデータを生成して
いる。
15と、加算器16と、シフタ17と、から構成されて
いる。図4を参照して説明したA/D変換器の誤動作情
報ERRが“1”の時、すなわち、誤動作が検出された
とき、その時点のデジタル変換信号Dnと、ラッチ15
により保持している直前の正しいデジタル信号Dn-1を
加算器16で足し合わせて(Dn+Dn-1)を得、さらに
シフタ17より右シフトにより「2」で割った値、すな
わち(Dn+Dn-1)/2を出力している。すなわち、算
術平均をとることにより、誤動作時のデータを生成して
いる。
【0010】しかしながら、このような補正回路を設け
ることにより、結果として回路の規模が大きくなり、消
費電力が増加してしまうという、問題が生じる。
ることにより、結果として回路の規模が大きくなり、消
費電力が増加してしまうという、問題が生じる。
【0011】したがって、本発明は、このような問題に
鑑みてなされたものであって、その目的は、A/D変換
器の比較器の比較結果の誤動作が発生したときの変換デ
ータの大きな誤りを防止すると共に、エラー訂正等の回
路を設けることを不要とし、回路規模を縮減して消費電
力の低減を図るようにしたA/D変換回路を提供するこ
のにある。
鑑みてなされたものであって、その目的は、A/D変換
器の比較器の比較結果の誤動作が発生したときの変換デ
ータの大きな誤りを防止すると共に、エラー訂正等の回
路を設けることを不要とし、回路規模を縮減して消費電
力の低減を図るようにしたA/D変換回路を提供するこ
のにある。
【0012】
【課題を解決するための手段】前記目的を達成する本発
明は、複数の比較器により並列にA/D変換を行い該A
/D変換結果をラッチ回路でラッチ出力するA/D変換
回路において、前記A/D変換結果の誤動作を検出する
誤動作検出回路を備え、前記誤動作検出回路の誤動作検
出信号に基づき、前記ラッチ回路のラッチ用クロックを
マスクするように制御し、前記ラッチ回路は、誤動作検
出時のA/D変換結果をラッチせずに、前のA/D変換
結果を保持する、ことを特徴とする。
明は、複数の比較器により並列にA/D変換を行い該A
/D変換結果をラッチ回路でラッチ出力するA/D変換
回路において、前記A/D変換結果の誤動作を検出する
誤動作検出回路を備え、前記誤動作検出回路の誤動作検
出信号に基づき、前記ラッチ回路のラッチ用クロックを
マスクするように制御し、前記ラッチ回路は、誤動作検
出時のA/D変換結果をラッチせずに、前のA/D変換
結果を保持する、ことを特徴とする。
【0013】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の並列型A/D変換回路は、その好
ましい実施の形態において、入力アナログ電圧(図1の
Vin)をリファレンス電圧(図1のVref)の分圧
値である基準電圧と比較する比較器群(図1の1)と、
隣接する比較器同士の出力の排他的論理和をとる排他的
論理和ゲート群(図1の3)と、排他的論理和ゲート群
の出力と最上位比較器(図1の1−7)の出力を入力と
するエンコーダ(図1の4)と、エンコーダの出力をラ
ッチするラッチ回路(図1の5)と、エンコーダのそれ
ぞれの隣接する2つの入力の論理積をとり、その論理積
出力の論理和を誤動作検出信号とする誤動作検出回路
(図1の6)と、を備え、この誤動作検出信号がアクテ
ィブの時には、ラッチ回路にラッチ用クロック(図1の
CLK)を供給せず、誤動作検出信号がインアクティブ
の時にラッチ回路にラッチ用クロックを供給するように
制御する、構成とされている。すなわち誤動作検出回路
の出力でラッチ回路のクロックをマスクすることによ
り、誤動作が生じた場合には、ラッチ回路(図1の5)
は変換結果を出力せず、前に変換したデータを保持す
る。このため、エラー訂正等の大掛かりな回路が不要と
なることから、回路規模が小さくなり、消費電力を低減
する。
に説明する。本発明の並列型A/D変換回路は、その好
ましい実施の形態において、入力アナログ電圧(図1の
Vin)をリファレンス電圧(図1のVref)の分圧
値である基準電圧と比較する比較器群(図1の1)と、
隣接する比較器同士の出力の排他的論理和をとる排他的
論理和ゲート群(図1の3)と、排他的論理和ゲート群
の出力と最上位比較器(図1の1−7)の出力を入力と
するエンコーダ(図1の4)と、エンコーダの出力をラ
ッチするラッチ回路(図1の5)と、エンコーダのそれ
ぞれの隣接する2つの入力の論理積をとり、その論理積
出力の論理和を誤動作検出信号とする誤動作検出回路
(図1の6)と、を備え、この誤動作検出信号がアクテ
ィブの時には、ラッチ回路にラッチ用クロック(図1の
CLK)を供給せず、誤動作検出信号がインアクティブ
の時にラッチ回路にラッチ用クロックを供給するように
制御する、構成とされている。すなわち誤動作検出回路
の出力でラッチ回路のクロックをマスクすることによ
り、誤動作が生じた場合には、ラッチ回路(図1の5)
は変換結果を出力せず、前に変換したデータを保持す
る。このため、エラー訂正等の大掛かりな回路が不要と
なることから、回路規模が小さくなり、消費電力を低減
する。
【0014】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
【0015】図1は、本発明の一実施例の回路構成を示
す図であり、A/D変換器のビット精度を3ビットにし
た場合の構成を示す図である。なお、本発明のA/D変
換回路は、3ビット精度に限定されるものでないことは
勿論である。
す図であり、A/D変換器のビット精度を3ビットにし
た場合の構成を示す図である。なお、本発明のA/D変
換回路は、3ビット精度に限定されるものでないことは
勿論である。
【0016】図1を参照すると、本実施例のA/D変換
器は、リファレンス電圧Vrefと接地GNDとの間に
直列に接続された抵抗2−1〜2−8からなる基準抵抗
列2と、抵抗2−1〜2−8の各接続点と入力電圧Vi
nをそれぞれ入力とする比較器1−1〜1−7からなる
比較器群1と、基排他的論理和(Exclusive OR)ゲー
ト(「ExORゲート」という)群3と、3ビットのエ
ンコーダ4と、ラッチ14と、誤動作検出回路6と、イ
ンバータゲート9と、ANDゲート10と、を備えた構
成されている。
器は、リファレンス電圧Vrefと接地GNDとの間に
直列に接続された抵抗2−1〜2−8からなる基準抵抗
列2と、抵抗2−1〜2−8の各接続点と入力電圧Vi
nをそれぞれ入力とする比較器1−1〜1−7からなる
比較器群1と、基排他的論理和(Exclusive OR)ゲー
ト(「ExORゲート」という)群3と、3ビットのエ
ンコーダ4と、ラッチ14と、誤動作検出回路6と、イ
ンバータゲート9と、ANDゲート10と、を備えた構
成されている。
【0017】比較器1−1〜1−7は、入力電圧Vin
とリファレンス電圧Vrefから基準抵抗列2(抵抗の
抵抗度)を通して得られる基準電位(リファレンス電位
Vrefの分圧値)とを比較する。この隣接する2個の
比較器の出力の排他的論理和をExORゲートでとり、
入力電圧レベルを検出する。さらに、これらExORゲ
ート3−1〜3−6の出力と最上位比較器1−7の出力
とをエンコーダ4により符号化している。
とリファレンス電圧Vrefから基準抵抗列2(抵抗の
抵抗度)を通して得られる基準電位(リファレンス電位
Vrefの分圧値)とを比較する。この隣接する2個の
比較器の出力の排他的論理和をExORゲートでとり、
入力電圧レベルを検出する。さらに、これらExORゲ
ート3−1〜3−6の出力と最上位比較器1−7の出力
とをエンコーダ4により符号化している。
【0018】また、誤動作検出回路6は、ANDゲート
7群と、ORゲート8を備え、3ビットのエンコーダ4
の隣接する2つの入力の論理積をANDゲート7−1〜
7−6でとり、ANDゲート7−1〜7−6の出力の論
理和をORゲート8でとる。これにより、比較器出力の
反転によって、3ビットのエンコーダ4の隣接する2個
の入力が“1”になることを検出し、誤動作情報を得る
ことができる。
7群と、ORゲート8を備え、3ビットのエンコーダ4
の隣接する2つの入力の論理積をANDゲート7−1〜
7−6でとり、ANDゲート7−1〜7−6の出力の論
理和をORゲート8でとる。これにより、比較器出力の
反転によって、3ビットのエンコーダ4の隣接する2個
の入力が“1”になることを検出し、誤動作情報を得る
ことができる。
【0019】この誤動作検出回路6の出力が、インバー
タゲート9と、ANDゲート10を介して、ラッチ5の
クロック(CLK)をマスクする。すなわち3ビットの
エンコーダ4の隣接する2個の入力が“1”の時、AN
Dゲート7−1〜7−6の少なくとも一つが“1”とな
ってORゲート8が“1”となり(誤動作検出回路6の
出力が“1”)、インバータゲート9で反転され、AN
Dゲート10はクロックCLKをラッチ回路5のクロッ
ク端子に伝達しない。
タゲート9と、ANDゲート10を介して、ラッチ5の
クロック(CLK)をマスクする。すなわち3ビットの
エンコーダ4の隣接する2個の入力が“1”の時、AN
Dゲート7−1〜7−6の少なくとも一つが“1”とな
ってORゲート8が“1”となり(誤動作検出回路6の
出力が“1”)、インバータゲート9で反転され、AN
Dゲート10はクロックCLKをラッチ回路5のクロッ
ク端子に伝達しない。
【0020】図2に、ラッチ回路5のタイミングチャー
トを示す。図2を参照して、誤動作検出回路6の出力が
“0”、すなわち、誤動作がない場合には、ラッチ回路
5のクロック入力端子CLKにはANDゲート10を介
してクロック信号が供給され、3ビットのエンコーダ4
の出力がラッチされる(例えば図中エンコーダ4の出力
が、Dn-2、Dn-1、Dnの場合)。
トを示す。図2を参照して、誤動作検出回路6の出力が
“0”、すなわち、誤動作がない場合には、ラッチ回路
5のクロック入力端子CLKにはANDゲート10を介
してクロック信号が供給され、3ビットのエンコーダ4
の出力がラッチされる(例えば図中エンコーダ4の出力
が、Dn-2、Dn-1、Dnの場合)。
【0021】一方、図2を参照して、誤動作検出回路6
の出力が“1”、すなわち、誤動作があった場合には、
ANDゲート10を介してクロック信号CLKがマスク
されて、ラッチ回路5のクロック入力端にはクロック信
号が供給されず、ラッチ回路5のデータが保持される。
このような動作により、A/D変換器が誤動作の時に
は、ラッチ回路5のクロックをマスクして、前の変換デ
ータを出力する(エンコーダ4の出力がDn+1の場
合)。
の出力が“1”、すなわち、誤動作があった場合には、
ANDゲート10を介してクロック信号CLKがマスク
されて、ラッチ回路5のクロック入力端にはクロック信
号が供給されず、ラッチ回路5のデータが保持される。
このような動作により、A/D変換器が誤動作の時に
は、ラッチ回路5のクロックをマスクして、前の変換デ
ータを出力する(エンコーダ4の出力がDn+1の場
合)。
【0022】次に、本発明の別の実施例として、誤動作
の回数が多かった場合への対応として、図3に、本発明
のA/D変換器を利用した応用回路の構成例を示す。
の回数が多かった場合への対応として、図3に、本発明
のA/D変換器を利用した応用回路の構成例を示す。
【0023】図3を参照して、A/D変換器11と、カ
ウンタ12と、比較器13と、を備えている。ここで、
A/D変換器11は、図1に示した前記実施例の構成か
らなる。
ウンタ12と、比較器13と、を備えている。ここで、
A/D変換器11は、図1に示した前記実施例の構成か
らなる。
【0024】A/D変換器11からのERR信号の発生
回数をカウンタ12よりカウントし、比較器13を介し
て、そのカウント値が予め定められた所定の数を超えた
ときに、A/D変換器11のデータを無効であるという
情報を比較器13から出力することにより、データの処
理の適性化をはかることができる。
回数をカウンタ12よりカウントし、比較器13を介し
て、そのカウント値が予め定められた所定の数を超えた
ときに、A/D変換器11のデータを無効であるという
情報を比較器13から出力することにより、データの処
理の適性化をはかることができる。
【0025】
【発明の効果】以上説明したように、本発明によれば、
並列型A/D変換器の比較器からの比較結果に誤りを生
じて誤動作を発生したときには、ラッチのクロックをマ
スクして、前の変換データを出力するような構成とした
ことにより、データが大きく誤ってしまうことを防止し
ている。そして、本発明によれば、エラー訂正等の大掛
かりな回路が不要としており、回路規模を縮減し、消費
電力を低減するという効果を奏する。
並列型A/D変換器の比較器からの比較結果に誤りを生
じて誤動作を発生したときには、ラッチのクロックをマ
スクして、前の変換データを出力するような構成とした
ことにより、データが大きく誤ってしまうことを防止し
ている。そして、本発明によれば、エラー訂正等の大掛
かりな回路が不要としており、回路規模を縮減し、消費
電力を低減するという効果を奏する。
【図1】本発明の一実施例の構成を示す図である。
【図2】本発明の一実施例の動作を説明するための図で
あり、ラッチ回路のタイミングチャートである。
あり、ラッチ回路のタイミングチャートである。
【図3】本発明の別の実施例の構成を示す図である。
【図4】従来のA/D変換器の構成を示す図である。
【図5】従来のA/D変換器の補正回路の構成を示す図
である。
である。
1−1〜1−7 比較器 2−1〜2−8 抵抗 3−1〜3−6 排他的論理和ゲート 4 3ビットエンコーダ 5 ラッチ回路 6 誤動作検出回路 7−1〜7−6 ANDゲート 8 ORゲート 9 インバータゲート 10 ANDゲート 11 A/D変換器 12 カウンタ 13 比較器 Vin 入力電圧 Vref リファレンス電圧 CLK クロック信号 ERR 誤動作検出信号
Claims (3)
- 【請求項1】複数の比較器により並列にA/D変換を行
い該A/D変換結果をラッチ回路でラッチ出力するA/
D変換回路において、 前記A/D変換結果の誤動作を検出する誤動作検出回路
を備え、 前記誤動作検出回路の誤動作検出信号に基づき、前記ラ
ッチ回路のラッチ用クロックをマスクするように制御
し、前記ラッチ回路は、誤動作検出時のA/D変換結果
をラッチせずに、前のA/D変換結果を保持する、こと
を特徴とするA/D変換回路。 - 【請求項2】リファレンス電圧を分割し段階的な複数の
基準電圧を形成する抵抗列と、 前記各基準電圧と入力アナログ電圧とを比較する複数の
比較器と、 前記複数の比較器の、互いに隣接する比較器の出力の排
他的論理和をとる排他的論理和ゲート群と、 最上位に位置する前記比較器の出力と前記排他的論理和
ゲート群の出力とを入力とし所定ビットに符号化するエ
ンコーダと、 前記エンコーダの出力をラッチ用クロックでラッチ出力
するラッチ回路と、 前記エンコーダの複数の入力のうち互いに隣接する2つ
の入力の論理積をそれぞれとる論理積ゲート群と、前記
論理積ゲート群の全ての出力の論理和をとり誤動作検出
信号として出力する論理和ゲートと、を有する誤動作検
出回路と、 を備え、 前記誤動作検出回路の誤動作検出信号がアクティブの時
に、前記ラッチ回路に前記ラッチ用クロックを供給しな
いように制御する、 ことを特徴とするA/D変換回路。 - 【請求項3】請求項2記載のA/D変換回路と、前記A
/D変換回路の前記誤動作検出信号の出力を計数するカ
ウンタと、 前記カウンタの計数値が所定の数を超えた時にA/D変
換出力を無効とする信号を出力する比較器と、 を備えたことを特徴とするA/D変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2594097A JPH10209866A (ja) | 1997-01-24 | 1997-01-24 | A/d変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2594097A JPH10209866A (ja) | 1997-01-24 | 1997-01-24 | A/d変換回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10209866A true JPH10209866A (ja) | 1998-08-07 |
Family
ID=12179763
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2594097A Pending JPH10209866A (ja) | 1997-01-24 | 1997-01-24 | A/d変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10209866A (ja) |
-
1997
- 1997-01-24 JP JP2594097A patent/JPH10209866A/ja active Pending
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990817 |