JPH10209392A - 半導体メモリセル用キャパシタの電極及び半導体メモリセル用キャパシタ、並びに、それらの作製方法 - Google Patents

半導体メモリセル用キャパシタの電極及び半導体メモリセル用キャパシタ、並びに、それらの作製方法

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JPH10209392A
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memory cell
semiconductor memory
thin film
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均洋 田中
Miho Ami
美保 網
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Abstract

(57)【要約】 【課題】電極が長時間に亙り高温雰囲気に曝された場合
であっても、誘電体キャパシタの特性が劣化することな
く、電気的特性に優れた半導体メモリセル用キャパシタ
を得るための、半導体メモリセル用キャパシタの電極を
提供する。 【解決手段】２つの電極２２，２４と、これらの電極に
挟まれた誘電体薄膜から成るキャパシタ絶縁膜２３とか
ら構成された半導体メモリセル用キャパシタにおいて、
少なくとも一方の電極２２は、金属層２２Ａと、該金属
層２２Ａの表面を拡散律速反応に基づき酸化することに
より形成された金属酸化物層２２Ｂとから構成されてお
り、該金属酸化物層２２Ｂは該キャパシタ絶縁膜２３と
の界面に位置する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体メモリセル
用キャパシタの電極及び半導体メモリセル用キャパシ
タ、並びに、それらの作製方法に関する。
【０００２】
【従来の技術】強誘電体薄膜を用いた不揮発性半導体メ
モリ（ＦＥＲＡＭと略すことがある）のメモリセルは、
強誘電体薄膜の高速分極反転とその残留分極を利用す
る、高速書き換えが可能な不揮発性半導体メモリセルで
ある。現在研究されている強誘電体薄膜を備えた不揮発
性半導体メモリセルは、強誘電体キャパシタの蓄積電荷
量の変化を検出する方式と、強誘電体の自発分極による
半導体の抵抗変化を検出する方式の２つに分類すること
ができる。本発明における半導体メモリセルは前者に属
し、基本的には、強誘電体キャパシタと選択トランジス
タとから構成されており、ＤＲＡＭと同様の構造と構成
から成っている。
【０００３】強誘電体キャパシタの蓄積電荷量の変化を
検出する方式の不揮発性半導体メモリセルにおけるデー
タの書き込みや読み出しは、図１１に示す強誘電体のＰ
−Ｅヒステリシスループを応用して行われる。強誘電体
薄膜に外部電界を加えた後、外部電界を除いたとき、強
誘電体薄膜は自発分極を示す。そして、強誘電体薄膜の
残留分極は、プラス方向の外部電界が印加されたとき＋
Ｐr、マイナス方向の外部電界が印加されたとき−Ｐrと
なる。ここで、残留分極が＋Ｐrの状態（図１１の
「Ｄ」参照）の場合を「０」とし、残留分極が−Ｐrの
状態（図１１の「Ａ」参照）の場合を「１」とする。
【０００４】「１」あるいは「０」の状態を判別するた
めに、強誘電体薄膜に例えばプラス方向の外部電界を印
加する。これによって、強誘電体薄膜の分極は図１１の
「Ｃ」の状態となる。このとき、データが「０」であれ
ば、強誘電体薄膜の分極状態は、「Ｄ」から「Ｃ」の状
態に変化する。一方、データが「１」であれば、強誘電
体薄膜の分極状態は、「Ａ」から「Ｂ」を経由して
「Ｃ」の状態に変化する。データが「０」の場合には、
強誘電体薄膜の分極反転は生じない。一方、データが
「１」の場合には、強誘電体薄膜に分極反転が生じる。
その結果、強誘電体キャパシタの蓄積電荷量（分極状
態）の差異に対応し、移動電荷量に差が生じる。選択さ
れた半導体メモリセルの選択トランジスタをオンにする
ことで、この蓄積電荷を信号電流として検出する。デー
タの読み出し後、外部電界を０にすると、データが
「０」のときでも「１」のときでも、強誘電体薄膜の分
極状態は図１１の「Ｄ」の状態となってしまう。それ
故、データが「１」の場合、マイナス方向の外部電界を
印加して、「Ｄ」、［Ｅ」という経路で「Ａ」の状態と
し、データ「１」を書き込む。
【０００５】
【発明が解決しようとする課題】半導体メモリセルにお
ける誘電体キャパシタは、２つの電極と、これらの電極
に挟まれた誘電体薄膜とから成るキャパシタ絶縁膜から
構成されている。そして、従来の強誘電体薄膜を用いた
不揮発性半導体メモリ（ＦＥＲＡＭ）のメモリセルにお
いては、上部電極及び下部電極は白金（Ｐｔ）から構成
されている。ところで、白金は安定した物質であるが、
加工性が悪いという欠点を有する。それ故、高集積ＤＲ
ＡＭ用あるいはＦＥＲＡＭ用の、白金に代わる加工性の
良い電極材料として、Ｒｕ、ＲｕＯ2、Ｉｒ、ＩｒＯ2等
の検討が進められている。
【０００６】誘電体キャパシタの電気的特性を長期間に
亙って安定に保つためには、例えば、文献 "Improvemen
t of Fatigue of PZT Capacitors by Optimizing Elect
rodeMaterial and PZT Crystallinity", K. Aoki, et a
l., PacRimFerro 3 in Kyoto, extended abstract, pp
87-90 (1996) に述べられているように、誘電体薄膜と
の界面における電極が、ＲｕＯ2あるいはＩｒＯ2から構
成されていることが望ましい。しかしながら、通常、Ｒ
ｕを酸化すると揮発性のルテニウム酸化物ＲｕＯ3やＲ
ｕＯ4が形成され、Ｉｒを高温で酸化するとＩｒＯ2とし
て蒸発することが知られている。とりわけ、下部電極と
してこれらの金属を用いた場合、下部電極は長時間に亙
り高温雰囲気に曝され、蒸発や再酸化によって下部電極
の表面の平坦性が失われる。その結果、誘電体キャパシ
タの特性が劣化するという問題が生じる。
【０００７】従って、本発明の目的は、電極が長時間に
亙り高温雰囲気に曝された場合であっても、誘電体キャ
パシタの特性が劣化することなく、電気的特性に優れた
半導体メモリセル用キャパシタを得るための、半導体メ
モリセル用キャパシタの電極及び半導体メモリセル用キ
ャパシタ、並びに、それらの作製方法を提供することに
ある。
【０００８】
【課題を解決するための手段】上記の目的は、２つの電
極と、これらの電極に挟まれた誘電体薄膜から成るキャ
パシタ絶縁膜とから構成された半導体メモリセル用キャ
パシタにおいて、少なくとも一方の電極は、金属層と、
該金属層の表面を拡散律速反応に基づき酸化することに
より形成された金属酸化物層とから構成されており、該
金属酸化物層は該キャパシタ絶縁膜との界面に位置する
ことを特徴とする本発明の半導体メモリセル用キャパシ
タの電極によって達成することができる。
【０００９】あるいは又、上記の目的は、２つの電極
と、これらの電極に挟まれた誘電体薄膜から成るキャパ
シタ絶縁膜とから構成された半導体メモリセル用キャパ
シタにおける電極の作製方法であって、金属層を成膜し
た後、該金属層に酸化雰囲気中で所定の温度にて熱処理
を施し、該金属層の表面を拡散律速反応に基づき酸化す
ることによって金属酸化物層を形成することを特徴とす
る本発明の半導体メモリセル用キャパシタの電極作製方
法によって達成することができる。
【００１０】更には、上記の目的は、２つの電極と、こ
れらの電極に挟まれた誘電体薄膜から成るキャパシタ絶
縁膜とから構成された半導体メモリセル用キャパシタで
あって、少なくとも一方の電極は、金属層と、該金属層
の表面を拡散律速反応に基づき酸化することにより形成
された金属酸化物層とから構成されており、該金属酸化
物層は該キャパシタ絶縁膜との界面に位置し、誘電体薄
膜は、ペロブスカイト構造、擬ペロブスカイト構造若し
くは層状構造を有する誘電体材料から成ることを特徴と
する本発明の半導体メモリセル用キャパシタによって達
成することができる。
【００１１】あるいは又、上記の目的は、２つの電極
と、これらの電極に挟まれた誘電体薄膜から成るキャパ
シタ絶縁膜とから構成された半導体メモリセル用キャパ
シタの作製方法であって、金属層を成膜した後、該金属
層に酸化雰囲気中で所定の温度にて熱処理を施し、該金
属層の表面を拡散律速反応に基づき酸化することによっ
て金属酸化物層を形成することで、金属層と、キャパシ
タ絶縁膜との界面に位置する金属酸化物層とから構成さ
れた電極を形成することを特徴とする本発明の半導体メ
モリセル用キャパシタの作製方法によって達成すること
ができる。
【００１２】本発明にあっては、電極が金属層と金属酸
化物層の２層構成である形態、あるいは又、電極が金属
粒子の集合体から構成されている場合には、かかる金属
粒子の表面の全て若しくは一部分に金属酸化物層が形成
されている形態となることもある。電極が金属粒子の集
合体から構成されるか否かは、金属層の成膜条件等に依
存する。金属酸化物層の存在は、ＳＩＭＳ（二次イオン
質量分析）、オージェ電子分光法やＸ線小角散乱法ある
いは通常のＸ線回折法等にて調べることができる。
【００１３】本発明における拡散律速反応に基づく金属
酸化物層の形成及び金属酸化物層の膜厚制御は、熱処理
の雰囲気、温度、時間の適切な制御によって行うことが
できる。本発明における酸化雰囲気中としては、圧力
０．５ＭＰａ乃至０．１ｋＰａの酸素ガス雰囲気を例示
することができる。尚、雰囲気中の酸素ガス濃度は、１
００容積％乃至１容積％であることが好ましい。また、
所定の温度は、８００Ｋ乃至１１３０Ｋ、好ましくは８
７３Ｋ乃至１０７３Ｋ、より好ましくは８７３Ｋ乃至９
７３Ｋであることが望ましい。熱処理の時間は、酸素ガ
ス濃度や雰囲気（基板）温度といった処理条件と金属酸
化物層の設計厚さとに応じて適宜選択すればよく、１０
分乃至５５分を例示することができる。
【００１４】本発明においては、金属層は、ルテニウム
（Ｒｕ）又はイリジウム（Ｉｒ）、あるいはルテニウム
合金やイリジウム合金から構成することが好ましい。
尚、金属層中には添加物が含まれていてもよい。添加物
としてはイットリウム（Ｙ）やＹ2Ｏ3を例示することが
できる。イットリウム（Ｙ）の添加量は、Ｙ2Ｏ3堆積％
に換算して２乃至５％の範囲であることが好ましい。
【００１５】金属層は、例えば、スパッタ法、電子ビー
ム蒸着法、又はＭＯＣＶＤ法にて成膜することができ
る。また、金属層や金属酸化物層のパターニングは、例
えばミリング法やＲＩＥ法にて行うことができる。
【００１６】本発明においては、金属酸化物層の厚さ
（ｄs）は、１×１０-8ｍ乃至１×１０-7ｍ（１×１０
-8ｍ≦ｄs≦１×１０-7ｍ）であることが好ましい。ｄs
の値がこのような範囲にあるとき、金属酸化物層の形成
プロセスは主に拡散律速反応となり、緻密な金属酸化物
層を形成することが可能となる。
【００１７】本発明の半導体メモリセル用キャパシタの
電極作製方法あるいは半導体メモリセル用キャパシタの
作製方法においては、金属層に酸化雰囲気中で所定の温
度にて熱処理を施す際の、所定の温度までの金属層の昇
温を急速昇温法にて行うことが好ましい。即ち、所謂Ｒ
ＴＡ法（Rapid Thermal Annealing 法）にて金属酸化物
層の形成を開始することが好ましい。金属層の昇温速度
は、例えば、１００ｄｅｇ／分以上、より好ましくは３
００ｄｅｇ／分以上であることが望ましい。金属層の昇
温速度が遅い場合、緻密な金属酸化物層が形成されない
ことがある。
【００１８】本発明においては、誘電体薄膜を、溶液化
学長法（ゾル−ゲル法やＭＯＤ法）、化学的気相成長法
（有機金属化学的気相成長法を含む）、又は物理的気相
成長法（レーザアブレーション法を含む蒸着法やスパッ
タ法）にて成膜することができる。また、誘電体薄膜の
パターニングは、例えばミリング法やＲＩＥ法にて行う
ことができる。本発明においては、誘電体薄膜は、ペロ
ブスカイト構造、擬ペロブスカイト構造若しくは層状構
造を有する誘電体材料から成ることが好ましい。かかる
誘電体薄膜としてビスマス層状強誘電体材料を挙げるこ
とができる。このビスマス層状強誘電体は、所謂不定比
化合物に属し、金属元素、アニオン（Ｏ等）元素の両サ
イトにおける組成ずれに対する寛容性がある。また、化
学量論的組成からやや外れたところで最適な電気的特性
を示すことも珍しくない。本発明における誘電体薄膜
は、一般式（Ｂｉ2Ｏ2）2+（Ａm-1ＢmＯ3m+1）2-で表す
ことができる。ここで、「Ａ」は、Ｂｉ、Ｐｂ、Ｂａ、
Ｓｒ、Ｃａ、Ｎａ、Ｋ、Ｃｄ等の金属から構成された群
から選択された１種類の金属を表し、「Ｂ」は、Ｔｉ、
Ｎｂ、Ｔａ、Ｗ、Ｍｏ、Ｆｅ、Ｃｏ、Ｃｒから成る群か
ら選択された１種類、若しくは複数種の任意の比率によ
る組み合わせを表す。また、ｍは１以上の整数である。
【００１９】更に具体的には、本発明における誘電体薄
膜は、 （ＢｉX，Ｓｒ1-X）2（ＳｒY，Ｂｉ1-Y）（ＴａZ，Ｎｂ
1-Z）2Ｏd 式（１） （但し、０．９≦Ｘ≦１．０、０．７≦Ｙ≦１．０、０
≦Ｚ≦１．０、８．７≦ｄ≦９．３）で表される結晶相
を主たる結晶相として含んでいることが好ましい。ある
いは又、誘電体薄膜は、 ＢｉXＳｒYＴａ2Ｏd 式（２） （但し、Ｘ＋Ｙ＝３、０．７≦Ｙ≦１．３、８．７≦ｄ
≦９．３）で表される結晶相を主たる結晶相として含ん
でいることが好ましい。これらの場合、式（１）若しく
は式（２）で表される結晶相を主たる結晶相として８５
％以上含んでいることが一層好ましい。尚、式（１）
中、（ＢｉX，Ｓｒ1-X）の意味は、結晶構造における本
来Ｂｉが占めるサイトをＳｒが占め、このときのＢｉと
Ｓｒの割合がＸ：（１−Ｘ）であることを意味する。ま
た、（ＳｒY，Ｂｉ1-Y）の意味は、結晶構造における本
来Ｓｒが占めるサイトをＢｉが占め、このときのＳｒと
Ｂｉの割合がＹ：（１−Ｙ）であることを意味する。式
（１）若しくは式（２）で表される結晶相を主たる結晶
相として含む誘電体薄膜には、Ｂｉの酸化物、ＴａやＮ
ｂの酸化物、Ｂｉ、ＴａやＮｂの複合酸化物が若干含ま
れている場合もあり得る。
【００２０】あるいは又、本発明における誘電体薄膜
は、 ＢｉX（Ｓｒ，Ｃａ，Ｂａ）Y（ＴａZ，Ｎｂ1-Z）2Ｏd
式（３） （但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、０
≦Ｚ≦１．０、８．０≦ｄ≦１０．０）で表される結晶
相を含んでいてもよい。尚、「（Ｓｒ，Ｃａ，Ｂａ）」
は、Ｓｒ、Ｃａ及びＢａから構成された群から選択され
た１種類の元素を意味する。ここで、式（３）で表され
る誘電体薄膜の組成を化学量論的組成で表せば、例え
ば、Ｂｉ2ＳｒＴａ2Ｏ9、Ｂｉ2ＳｒＮｂ2Ｏ9、Ｂｉ2Ｂ
ａＴａ2Ｏ9、Ｂｉ2ＳｒＴａＮｂＯ9等を挙げることがで
きる。あるいは又、本発明における誘電体薄膜として、
Ｂｉ4ＳｒＴｉ4Ｏ15、Ｂｉ4Ｔｉ3Ｏ12、Ｂｉ2ＰｂＴａ2
Ｏ9等を例示することができるが、これらの場合におい
ても、各金属元素の比率は、結晶構造が変化しない程度
に変化させ得る。即ち、金属元素及び酸素元素の両サイ
トにおける組成ずれがあってもよく、これらの組成が、
化学量論的組成からやや外れてもよい。
【００２１】あるいは又、誘電体薄膜を構成する材料と
して、ＰｂＴｉＯ3、ペロブスカイト構造を有するＰｂ
ＺｒＯ3とＰｂＴｉＯ3の固溶体であるチタン酸ジルコン
酸鉛［ＰＺＴ，Ｐｂ（Ｚｒ1-y，Ｔｉy）Ｏ3（但し、０
＜ｙ＜１）］、ＰＺＴにＬａを添加した金属酸化物であ
るＰＬＺＴ、あるいはＰＺＴにＮｂを添加した金属酸化
物であるＰＮＺＴといったＰＺＴ系化合物を挙げること
ができる。
【００２２】尚、以上に例示した誘電体薄膜を構成する
材料は所謂強誘電体材料に属するが、誘電体薄膜を構成
する材料として、ＢａＴｉＯ3、ＳｒＴｉＯ3、（Ｂａ，
Ｓｒ）ＴｉＯ3といったペロブスカイト構造や擬ペロブ
スカイト構造を有する高誘電率材料を挙げることもでき
る。
【００２３】本発明においては、金属層の表面を拡散律
速反応に基づき酸化することによって金属酸化物層を形
成するので、制御された状態下にて、不動態の緻密な金
属酸化物層を形成することができる。しかも、少なくと
も一方の電極における金属酸化物層がキャパシタ絶縁膜
との界面に位置するように形成されているので、電極が
長時間に亙り高温雰囲気に曝された場合であっても、蒸
発や再酸化によって下部電極の表面の平坦性が失われる
ことはない。
【００２４】
【実施例】以下、図面を参照して、実施例及び発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。
【００２５】（実施例１）実施例１においては、ルテニ
ウム（Ｒｕ）から成る金属層に酸化雰囲気中で所定の温
度にて熱処理を施し、金属層の表面を酸化することによ
って金属酸化物層を形成する酸化工程が、如何なるプロ
セスに依るかを調べた。具体的には、平均粒径約１０μ
ｍのＲｕ金属単結晶粉体（純度９９．９９％以上）を調
製し、酸化プロセスの速度論的な解析を試み、最適な層
構造を求めた。即ち、ルテニウム酸化物粉体（純度９
９．９９％）を、大気圧窒素雰囲気下、１７７３Ｋで１
時間の還元処理を行い、平均粒径１０μｍのＲｕ金属単
結晶粉体を得た。酸化プロセス雰囲気は、酸素雰囲気又
は酸素−窒素混合雰囲気（流量５ミリリットル／分）と
した。
【００２６】０．１ＭＰａ酸素雰囲気（酸素ガス濃度：
１００容量％）中で、Ｒｕ金属単結晶粉体を所定の温度
［９３０Ｋ（６５７゜Ｃ）及び１０８３Ｋ（８１０゜
Ｃ））にてｔ分間、保持し、Ｒｕ金属単結晶粉体に熱処
理を施し、Ｒｕ金属単結晶粉体の表面を酸化することに
よって金属酸化物層を形成した。尚、以下、かかる表面
に金属酸化物層が形成されたＲｕ金属単結晶粉体を、酸
化物粉体と呼ぶ。熱処理の時間−温度プロファイルの詳
細を、表１のとおりとした。ここで、到達時間は、昇温
を開始してから安定した所定の温度（保持温度）となる
までの時間であり、ｔは所定の温度に達してからの時間
である。
【００２７】
【表１】 所定の温度（Ｋ） ９３０ １０８３ 昇温速度 （ｄｅｇ／分） ５５３ ５５３ 最高温度 （Ｋ） ９６１ １１１６ 到達時間 （分） ４．４ ４．１
【００２８】酸化物粉体の質量とＲｕ金属単結晶粉体の
質量差から、ＲｕＯ2の反応率Ｃを計算にて求めた。
尚、反応率が１．０であるとは、全てのＲｕ金属単結晶
粉体がＲｕＯ2粉体になることを意味する。得られたｔ
とＣの関係を図１に示す。図１中、縦軸はｌｎ｛−ｌｎ
（１−Ｃ）｝であり、横軸はｌｎ（ｔ）（単位：分）で
ある。図１に（ａ）で示したデータは所定の温度を９３
０Ｋとしたときのデータであり、（ｂ）で示したデータ
は所定の温度を１０８３Ｋとしたときのデータである。
また、（ａ）のグラフは、（ｂ）のグラフとの重なりを
防ぐために、ｘ軸方向に−４．０平行移動したグラフで
ある。図１の（ａ）のデータからはＣの値がおよそ０．
０８と０．００６７の間で、また、図１の（ｂ）のデー
タからはＣの値がおよそ０．０８と０．０５の間で、傾
きｎがおよそ０．５〜０．６の直線で近似できることが
判る。
【００２９】ところで、反応速度式として、アブラミの
式を一般式として用いる方法が、ハンコックとシャープ
によって提案されている（富永 博夫、河本 邦仁 著
「新化学教科書シリーズ 反応速度論」昭晃堂発行参
照）。 Ｃ＝１−ｅｘｐ（−αｔn） 上式を変形すると、 ｌｎ｛−ｌｎ（１−Ｃ）｝＝ｌｎ（α）＋ｎ・ｌｎ
（ｔ） となる。上記の書籍によれば、ｎ＝０．５４のとき、反
応は３次元の拡散律速反応であり、ｎ＝０．６４のと
き、反応は１次元の拡散律速反応である。
【００３０】図１に示した結果から、ｌｎ｛−ｌｎ（１
−Ｃ）｝の傾きｎは、およそ０．５〜０．６の直線で近
似できるので、０．１ＭＰａ酸素雰囲気中で、Ｒｕ金属
単結晶粉体を所定の温度（９３０Ｋあるいは１０８３
Ｋ）に保持してＲｕ金属単結晶粉体に熱処理を施し、Ｒ
ｕ金属単結晶粉体の表面を酸化することによって金属酸
化物層を形成する場合には、拡散律速反応に基づき金属
層の表面が酸化されることが判る。このように、金属酸
化物層が拡散律速反応に基づき形成されることによっ
て、緻密な金属酸化物層を形成することができる。
【００３１】Ｃの値から金属酸化物層の厚さｄsを求め
ると、１０ｎｍ〜１３０ｎｍに相当する。尚、ｄsは、
ｒをＲｕ金属単結晶粉体の平均粒径としたとき、以下の
計算式から求めた。 Ｃ＝（４πｒ2ｄs）／｛（４πｒ3）／３｝
【００３２】また、Ｒｕ金属単結晶粉体及び酸化物粉体
のＸ線回折パターンを図２に示す。図２から、酸化物粉
体は、Ｒｕ、及びＲｕの一部が酸化されたＲｕＯ2から
構成されていることが判る。
【００３３】（実施例２）実施例２においては、（ａ）
０．１ＭＰａの酸素雰囲気中（酸素ガス濃度：１００容
量％）、（ｂ）０．０２Ｍｐａの酸素雰囲気中（酸素ガ
ス濃度：２０容量％、窒素ガス濃度：８０容量％）、
（ｃ）０．００４Ｍｐａの酸素雰囲気中（酸素ガス濃
度：４容量％、窒素ガス濃度：９６容量％）で、Ｒｕ金
属単結晶粉体を所定の温度（１０８３Ｋ）にてｔ分間、
保持し、Ｒｕ金属単結晶粉体に熱処理を施し、Ｒｕ金属
単結晶粉体の表面を酸化することによって金属酸化物層
を形成した。
【００３４】得られたｔとＣの関係を図３に示す。図３
中、縦軸はｌｎ｛−ｌｎ（１−Ｃ）｝であり、横軸はｌ
ｎ（ｔ）（単位：分）である。図３に（ａ）で示したデ
ータは酸素雰囲気を０．１ＭＰａとしたときのデータで
あり、（ｂ）で示したデータは酸素雰囲気を０．０２Ｍ
Ｐａとしたときのデータであり、（ｃ）で示したデータ
は酸素雰囲気を０．００４ＭＰａとしたときのデータで
ある。図３の（ａ）〜（ｃ）のデータから、Ｃの値がお
よそ０．０５と０．０８の間で、グラフの傾きｎがおよ
そ０．５の直線で近似できることが判る。即ち、拡散律
速反応に基づき金属層の表面が酸化されることが判る。
Ｃの値から金属酸化物層の厚さｄsを求めると、８０ｎ
ｍ〜１３０ｎｍに相当する。
【００３５】以上の実施例１及び実施例２から、金属単
結晶粉体に酸化雰囲気中で所定の温度にて熱処理を施
し、金属単結晶粉体の表面を拡散律速反応に基づき酸化
することによって金属酸化物層を形成することができ
る。この場合、金属酸化物層の厚さｄsが１×１０-8ｍ
≦ｄs≦１×１０-7ｍの場合に、拡散律速反応に基づく
酸化によって金属酸化物層が形成される。尚、以上の実
施例１及び実施例２では金属単結晶粉体に基づいた試験
を行ったが、かかる試験結果は金属層にも適用できるこ
とは云うまでもない。
【００３６】
【発明の実施の形態】
（実施の形態１）実施の形態１においては、本発明の半
導体メモリセル用キャパシタの電極の作製方法及び半導
体メモリセル用キャパシタの作製方法に基づき、半導体
メモリセル用キャパシタの電極及び半導体メモリセル用
キャパシタを作製した。半導体メモリセル用キャパシタ
は、２つの電極と、これらの電極に挟まれた誘電体薄膜
（強誘電体薄膜）から成るキャパシタ絶縁膜とから構成
されている。より具体的には、下部電極、下部電極上に
形成された強誘電体薄膜から成るキャパシタ絶縁膜、及
びキャパシタ絶縁膜上に形成された上部電極から構成さ
れている。尚、実施の形態１における半導体メモリセル
を、所謂プレーナ型ＲＡＭとし、半導体メモリセル用キ
ャパシタの形状を平板状とした。以下、図４〜図７を参
照して、本発明の半導体メモリセル用キャパシタの電極
の作製方法及び半導体メモリセル用キャパシタの作製方
法を説明する。
【００３７】［工程−１００］先ず、半導体メモリセル
における選択トランジスタとして機能するＭＯＳ型トラ
ンジスタ素子を半導体基板１０に形成する。そのため
に、例えばＬＯＣＯＳ構造を有する素子分離領域１１を
公知の方法に基づき形成する。尚、素子分離領域は、ト
レンチ構造を有していてもよい。その後、半導体基板１
０の表面を例えばパイロジェニック法により酸化し、ゲ
ート酸化膜１２を形成する。次いで、不純物がドーピン
グされた多結晶シリコン層をＣＶＤ法にて全面に成膜し
た後、多結晶シリコン層をパターニングし、ゲート電極
１３を形成する。このゲート電極１３はワード線を兼ね
ている。尚、ゲート電極１３をポリシリコン層から構成
する代わりに、ポリサイドや金属シリサイドから構成す
ることもできる。次に、半導体基板１０にイオン注入を
行い、ＬＤＤ構造を形成する。その後、全面にＣＶＤ法
にてＳｉＯ2層を成膜した後、このＳｉＯ2層をエッチバ
ックすることによって、ゲート電極１３の側面にゲート
サイドウオール１４を形成する。次いで、半導体基板１
０にイオン注入を施した後、イオン注入された不純物の
活性化アニール処理を行うことによって、ソース・ドレ
イン領域１５を形成する。
【００３８】［工程−１１０］その後、例えばＳｉＯ2
から成る層間絶縁層２０を全面に成膜する。次に、層間
絶縁層２０の上にＴｉから成るバッファ層２１をスパッ
タ法にて成膜する。バッファ層２１は、下部電極層の層
間絶縁層２０への密着性向上、下部電極層の結晶性向上
を目的として成膜する。次いで、バッファ層２１上にＲ
ｕから成る下部電極層２２Ａ（金属層に相当する）をス
パッタ法にて成膜する（図４の（Ａ）参照）。バッファ
層２１及び下部電極層２２Ａの成膜条件を以下の表２及
び表３のとおりとした。尚、表中、「ターゲットからの
距離」は、ターゲットから半導体基板までの距離を意味
する。
【００３９】
【表２】 Ｔｉから成るバッファ層の成膜条件 ターゲット ：Ｔｉ プロセスガス：Ａｒ＝４０sccm 圧力 ：０．２〜０．６Ｐａ ＤＣパワー ：３８０〜４５０Ｗ ターゲットからの距離：５〜９ｃｍ スパッタ速度：５〜１０ｎｍ／分 膜厚 ：約３０ｎｍ
【００４０】
【表３】 Ｒｕから成る下部電極層の成膜条件 ターゲット ：Ｒｕ プロセスガス：Ａｒ＝３０sccm 圧力 ：０．３Ｐａ パワー ：２００Ｗ ターゲットからの距離：８０〜９０ｍｍ スパッタ速度：５〜３０ｎｍ／分 膜厚 ：約２００ｎｍ
【００４１】［工程−１２０］そして、金属層に相当す
る下部電極層２２Ａに、０．１ＭＰａの酸化雰囲気中で
所定の温度（９３０Ｋ）にて５０分間、熱処理を施し、
下部電極層２２Ａの表面を拡散律速反応に基づき酸化す
ることによって金属酸化物層２２Ｂ（ＲｕＯ2層）を形
成した（図４の（Ｂ）参照）。金属酸化物層２２Ｂの厚
さｄsは、７０ｎｍであった。尚、金属層である下部電
極層２２Ａに酸化雰囲気中で所定の温度にて熱処理を施
す際の、所定の温度（９３０Ｋ）までの下部電極層２２
Ａの昇温を、急速昇温法にて行った。昇温速度を１００
ｄｅｇ／秒とした。
【００４２】［工程−１３０］その後、例えば、ＭＯＣ
ＶＤ法によって、Ｂｉ系層状構造ペロブスカイト型の強
誘電体材料から成る強誘電体薄膜２３Ａを全面に成膜す
る。例えば、式（２）のＢｉXＳｒYＴａ2Ｏdで表される
強誘電体薄膜２３Ａの成膜条件を以下の表４に例示す
る。尚、表４中、「ｔｈｄ」は、テトラメチルヘプタン
ジオンの略である。また、表４に示したソース原料はテ
トラヒドロフラン（ＴＨＦ）を主成分とする溶媒中に溶
解されている。
【００４３】
【表４】 ＭＯＣＶＤ法による成膜 ソース材料 ：Ｓｒ（ｔｈｄ）2−tetraglyme Ｂｉ（Ｃ6Ｈ5）3 Ｔａ（Ｏ−ｉＣ3Ｈ7）4（ｔｈｄ） 成膜温度 ：４００〜７００゜Ｃ プロセスガス：Ａｒ／Ｏ2＝１０００／１０００ｃｍ3 成膜速度 ：５〜２０ｎｍ／分
【００４４】あるいは又、式（２）のＢｉXＳｒYＴａ2
Ｏdで表される強誘電体薄膜をパルスレーザアブレーシ
ョン法、ゾル−ゲル法、あるいはＲＦスパッタ法にて全
面に形成することもできる。これらの場合の成膜条件を
以下に例示する。尚、ゾル−ゲル法によって厚い強誘電
体薄膜を成膜する場合、所望の回数、スピンコート及び
乾燥、あるいはスピンコート及び焼成を繰り返せばよ
い。
【００４５】
【表５】 パルスレーザアブレーション法による成膜 ターゲット：Ｂｉ2ＳｒＴａ2Ｏ9 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、パルス幅２５ｎ秒、 ５Ｈｚ） 成膜温度 ：４００〜８００゜Ｃ 酸素濃度 ：３Ｐａ
【００４６】
【表６】 ゾル−ゲル法による成膜 原料：Ｂｉ（ＣＨ3（ＣＨ2）3ＣＨ（Ｃ2Ｈ5）ＣＯＯ）3 ［ビスマス・２エチルヘキサン酸，Ｂｉ（ＯＯｃ）3］ Ｓｒ（ＣＨ3（ＣＨ2）3ＣＨ（Ｃ2Ｈ5）ＣＯＯ）２ ［ビスマス・２エチルヘキサン酸，Ｓｒ（ＯＯｃ）２］ Ｔａ（ＯＥｔ）5 ［タンタル・エトキシド］ スピンコート条件：３０００ｒｐｍ×２０秒 乾燥：２５０゜Ｃ×７分 焼成：４００〜８００゜Ｃ×１時間（必要に応じてＲＴＡ処理を加える）
【００４７】
【表７】 ＲＦスパッタ法による成膜 ターゲット：Ｂｉ2ＳｒＴａ2Ｏ9セラミックターゲット ＲＦパワー：１．２Ｗ〜２．０Ｗ／ターゲット１ｃｍ2 雰囲気圧力：０．２〜１．３Ｐａ 成膜温度 ：室温〜６００゜Ｃ プロセスガス：Ａｒ／Ｏ2の流量比＝２／１〜９／１
【００４８】［工程−１４０］その後、強誘電体薄膜２
３Ａ上にスパッタ法にてＲｕＯ2から成る上部電極層２
４Ａを成膜する。こうして、図５の（Ａ）に模式的な一
部断面図を示すように、金属層である下部電極層２２Ａ
と、下部電極層２２Ａの表面を酸化することにより形成
された金属酸化物層２２Ｂとから構成されており、金属
酸化物層２２Ｂが強誘電体薄膜２３Ａとの界面に位置す
る構造を得ることができる。
【００４９】［工程−１５０］その後、上部電極層２４
Ａ、強誘電体薄膜２３Ａ、下部電極層２２Ａ及びバッフ
ァ層２１をミリング法にてパターニングし、下部電極２
２、キャパシタ絶縁膜２３及び上部電極２４から構成さ
れたキャパシタを形成する（図５の（Ｂ）参照）。尚、
下部電極２２は、金属層である下部電極層２２Ａと、金
属層である下部電極層２２Ａの表面を酸化することによ
り形成された金属酸化物層２２Ｂとから構成されてお
り、金属酸化物層２２Ｂはキャパシタ絶縁膜２３との界
面に位置する。
【００５０】［工程−１６０］次に、全面に絶縁層２５
を成膜する（図６の（Ａ）参照）。その後、ソース・ド
レイン領域１５の上方の絶縁層２５及び層間絶縁層２０
に開口部２６をＲＩＥ法にて形成する（図６の（Ｂ）参
照）。
【００５１】［工程−１７０］次いで、キャパシタ構造
から延在した下部電極層２２Ａの上方の絶縁層２５の部
分、及び上部電極２４の上方の絶縁層２５の部分のそれ
ぞれに開口部２７を形成した後（図７の（Ａ）参照）、
開口部２６，２７内を含む絶縁層２５上に、例えば、Ｔ
ｉ層、ＴｉＮ層、アルミニウム系合金層、Ｔｉ層、Ｔｉ
Ｎ層、Ｔｉ層をスパッタ法にて順次成膜し、その後、こ
れらの各層をパターニングする。これによって、一方の
ソース・ドレイン領域１５は、配線２９及びコンタクト
プラグ２６Ａを介して下部電極２２と電気的に接続され
る。また、絶縁層２５上に形成されたプレート線２８と
上部電極２４とが接続される。更には、他方のソース・
ドレイン領域１５と接続されたビット線３０が形成され
る。こうして、図７の（Ｂ）に示す半導体メモリセルを
作製することができる。尚、図においては、プレート線
２８、配線２９、ビット線３０等を１層で表した。最後
に、全面にプラズマＣＶＤ法にてＳｉＮから成るパッシ
ベーション膜を成膜する。尚、［工程−１５０］と［工
程−１６０］の間で、酸素雰囲気中で７００゜Ｃ〜８０
０゜Ｃの温度において、１分〜１時間の熱処理を行い、
強誘電体薄膜の結晶性を高めることが望ましい。あるい
は又、［工程−１７０］において開口部２７を形成した
後、酸素雰囲気中で７００゜Ｃ〜８００゜Ｃの温度にお
いて、１分〜１時間の熱処理を行い、強誘電体薄膜の結
晶性を高めることが、一層望ましい。
【００５２】（実施の形態２）実施の形態２において
は、所謂スタック型ＲＡＭを、本発明の半導体メモリセ
ルのキャパシタ構造の作製方法に基づき作製した。半導
体メモリセル用キャパシタの形状を平板状とした。以
下、図８及び図９を参照して、実施の形態２における半
導体メモリセルのキャパシタ構造の作製方法を説明す
る。
【００５３】［工程−２００］先ず、実施の形態１の
［工程−１００］と同様に、半導体基板１０にＭＯＳ型
トランジスタを作製する。
【００５４】［工程−２１０］次いで、ＳｉＯ2から成
る第１の層間絶縁層をＣＶＤ法にて形成した後、一方の
ソース・ドレイン領域１５の上方の第１の層間絶縁層に
開口部１６をＲＩＥ法にて形成する。そして、かかる開
口部１６内を含む第１の層間絶縁層上に不純物がドーピ
ングされた多結晶シリコン層をＣＶＤ法にて成膜する。
次に、第１の層間絶縁層上の多結晶シリコン層をパター
ニングすることによって、ビット線１７を形成する。そ
の後、ＢＰＳＧから成る第２の層間絶縁層を以下に例示
するＣＶＤ法にて全面に形成する。尚、ＢＰＳＧから成
る第２の層間絶縁層の成膜後、窒素ガス雰囲気中で例え
ば９００゜Ｃ×２０分間、第２の層間絶縁層をリフロー
させることが好ましい。更には、必要に応じて、例えば
化学的機械的研磨法（ＣＭＰ法）にて第２の層間絶縁層
の頂面を化学的及び機械的に研磨し、第２の層間絶縁層
を平坦化することが望ましい。尚、第１の層間絶縁層と
第２の層間絶縁層を纏めて、以下、単に層間絶縁層２０
と呼ぶ。 使用ガス：ＳｉＨ4／ＰＨ3／Ｂ2Ｈ6 成膜温度：４００゜Ｃ 反応圧力：常圧
【００５５】次に、他方のソース・ドレイン領域１５の
上方の層間絶縁層２０に開口部１８をＲＩＥ法にて形成
した後、かかる開口部１８内を、不純物をドーピングし
た多結晶シリコンで埋め込み、接続孔（コンタクトプラ
グ）１９を完成させる。こうして、図８の（Ａ）に模式
的な一部断面図を示す構造を得ることができる。尚、図
においては、第１の層間絶縁層と第２の層間絶縁層を纏
めて、層間絶縁層２０で表した。また、ビット線１７は
第１の層間絶縁層上を、図の左右方向に接続孔１９と接
触しないように延びているが、かかるビット線の図示は
省略した。
【００５６】尚、接続孔（コンタクトプラグ）１９は、
層間絶縁層２０に形成された開口部１８内に、例えば、
タングステン、Ｔｉ、Ｐｔ、Ｐｄ、Ｃｕ、ＴｉＷ、Ｔｉ
ＮＷ、ＷＳｉ2、ＭｏＳｉ2等の高融点金属や金属シリサ
イドから成る金属配線材料を埋め込むことによって形成
することもできる。接続孔１９の頂面は層間絶縁層２０
の表面と略同じ平面に存在していてもよいし、接続孔１
９の頂部が層間絶縁層２０の表面に延在していてもよ
い。タングステンにて開口部１８を埋め込み、接続孔１
９を形成する条件を、以下の表８に例示する。尚、タン
グステンにて開口部１８を埋め込む前に、Ｔｉ層及びＴ
ｉＮ層を順に例えばマグネトロンスパッタ法にて開口部
１８内を含む層間絶縁層２０の上に成膜する。ここで、
Ｔｉ層及びＴｉＮ層を形成する理由は、オーミックな低
コンタクト抵抗を得ること、ブランケットタングステン
ＣＶＤ法における半導体基板１０の損傷発生の防止、タ
ングステンの密着性向上のためである。
【００５７】
【表８】 Ｔｉ層（厚さ：２０ｎｍ）のスパッタ条件 プロセスガス：Ａｒ＝３５sccm 圧力 ：０．５２Ｐａ ＲＦパワー ：２ｋＷ 基板の加熱 ：無し ＴｉＮ層（厚さ：１００ｎｍ）のスパッタ条件 プロセスガス：Ｎ2／Ａｒ＝１００／３５sccm 圧力 ：１．０Ｐａ ＲＦパワー ：６ｋＷ 基板の加熱 ：無し タングステンのＣＶＤ成膜条件 使用ガス：ＷＦ6／Ｈ2／Ａｒ＝４０／４００／２２５０sccm 圧力 ：１０．７ｋＰａ 成膜温度：４５０゜Ｃ タングステン層及びＴｉＮ層、Ｔｉ層のエッチング条件 第１段階のエッチング：タングステン層のエッチング 使用ガス ：ＳＦ6／Ａｒ／Ｈｅ＝１１０：９０：５sccm 圧力 ：４６Ｐａ ＲＦパワー：２７５Ｗ 第２段階のエッチング：ＴｉＮ層／Ｔｉ層のエッチング 使用ガス ：Ａｒ／Ｃｌ2＝７５／５sccm 圧力 ：６．５Ｐａ ＲＦパワー：２５０Ｗ
【００５８】［工程−２２０］次に、層間絶縁層２０上
に、実施の形態１の［工程−１１０］と同様にして、層
間絶縁層２０上にＴｉから成るバッファ層２１をスパッ
タ法にて成膜した後、Ｒｕから成る下部電極層２２Ａを
スパッタ法にて成膜する。Ｔｉから成るバッファ層２１
の成膜条件及びＲｕから成る下部電極層２２Ａの成膜条
件は、表２及び表３に示した条件と同様とすることがで
きる。次いで、実施の形態１の［工程−１２０］と同様
にして、金属層に相当する下部電極層２２Ａに、酸化雰
囲気中で所定の温度で熱処理を施し、下部電極層２２Ａ
の表面を拡散律速反応に基づき酸化することによって金
属酸化物層２２Ｂ（ＲｕＯ2層）を形成する。その後、
金属酸化物層２２Ｂを含む下部電極層２２Ａ及びバッフ
ァ層２１をパターニングする（図８の（Ｂ）参照）。
【００５９】［工程−２３０］その後、金属酸化物層２
２Ｂ上を含む全面に、式（２）のＢｉXＳｒYＴａ2Ｏdで
表される強誘電体薄膜を形成する。尚、かかる強誘電体
薄膜の形成方法は、実施の形態１と同様の方法とした。
【００６０】［工程−２４０］その後、強誘電体薄膜上
にスパッタ法にてＲｕＯ2から成る上部電極層を成膜す
る。次いで、上部電極層及び強誘電体薄膜をＲＩＥ法に
てパターニングして、下部電極２２と上部電極２４で挟
まれたキャパシタ絶縁膜２３から構成されたキャパシタ
を形成する。こうして、金属層である下部電極層２２Ａ
と、金属層である下部電極層２２Ａの表面を拡散律速反
応に基づき酸化することにより形成された金属酸化物層
２２Ｂとから構成されており、金属酸化物層２２Ｂがキ
ャパシタ絶縁膜２３との界面に位置する下部電極２２が
得られる。
【００６１】［工程−２５０］次に、全面に絶縁層２５
を堆積させ、上部電極２４の上方のかかる絶縁層２５に
開口部２７をＲＩＥ法にて形成する。そして、酸素雰囲
気中で７００゜Ｃ〜８００゜Ｃの温度において、１０分
〜１時間の熱処理を行い、強誘電体薄膜の結晶性を高め
ることが望ましい。次いで、開口部２７内を含む絶縁層
２５上に、例えばアルミニウム系合金から成る金属配線
材料層をスパッタ法にて形成し、金属配線材料層をパタ
ーニングすることによってプレート線２８を形成する。
こうして、図９に模式的な一部断面図を示す構造を得る
ことができる。尚、半導体メモリセルの構造に依って
は、ビット線１７の形成をプレート線２８の形成の後に
行ってもよい。
【００６２】実施の形態２と同様の方法で、スタック型
ＲＡＭの一種であるペデステル型ＲＡＭを作製すること
もできる。即ち、半導体メモリセル用キャパシタの形状
を柱状とすることもできる。図１０に模式的な一部断面
図を示すペデステル型ＲＡＭにおいては、下部電極２２
は柱状であり、キャパシタ絶縁膜２３は下部電極２２の
表面を被覆している構造を有する。このような構造にす
ることで、キャパシタ絶縁膜２３の有効面積を拡大する
ことができる。即ち、キャパシタ構造の蓄積電荷量を増
加させることができる。
【００６３】以上、本発明を、好ましい実施例及び発明
の実施の形態に基づき説明したが、本発明はこれらに限
定されるものではない。実施例や発明の実施の形態にお
ける下部電極やキャパシタ絶縁膜の形成条件は例示であ
り、適宜変更することができる。実施の形態において
は、下部電極を金属層と金属酸化物層とから構成した
が、上部電極を金属層と金属酸化物層とから構成しても
よいし、下部電極及び上部電極の両方を金属層と金属酸
化物層とから構成してもよい。
【００６４】Ｒｕから成る金属層の成膜をＭＯＣＶＤ法
にて行うこともできる。この場合には、この場合には、
原料ガスとして、Ｒｕ（Ｃ5Ｈ7Ｏ2）3、あるいはＲｕ
（Ｃ5Ｈ5）2を用い、水素ガス雰囲気下で成膜を行えば
よい。あるいは又、Ｒｕから成る金属層の成膜を、電子
ビーム（５００Ｗ）をＲｕ金属チップに照射することに
よる電子ビーム蒸着法（蒸着レート：５０ｎｍ／分）に
て行うこともできる。
【００６５】誘電体薄膜（強誘電体薄膜）を、Ｂｉ系層
状構造ペロブスカイト型の強誘電体材料から構成する代
わりに、ＰＺＴあるいはＰＺＬＴから構成することもで
きる。マグネトロンスパッタ法によるＰＺＴあるいはＰ
ＺＬＴの成膜条件を以下の表９に例示する。あるいは
又、ＰＺＴやＰＬＺＴを、反応性スパッタ法、電子ビー
ム蒸着法、又はＭＯＣＶＤ法にて形成することもでき
る。
【００６６】
【表９】 ターゲット ：ＰＺＴあるいはＰＺＬＴ プロセスガス：Ａｒ／Ｏ2＝９０体積％／１０体積％ 圧力 ：４Ｐａ パワー ：５０Ｗ 成膜温度 ：５００゜Ｃ
【００６７】更には、ＰＺＴやＰＬＺＴをパルスレーザ
アブレーション法にて形成することもできる。この場合
の成膜条件を以下の表１０に例示する。
【００６８】
【表１０】 ターゲット：ＰＺＴ又はＰＬＺＴ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ） 出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2） 成膜温度 ：５５０〜６００゜Ｃ 酸素濃度 ：４０〜１２０Ｐａ
【００６９】本発明の半導体メモリセル用キャパシタに
おける上部電極層を構成する材料として、ＲｕＯ2以外
にも、例えば、Ｒｕ、Ｉｒ、ＩｒＯ2、ＲｕＯ2／Ｒｕの
積層構造、ＩｒＯ2／Ｉｒの積層構造、Ｐｄ／Ｔｉの積
層構造、Ｐｄ／Ｔａの積層構造、Ｐｄ／Ｔｉ／Ｔａの積
層構造、Ｌａ0.5Ｓｒ0.5ＣｏＯ3（ＬＳＣＯ）、ＬＳＣ
Ｏ／Ｐｄの積層構造、ＹＢａ2Ｃｕ3Ｏ7を挙げることが
できる。尚、積層構造においては、「／」の前に記載さ
れた材料が強誘電体薄膜側を構成し、「／」の後に記載
された材料が配線側を構成する。上部電極層の成膜は、
例えばスパッタ法、反応性スパッタ法、電子ビーム蒸着
法、ＭＯＣＶＤ法、あるいはパルスレーザアブレーショ
ン法といった成膜材料に適宜適した方法にて行うことが
できる。また、上部電極層を構成する材料のパターニン
グは、例えばイオンミリング法やＲＩＥ法にて行うこと
ができる。
【００７０】上部電極層を、例えばＬＳＣＯから構成し
た場合のパルスレーザアブレーション法による成膜条件
を以下の表１１に例示する。
【００７１】
【表１１】
【００７２】本発明の半導体メモリセル用キャパシタ及
びその作製方法を、強誘電体薄膜を用いた不揮発性半導
体メモリセル（所謂ＦＥＲＡＭ）のみならず、ＤＲＡＭ
に適用することもできる。この場合には、強誘電体薄膜
の分極を、分極反転の起きない付加電圧の範囲で利用す
る。即ち、外部電界による最大（飽和）分極Ｐmaxと外
部電界が０の場合の残留分極Ｐrとの差（Ｐmax−Ｐr）
が、電源電圧に対して一定の関係（ほぼ比例する関係）
を有する特性を利用する。強誘電体薄膜の分極状態は、
常に飽和分極（Ｐmax）と残留分極（Ｐr）の間にあり、
反転しない。データはリフレッシュによって保持され
る。あるいは、高誘電率を有し、ペロブスカイト構造や
擬ペロブスカイト構造を有する、例えばＢａＴｉＯ3、
ＳｒＴｉＯ3、（Ｂａ，Ｓｒ）ＴｉＯ3から成る誘電体薄
膜を用いてキャパシタを構成し、ＤＲＡＭメモリとする
こともできる。
【００７３】
【発明の効果】本発明においては、金属層の表面を拡散
律速反応に基づき酸化することによって金属酸化物層を
形成するので、緻密な金属酸化物層を形成することがで
きる。しかも、少なくとも一方の電極における金属酸化
物層がキャパシタ絶縁膜との界面に位置するように形成
されているので、電極が長時間に亙り高温雰囲気に曝さ
れた場合であっても、蒸発や再酸化によって電極の表面
の平坦性が失われることはない。従って、高い信頼性を
有する半導体メモリセル用キャパシタの電極あるいは半
導体メモリセル用キャパシタを作製することができる。
【図面の簡単な説明】
【図１】実施例１における、ｌｎ｛−ｌｎ（１−Ｃ）｝
対ｌｎ（ｔ）の関係を示すグラフである。
【図２】実施例１にて得られたＲｕ金属単結晶粉体及び
酸化物粉体のＸ線回折パターンを示す図である。
【図３】実施例２における、ｌｎ｛−ｌｎ（１−Ｃ）｝
対ｌｎ（ｔ）の関係を示すグラフである。
【図４】発明の実施の形態１における半導体メモリセル
の作製方法を説明するための半導体基板等の模式的な一
部断面図である。
【図５】図４に引き続き、発明の実施の形態１における
半導体メモリセルの作製方法を説明するための半導体基
板等の模式的な一部断面図である。
【図６】図５に引き続き、発明の実施の形態１における
半導体メモリセルの作製方法を説明するための半導体基
板等の模式的な一部断面図である。
【図７】図６に引き続き、発明の実施の形態１における
半導体メモリセルの作製方法を説明するための半導体基
板等の模式的な一部断面図である。
【図８】発明の実施の形態２における半導体メモリセル
の作製方法を説明するための半導体基板等の模式的な一
部断面図である。
【図９】図８に引き続き、発明の実施の形態２における
半導体メモリセルの作製方法を説明するための半導体基
板等の模式的な一部断面図である。
【図１０】ペデステル型半導体メモリセルの模式的な一
部断面図である。
【図１１】強誘電体のＰ−Ｅヒステリシスループ図であ
る。
【符号の説明】
１０・・・半導体基板、１１・・・素子分離領域、１２
・・・ゲート酸化膜、１３・・・ゲート電極、１４・・
・ゲートサイドウオール、１５・・・ソース・ドレイン
領域、１６，１８，２６，２７・・・開口部、１７，３
０・・・ビット線、１９，２６Ａ・・・接続孔（コンタ
クトプラグ）、２０・・・層間絶縁層、２１・・・バッ
ファ層、２２・・・下部電極、２２Ａ・・・下部電極
層、２３・・・キャパシタ絶縁膜、２３Ａ・・・強誘電
体薄膜、２４・・・上部電極、２４Ａ・・・上部電極
層、２５・・・絶縁層、２８・・・プレート線、２９・
・・配線、３０・・・ビット線

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】２つの電極と、これらの電極に挟まれた誘
    電体薄膜から成るキャパシタ絶縁膜とから構成された半
    導体メモリセル用キャパシタにおいて、 少なくとも一方の電極は、金属層と、該金属層の表面を
    拡散律速反応に基づき酸化することにより形成された金
    属酸化物層とから構成されており、該金属酸化物層は該
    キャパシタ絶縁膜との界面に位置することを特徴とする
    半導体メモリセル用キャパシタの電極。
  2. 【請求項２】金属層は、ルテニウム又はイリジウムから
    成ることを特徴とする請求項１に記載の半導体メモリセ
    ル用キャパシタの電極。
  3. 【請求項３】金属酸化物層の厚さは、１×１０-8ｍ乃至
    １×１０-7ｍであることを特徴とする請求項１に記載の
    半導体メモリセル用キャパシタの電極。
  4. 【請求項４】２つの電極と、これらの電極に挟まれた誘
    電体薄膜から成るキャパシタ絶縁膜とから構成された半
    導体メモリセル用キャパシタにおける電極の作製方法で
    あって、 金属層を成膜した後、該金属層に酸化雰囲気中で所定の
    温度にて熱処理を施し、該金属層の表面を拡散律速反応
    に基づき酸化することによって金属酸化物層を形成する
    ことを特徴とする半導体メモリセル用キャパシタの電極
    作製方法。
  5. 【請求項５】金属層は、ルテニウム又はイリジウムから
    成ることを特徴とする請求項４に記載の半導体メモリセ
    ル用キャパシタの電極作製方法。
  6. 【請求項６】金属酸化物層の厚さは、１×１０-8ｍ乃至
    １×１０-7ｍであることを特徴とする請求項４に記載の
    半導体メモリセル用キャパシタの電極作製方法。
  7. 【請求項７】金属層に酸化雰囲気中で所定の温度にて熱
    処理を施す際の、所定の温度までの金属層の昇温を急速
    昇温法にて行うことを特徴とする請求項４に記載の半導
    体メモリセル用キャパシタの電極作製方法。
  8. 【請求項８】２つの電極と、これらの電極に挟まれた誘
    電体薄膜から成るキャパシタ絶縁膜から構成された半導
    体メモリセル用キャパシタであって、 少なくとも一方の電極は、金属層と、該金属層の表面を
    拡散律速反応に基づき酸化することにより形成された金
    属酸化物層とから構成されており、該金属酸化物層は該
    キャパシタ絶縁膜との界面に位置し、 誘電体薄膜は、ペロブスカイト構造、擬ペロブスカイト
    構造若しくは層状構造を有する誘電体材料から成ること
    を特徴とする半導体メモリセル用キャパシタ。
  9. 【請求項９】金属層は、ルテニウム又はイリジウムから
    成ることを特徴とする請求項８に記載の半導体メモリセ
    ル用キャパシタ。
  10. 【請求項１０】金属酸化物層の厚さは、１×１０-8ｍ乃
    至１×１０-7ｍであることを特徴とする請求項８に記載
    の半導体メモリセル用キャパシタ。
  11. 【請求項１１】誘電体薄膜は、 （ＢｉX，Ｓｒ1-X）2（ＳｒY，Ｂｉ1-Y）（ＴａZ，Ｎｂ
    1-Z）2Ｏd 式（１） （但し、０．９≦Ｘ≦１．０、０．７≦Ｙ≦１．０、０
    ≦Ｚ≦１．０、８．７≦ｄ≦９．３）で表される結晶相
    を主たる結晶相として含んでいることを特徴とする請求
    項８に記載の半導体メモリセル用キャパシタ。
  12. 【請求項１２】誘電体薄膜は、 ＢｉXＳｒYＴａ2Ｏd 式（２） （但し、Ｘ＋Ｙ＝３、０．７≦Ｙ≦１．３、８．７≦ｄ
    ≦９．３）で表される結晶相を主たる結晶相として含ん
    でいることを特徴とする請求項８に記載の半導体メモリ
    セル用キャパシタ。
  13. 【請求項１３】２つの電極と、これらの電極に挟まれた
    誘電体薄膜から成るキャパシタ絶縁膜とから構成された
    半導体メモリセル用キャパシタの作製方法であって、 金属層を成膜した後、該金属層に酸化雰囲気中で所定の
    温度にて熱処理を施し、該金属層の表面を拡散律速反応
    に基づき酸化することによって金属酸化物層を形成する
    ことで、金属層と、キャパシタ絶縁膜との界面に位置す
    る金属酸化物層とから構成された電極を形成することを
    特徴とする半導体メモリセル用キャパシタの作製方法。
  14. 【請求項１４】金属層と金属酸化物層とから構成された
    電極を形成した後、該金属酸化物層上に誘電体薄膜を形
    成することを特徴とする請求項１３に記載の半導体メモ
    リセル用キャパシタの作製方法。
  15. 【請求項１５】金属層は、ルテニウム又はイリジウムか
    ら成ることを特徴とする請求項１３に記載の半導体メモ
    リセル用キャパシタの作製方法。
  16. 【請求項１６】金属酸化物層の厚さは、１×１０-8ｍ乃
    至１×１０-7ｍであることを特徴とする請求項１３に記
    載の半導体メモリセル用キャパシタの作製方法。
  17. 【請求項１７】金属層に酸化雰囲気中で所定の温度にて
    熱処理を施す際の、所定の温度までの金属層の昇温を急
    速昇温法にて行うことを特徴とする請求項１３に記載の
    半導体メモリセル用キャパシタの作製方法。
  18. 【請求項１８】誘電体薄膜は、ペロブスカイト構造、擬
    ペロブスカイト構造若しくは層状構造を有する誘電体材
    料から成ることを特徴とする請求項１３に記載の半導体
    メモリセル用キャパシタの作製方法。
  19. 【請求項１９】誘電体薄膜は、 （ＢｉX，Ｓｒ1-X）2（ＳｒY，Ｂｉ1-Y）（ＴａZ，Ｎｂ
    1-Z）2Ｏd 式（１） （但し、０．９≦Ｘ≦１．０、０．７≦Ｙ≦１．０、０
    ≦Ｚ≦１．０、８．７≦ｄ≦９．３）で表される結晶相
    を主たる結晶相として含んでいることを特徴とする請求
    項１８に記載の半導体メモリセル用キャパシタの作製方
    法。
  20. 【請求項２０】誘電体薄膜は、 ＢｉXＳｒYＴａ2Ｏd 式（２） （但し、Ｘ＋Ｙ＝３、０．７≦Ｙ≦１．３、８．７≦ｄ
    ≦９．３）で表される結晶相を主たる結晶相として含ん
    でいることを特徴とする請求項１８に記載の半導体メモ
    リセル用キャパシタの作製方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001036030A (ja) * 1999-06-28 2001-02-09 Hyundai Electronics Ind Co Ltd 半導体デバイス及びその製造方法
JP2002531943A (ja) * 1998-11-30 2002-09-24 アンテルユニヴェルシテール・ミクロ−エレクトロニカ・サントリュム・ヴェー・ゼッド・ドゥブルヴェ 強誘電コンデンサの作成方法および基板上にｐｚｔ層を成長させる方法
US6579753B2 (en) 2000-09-21 2003-06-17 Oki Electric Industry Co., Ltd. Method of fabricating a semiconductor storage device having a transistor unit and a ferroelectric capacitor
JP2006066414A (ja) * 2004-08-24 2006-03-09 Oki Electric Ind Co Ltd 強誘電体メモリの製造方法
JP2009105137A (ja) * 2007-10-22 2009-05-14 Fujitsu Ltd 半導体装置の製造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3545279B2 (ja) 1999-10-26 2004-07-21 富士通株式会社 強誘電体キャパシタ、その製造方法、および半導体装置
US6475854B2 (en) * 1999-12-30 2002-11-05 Applied Materials, Inc. Method of forming metal electrodes
US7253076B1 (en) * 2000-06-08 2007-08-07 Micron Technologies, Inc. Methods for forming and integrated circuit structures containing ruthenium and tungsten containing layers
KR100612561B1 (ko) * 2000-06-19 2006-08-11 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
US7378719B2 (en) * 2000-12-20 2008-05-27 Micron Technology, Inc. Low leakage MIM capacitor
US7105444B2 (en) 2001-07-19 2006-09-12 Samsung Electronics Co., Ltd. Method for forming a wiring of a semiconductor device, method for forming a metal layer of a semiconductor device and apparatus for performing the same
US20030036242A1 (en) * 2001-08-16 2003-02-20 Haining Yang Methods of forming metal-comprising materials and capacitor electrodes; and capacitor constructions
AU2003234817A1 (en) * 2002-05-17 2003-12-02 Matsushita Electric Industrial Co., Ltd. Semiconductor device and its manufacturing method
KR100487528B1 (ko) * 2002-06-26 2005-05-03 삼성전자주식회사 피로 현상을 억제하기 위한 금속산화막을 갖는 강유전체캐패시터 및 그 제조방법
US8445913B2 (en) 2007-10-30 2013-05-21 Spansion Llc Metal-insulator-metal (MIM) device and method of formation thereof

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5003428A (en) * 1989-07-17 1991-03-26 National Semiconductor Corporation Electrodes for ceramic oxide capacitors
US4982309A (en) * 1989-07-17 1991-01-01 National Semiconductor Corporation Electrodes for electrical ceramic oxide devices
EP0557937A1 (en) * 1992-02-25 1993-09-01 Ramtron International Corporation Ozone gas processing for ferroelectric memory circuits
JP3407204B2 (ja) * 1992-07-23 2003-05-19 オリンパス光学工業株式会社 強誘電体集積回路及びその製造方法
US5566045A (en) * 1994-08-01 1996-10-15 Texas Instruments, Inc. High-dielectric-constant material electrodes comprising thin platinum layers
US5555486A (en) * 1994-12-29 1996-09-10 North Carolina State University Hybrid metal/metal oxide electrodes for ferroelectric capacitors
JP3363301B2 (ja) * 1995-03-08 2003-01-08 シャープ株式会社 強誘電体薄膜被覆基板及びその製造方法及び強誘電体薄膜被覆基板によって構成された不揮発性メモリ
US5708302A (en) * 1995-04-26 1998-01-13 Symetrix Corporation Bottom electrode structure for dielectric capacitors
JPH09102591A (ja) * 1995-07-28 1997-04-15 Toshiba Corp 半導体装置及びその製造方法
US5695815A (en) * 1996-05-29 1997-12-09 Micron Technology, Inc. Metal carboxylate complexes for formation of metal-containing films on semiconductor devices
JP3587004B2 (ja) * 1996-11-05 2004-11-10 ソニー株式会社 半導体メモリセルのキャパシタ構造及びその作製方法
US5807774A (en) * 1996-12-06 1998-09-15 Sharp Kabushiki Kaisha Simple method of fabricating ferroelectric capacitors

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002531943A (ja) * 1998-11-30 2002-09-24 アンテルユニヴェルシテール・ミクロ−エレクトロニカ・サントリュム・ヴェー・ゼッド・ドゥブルヴェ 強誘電コンデンサの作成方法および基板上にｐｚｔ層を成長させる方法
JP4772188B2 (ja) * 1998-11-30 2011-09-14 アイメック 強誘電コンデンサの作成方法および基板上にｐｚｔ層を成長させる方法
JP2001036030A (ja) * 1999-06-28 2001-02-09 Hyundai Electronics Ind Co Ltd 半導体デバイス及びその製造方法
US6579753B2 (en) 2000-09-21 2003-06-17 Oki Electric Industry Co., Ltd. Method of fabricating a semiconductor storage device having a transistor unit and a ferroelectric capacitor
JP2006066414A (ja) * 2004-08-24 2006-03-09 Oki Electric Ind Co Ltd 強誘電体メモリの製造方法
JP4593204B2 (ja) * 2004-08-24 2010-12-08 Ｏｋｉセミコンダクタ株式会社 強誘電体メモリの製造方法
JP2009105137A (ja) * 2007-10-22 2009-05-14 Fujitsu Ltd 半導体装置の製造方法

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