JPH10209315A - 半導体パッケージ及びその製造方法 - Google Patents
半導体パッケージ及びその製造方法Info
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- JPH10209315A JPH10209315A JP9359361A JP35936197A JPH10209315A JP H10209315 A JPH10209315 A JP H10209315A JP 9359361 A JP9359361 A JP 9359361A JP 35936197 A JP35936197 A JP 35936197A JP H10209315 A JPH10209315 A JP H10209315A
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Abstract
(57)【要約】
【課題】 横及び縦方向へのパッケージの積層が容易に
行えるようにして、実装面積を縮小するとともに、単位
実装面積当たり集積容量を増大させることができるよう
にする。 【解決手段】 内部に半導体チップを収納する矩形状の
パッケージボデーの一辺から突出する複数のバリヤで溝
を形成させ、その溝の内面、バリヤの表面に平板状の接
続部材を張り付け、その接続部材をチップのボンディン
グパッドと電気的に接続させる。シーリング部材で表面
を覆って全体を矩形のブロックとし、その一辺部から突
出しているバリヤの表面に張り付けた接続部材で電気的
に接続させるようにした。
行えるようにして、実装面積を縮小するとともに、単位
実装面積当たり集積容量を増大させることができるよう
にする。 【解決手段】 内部に半導体チップを収納する矩形状の
パッケージボデーの一辺から突出する複数のバリヤで溝
を形成させ、その溝の内面、バリヤの表面に平板状の接
続部材を張り付け、その接続部材をチップのボンディン
グパッドと電気的に接続させる。シーリング部材で表面
を覆って全体を矩形のブロックとし、その一辺部から突
出しているバリヤの表面に張り付けた接続部材で電気的
に接続させるようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体パッケージ
及びその製造方法に関するもので、より詳細には、横及
び縦方向へのパッケージの積層が容易に行われるように
して、実装面積を縮小させるとともに、単位実装面積当
たり集積容量を増加させ得るようにした新規な半導体パ
ッケージ及びその製造方法に関するものである。
及びその製造方法に関するもので、より詳細には、横及
び縦方向へのパッケージの積層が容易に行われるように
して、実装面積を縮小させるとともに、単位実装面積当
たり集積容量を増加させ得るようにした新規な半導体パ
ッケージ及びその製造方法に関するものである。
【０００２】
【従来の技術】一般に、半導体パッケージは、実装方式
に基づきホール挿入実装型パッケージと表面実装型パッ
ケージとに大別される。ホール挿入実装型パッケージ
は、配線基板に形成された挿入用ホールにパッケージの
アウトリードを挿入した後、半田付けする方式であり、
ＤＩＰ(Dual Inline Package)、ＳＩＰ(single Inline
Package)、ＰＧＡ(Pin Grid Array)等が代表的なパッケ
ージである。一方、表面実装型パッケージは、パッケー
ジを配線基板の表面に実装する方式であり、ＳＯＰ(Sma
ll Outline Package)、ＳＯＪ(Small Outline J-ben
d)、ＱＦＰ(Quad FlatPackage)等が代表的なパッケージ
である。
に基づきホール挿入実装型パッケージと表面実装型パッ
ケージとに大別される。ホール挿入実装型パッケージ
は、配線基板に形成された挿入用ホールにパッケージの
アウトリードを挿入した後、半田付けする方式であり、
ＤＩＰ(Dual Inline Package)、ＳＩＰ(single Inline
Package)、ＰＧＡ(Pin Grid Array)等が代表的なパッケ
ージである。一方、表面実装型パッケージは、パッケー
ジを配線基板の表面に実装する方式であり、ＳＯＰ(Sma
ll Outline Package)、ＳＯＪ(Small Outline J-ben
d)、ＱＦＰ(Quad FlatPackage)等が代表的なパッケージ
である。
【０００３】しかし、この種の従来の半導体パッケージ
のうちＤＩＰ、ＳＯＰ、ＳＯＪ等は、アウトリードがパ
ッケージボデーの両側に突出する構造である。これは、
積層不可能な構造であって、実装時に大きな実装面積を
占める短所があった。すなわち、上述したＤＩＰ、ＳＯ
Ｐ、ＳＯＪなどのような類型の半導体パッケージは、配
線基板に実装する際、パッケージボデーの両側に突出さ
れたリードが全部配線基板の接続用パッドと接触しなけ
ればならないため、実装面積が広くなり、横または縦方
向へのパッケージの連結または積層が不可能である。し
たがって、より一層広い実装基板を使用することが必要
となるが、実装されるパッケージの全体的な集積容量を
増大させるには限界があった。また、上述のようなパッ
ケージを製造するにあたっては、リードフレームのダム
バー及び支持バーを切るトリミング(trimming)工程及び
アウトリードを所定の形態に曲げるフォーミング(formi
ng)工程等の多数の工程を経るため、半導体パッケージ
の生産性を低下させる等、多くの問題点があった。
のうちＤＩＰ、ＳＯＰ、ＳＯＪ等は、アウトリードがパ
ッケージボデーの両側に突出する構造である。これは、
積層不可能な構造であって、実装時に大きな実装面積を
占める短所があった。すなわち、上述したＤＩＰ、ＳＯ
Ｐ、ＳＯＪなどのような類型の半導体パッケージは、配
線基板に実装する際、パッケージボデーの両側に突出さ
れたリードが全部配線基板の接続用パッドと接触しなけ
ればならないため、実装面積が広くなり、横または縦方
向へのパッケージの連結または積層が不可能である。し
たがって、より一層広い実装基板を使用することが必要
となるが、実装されるパッケージの全体的な集積容量を
増大させるには限界があった。また、上述のようなパッ
ケージを製造するにあたっては、リードフレームのダム
バー及び支持バーを切るトリミング(trimming)工程及び
アウトリードを所定の形態に曲げるフォーミング(formi
ng)工程等の多数の工程を経るため、半導体パッケージ
の生産性を低下させる等、多くの問題点があった。
【０００４】
【発明が解決しようとする課題】本発明は、このような
問題点を解決するためになされたもので、その目的は、
横及び縦方向へのパッケージの積層が容易に行えるよう
にして、実装面積を縮小するとともに、単位実装面積当
たり集積容量を増大させ得るようにした新規な半導体パ
ッケージ及びその製造方法を提供することにある。
問題点を解決するためになされたもので、その目的は、
横及び縦方向へのパッケージの積層が容易に行えるよう
にして、実装面積を縮小するとともに、単位実装面積当
たり集積容量を増大させ得るようにした新規な半導体パ
ッケージ及びその製造方法を提供することにある。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の一実施の態様によれば、回路と複数個の
ボンディングパッドが形成された基準面を有する四角形
状の半導体チップと、上面に形成され前記半導体チップ
が配置される凹部と、一側面上で前記凹部の一側の長辺
に沿って形成され、前記凹部内まで到達する深さの第１
の溝と前記凹部まで到達しない第２の溝とからなる複数
の階段型切開溝と、前記階段型切開溝の間に位置し、隣
り合う前記第１切開溝に挟まれた第１領域と、前記第１
領域から前記長辺に対して垂直方向に延長され、前記第
１の溝と前記第２の溝に挟まれた第２領域とからなる複
数個の階段型バリヤ部とを有するパッケージボデーと、
前記階段型切開溝の前記第１の溝に付着される導電性部
材と、前記半導体チップのボンディングパッドと前記導
電性部材とを電気的に接続する接続部材と、前記半導体
チップ、前記接続部材、及び前記導電性部材と前記接続
部材との接続部をシーリングするシーリング部材とで構
成されることを特徴とする半導体パッケージが提供され
る。
めに、本発明の一実施の態様によれば、回路と複数個の
ボンディングパッドが形成された基準面を有する四角形
状の半導体チップと、上面に形成され前記半導体チップ
が配置される凹部と、一側面上で前記凹部の一側の長辺
に沿って形成され、前記凹部内まで到達する深さの第１
の溝と前記凹部まで到達しない第２の溝とからなる複数
の階段型切開溝と、前記階段型切開溝の間に位置し、隣
り合う前記第１切開溝に挟まれた第１領域と、前記第１
領域から前記長辺に対して垂直方向に延長され、前記第
１の溝と前記第２の溝に挟まれた第２領域とからなる複
数個の階段型バリヤ部とを有するパッケージボデーと、
前記階段型切開溝の前記第１の溝に付着される導電性部
材と、前記半導体チップのボンディングパッドと前記導
電性部材とを電気的に接続する接続部材と、前記半導体
チップ、前記接続部材、及び前記導電性部材と前記接続
部材との接続部をシーリングするシーリング部材とで構
成されることを特徴とする半導体パッケージが提供され
る。
【０００６】また、上記の目的を達成するための本発明
の他の実施の態様によれば、上面に形成され半導体チッ
プが配置される凹部と、一側面上で前記凹部の一側の長
辺に沿って形成され、前記凹部内まで到達する深さの第
１の溝と前記凹部まで到達しない第２の溝とからなる複
数の階段型切開溝と、前記階段型切開溝の間に位置し、
隣り合う前記第１切開溝に挟まれた第１領域と、前記第
１領域から前記長辺に対して垂直方向に延長され、前記
第１の溝と前記第２の溝に挟まれた第２領域とからなる
複数個の階段型バリヤ部とを有するパッケージボデーを
形成する工程と、前記パッケージボデーの前記複数の階
段型切開溝の前記第１の溝に導電性部材を付着する工程
と、表面に複数個のボンディングパッドが形成された半
導体チップを前記凹部に配置する工程と、前記半導体チ
ップ上の前記複数個のパッドと前記複数個の導電性部材
とを接続部材によって電気的に接続する工程と、前記半
導体チップと前記接続部材と、前記導電性部材と前記接
続部材との接続部をシーリング部材でシーリングする工
程とを含むことを特徴とする半導体パッケージの製造方
法が提供される。
の他の実施の態様によれば、上面に形成され半導体チッ
プが配置される凹部と、一側面上で前記凹部の一側の長
辺に沿って形成され、前記凹部内まで到達する深さの第
１の溝と前記凹部まで到達しない第２の溝とからなる複
数の階段型切開溝と、前記階段型切開溝の間に位置し、
隣り合う前記第１切開溝に挟まれた第１領域と、前記第
１領域から前記長辺に対して垂直方向に延長され、前記
第１の溝と前記第２の溝に挟まれた第２領域とからなる
複数個の階段型バリヤ部とを有するパッケージボデーを
形成する工程と、前記パッケージボデーの前記複数の階
段型切開溝の前記第１の溝に導電性部材を付着する工程
と、表面に複数個のボンディングパッドが形成された半
導体チップを前記凹部に配置する工程と、前記半導体チ
ップ上の前記複数個のパッドと前記複数個の導電性部材
とを接続部材によって電気的に接続する工程と、前記半
導体チップと前記接続部材と、前記導電性部材と前記接
続部材との接続部をシーリング部材でシーリングする工
程とを含むことを特徴とする半導体パッケージの製造方
法が提供される。
【０００７】
【発明の実施の形態】以下、本発明の実施の形態を図１
〜図１８ａ、図１８ｂを参照して詳細に説明する。図１
は、本発明の第１の実施の形態である半導体パッケージ
の一部を切開して示す斜視図であり、図２は、図１のＡ
−Ａ線方向の縦断面図である。これらの図に示される本
実施の形態のパッケージは、回路と複数のボンディング
パッド１が形成された基準面を有する四角形状の半導体
チップ２を収納するものである。半導体チップを収納す
る本体部分であるパッケージボデー３は、半導体チップ
２が配置される長方形型の凹部３ａを有し、その凹部３
ａの一方の側の長辺に沿って複数のバリヤ部３ｃが形成
され、そのバリヤ部で複数の切開溝３ｂが形成されてい
る。バリヤ部３ｃはパッケージボデー３の側面となって
いる第１領域３ｃ−１と底からほぼ直角に突出する第２
領域３ｃ−２とで構成されている。また、切開溝３ｂは
第２領域とその隣の第２領域との間に形成され、かつ第
１領域３ｃ−１とその隣の第２領域３ｃ−２の面との間
に細い溝が形成されている。その細い溝にバリヤ部３ｃ
の第２領域３ｃ−２の面に付着された導電性部材４の端
部が差し込まれている。半導体チップ２のボンディング
パッド１と導電性部材４とが接続部材５で電気的に接続
されている。凹部３ａに収納された半導体チップ２と接
続部材５および前記導電性部材４と接続部材５との接続
部をシーリング部材６で覆っている。ここで階段型切開
溝３ｂは、導電部材４を差し込むための凹部３ａ内まで
到達する深さの第１の溝と前記凹部３ａまで到達しない
第２の溝とからなり、その断面が階段状となる。そし
て、階段型バリヤ部３ｃは、上記複数の階段型切開溝３
ｂの間に位置し、隣り合う前記第１切開溝に挟まれた第
１領域３ｃ−１と、前記第１領域３ｃ−１から前記凹部
３ａの幅方向、すなわち前記凹部３ａの長辺に対して垂
直方向に延長され、前記第１の溝と前記第２の溝に挟ま
れた第２領域３ｃ−２とからなる。したがって、階段型
切開溝３ｂのうち第１の溝の幅、すなわち隣り合う階段
型バリヤ部３ｃの第１領域３ｃ−１間の間隙は、第２の
溝の幅、すなわち第２領域３ｃ−２間の間隙より小さ
い。本実施の形態では、図１に示すように、階段型バリ
ヤ部３ｃの一側面が階段状となり、その反対側は前記第
１領域３ｃ−１、第２領域３ｃ−２の側面が一つの平面
となって、階段型バリヤ部３ｃのもうひとつの側面を形
成している。
〜図１８ａ、図１８ｂを参照して詳細に説明する。図１
は、本発明の第１の実施の形態である半導体パッケージ
の一部を切開して示す斜視図であり、図２は、図１のＡ
−Ａ線方向の縦断面図である。これらの図に示される本
実施の形態のパッケージは、回路と複数のボンディング
パッド１が形成された基準面を有する四角形状の半導体
チップ２を収納するものである。半導体チップを収納す
る本体部分であるパッケージボデー３は、半導体チップ
２が配置される長方形型の凹部３ａを有し、その凹部３
ａの一方の側の長辺に沿って複数のバリヤ部３ｃが形成
され、そのバリヤ部で複数の切開溝３ｂが形成されてい
る。バリヤ部３ｃはパッケージボデー３の側面となって
いる第１領域３ｃ−１と底からほぼ直角に突出する第２
領域３ｃ−２とで構成されている。また、切開溝３ｂは
第２領域とその隣の第２領域との間に形成され、かつ第
１領域３ｃ−１とその隣の第２領域３ｃ−２の面との間
に細い溝が形成されている。その細い溝にバリヤ部３ｃ
の第２領域３ｃ−２の面に付着された導電性部材４の端
部が差し込まれている。半導体チップ２のボンディング
パッド１と導電性部材４とが接続部材５で電気的に接続
されている。凹部３ａに収納された半導体チップ２と接
続部材５および前記導電性部材４と接続部材５との接続
部をシーリング部材６で覆っている。ここで階段型切開
溝３ｂは、導電部材４を差し込むための凹部３ａ内まで
到達する深さの第１の溝と前記凹部３ａまで到達しない
第２の溝とからなり、その断面が階段状となる。そし
て、階段型バリヤ部３ｃは、上記複数の階段型切開溝３
ｂの間に位置し、隣り合う前記第１切開溝に挟まれた第
１領域３ｃ−１と、前記第１領域３ｃ−１から前記凹部
３ａの幅方向、すなわち前記凹部３ａの長辺に対して垂
直方向に延長され、前記第１の溝と前記第２の溝に挟ま
れた第２領域３ｃ−２とからなる。したがって、階段型
切開溝３ｂのうち第１の溝の幅、すなわち隣り合う階段
型バリヤ部３ｃの第１領域３ｃ−１間の間隙は、第２の
溝の幅、すなわち第２領域３ｃ−２間の間隙より小さ
い。本実施の形態では、図１に示すように、階段型バリ
ヤ部３ｃの一側面が階段状となり、その反対側は前記第
１領域３ｃ−１、第２領域３ｃ−２の側面が一つの平面
となって、階段型バリヤ部３ｃのもうひとつの側面を形
成している。
【０００８】上記導電性部材４は、上記階段型切開溝３
ｂのうち、上記各階段型バリヤ部３ｃの第１領域３ｃ−
１間、すなわち第１の溝に挿入される。その結果、前記
導電性部材４は、階段型バリヤ部３ｃの一側面に付着さ
れ、導電性部材４と、これに向かい合う前記階段型バリ
ヤ部の第２領域３ｃ−２との間には間隙が存在する。ま
た、図２に示すように、導電性部材４の上面４ｂおよび
下面４ｃがそれぞれパッケージの上部および下部に露出
するように構成されている。さらに、前記導電性部材４
は、その一部が前記凹部３ａの内側まで延長形成されて
おり、そこには階段面４ａを有する切り欠け部が設けら
れている。この階段面４ａには、前記半導体チップ２の
ボンディングパッド１と前記導電性部材４とを電気的に
接続する接続部材５のワイヤが接続される。なお、この
導電性部材４はメタルであり、アルミニウム又は銅合金
が使用可能である。また、半導体チップ２を前記凹部３
ａ内の所定の位置に固定するために、接着部材１０によ
ってパッケージボデー３に接着してもよい。このような
半導体パッケージは、図１５に示すように、実装基板７
のパッド８に導電性物質のソルダ９を利用してパッケー
ジの導電性部材４を接続することによって実装すること
ができる。この際、パッケージが移動することを防止す
るために、パッケージボデー３と実装基板７との間に接
着部材１１を追加してもよい。
ｂのうち、上記各階段型バリヤ部３ｃの第１領域３ｃ−
１間、すなわち第１の溝に挿入される。その結果、前記
導電性部材４は、階段型バリヤ部３ｃの一側面に付着さ
れ、導電性部材４と、これに向かい合う前記階段型バリ
ヤ部の第２領域３ｃ−２との間には間隙が存在する。ま
た、図２に示すように、導電性部材４の上面４ｂおよび
下面４ｃがそれぞれパッケージの上部および下部に露出
するように構成されている。さらに、前記導電性部材４
は、その一部が前記凹部３ａの内側まで延長形成されて
おり、そこには階段面４ａを有する切り欠け部が設けら
れている。この階段面４ａには、前記半導体チップ２の
ボンディングパッド１と前記導電性部材４とを電気的に
接続する接続部材５のワイヤが接続される。なお、この
導電性部材４はメタルであり、アルミニウム又は銅合金
が使用可能である。また、半導体チップ２を前記凹部３
ａ内の所定の位置に固定するために、接着部材１０によ
ってパッケージボデー３に接着してもよい。このような
半導体パッケージは、図１５に示すように、実装基板７
のパッド８に導電性物質のソルダ９を利用してパッケー
ジの導電性部材４を接続することによって実装すること
ができる。この際、パッケージが移動することを防止す
るために、パッケージボデー３と実装基板７との間に接
着部材１１を追加してもよい。
【０００９】次に、本発明の第２の実施の形態を図１４
及び図１５を参照して説明する。この実施の形態に示さ
れる本発明の横積層型半導体パッケージは、二つの半導
体パッケージを横に連結したものである。図１４に示す
ように、導電性部材４Ａが階段型バリヤ部３Ａｃの第１
領域３Ａｃ−１間の切開溝３Ａｂに付着されかつ第２領
域３Ａｃ−２の側面にまで延長された第１の半導体パッ
ケージに対して、第２の半導体パッケージは、その階段
型バリヤ部３Ｂの第１領域３Ｂｃ−１および第２領域３
Ｂｃ−２、切開溝３Ｂｂに付着された導電性部材４Ｂが
互いに対向するようになっている。このような第１、第
２の半導体パッケージの切開溝３Ａｂ、３Ｂｂに互いの
階段型バリヤ部３Ｂｃ、３Ａｃの第２領域３Ｂｃ−２、
３Ａｃ−２に挿入されて互いに噛み合うため、横方向に
付着して実装面積を小さくすることができる。
及び図１５を参照して説明する。この実施の形態に示さ
れる本発明の横積層型半導体パッケージは、二つの半導
体パッケージを横に連結したものである。図１４に示す
ように、導電性部材４Ａが階段型バリヤ部３Ａｃの第１
領域３Ａｃ−１間の切開溝３Ａｂに付着されかつ第２領
域３Ａｃ−２の側面にまで延長された第１の半導体パッ
ケージに対して、第２の半導体パッケージは、その階段
型バリヤ部３Ｂの第１領域３Ｂｃ−１および第２領域３
Ｂｃ−２、切開溝３Ｂｂに付着された導電性部材４Ｂが
互いに対向するようになっている。このような第１、第
２の半導体パッケージの切開溝３Ａｂ、３Ｂｂに互いの
階段型バリヤ部３Ｂｃ、３Ａｃの第２領域３Ｂｃ−２、
３Ａｃ−２に挿入されて互いに噛み合うため、横方向に
付着して実装面積を小さくすることができる。
【００１０】このとき、噛み合った第２領域３Ａｃ−
２、３Ｂｃ−２は、互いに接続した導電性部材４Ａ、４
Ｂが隣接する他の導電性部材４Ａ、４Ｂと相互接続して
電気的に接続される現象を防止するバリヤの機能を兼ね
ている。すなわち、第１パッケージボデー３Ａの導電性
部材４Ａとこれが付着された第２領域３Ａｃ−２は、第
２パッケージボデー３Ｂの導電性部材４Ｂが付着された
第２領域３Ｂｃ−２間の切開溝３Ｂｂにそれぞれ挿入さ
れて互いに噛み合うようになるため、第１パッケージボ
デー３Ａの導電性部材４Ａと第２パッケージボデー３Ｂ
の導電性部材４Ｂは互いに対応して密着され電気的に接
続される。この際、第１パッケージボデー３Ａの第２領
域３Ａｃ−２と第２パッケージボデー３Ｂの第２領域３
Ｂｃ−２は、それぞれ対応して接続された各導電性部材
４Ａ、４Ｂが隣接する導電性部材と互いに接続されない
ようにするバリヤ(barrier)の機能と、２つのパッケー
ジが噛み合うようにする機能を同時に果たす。
２、３Ｂｃ−２は、互いに接続した導電性部材４Ａ、４
Ｂが隣接する他の導電性部材４Ａ、４Ｂと相互接続して
電気的に接続される現象を防止するバリヤの機能を兼ね
ている。すなわち、第１パッケージボデー３Ａの導電性
部材４Ａとこれが付着された第２領域３Ａｃ−２は、第
２パッケージボデー３Ｂの導電性部材４Ｂが付着された
第２領域３Ｂｃ−２間の切開溝３Ｂｂにそれぞれ挿入さ
れて互いに噛み合うようになるため、第１パッケージボ
デー３Ａの導電性部材４Ａと第２パッケージボデー３Ｂ
の導電性部材４Ｂは互いに対応して密着され電気的に接
続される。この際、第１パッケージボデー３Ａの第２領
域３Ａｃ−２と第２パッケージボデー３Ｂの第２領域３
Ｂｃ−２は、それぞれ対応して接続された各導電性部材
４Ａ、４Ｂが隣接する導電性部材と互いに接続されない
ようにするバリヤ(barrier)の機能と、２つのパッケー
ジが噛み合うようにする機能を同時に果たす。
【００１１】図１４は、本発明の半導体パッケージが横
方向に連結された状態を示す斜視図であり、図１５は、
図１４のＦ−Ｆ線方向の断面図である。これらの図にお
いて、第１、第２パッケージボデー３Ａ、３Ｂの凹部３
Ａａ、３Ｂａに配置された半導体チップ２Ａ、２Ｂの各
ボンディングパッド１Ａ、１Ｂは、それぞれ接続部材５
Ａ、５Ｂであるワイヤを介して導電性部材４Ａ、４Ｂの
階段面４Ａａ、４Ｂａにそれぞれ接続される。前記導電
性部材４Ａ、４Ｂは、図１４に示すように噛み合って接
続され、図１５に示すように、実装基板７の図示しない
パッド８にソルダリングされる。この際、第１パッケー
ジボデー３Ａと第２パッケージボデー３Ｂは、それぞれ
の導電性部材４Ａ、４Ｂが互いに噛み合って接続される
ことにより電気的信号を伝達することができる。このよ
うにそれぞれの階段型バリア部３Ａｃ、３Ｂｃおよび導
電性部材４Ａ、４Ｂが噛み合うようにして接続させると
き、各導電性部材４Ａ、４Ｂの面が必ず互いに密着する
必要は無い。その理由は、実装基板７に実装するとき、
導電性物質のソルダ９により実装基板７のパッド８と導
電性部材４Ａ、４Ｂの下面４Ａｃ、４Ｂｃとが互いに接
続されかつ電気的にも接続されるからである。また、他
の方法では、導電性部材４Ａ、４Ｂを付着するときに、
導電性物質のソルダ９などを利用して互いに対応する両
側のパッケージの導電性部材４Ａ、４Ｂが接続されるよ
うに付着してもよい。
方向に連結された状態を示す斜視図であり、図１５は、
図１４のＦ−Ｆ線方向の断面図である。これらの図にお
いて、第１、第２パッケージボデー３Ａ、３Ｂの凹部３
Ａａ、３Ｂａに配置された半導体チップ２Ａ、２Ｂの各
ボンディングパッド１Ａ、１Ｂは、それぞれ接続部材５
Ａ、５Ｂであるワイヤを介して導電性部材４Ａ、４Ｂの
階段面４Ａａ、４Ｂａにそれぞれ接続される。前記導電
性部材４Ａ、４Ｂは、図１４に示すように噛み合って接
続され、図１５に示すように、実装基板７の図示しない
パッド８にソルダリングされる。この際、第１パッケー
ジボデー３Ａと第２パッケージボデー３Ｂは、それぞれ
の導電性部材４Ａ、４Ｂが互いに噛み合って接続される
ことにより電気的信号を伝達することができる。このよ
うにそれぞれの階段型バリア部３Ａｃ、３Ｂｃおよび導
電性部材４Ａ、４Ｂが噛み合うようにして接続させると
き、各導電性部材４Ａ、４Ｂの面が必ず互いに密着する
必要は無い。その理由は、実装基板７に実装するとき、
導電性物質のソルダ９により実装基板７のパッド８と導
電性部材４Ａ、４Ｂの下面４Ａｃ、４Ｂｃとが互いに接
続されかつ電気的にも接続されるからである。また、他
の方法では、導電性部材４Ａ、４Ｂを付着するときに、
導電性物質のソルダ９などを利用して互いに対応する両
側のパッケージの導電性部材４Ａ、４Ｂが接続されるよ
うに付着してもよい。
【００１２】図１６は、本発明のパッケージを縦方向に
積層した第３の実施の形態を示す断面図であり、第１パ
ッケージの導電性部材４Ａの下面４Ａｃはソルダ９を媒
介として実装基板７の図示しないパッド８に付着され、
パッケージボデー３Ａは接着部材１１を媒介として実装
基板７に付着され、第２パッケージボデー３Ｂの導電性
部材４Ｂの下面４Ｂｃは下層の第１パッケージの導電性
部材４Ａの上面４Ａｂと導電性物質のソルダ９を媒介と
して互いに結合され、縦方向に積層されて、実装面積が
減少するようにしたものである。このとき、第２パッケ
ージボデー３Ｂ上に第３パッケージボデー３ｃなどを続
いて積層できるのはいうまでもない。
積層した第３の実施の形態を示す断面図であり、第１パ
ッケージの導電性部材４Ａの下面４Ａｃはソルダ９を媒
介として実装基板７の図示しないパッド８に付着され、
パッケージボデー３Ａは接着部材１１を媒介として実装
基板７に付着され、第２パッケージボデー３Ｂの導電性
部材４Ｂの下面４Ｂｃは下層の第１パッケージの導電性
部材４Ａの上面４Ａｂと導電性物質のソルダ９を媒介と
して互いに結合され、縦方向に積層されて、実装面積が
減少するようにしたものである。このとき、第２パッケ
ージボデー３Ｂ上に第３パッケージボデー３ｃなどを続
いて積層できるのはいうまでもない。
【００１３】図１７は、図１４に示す横方向に連結され
た第２の実施の形態にかかる横積層型パッケージをさら
に縦方向に積層した第４の実施の形態にかかる半導体パ
ッケージの断面図である。図１４に示すように、ソルダ
９によって横方向に連結された導電性部材４Ａ、４Ｂの
下面４Ａｃ、４Ｂｃを実装基板７の図示しないパッド８
に付着し、パッケージボデー３Ａ、３Ｂからなる横積層
型パッケージの両側は接着部材１１を利用して実装基板
７に付着されている。さらにその状態で、他の横方向積
層型パッケージ３Ｃ、３Ｄの導電性部材４Ｃ、４Ｄの下
面４Ｃｃ、４Ｄｃを前記実装基板７にあらかじめ付着さ
れた下層パッケージの導電性部材４Ａ、４Ｂの上面４Ａ
ｂ、４Ｂｂにソルダ９を利用して付着する。パッケージ
ボデー３Ｃ、３Ｄからなる第２の横積層型パッケージの
両側は接着部材１１を利用して下層のパッケージボデー
３Ａ、３Ｂに付着する。このように、一連の順序を繰り
返し行って必要な層ほど積層することにより、実装面積
を減少させ得る。
た第２の実施の形態にかかる横積層型パッケージをさら
に縦方向に積層した第４の実施の形態にかかる半導体パ
ッケージの断面図である。図１４に示すように、ソルダ
９によって横方向に連結された導電性部材４Ａ、４Ｂの
下面４Ａｃ、４Ｂｃを実装基板７の図示しないパッド８
に付着し、パッケージボデー３Ａ、３Ｂからなる横積層
型パッケージの両側は接着部材１１を利用して実装基板
７に付着されている。さらにその状態で、他の横方向積
層型パッケージ３Ｃ、３Ｄの導電性部材４Ｃ、４Ｄの下
面４Ｃｃ、４Ｄｃを前記実装基板７にあらかじめ付着さ
れた下層パッケージの導電性部材４Ａ、４Ｂの上面４Ａ
ｂ、４Ｂｂにソルダ９を利用して付着する。パッケージ
ボデー３Ｃ、３Ｄからなる第２の横積層型パッケージの
両側は接着部材１１を利用して下層のパッケージボデー
３Ａ、３Ｂに付着する。このように、一連の順序を繰り
返し行って必要な層ほど積層することにより、実装面積
を減少させ得る。
【００１４】次に、本発明のパッケージの製造方法を図
３〜図１２を参照して説明する。図３に示すように、一
側面に、断面が階段状の複数の階段型切開溝３ｂが長手
方向と平行をなすように形成し、一定の間隙で離隔され
た複数個の階段型バリヤ部３ｃを有するボデーフレーム
１２を形成する。このとき第１領域３ｃ−１と前記第１
領域３ｃ−１から延長された第２領域３ｃ−２からなる
階段型バリヤ部３ｃがボデーフレーム１２の一面上に形
成される。この際、ボデーフレーム１２には、絶縁物質
のＥＭＣ(Epoxy Molding Compound)等を使用する。具体
的には、プラスティック、セラミックなどの絶縁材質の
物質を利用することができる。ボデーフレーム１２は、
これらの材料から鋳造成型するのが好ましいが、切削に
よって製造することができる。
３〜図１２を参照して説明する。図３に示すように、一
側面に、断面が階段状の複数の階段型切開溝３ｂが長手
方向と平行をなすように形成し、一定の間隙で離隔され
た複数個の階段型バリヤ部３ｃを有するボデーフレーム
１２を形成する。このとき第１領域３ｃ−１と前記第１
領域３ｃ−１から延長された第２領域３ｃ−２からなる
階段型バリヤ部３ｃがボデーフレーム１２の一面上に形
成される。この際、ボデーフレーム１２には、絶縁物質
のＥＭＣ(Epoxy Molding Compound)等を使用する。具体
的には、プラスティック、セラミックなどの絶縁材質の
物質を利用することができる。ボデーフレーム１２は、
これらの材料から鋳造成型するのが好ましいが、切削に
よって製造することができる。
【００１５】上述のようなボデーフレーム１２を形成し
た後、図４に示すように、一面上に長手方向に形成され
た各階段型バリヤ部３ｃの第１領域３ｃ−１間の切開溝
３ｂ（第１の溝）に導電性部材４を付着する。この導電
性部材４は、従来のパッケージのアウトリードの機能を
果たす。前記導電性部材４を付着した後、図５に示すよ
うに、ボデーフレーム１２を切開溝３ｂの方向に対して
直角方向に一定幅に切断することにより複数個のパッケ
ージボデー３を形成する。
た後、図４に示すように、一面上に長手方向に形成され
た各階段型バリヤ部３ｃの第１領域３ｃ−１間の切開溝
３ｂ（第１の溝）に導電性部材４を付着する。この導電
性部材４は、従来のパッケージのアウトリードの機能を
果たす。前記導電性部材４を付着した後、図５に示すよ
うに、ボデーフレーム１２を切開溝３ｂの方向に対して
直角方向に一定幅に切断することにより複数個のパッケ
ージボデー３を形成する。
【００１６】このような方法で、従来のパッケージにお
けるアウトリードの機能をする導電性部材４を有するパ
ッケージボデー３をより容易に形成することができる。
この際、前記導電性部材４と、これに向かい合う階段型
バリヤ部３ｃの第２領域３ｃ−２との間隙、すなわち第
２の溝の幅は、導電性部材４の厚さより大きく形成す
る。さらに二つのパッケージを横方向に連結することを
可能ならしめるためには、導電性部材４とこれと隣り合
う第２領域３ｃ−２の厚さの合計と同じ又は大きいこと
が望ましい。
けるアウトリードの機能をする導電性部材４を有するパ
ッケージボデー３をより容易に形成することができる。
この際、前記導電性部材４と、これに向かい合う階段型
バリヤ部３ｃの第２領域３ｃ−２との間隙、すなわち第
２の溝の幅は、導電性部材４の厚さより大きく形成す
る。さらに二つのパッケージを横方向に連結することを
可能ならしめるためには、導電性部材４とこれと隣り合
う第２領域３ｃ−２の厚さの合計と同じ又は大きいこと
が望ましい。
【００１７】一方、このように形成されたボデーフレー
ム１２を切開溝３ｂの方向に対して直角方向に一定の幅
で切断することによって所定の厚さを有するパッケージ
ボデー３を形成した後には、図６に示すように、パッケ
ージボデー３の上面４ｂを研削(grinding)加工して凹部
３ａを形成し、半導体チップ２を実装できる形状に成形
する。このとき、凹部３ａの領域の内側に導電性部材４
の先端部が位置する状態から導電性部材４および前記パ
ッケージボデー３の導電性部材４間の領域を階段面をな
すように研削加工することによって各導電性部材４に階
段面４ａを含む切り欠け部を設ける。このようにして導
電性部材４が凹部３ａ内において階段面４ａを有するよ
うに形成することによって、ワイヤ等の接続部材による
導電性部材４と半導体チップのボンディングパッドとの
接続が容易となる。
ム１２を切開溝３ｂの方向に対して直角方向に一定の幅
で切断することによって所定の厚さを有するパッケージ
ボデー３を形成した後には、図６に示すように、パッケ
ージボデー３の上面４ｂを研削(grinding)加工して凹部
３ａを形成し、半導体チップ２を実装できる形状に成形
する。このとき、凹部３ａの領域の内側に導電性部材４
の先端部が位置する状態から導電性部材４および前記パ
ッケージボデー３の導電性部材４間の領域を階段面をな
すように研削加工することによって各導電性部材４に階
段面４ａを含む切り欠け部を設ける。このようにして導
電性部材４が凹部３ａ内において階段面４ａを有するよ
うに形成することによって、ワイヤ等の接続部材による
導電性部材４と半導体チップのボンディングパッドとの
接続が容易となる。
【００１８】なお、他の製造方法では、図３に示す階段
型バリヤ部３ｃを形成したボデーフレーム１２を切開溝
３ｂの方向に対して直角方向に所定の間隙で切断するこ
とによってパッケージボデー３を形成した後、前記階段
型バリヤ部３ｃを有するパッケージ部３の上面４ｂを研
削加工して凹部３ａを形成し、次いで階段面４ａを有す
る導電性部材４を前記階段面４ａが凹部３ａの内側に位
置するようにバリヤ部３ｃ間の切開溝３ｂに付着する。
すなわち、階段型バリヤ部３ｃを有するが、前記階段型
切開溝３ｂに導電性部材４を付着していない状態でパッ
ケージボデー３の上面を研削加工して凹部３ａを形成
し、しかる後に前記バリヤ部３ｃに階段面４ａを有する
導電性部材４を付着する方法である。
型バリヤ部３ｃを形成したボデーフレーム１２を切開溝
３ｂの方向に対して直角方向に所定の間隙で切断するこ
とによってパッケージボデー３を形成した後、前記階段
型バリヤ部３ｃを有するパッケージ部３の上面４ｂを研
削加工して凹部３ａを形成し、次いで階段面４ａを有す
る導電性部材４を前記階段面４ａが凹部３ａの内側に位
置するようにバリヤ部３ｃ間の切開溝３ｂに付着する。
すなわち、階段型バリヤ部３ｃを有するが、前記階段型
切開溝３ｂに導電性部材４を付着していない状態でパッ
ケージボデー３の上面を研削加工して凹部３ａを形成
し、しかる後に前記バリヤ部３ｃに階段面４ａを有する
導電性部材４を付着する方法である。
【００１９】図７は、図６のＢ−Ｂ線方向の断面図であ
り、導電性部材４の上面４ｂと下面４ｃがパッケージボ
デー３の上面と下面に露出している。図８は、パッケー
ジボデー３の凹部３ａに図８には図示しない接着部材１
０を用いて半導体チップ２を配置した状態を示す斜視図
であり、図９は、図８のＣ−Ｃ線方向の断面図である。
図１０は、図８の単位パッケージボデー３に形成された
凹部３ａ内に配置された半導体チップ２と導電性部材４
とを接続部材でボンディングする状態を示す斜視図であ
る。ここで半導体チップ２のボンディングパッド１は、
ワイヤ等の接続部材５を用いて前記導電性部材４の先端
部に形成された階段面４ａに接続される。この際、半導
体チップ２に形成されたボンディングパッド１は、半導
体チップ２の一側面に沿って、半導体チップ２の長手方
向と平行な方向に形成される。また、前記半導体チップ
２のボンディングパッド１と階段面４ａとを接続するそ
の他の方法では、図８とは異に、ワイヤを利用せず、半
導体チップ２のボンディングパッド１を導電性物質のバ
ンプ等を利用して導電性部材４の階段面４ａに直接に接
続してもよい。一方、前記導電性部材４はメタルであ
り、アルミニウム又は銅合金が使用可能である。
り、導電性部材４の上面４ｂと下面４ｃがパッケージボ
デー３の上面と下面に露出している。図８は、パッケー
ジボデー３の凹部３ａに図８には図示しない接着部材１
０を用いて半導体チップ２を配置した状態を示す斜視図
であり、図９は、図８のＣ−Ｃ線方向の断面図である。
図１０は、図８の単位パッケージボデー３に形成された
凹部３ａ内に配置された半導体チップ２と導電性部材４
とを接続部材でボンディングする状態を示す斜視図であ
る。ここで半導体チップ２のボンディングパッド１は、
ワイヤ等の接続部材５を用いて前記導電性部材４の先端
部に形成された階段面４ａに接続される。この際、半導
体チップ２に形成されたボンディングパッド１は、半導
体チップ２の一側面に沿って、半導体チップ２の長手方
向と平行な方向に形成される。また、前記半導体チップ
２のボンディングパッド１と階段面４ａとを接続するそ
の他の方法では、図８とは異に、ワイヤを利用せず、半
導体チップ２のボンディングパッド１を導電性物質のバ
ンプ等を利用して導電性部材４の階段面４ａに直接に接
続してもよい。一方、前記導電性部材４はメタルであ
り、アルミニウム又は銅合金が使用可能である。
【００２０】図１１は図１０のＤ−Ｄ線方向の断面図で
あり、ワイヤボンディング工程又はバンプ接続工程後、
図１２に示すように、前記半導体チップ２と前記ワイヤ
又はバンプ等の接続部材５とをシーリング部材６を用い
てシーリングすることにより、本発明のパッケージが完
成される。図１３は、図１２のＥ−Ｅ線方向の断面図で
ある。
あり、ワイヤボンディング工程又はバンプ接続工程後、
図１２に示すように、前記半導体チップ２と前記ワイヤ
又はバンプ等の接続部材５とをシーリング部材６を用い
てシーリングすることにより、本発明のパッケージが完
成される。図１３は、図１２のＥ−Ｅ線方向の断面図で
ある。
【００２１】一方、図１８ａは従来の半導体パッケージ
を実装するに使われる７２ピンのメモリモジュールのパ
ッド８を示す平面図であり、図１８ｂは本発明の半導体
パッケージを実装するに使われる７２ピンのメモリモジ
ュールのパッド８を示す平面図である。７２ピンの４Ｍ
×３２メモリモジュールを例に取って比較する場合、従
来のパッケージは２列のパッド８に１つのパッケージを
実装することに対して、本発明の半導体パッケージを実
装する場合には１列のパッド８に２つのパッケージを同
時に実装する効果を奏するので、実装基板７の単位面積
当たりの実装効率が著しく向上するのが分かる。
を実装するに使われる７２ピンのメモリモジュールのパ
ッド８を示す平面図であり、図１８ｂは本発明の半導体
パッケージを実装するに使われる７２ピンのメモリモジ
ュールのパッド８を示す平面図である。７２ピンの４Ｍ
×３２メモリモジュールを例に取って比較する場合、従
来のパッケージは２列のパッド８に１つのパッケージを
実装することに対して、本発明の半導体パッケージを実
装する場合には１列のパッド８に２つのパッケージを同
時に実装する効果を奏するので、実装基板７の単位面積
当たりの実装効率が著しく向上するのが分かる。
【００２２】
【発明の効果】上述したように、本発明は、横方向およ
び縦方向へのパッケージの連結および積層が可能とな
る。したがって、実装基板への実装の際には実装面積を
縮小することができ、ひいては容量の拡大を容易に達成
することができる。すなわち、本発明の半導体パッケー
ジは、パッケージボデーの構造的特性上、パッケージの
外部に突出されるリードがなくなり、チップを配置する
ためのパッドが省略されるため、半導体パッケージの小
型・軽量化が可能である。また、本発明の半導体パッケ
ージは、その構造的特性上、パッケージの外部に突出さ
れるリードが無いため、リードのある場合に行われたト
リミング／フォーミング工程等が省略される。よって、
半導体パッケージ工程の単純化を通じて生産性及び収率
を向上させ得る。
び縦方向へのパッケージの連結および積層が可能とな
る。したがって、実装基板への実装の際には実装面積を
縮小することができ、ひいては容量の拡大を容易に達成
することができる。すなわち、本発明の半導体パッケー
ジは、パッケージボデーの構造的特性上、パッケージの
外部に突出されるリードがなくなり、チップを配置する
ためのパッドが省略されるため、半導体パッケージの小
型・軽量化が可能である。また、本発明の半導体パッケ
ージは、その構造的特性上、パッケージの外部に突出さ
れるリードが無いため、リードのある場合に行われたト
リミング／フォーミング工程等が省略される。よって、
半導体パッケージ工程の単純化を通じて生産性及び収率
を向上させ得る。
【図１】本発明の半導体パッケージの一部を切開して示
す斜視図である。
す斜視図である。
【図２】図１のＡ−Ａ線方向の縦断面図である。
【図３】前記半導体パッケージのパッケージボデーの製
造のためのボデーフレームを示す斜視図である。
造のためのボデーフレームを示す斜視図である。
【図４】図３のボデーフレームに導電性部材を付着した
状態を示す斜視図である。
状態を示す斜視図である。
【図５】図４のボデーフレームを切断して得られた単位
パッケージボデーを示す斜視図である。
パッケージボデーを示す斜視図である。
【図６】図５の単位パッケージボデーに凹部を形成した
状態を示す斜視図である。
状態を示す斜視図である。
【図７】図６のＢ−Ｂ線方向の縦断面図である。
【図８】図６の単位パッケージボデーの凹部に半導体チ
ップを配置した状態を示す斜視図である。
ップを配置した状態を示す斜視図である。
【図９】図８のＣ−Ｃ線方向の縦断面図である。
【図１０】図８の単位パッケージボデーの凹部に配置さ
れた半導体チップと導電性部材を接続部材でボンディン
グした状態を示す斜視図である。
れた半導体チップと導電性部材を接続部材でボンディン
グした状態を示す斜視図である。
【図１１】図１０のＤ−Ｄ線方向の縦断面図である。
【図１２】図１０の接続部材のボンディングが終わった
後、凹部にシーリング部材を詰めて半導体チップ及び接
続部材をシーリングした状態を示す外観斜視図である。
後、凹部にシーリング部材を詰めて半導体チップ及び接
続部材をシーリングした状態を示す外観斜視図である。
【図１３】図１２のＥ−Ｅ線方向の縦断面図である。
【図１４】本発明の半導体パッケージが横方向に連結さ
れた状態を示す斜視図である。
れた状態を示す斜視図である。
【図１５】図１４のＦ−Ｆ線方向の縦断面図である。
【図１６】本発明の半導体パッケージが縦方向に積層さ
れた状態を示す縦断面図である。
れた状態を示す縦断面図である。
【図１７】本発明の半導体パッケージが横方向および縦
方向に同時に連結および積層された状態を示す縦断面図
である。
方向に同時に連結および積層された状態を示す縦断面図
である。
【図１８】従来の半導体パッケージと本発明の半導体パ
ッケージが実装された状態を比較するための平面図であ
り、図１８ａは、従来の半導体パッケージが実装基板上
のパッドに実装される状態を仮想線で示す平面図、図１
８ｂは、本発明の半導体パッケージが実装基板上のパッ
ドに実装される状態を仮想線で示す平面図である。
ッケージが実装された状態を比較するための平面図であ
り、図１８ａは、従来の半導体パッケージが実装基板上
のパッドに実装される状態を仮想線で示す平面図、図１
８ｂは、本発明の半導体パッケージが実装基板上のパッ
ドに実装される状態を仮想線で示す平面図である。
【符号の説明】 １…ボンディングパッド、２…半導体チップ、３…パッ
ケージボデー、３ａ…凹部、３ｂ…切開溝、３ｃ…階段
型バリヤ部、３ｃ−１…第１領域、３ｃ−２…第２領
域、４…導電性部材、４ａ…階段面、４ｂ…上面、４ｃ
…下面、５…接続部材、６…シーリング部材、７…実装
基板、８…パッド、９…ソルダ、１０…接着部材、１１
…接着部材、１２…ボデーフレーム。
ケージボデー、３ａ…凹部、３ｂ…切開溝、３ｃ…階段
型バリヤ部、３ｃ−１…第１領域、３ｃ−２…第２領
域、４…導電性部材、４ａ…階段面、４ｂ…上面、４ｃ
…下面、５…接続部材、６…シーリング部材、７…実装
基板、８…パッド、９…ソルダ、１０…接着部材、１１
…接着部材、１２…ボデーフレーム。
Claims (12)
- 【請求項１】 回路と複数個のボンディングパッドが
形成された基準面を有する四角形状の半導体チップと、 上面に形成され前記半導体チップが配置される凹部と、
一側面上で前記凹部の一側の長辺に沿って形成され、前
記凹部内まで到達する深さの第１の溝と前記凹部まで到
達しない第２の溝とからなる複数の階段型切開溝と、前
記階段型切開溝の間に位置し、隣り合う前記第１切開溝
に挟まれた第１領域と、前記第１領域から前記長辺に対
して垂直方向に延長され、前記第１の溝と前記第２の溝
に挟まれた第２領域とからなる複数個の階段型バリヤ部
とを有するパッケージボデーと、 前記階段型切開溝の前記第１の溝に付着される導電性部
材と、 前記半導体チップのボンディングパッドと前記導電性部
材とを電気的に接続する接続部材と、 前記半導体チップ、前記接続部材、及び前記導電性部材
と前記接続部材との接続部をシーリングするシーリング
部材とで構成されることを特徴とする半導体パッケー
ジ。 - 【請求項２】 前記導電性部材と、これに向かい合う
前記階段型バリヤ部の第２領域とで形成される前記第２
の溝の幅が、 前記導電性部材の厚さより大きく形成されることを特徴
とする請求項１に記載の半導体パッケージ。 - 【請求項３】 前記導電性部材は、 前記凹部内において階段状の切り欠け部を有し、 前記半導体チップの前記ボンディングパッドと電気的に
接続する前記接続部材が、前記階段状切り欠け部の階段
面に接続されることを特徴とする請求項１に記載の半導
体パッケージ。 - 【請求項４】 前記導電性部材は、前記パッケージボ
デーの階段型切開溝に沿って、前記パッケージボデーの
上面、下面及び側面に露出されるように形成されること
を特徴とする請求項１に記載の半導体パッケージ。 - 【請求項５】 前記凹部に前記半導体チップを接着す
る接着部材を前記半導体チップの下面に備えることを特
徴とする請求項１に記載の半導体パッケージ。 - 【請求項６】 第１パッケージの前記導電性部材に前
記第１パッケージに対向する第２パッケージの導電性部
材がそれぞれ対応して付着されることにより、半導体チ
ップのパッケージが横方向に連結されることを特徴とす
る請求項１に記載の半導体パッケージ。 - 【請求項７】 前記導電性部材の上面が左・右の同一
である形状の第２パッケージボデーの導電性部材の下面
と対応して接続されることにより、半導体チップパッケ
ージが縦方向に積層されることを特徴とする請求項１に
記載の半導体パッケージ。 - 【請求項８】 前記横方向に連結されたパッケージが
縦方向に積層されることを特徴とする請求項６に記載の
半導体パッケージ。 - 【請求項９】 上面に形成され半導体チップが配置さ
れる凹部と、一側面上で前記凹部の一側の長辺に沿って
形成され、前記凹部内まで到達する深さの第１の溝と前
記凹部まで到達しない第２の溝とからなる複数の階段型
切開溝と、前記階段型切開溝の間に位置し、隣り合う前
記第１切開溝に挟まれた第１領域と、前記第１領域から
前記長辺に対して垂直方向に延長され、前記第１の溝と
前記第２の溝に挟まれた第２領域とからなる複数個の階
段型バリヤ部とを有するパッケージボデーを形成する工
程と、 前記パッケージボデーの前記複数の階段型切開溝の前記
第１の溝に導電性部材を付着する工程と、 表面に複数個のボンディングパッドが形成された半導体
チップを前記凹部に配置する工程と、 前記半導体チップ上の前記複数個のパッドと前記複数個
の導電性部材とを接続部材によって電気的に接続する工
程と、 前記半導体チップと前記接続部材と、前記導電性部材と
前記接続部材との接続部をシーリング部材でシーリング
する工程とを含むことを特徴とする半導体パッケージの
製造方法。 - 【請求項１０】 前記パッケージボデーを形成する工
程は、 直方体のボデーフレームの一側面に第１の溝と前記第１
の溝よりも浅い第２の溝とからなり断面が階段状の複数
の階段型切開溝が長手方向と平行をなすように形成され
て、一定の間隙で離隔された複数個の階段型バリヤ部を
有するボデーフレームを形成する工程と、 前記ボデーフレーム上に形成された複数の前記階段型切
開溝の前記第１の溝のそれぞれに導電性部材を付着する
工程と、 前記導電性部材が付着されたボデーフレームを前記長手
方向に対して直角方向に所定の幅で切断する工程とを含
むことを特徴とする請求項９に記載の半導体パッケージ
の製造方法。 - 【請求項１１】 前記凹部を形成する工程において、 前記凹部は、 前記各階段型バリヤ部の第１領域と、前記第１領域間の
前記第１の溝に付着された導電性部材の一部分とを含む
ように前記パッケージボデーに形成されることを特徴と
する請求項１０に記載の半導体パッケージの製造方法。 - 【請求項１２】直方体のフレームの一側面に第１の溝と
前記第１の溝よりも浅い第２の溝とからなり断面が階段
状の複数の階段型切開溝が長手方向と平行をなすように
形成されて、一定の間隙で離隔された複数個の階段型バ
リヤ部を有するボデーフレームを形成する工程と、 前記ボデーフレームをフレームの長手方向に対して直角
方向に所定の幅で切断してパッケージボデーを形成する
工程と、 前記パッケージボデーに半導体チップを配置する凹部を
形成する工程と、 前記パッケージボデーの一側面に形成された複数の前記
階段型切開溝の前記第１の溝のそれぞれに導電性部材を
付着する工程と、 表面に複数個のボンディングパッドが形成された半導体
チップを前記凹部に配置する工程と、 前記半導体チップ上の前記複数個のパッドと前記複数個
の導電性部材とを接続部材によって電気的に接続する工
程と、 前記半導体チップと前記接続部材と、前記導電性部材と
前記接続部材との接続部をシーリング部材でシーリング
する工程とを含むことを特徴とする半導体パッケージの
製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR79246/1996 | 1996-12-31 | ||
| KR1019960079246A KR100232221B1 (ko) | 1996-12-31 | 1996-12-31 | 반도체 패키지 및 그 제조 방법 |
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| Publication Number | Publication Date |
|---|---|
| JPH10209315A true JPH10209315A (ja) | 1998-08-07 |
| JP3084520B2 JP3084520B2 (ja) | 2000-09-04 |
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ID=19493094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09359361A Expired - Fee Related JP3084520B2 (ja) | 1996-12-31 | 1997-12-26 | 半導体パッケージ及びその製造方法 |
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| Country | Link |
|---|---|
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| JP (1) | JP3084520B2 (ja) |
| KR (1) | KR100232221B1 (ja) |
| CN (1) | CN1170315C (ja) |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006084337A (ja) * | 2004-09-16 | 2006-03-30 | Citizen Miyota Co Ltd | 半導体圧力センサ |
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|---|---|---|---|---|
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| US20030166554A1 (en) * | 2001-01-16 | 2003-09-04 | Genset, S.A. | Treatment of CNS disorders using D-amino acid oxidase and D-aspartate oxidase antagonists |
| US6372619B1 (en) * | 2001-07-30 | 2002-04-16 | Taiwan Semiconductor Manufacturing Company, Ltd | Method for fabricating wafer level chip scale package with discrete package encapsulation |
| US6828223B2 (en) * | 2001-12-14 | 2004-12-07 | Taiwan Semiconductor Manufacturing Co. | Localized slots for stress relieve in copper |
| US8471263B2 (en) * | 2003-06-24 | 2013-06-25 | Sang-Yun Lee | Information storage system which includes a bonded semiconductor structure |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1130666A (en) * | 1966-09-30 | 1968-10-16 | Nippon Electric Co | A semiconductor device |
| JPS6189651A (ja) * | 1984-10-08 | 1986-05-07 | Fujitsu Ltd | 半導体装置 |
| US5377077A (en) * | 1990-08-01 | 1994-12-27 | Staktek Corporation | Ultra high density integrated circuit packages method and apparatus |
| US5731633A (en) * | 1992-09-16 | 1998-03-24 | Gary W. Hamilton | Thin multichip module |
| KR960005042B1 (ko) * | 1992-11-07 | 1996-04-18 | 금성일렉트론주식회사 | 반도체 펙케지 |
| JPH0846073A (ja) * | 1994-07-28 | 1996-02-16 | Mitsubishi Electric Corp | 半導体装置 |
-
1996
- 1996-12-31 KR KR1019960079246A patent/KR100232221B1/ko active IP Right Grant
-
1997
- 1997-09-11 CN CNB971184380A patent/CN1170315C/zh not_active Expired - Fee Related
- 1997-10-02 DE DE19743766A patent/DE19743766B4/de not_active Expired - Fee Related
- 1997-11-10 US US08/966,703 patent/US6140700A/en not_active Expired - Lifetime
- 1997-12-26 JP JP09359361A patent/JP3084520B2/ja not_active Expired - Fee Related
-
2000
- 2000-06-26 US US09/604,762 patent/US6214648B1/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006084337A (ja) * | 2004-09-16 | 2006-03-30 | Citizen Miyota Co Ltd | 半導体圧力センサ |
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|---|---|
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| US6214648B1 (en) | 2001-04-10 |
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| DE19743766A1 (de) | 1998-07-02 |
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