JPH10209315A - 半導体パッケージ及びその製造方法 - Google Patents
半導体パッケージ及びその製造方法Info
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- JPH10209315A JPH10209315A JP9359361A JP35936197A JPH10209315A JP H10209315 A JPH10209315 A JP H10209315A JP 9359361 A JP9359361 A JP 9359361A JP 35936197 A JP35936197 A JP 35936197A JP H10209315 A JPH10209315 A JP H10209315A
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Abstract
行えるようにして、実装面積を縮小するとともに、単位
実装面積当たり集積容量を増大させることができるよう
にする。 【解決手段】 内部に半導体チップを収納する矩形状の
パッケージボデーの一辺から突出する複数のバリヤで溝
を形成させ、その溝の内面、バリヤの表面に平板状の接
続部材を張り付け、その接続部材をチップのボンディン
グパッドと電気的に接続させる。シーリング部材で表面
を覆って全体を矩形のブロックとし、その一辺部から突
出しているバリヤの表面に張り付けた接続部材で電気的
に接続させるようにした。
Description
及びその製造方法に関するもので、より詳細には、横及
び縦方向へのパッケージの積層が容易に行われるように
して、実装面積を縮小させるとともに、単位実装面積当
たり集積容量を増加させ得るようにした新規な半導体パ
ッケージ及びその製造方法に関するものである。
に基づきホール挿入実装型パッケージと表面実装型パッ
ケージとに大別される。ホール挿入実装型パッケージ
は、配線基板に形成された挿入用ホールにパッケージの
アウトリードを挿入した後、半田付けする方式であり、
DIP(Dual Inline Package)、SIP(single Inline
Package)、PGA(Pin Grid Array)等が代表的なパッケ
ージである。一方、表面実装型パッケージは、パッケー
ジを配線基板の表面に実装する方式であり、SOP(Sma
ll Outline Package)、SOJ(Small Outline J-ben
d)、QFP(Quad FlatPackage)等が代表的なパッケージ
である。
のうちDIP、SOP、SOJ等は、アウトリードがパ
ッケージボデーの両側に突出する構造である。これは、
積層不可能な構造であって、実装時に大きな実装面積を
占める短所があった。すなわち、上述したDIP、SO
P、SOJなどのような類型の半導体パッケージは、配
線基板に実装する際、パッケージボデーの両側に突出さ
れたリードが全部配線基板の接続用パッドと接触しなけ
ればならないため、実装面積が広くなり、横または縦方
向へのパッケージの連結または積層が不可能である。し
たがって、より一層広い実装基板を使用することが必要
となるが、実装されるパッケージの全体的な集積容量を
増大させるには限界があった。また、上述のようなパッ
ケージを製造するにあたっては、リードフレームのダム
バー及び支持バーを切るトリミング(trimming)工程及び
アウトリードを所定の形態に曲げるフォーミング(formi
ng)工程等の多数の工程を経るため、半導体パッケージ
の生産性を低下させる等、多くの問題点があった。
問題点を解決するためになされたもので、その目的は、
横及び縦方向へのパッケージの積層が容易に行えるよう
にして、実装面積を縮小するとともに、単位実装面積当
たり集積容量を増大させ得るようにした新規な半導体パ
ッケージ及びその製造方法を提供することにある。
めに、本発明の一実施の態様によれば、回路と複数個の
ボンディングパッドが形成された基準面を有する四角形
状の半導体チップと、上面に形成され前記半導体チップ
が配置される凹部と、一側面上で前記凹部の一側の長辺
に沿って形成され、前記凹部内まで到達する深さの第1
の溝と前記凹部まで到達しない第2の溝とからなる複数
の階段型切開溝と、前記階段型切開溝の間に位置し、隣
り合う前記第1切開溝に挟まれた第1領域と、前記第1
領域から前記長辺に対して垂直方向に延長され、前記第
1の溝と前記第2の溝に挟まれた第2領域とからなる複
数個の階段型バリヤ部とを有するパッケージボデーと、
前記階段型切開溝の前記第1の溝に付着される導電性部
材と、前記半導体チップのボンディングパッドと前記導
電性部材とを電気的に接続する接続部材と、前記半導体
チップ、前記接続部材、及び前記導電性部材と前記接続
部材との接続部をシーリングするシーリング部材とで構
成されることを特徴とする半導体パッケージが提供され
る。
の他の実施の態様によれば、上面に形成され半導体チッ
プが配置される凹部と、一側面上で前記凹部の一側の長
辺に沿って形成され、前記凹部内まで到達する深さの第
1の溝と前記凹部まで到達しない第2の溝とからなる複
数の階段型切開溝と、前記階段型切開溝の間に位置し、
隣り合う前記第1切開溝に挟まれた第1領域と、前記第
1領域から前記長辺に対して垂直方向に延長され、前記
第1の溝と前記第2の溝に挟まれた第2領域とからなる
複数個の階段型バリヤ部とを有するパッケージボデーを
形成する工程と、前記パッケージボデーの前記複数の階
段型切開溝の前記第1の溝に導電性部材を付着する工程
と、表面に複数個のボンディングパッドが形成された半
導体チップを前記凹部に配置する工程と、前記半導体チ
ップ上の前記複数個のパッドと前記複数個の導電性部材
とを接続部材によって電気的に接続する工程と、前記半
導体チップと前記接続部材と、前記導電性部材と前記接
続部材との接続部をシーリング部材でシーリングする工
程とを含むことを特徴とする半導体パッケージの製造方
法が提供される。
〜図18a、図18bを参照して詳細に説明する。図1
は、本発明の第1の実施の形態である半導体パッケージ
の一部を切開して示す斜視図であり、図2は、図1のA
−A線方向の縦断面図である。これらの図に示される本
実施の形態のパッケージは、回路と複数のボンディング
パッド1が形成された基準面を有する四角形状の半導体
チップ2を収納するものである。半導体チップを収納す
る本体部分であるパッケージボデー3は、半導体チップ
2が配置される長方形型の凹部3aを有し、その凹部3
aの一方の側の長辺に沿って複数のバリヤ部3cが形成
され、そのバリヤ部で複数の切開溝3bが形成されてい
る。バリヤ部3cはパッケージボデー3の側面となって
いる第1領域3c−1と底からほぼ直角に突出する第2
領域3c−2とで構成されている。また、切開溝3bは
第2領域とその隣の第2領域との間に形成され、かつ第
1領域3c−1とその隣の第2領域3c−2の面との間
に細い溝が形成されている。その細い溝にバリヤ部3c
の第2領域3c−2の面に付着された導電性部材4の端
部が差し込まれている。半導体チップ2のボンディング
パッド1と導電性部材4とが接続部材5で電気的に接続
されている。凹部3aに収納された半導体チップ2と接
続部材5および前記導電性部材4と接続部材5との接続
部をシーリング部材6で覆っている。ここで階段型切開
溝3bは、導電部材4を差し込むための凹部3a内まで
到達する深さの第1の溝と前記凹部3aまで到達しない
第2の溝とからなり、その断面が階段状となる。そし
て、階段型バリヤ部3cは、上記複数の階段型切開溝3
bの間に位置し、隣り合う前記第1切開溝に挟まれた第
1領域3c−1と、前記第1領域3c−1から前記凹部
3aの幅方向、すなわち前記凹部3aの長辺に対して垂
直方向に延長され、前記第1の溝と前記第2の溝に挟ま
れた第2領域3c−2とからなる。したがって、階段型
切開溝3bのうち第1の溝の幅、すなわち隣り合う階段
型バリヤ部3cの第1領域3c−1間の間隙は、第2の
溝の幅、すなわち第2領域3c−2間の間隙より小さ
い。本実施の形態では、図1に示すように、階段型バリ
ヤ部3cの一側面が階段状となり、その反対側は前記第
1領域3c−1、第2領域3c−2の側面が一つの平面
となって、階段型バリヤ部3cのもうひとつの側面を形
成している。
bのうち、上記各階段型バリヤ部3cの第1領域3c−
1間、すなわち第1の溝に挿入される。その結果、前記
導電性部材4は、階段型バリヤ部3cの一側面に付着さ
れ、導電性部材4と、これに向かい合う前記階段型バリ
ヤ部の第2領域3c−2との間には間隙が存在する。ま
た、図2に示すように、導電性部材4の上面4bおよび
下面4cがそれぞれパッケージの上部および下部に露出
するように構成されている。さらに、前記導電性部材4
は、その一部が前記凹部3aの内側まで延長形成されて
おり、そこには階段面4aを有する切り欠け部が設けら
れている。この階段面4aには、前記半導体チップ2の
ボンディングパッド1と前記導電性部材4とを電気的に
接続する接続部材5のワイヤが接続される。なお、この
導電性部材4はメタルであり、アルミニウム又は銅合金
が使用可能である。また、半導体チップ2を前記凹部3
a内の所定の位置に固定するために、接着部材10によ
ってパッケージボデー3に接着してもよい。このような
半導体パッケージは、図15に示すように、実装基板7
のパッド8に導電性物質のソルダ9を利用してパッケー
ジの導電性部材4を接続することによって実装すること
ができる。この際、パッケージが移動することを防止す
るために、パッケージボデー3と実装基板7との間に接
着部材11を追加してもよい。
及び図15を参照して説明する。この実施の形態に示さ
れる本発明の横積層型半導体パッケージは、二つの半導
体パッケージを横に連結したものである。図14に示す
ように、導電性部材4Aが階段型バリヤ部3Acの第1
領域3Ac−1間の切開溝3Abに付着されかつ第2領
域3Ac−2の側面にまで延長された第1の半導体パッ
ケージに対して、第2の半導体パッケージは、その階段
型バリヤ部3Bの第1領域3Bc−1および第2領域3
Bc−2、切開溝3Bbに付着された導電性部材4Bが
互いに対向するようになっている。このような第1、第
2の半導体パッケージの切開溝3Ab、3Bbに互いの
階段型バリヤ部3Bc、3Acの第2領域3Bc−2、
3Ac−2に挿入されて互いに噛み合うため、横方向に
付着して実装面積を小さくすることができる。
2、3Bc−2は、互いに接続した導電性部材4A、4
Bが隣接する他の導電性部材4A、4Bと相互接続して
電気的に接続される現象を防止するバリヤの機能を兼ね
ている。すなわち、第1パッケージボデー3Aの導電性
部材4Aとこれが付着された第2領域3Ac−2は、第
2パッケージボデー3Bの導電性部材4Bが付着された
第2領域3Bc−2間の切開溝3Bbにそれぞれ挿入さ
れて互いに噛み合うようになるため、第1パッケージボ
デー3Aの導電性部材4Aと第2パッケージボデー3B
の導電性部材4Bは互いに対応して密着され電気的に接
続される。この際、第1パッケージボデー3Aの第2領
域3Ac−2と第2パッケージボデー3Bの第2領域3
Bc−2は、それぞれ対応して接続された各導電性部材
4A、4Bが隣接する導電性部材と互いに接続されない
ようにするバリヤ(barrier)の機能と、2つのパッケー
ジが噛み合うようにする機能を同時に果たす。
方向に連結された状態を示す斜視図であり、図15は、
図14のF−F線方向の断面図である。これらの図にお
いて、第1、第2パッケージボデー3A、3Bの凹部3
Aa、3Baに配置された半導体チップ2A、2Bの各
ボンディングパッド1A、1Bは、それぞれ接続部材5
A、5Bであるワイヤを介して導電性部材4A、4Bの
階段面4Aa、4Baにそれぞれ接続される。前記導電
性部材4A、4Bは、図14に示すように噛み合って接
続され、図15に示すように、実装基板7の図示しない
パッド8にソルダリングされる。この際、第1パッケー
ジボデー3Aと第2パッケージボデー3Bは、それぞれ
の導電性部材4A、4Bが互いに噛み合って接続される
ことにより電気的信号を伝達することができる。このよ
うにそれぞれの階段型バリア部3Ac、3Bcおよび導
電性部材4A、4Bが噛み合うようにして接続させると
き、各導電性部材4A、4Bの面が必ず互いに密着する
必要は無い。その理由は、実装基板7に実装するとき、
導電性物質のソルダ9により実装基板7のパッド8と導
電性部材4A、4Bの下面4Ac、4Bcとが互いに接
続されかつ電気的にも接続されるからである。また、他
の方法では、導電性部材4A、4Bを付着するときに、
導電性物質のソルダ9などを利用して互いに対応する両
側のパッケージの導電性部材4A、4Bが接続されるよ
うに付着してもよい。
積層した第3の実施の形態を示す断面図であり、第1パ
ッケージの導電性部材4Aの下面4Acはソルダ9を媒
介として実装基板7の図示しないパッド8に付着され、
パッケージボデー3Aは接着部材11を媒介として実装
基板7に付着され、第2パッケージボデー3Bの導電性
部材4Bの下面4Bcは下層の第1パッケージの導電性
部材4Aの上面4Abと導電性物質のソルダ9を媒介と
して互いに結合され、縦方向に積層されて、実装面積が
減少するようにしたものである。このとき、第2パッケ
ージボデー3B上に第3パッケージボデー3cなどを続
いて積層できるのはいうまでもない。
た第2の実施の形態にかかる横積層型パッケージをさら
に縦方向に積層した第4の実施の形態にかかる半導体パ
ッケージの断面図である。図14に示すように、ソルダ
9によって横方向に連結された導電性部材4A、4Bの
下面4Ac、4Bcを実装基板7の図示しないパッド8
に付着し、パッケージボデー3A、3Bからなる横積層
型パッケージの両側は接着部材11を利用して実装基板
7に付着されている。さらにその状態で、他の横方向積
層型パッケージ3C、3Dの導電性部材4C、4Dの下
面4Cc、4Dcを前記実装基板7にあらかじめ付着さ
れた下層パッケージの導電性部材4A、4Bの上面4A
b、4Bbにソルダ9を利用して付着する。パッケージ
ボデー3C、3Dからなる第2の横積層型パッケージの
両側は接着部材11を利用して下層のパッケージボデー
3A、3Bに付着する。このように、一連の順序を繰り
返し行って必要な層ほど積層することにより、実装面積
を減少させ得る。
3〜図12を参照して説明する。図3に示すように、一
側面に、断面が階段状の複数の階段型切開溝3bが長手
方向と平行をなすように形成し、一定の間隙で離隔され
た複数個の階段型バリヤ部3cを有するボデーフレーム
12を形成する。このとき第1領域3c−1と前記第1
領域3c−1から延長された第2領域3c−2からなる
階段型バリヤ部3cがボデーフレーム12の一面上に形
成される。この際、ボデーフレーム12には、絶縁物質
のEMC(Epoxy Molding Compound)等を使用する。具体
的には、プラスティック、セラミックなどの絶縁材質の
物質を利用することができる。ボデーフレーム12は、
これらの材料から鋳造成型するのが好ましいが、切削に
よって製造することができる。
た後、図4に示すように、一面上に長手方向に形成され
た各階段型バリヤ部3cの第1領域3c−1間の切開溝
3b(第1の溝)に導電性部材4を付着する。この導電
性部材4は、従来のパッケージのアウトリードの機能を
果たす。前記導電性部材4を付着した後、図5に示すよ
うに、ボデーフレーム12を切開溝3bの方向に対して
直角方向に一定幅に切断することにより複数個のパッケ
ージボデー3を形成する。
けるアウトリードの機能をする導電性部材4を有するパ
ッケージボデー3をより容易に形成することができる。
この際、前記導電性部材4と、これに向かい合う階段型
バリヤ部3cの第2領域3c−2との間隙、すなわち第
2の溝の幅は、導電性部材4の厚さより大きく形成す
る。さらに二つのパッケージを横方向に連結することを
可能ならしめるためには、導電性部材4とこれと隣り合
う第2領域3c−2の厚さの合計と同じ又は大きいこと
が望ましい。
ム12を切開溝3bの方向に対して直角方向に一定の幅
で切断することによって所定の厚さを有するパッケージ
ボデー3を形成した後には、図6に示すように、パッケ
ージボデー3の上面4bを研削(grinding)加工して凹部
3aを形成し、半導体チップ2を実装できる形状に成形
する。このとき、凹部3aの領域の内側に導電性部材4
の先端部が位置する状態から導電性部材4および前記パ
ッケージボデー3の導電性部材4間の領域を階段面をな
すように研削加工することによって各導電性部材4に階
段面4aを含む切り欠け部を設ける。このようにして導
電性部材4が凹部3a内において階段面4aを有するよ
うに形成することによって、ワイヤ等の接続部材による
導電性部材4と半導体チップのボンディングパッドとの
接続が容易となる。
型バリヤ部3cを形成したボデーフレーム12を切開溝
3bの方向に対して直角方向に所定の間隙で切断するこ
とによってパッケージボデー3を形成した後、前記階段
型バリヤ部3cを有するパッケージ部3の上面4bを研
削加工して凹部3aを形成し、次いで階段面4aを有す
る導電性部材4を前記階段面4aが凹部3aの内側に位
置するようにバリヤ部3c間の切開溝3bに付着する。
すなわち、階段型バリヤ部3cを有するが、前記階段型
切開溝3bに導電性部材4を付着していない状態でパッ
ケージボデー3の上面を研削加工して凹部3aを形成
し、しかる後に前記バリヤ部3cに階段面4aを有する
導電性部材4を付着する方法である。
り、導電性部材4の上面4bと下面4cがパッケージボ
デー3の上面と下面に露出している。図8は、パッケー
ジボデー3の凹部3aに図8には図示しない接着部材1
0を用いて半導体チップ2を配置した状態を示す斜視図
であり、図9は、図8のC−C線方向の断面図である。
図10は、図8の単位パッケージボデー3に形成された
凹部3a内に配置された半導体チップ2と導電性部材4
とを接続部材でボンディングする状態を示す斜視図であ
る。ここで半導体チップ2のボンディングパッド1は、
ワイヤ等の接続部材5を用いて前記導電性部材4の先端
部に形成された階段面4aに接続される。この際、半導
体チップ2に形成されたボンディングパッド1は、半導
体チップ2の一側面に沿って、半導体チップ2の長手方
向と平行な方向に形成される。また、前記半導体チップ
2のボンディングパッド1と階段面4aとを接続するそ
の他の方法では、図8とは異に、ワイヤを利用せず、半
導体チップ2のボンディングパッド1を導電性物質のバ
ンプ等を利用して導電性部材4の階段面4aに直接に接
続してもよい。一方、前記導電性部材4はメタルであ
り、アルミニウム又は銅合金が使用可能である。
あり、ワイヤボンディング工程又はバンプ接続工程後、
図12に示すように、前記半導体チップ2と前記ワイヤ
又はバンプ等の接続部材5とをシーリング部材6を用い
てシーリングすることにより、本発明のパッケージが完
成される。図13は、図12のE−E線方向の断面図で
ある。
を実装するに使われる72ピンのメモリモジュールのパ
ッド8を示す平面図であり、図18bは本発明の半導体
パッケージを実装するに使われる72ピンのメモリモジ
ュールのパッド8を示す平面図である。72ピンの4M
×32メモリモジュールを例に取って比較する場合、従
来のパッケージは2列のパッド8に1つのパッケージを
実装することに対して、本発明の半導体パッケージを実
装する場合には1列のパッド8に2つのパッケージを同
時に実装する効果を奏するので、実装基板7の単位面積
当たりの実装効率が著しく向上するのが分かる。
び縦方向へのパッケージの連結および積層が可能とな
る。したがって、実装基板への実装の際には実装面積を
縮小することができ、ひいては容量の拡大を容易に達成
することができる。すなわち、本発明の半導体パッケー
ジは、パッケージボデーの構造的特性上、パッケージの
外部に突出されるリードがなくなり、チップを配置する
ためのパッドが省略されるため、半導体パッケージの小
型・軽量化が可能である。また、本発明の半導体パッケ
ージは、その構造的特性上、パッケージの外部に突出さ
れるリードが無いため、リードのある場合に行われたト
リミング/フォーミング工程等が省略される。よって、
半導体パッケージ工程の単純化を通じて生産性及び収率
を向上させ得る。
す斜視図である。
造のためのボデーフレームを示す斜視図である。
状態を示す斜視図である。
パッケージボデーを示す斜視図である。
状態を示す斜視図である。
ップを配置した状態を示す斜視図である。
れた半導体チップと導電性部材を接続部材でボンディン
グした状態を示す斜視図である。
後、凹部にシーリング部材を詰めて半導体チップ及び接
続部材をシーリングした状態を示す外観斜視図である。
れた状態を示す斜視図である。
れた状態を示す縦断面図である。
方向に同時に連結および積層された状態を示す縦断面図
である。
ッケージが実装された状態を比較するための平面図であ
り、図18aは、従来の半導体パッケージが実装基板上
のパッドに実装される状態を仮想線で示す平面図、図1
8bは、本発明の半導体パッケージが実装基板上のパッ
ドに実装される状態を仮想線で示す平面図である。
ケージボデー、3a…凹部、3b…切開溝、3c…階段
型バリヤ部、3c−1…第1領域、3c−2…第2領
域、4…導電性部材、4a…階段面、4b…上面、4c
…下面、5…接続部材、6…シーリング部材、7…実装
基板、8…パッド、9…ソルダ、10…接着部材、11
…接着部材、12…ボデーフレーム。
Claims (12)
- 【請求項1】 回路と複数個のボンディングパッドが
形成された基準面を有する四角形状の半導体チップと、 上面に形成され前記半導体チップが配置される凹部と、
一側面上で前記凹部の一側の長辺に沿って形成され、前
記凹部内まで到達する深さの第1の溝と前記凹部まで到
達しない第2の溝とからなる複数の階段型切開溝と、前
記階段型切開溝の間に位置し、隣り合う前記第1切開溝
に挟まれた第1領域と、前記第1領域から前記長辺に対
して垂直方向に延長され、前記第1の溝と前記第2の溝
に挟まれた第2領域とからなる複数個の階段型バリヤ部
とを有するパッケージボデーと、 前記階段型切開溝の前記第1の溝に付着される導電性部
材と、 前記半導体チップのボンディングパッドと前記導電性部
材とを電気的に接続する接続部材と、 前記半導体チップ、前記接続部材、及び前記導電性部材
と前記接続部材との接続部をシーリングするシーリング
部材とで構成されることを特徴とする半導体パッケー
ジ。 - 【請求項2】 前記導電性部材と、これに向かい合う
前記階段型バリヤ部の第2領域とで形成される前記第2
の溝の幅が、 前記導電性部材の厚さより大きく形成されることを特徴
とする請求項1に記載の半導体パッケージ。 - 【請求項3】 前記導電性部材は、 前記凹部内において階段状の切り欠け部を有し、 前記半導体チップの前記ボンディングパッドと電気的に
接続する前記接続部材が、前記階段状切り欠け部の階段
面に接続されることを特徴とする請求項1に記載の半導
体パッケージ。 - 【請求項4】 前記導電性部材は、前記パッケージボ
デーの階段型切開溝に沿って、前記パッケージボデーの
上面、下面及び側面に露出されるように形成されること
を特徴とする請求項1に記載の半導体パッケージ。 - 【請求項5】 前記凹部に前記半導体チップを接着す
る接着部材を前記半導体チップの下面に備えることを特
徴とする請求項1に記載の半導体パッケージ。 - 【請求項6】 第1パッケージの前記導電性部材に前
記第1パッケージに対向する第2パッケージの導電性部
材がそれぞれ対応して付着されることにより、半導体チ
ップのパッケージが横方向に連結されることを特徴とす
る請求項1に記載の半導体パッケージ。 - 【請求項7】 前記導電性部材の上面が左・右の同一
である形状の第2パッケージボデーの導電性部材の下面
と対応して接続されることにより、半導体チップパッケ
ージが縦方向に積層されることを特徴とする請求項1に
記載の半導体パッケージ。 - 【請求項8】 前記横方向に連結されたパッケージが
縦方向に積層されることを特徴とする請求項6に記載の
半導体パッケージ。 - 【請求項9】 上面に形成され半導体チップが配置さ
れる凹部と、一側面上で前記凹部の一側の長辺に沿って
形成され、前記凹部内まで到達する深さの第1の溝と前
記凹部まで到達しない第2の溝とからなる複数の階段型
切開溝と、前記階段型切開溝の間に位置し、隣り合う前
記第1切開溝に挟まれた第1領域と、前記第1領域から
前記長辺に対して垂直方向に延長され、前記第1の溝と
前記第2の溝に挟まれた第2領域とからなる複数個の階
段型バリヤ部とを有するパッケージボデーを形成する工
程と、 前記パッケージボデーの前記複数の階段型切開溝の前記
第1の溝に導電性部材を付着する工程と、 表面に複数個のボンディングパッドが形成された半導体
チップを前記凹部に配置する工程と、 前記半導体チップ上の前記複数個のパッドと前記複数個
の導電性部材とを接続部材によって電気的に接続する工
程と、 前記半導体チップと前記接続部材と、前記導電性部材と
前記接続部材との接続部をシーリング部材でシーリング
する工程とを含むことを特徴とする半導体パッケージの
製造方法。 - 【請求項10】 前記パッケージボデーを形成する工
程は、 直方体のボデーフレームの一側面に第1の溝と前記第1
の溝よりも浅い第2の溝とからなり断面が階段状の複数
の階段型切開溝が長手方向と平行をなすように形成され
て、一定の間隙で離隔された複数個の階段型バリヤ部を
有するボデーフレームを形成する工程と、 前記ボデーフレーム上に形成された複数の前記階段型切
開溝の前記第1の溝のそれぞれに導電性部材を付着する
工程と、 前記導電性部材が付着されたボデーフレームを前記長手
方向に対して直角方向に所定の幅で切断する工程とを含
むことを特徴とする請求項9に記載の半導体パッケージ
の製造方法。 - 【請求項11】 前記凹部を形成する工程において、 前記凹部は、 前記各階段型バリヤ部の第1領域と、前記第1領域間の
前記第1の溝に付着された導電性部材の一部分とを含む
ように前記パッケージボデーに形成されることを特徴と
する請求項10に記載の半導体パッケージの製造方法。 - 【請求項12】直方体のフレームの一側面に第1の溝と
前記第1の溝よりも浅い第2の溝とからなり断面が階段
状の複数の階段型切開溝が長手方向と平行をなすように
形成されて、一定の間隙で離隔された複数個の階段型バ
リヤ部を有するボデーフレームを形成する工程と、 前記ボデーフレームをフレームの長手方向に対して直角
方向に所定の幅で切断してパッケージボデーを形成する
工程と、 前記パッケージボデーに半導体チップを配置する凹部を
形成する工程と、 前記パッケージボデーの一側面に形成された複数の前記
階段型切開溝の前記第1の溝のそれぞれに導電性部材を
付着する工程と、 表面に複数個のボンディングパッドが形成された半導体
チップを前記凹部に配置する工程と、 前記半導体チップ上の前記複数個のパッドと前記複数個
の導電性部材とを接続部材によって電気的に接続する工
程と、 前記半導体チップと前記接続部材と、前記導電性部材と
前記接続部材との接続部をシーリング部材でシーリング
する工程とを含むことを特徴とする半導体パッケージの
製造方法。
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