JPH10209054A - Thin film epitaxial wafer and manufacturing method of the same - Google Patents
Thin film epitaxial wafer and manufacturing method of the sameInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、電気的特性が向
上し、かつ製造時の歩留りも大きい薄膜エピタキシャル
ウェーハおよびその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin-film epitaxial wafer having improved electrical characteristics and a high yield during manufacturing, and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】例えばＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ）
法により作製されたシリコンウェーハにあっては、小さ
く高密度の欠陥や、大きく低密度の欠陥のいずれかが存
在していた。これらの欠陥は、鏡面研磨後のアンモニア
系洗浄において、その表面に、結晶に起因する凹みであ
るＣＯＰ（Ｃｒｙｓｔａｌ Ｏｒｉｇｉｎａｔｅｄ Ｐ
ａｒｔｉｃｌｅ）となって現れる。このＣＯＰはパーテ
ィクルカウンタで検出することができる。そして、この
欠陥によりシリコンウェーハの電気的特性が損なわれて
いた。また、その結果として、シリコンウェーハの製造
における歩留りが低下していた。2. Description of the Related Art For example, CZ (Czochralski)
In a silicon wafer manufactured by the method, either small or high-density defects or large or low-density defects were present. These defects are caused by a COP (Crystal Originated P) which is a dent caused by crystals in the surface of the ammonia-based cleaning after mirror polishing.
(article). This COP can be detected by a particle counter. The electrical characteristics of the silicon wafer have been impaired by the defect. As a result, the yield in the production of silicon wafers has been reduced.
【０００３】このことは、研磨後のシリコンウェーハの
表面に、１０００℃前後の高温下で、エピタキシャル層
（以下、エピタキシャルをエピと略す場合がある）を、
エピタキシャル成長させるエピタキシャルウェーハにつ
いても、同様であった。すなわち、エピタキシャル成長
では、基板であるシリコンウェーハの表面の形状を倣っ
て、エピタキシャル層の成長が行なわれる。このため、
シリコンウェーハの表面にできた凹みは、エピタキシャ
ル層の表面にも転写される。ところで、ＭＯＳ用エピタ
キシャルウェーハの場合には、一般的にシリコンウェー
ハの表面に、エピタキシャル層を２μｍ以上の厚さで常
圧エピタキシャル成長すると、エピタキシャル層の表面
にＣＯＰが残りにくいことが知られている。これは、比
較的厚くエピタキシャル成長させることにより、シリコ
ンウェーハの表面凹みが、その成長につれて徐々に消失
するからである。[0003] This means that an epitaxial layer (hereinafter, epitaxial may be abbreviated as epi) may be formed on the surface of the polished silicon wafer at a high temperature of about 1000 ° C.
The same applies to an epitaxial wafer to be epitaxially grown. That is, in the epitaxial growth, the epitaxial layer is grown according to the shape of the surface of the silicon wafer as the substrate. For this reason,
The dent formed on the surface of the silicon wafer is also transferred to the surface of the epitaxial layer. By the way, in the case of a MOS epitaxial wafer, it is generally known that when an epitaxial layer is grown on the surface of a silicon wafer with a thickness of 2 μm or more under normal pressure, COP hardly remains on the surface of the epitaxial layer. This is because a relatively thick epitaxial growth causes the surface dents of the silicon wafer to gradually disappear with the growth.
【０００４】[0004]
【発明が解決しようとする課題】ところで、ＭＯＳ用エ
ピタキシャルウェーハの場合、一般的に、シリコンウェ
ーハの表面に、エピタキシャル層を２μｍ以上の厚さで
常圧エピタキシャル成長すると、エピタキシャル層の表
面にＣＯＰが残りにくいことが知られている。ただし、
これはエピタキシャル層の厚さが数μｍ程度の比較的厚
いエピタキシャルウェーハで調査された結果であり、実
際はどれくらいの厚さよりＣＯＰが消失するのか、明ら
かでなかった。しかも、このようなＣＯＰの消失調査
は、減圧下でエピタキシャル成長されるＢｉ−ＣＭＯＳ
用エピタキシャルウェーハや、高集積化に伴うラッチア
ップ対策として、エピタキシャル層を薄膜化するという
命題がある高性能ロジック用エピタキシャルウェーハに
対しては、その評価がなされていなかった。そこで、本
願発明者らは、このものについて、実際に評価実験を行
なった。この結果、減圧下で薄膜のエピタキシャル層を
エピタキシャル成長させると、前述したようにシリコン
ウェーハ側より表面の凹みが転写され、エピタキシャル
層の表面にＣＯＰが高密度で現れることがわかった。以
下、この実験データについて説明する。By the way, in the case of an epitaxial wafer for MOS, generally, when an epitaxial layer is grown at a thickness of 2 μm or more under atmospheric pressure on the surface of a silicon wafer, COP remains on the surface of the epitaxial layer. It is known to be difficult. However,
This is the result of investigation on a relatively thick epitaxial wafer having an epitaxial layer thickness of about several μm, and it was not clear how much the COP actually disappeared. In addition, such COP disappearance investigation is based on Bi-CMOS epitaxially grown under reduced pressure.
However, no evaluation has been made on epitaxial wafers for high performance logic or epitaxial wafers for high performance logic, which has a proposition to make the epitaxial layer thinner as a countermeasure against latch-up accompanying high integration. Then, the inventors of the present application actually performed an evaluation experiment on this. As a result, it was found that when a thin film epitaxial layer was epitaxially grown under reduced pressure, the dents on the surface were transferred from the silicon wafer side as described above, and COP appeared at a high density on the surface of the epitaxial layer. Hereinafter, the experimental data will be described.
【０００５】なお、表１には、ＭＯＳ用エピタキシャル
ウェーハのエピタキシャル層と、Ｂｉ−ＣＭＯＳ用、ロ
ジック用エピタキシャルウェーハの薄膜エピタキシャル
層とのエピタキシャル成長条件における比較を示す。ま
た、図５に、一般的な常圧エピタキシャル成長と減圧エ
ピタキシャル成長との比較を表すグラフを示す。これ
は、同じロットのＣＺウェーハ（比抵抗ρ＝１０Ωｃ
ｍ）を、表１に示す異なる条件でエピタキシャル成長さ
せた結果である。[0005] Table 1 shows a comparison of the epitaxial layer of the MOS epitaxial wafer and the thin film epitaxial layer of the Bi-CMOS or logic epitaxial wafer under the epitaxial growth conditions. FIG. 5 is a graph showing a comparison between general normal pressure epitaxial growth and reduced pressure epitaxial growth. This is because CZ wafers of the same lot (resistivity ρ = 10Ωc
m) is a result of epitaxial growth under different conditions shown in Table 1.
【０００６】[0006]
【表１】 [Table 1]
【０００７】図５のグラフにおいて、エピタキシャル成
長前にウェーハ（口径６インチ、以下同じ）当たり３０
０〜６００個カウントされたパーティクルは、単結晶シ
リコン基板の表面に生成されたＣＯＰと考えられる。 （１）の常圧エピタキシャル成長では、エピタキシャル
成長後にＣＯＰがほぼ消失しているのに対し、（２）の
減圧エピタキシャル成長では、エピタキシャル層のエピ
タキシャル成長後に基板とほぼ同数のパーティクルがカ
ウントされた。しかも、エピタキシャル成長後のパーテ
ィクルの９０％が、エピタキシャル成長前の単結晶シリ
コン基板の表面にできたパーティクルの位置と一致して
いた。したがって、単結晶シリコン基板側のＣＯＰは、
減圧エピタキシャル成長では消失せずに残留することが
明らかとなった。[0007] In the graph of FIG. 5, 30 wafers per wafer (6 inches in diameter, hereinafter the same) before epitaxial growth.
Particles counted from 0 to 600 are considered to be COPs generated on the surface of the single crystal silicon substrate. In the atmospheric pressure epitaxial growth of (1), the COP almost disappeared after the epitaxial growth, whereas in the reduced pressure epitaxial growth of (2), almost the same number of particles as the substrate were counted after the epitaxial growth of the epitaxial layer. Moreover, 90% of the particles after the epitaxial growth corresponded to the positions of the particles formed on the surface of the single crystal silicon substrate before the epitaxial growth. Therefore, the COP on the single crystal silicon substrate side is
It was clarified that they remained without disappearing in the low pressure epitaxial growth.
【０００８】本願発明者らは、上記課題を解決すべく、
鋭意研究を重ねた結果、例えば単結晶シリコン基板とし
て、ＣＯＰが存在しないか、または、ＣＯＰがきわめて
個数が少ないものを採用することで、エピタキシャル成
長後にエピタキシャル層の表面にできるＣＯＰをなくす
ことができるか、または、低減することができることを
知見し、この発明を完成するに至った。[0008] The inventors of the present application have solved the above-mentioned problem.
As a result of intensive studies, for example, is it possible to eliminate COPs formed on the surface of the epitaxial layer after epitaxial growth by using, for example, a single crystal silicon substrate that does not have COPs or that has a very small number of COPs? Or that it can be reduced, and completed the present invention.
【０００９】[0009]
【発明の目的】この発明の目的は、電気的特性が向上
し、かつ製造時の歩留りも大きい減圧エピタキシャル成
長の薄膜エピタキシャルウェーハおよびその製造方法を
提供することにある。SUMMARY OF THE INVENTION It is an object of the present invention to provide a thin-film epitaxial wafer of reduced pressure epitaxial growth having improved electrical characteristics and a high yield during manufacturing, and a method of manufacturing the same.
【００１０】[0010]
【課題を解決するための手段】請求項１に記載した発明
は、単結晶シリコン基板と、この単結晶シリコン基板上
に設けられ、ＣＯＰがその表面に存在しない薄膜のエピ
タキシャル層と、を備えた薄膜エピタキシャルウェーハ
である。このエピタキシャル層の表面のＣＯＰの数を検
出する装置としては、周知のパーティクルカウンタなど
が挙げられる。なお、測定に使用したテンコール株式会
社製のパーティクルカウンタ「ＳＳ６２００」では、
０．１３μｍが、ヘイズの影響なしに測定できるＣＯＰ
の下限値である。According to a first aspect of the present invention, there is provided a single crystal silicon substrate, and a thin film epitaxial layer provided on the single crystal silicon substrate and having no COP on its surface. It is a thin film epitaxial wafer. As a device for detecting the number of COPs on the surface of the epitaxial layer, a well-known particle counter or the like can be used. In addition, in the particle counter “SS6200” manufactured by Tencor Corporation used for the measurement,
0.13μm can be measured without the influence of haze COP
Is the lower limit of.
【００１１】請求項２に記載した発明は、上記単結晶シ
リコン基板は、ＣＯＰがその表面に存在しない薄膜エピ
用基板である請求項１に記載の薄膜エピタキシャルウェ
ーハである。The invention described in claim 2 is the thin film epitaxial wafer according to claim 1, wherein the single crystal silicon substrate is a substrate for thin film epitaxy having no COP on its surface.
【００１２】請求項３に記載の発明は、上記ＣＯＰの大
きさが０．１３μｍ以上である請求項１または請求項２
に記載の薄膜エピタキシャルウェーハである。According to a third aspect of the present invention, the size of the COP is 0.13 μm or more.
2. The thin film epitaxial wafer according to 1.
【００１３】請求項４に記載の発明は、単結晶シリコン
基板と、この単結晶シリコン基板上に設けられ、その表
面に存在するＣＯＰが少ない薄膜のエピタキシャル層
と、を備えた薄膜エピタキシャルウェーハである。エピ
タキシャル層の表面に存在するＣＯＰが「少ない」と
は、例えば０．１３μｍ以上の大きさのＣＯＰが１枚の
ウェーハ（口径６インチ）当たり５０個未満をいう。Ｃ
ＯＰが５０個を超えると製造における歩留りが低下する
からである。また、このＣＯＰの個数については、測定
可能なＣＯＰの大きさが０．１０μｍである場合は、こ
れに応じた個数となる。測定機器、または、測定手法に
より変動することがある。According to a fourth aspect of the present invention, there is provided a thin-film epitaxial wafer including a single-crystal silicon substrate and a thin-film epitaxial layer provided on the single-crystal silicon substrate and having a small number of COPs on its surface. . The phrase “the number of COPs existing on the surface of the epitaxial layer is“ small ”” means that, for example, less than 50 COPs having a size of 0.13 μm or more per wafer (6 inches in diameter). C
This is because if the number of OPs exceeds 50, the yield in manufacturing decreases. In addition, the number of COPs is determined according to the size of the measurable COP when the size of the measurable COP is 0.10 μm. It may fluctuate depending on the measuring device or measuring method.
【００１４】請求項５に記載の発明は、上記単結晶シリ
コン基板は、その表面に存在するＣＯＰが少ない薄膜エ
ピ用基板である請求項４記載の薄膜エピタキシャルウェ
ーハ。According to a fifth aspect of the present invention, there is provided the thin-film epitaxial wafer according to the fourth aspect, wherein the single-crystal silicon substrate is a substrate for thin-film epitaxy having a small number of COPs existing on its surface.
【００１５】請求項６に記載の発明は、上記ＣＯＰの大
きさが０．１３μｍ以上で、かつＣＯＰの個数が０．３
個／ｃｍ2以下である請求項４または請求項５に記載の
薄膜エピタキシャルウェーハである。ＣＯＰの大きさを
０．１３μｍ以上としたのは、０．１３μｍ未満であれ
ば、単結晶シリコン基板上に薄膜のエピタキシャル層を
積層した際に、単結晶シリコン基板の表面からエピタキ
シャル層の表面へのＣＯＰの転写が起こらず、そのほと
んどが消失するからである。ＣＯＰの個数を０．３個／
ｃｍ2以下としたのは、エピタキシャル層の表面のＣＯ
Ｐが０．３個／ｃｍ2を超えると、製造における歩留ま
りが悪化するからである。According to a sixth aspect of the present invention, the size of the COP is 0.13 μm or more and the number of COPs is 0.3
The thin film epitaxial wafer according to claim 4 or 5, wherein the number is not more than the number of pieces / cm 2 . The reason why the size of the COP is set to 0.13 μm or more is that if the thickness is less than 0.13 μm, when a thin-film epitaxial layer is laminated on a single-crystal silicon substrate, the surface of the single-crystal silicon substrate moves from the surface of the epitaxial layer to the surface of the epitaxial layer. This is because the transfer of COP does not occur and almost all of it disappears. 0.3 COP /
cm 2 or less because of the CO 2 on the surface of the epitaxial layer.
This is because if P exceeds 0.3 / cm 2 , the production yield will deteriorate.
【００１６】請求項７に記載の発明は、上記薄膜用エピ
基板は、ＣＺ法により引き上げられた単結晶シリコン基
板の表面に、常圧下で厚さが０．４μｍ以上のエピタキ
シャル層を設けたものである請求項２または請求項５に
記載の薄膜エピタキシャルウェーハである。エピタキシ
ャル層の厚さが０．４μｍ未満では、ＣＯＰの残痕が存
在するからである。According to a seventh aspect of the present invention, in the thin film epi-substrate, an epitaxial layer having a thickness of 0.4 μm or more under normal pressure is provided on the surface of a single-crystal silicon substrate pulled up by the CZ method. The thin film epitaxial wafer according to claim 2 or 5, wherein This is because when the thickness of the epitaxial layer is less than 0.4 μm, there is a trace of COP.
【００１７】請求項８に記載の発明は、常圧下でのエピ
タキシャル成長により単結晶シリコン基板上に、その厚
さが０．４μｍ以上で、かつＣＯＰがその表面に少ない
個数で存在するか、または、存在しない基板側のエピタ
キシャル層を設け、この基板側のエピタキシャル層上
に、厚さが４．０μｍ未満のエピタキシャル層を減圧下
でエピタキシャル成長させた薄膜エピタキシャルウェー
ハの製造方法である。According to the present invention, the single crystal silicon substrate has a thickness of 0.4 μm or more and a small number of COPs on the surface thereof by epitaxial growth under normal pressure. This is a method of manufacturing a thin film epitaxial wafer in which an epitaxial layer on the substrate side that does not exist is provided, and an epitaxial layer having a thickness of less than 4.0 μm is epitaxially grown under reduced pressure on the epitaxial layer on the substrate side.
【００１８】請求項９に記載の発明は、上記ＣＯＰの大
きさが０．１３μｍ以上であるとともに、上記ＣＯＰの
個数が０．３個／ｃｍ2以下である請求項８に記載の薄
膜エピタキシャルウェーハの製造方法である。According to a ninth aspect of the present invention, there is provided the thin-film epitaxial wafer according to the eighth aspect, wherein the size of the COP is 0.13 μm or more and the number of the COPs is 0.3 / cm 2 or less. It is a manufacturing method of.
【００１９】上記単結晶シリコン基板での好ましいエピ
タキシャル層厚は０．４μｍ以上である。０．４μｍ未
満では、図１の常圧エピタキシャル成長におけるエピタ
キシャル層厚と、エピタキシャル成長後のパーティクル
数と、の関係を示すグラフから明らかなように、エピタ
キシャル層厚が薄くなるほどパーティクルが多くなるか
らである。図１中、ＴＣＳはソースガスのＳｉＨＣｌ3
である。また、単結晶シリコン基板上に減圧エピタキシ
ャル成長されるエピタキシャル層の厚さは、４．０μｍ
未満である。４．０μｍ以上あれば、図２の一般的な減
圧エピタキシャル成長時のエピ厚とパーティクル数との
関係を表すグラフに示すように、下層である単結晶シリ
コン基板の表面にできたＣＯＰの影響は小さくなるから
である。The preferred epitaxial layer thickness on the single crystal silicon substrate is 0.4 μm or more. If the thickness is less than 0.4 μm, as is clear from the graph showing the relationship between the epitaxial layer thickness in the normal pressure epitaxial growth and the number of particles after the epitaxial growth in FIG. 1, the particles increase as the epitaxial layer thickness decreases. In FIG. 1, TCS is a source gas of SiHCl 3.
It is. The thickness of an epitaxial layer grown under reduced pressure on a single crystal silicon substrate is 4.0 μm.
Is less than. If the thickness is 4.0 μm or more, the influence of COP formed on the surface of the single crystal silicon substrate as the lower layer is small as shown in the graph showing the relationship between the epi thickness and the number of particles during general low-pressure epitaxial growth in FIG. Because it becomes.
【００２０】上記エピタキシャル成長には、気相法（Ｖ
ａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ ；ＶＰＥ）、
液相法（Ｌｉｑｕｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ；
ＬＰＥ）、固相法（Ｓｏｌｉｄ Ｐｈａｓｅ Ｅｐｉｔ
ａｘｙ ；ＳＰＥ）がある。特に、シリコンのエピタキ
シャル成長には、成長層の結晶性、量産性、装置の簡便
さ、種々のデバイス構造形成の容易さなどの点から、化
学的気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅ
ｐｏｓｉｔｉｏｎ ；ＣＶＤ）が主として採用される。
このＣＶＤ法によるシリコンのエピタキシャル成長は、
例えばシリコンを含んだ原料ガスを、キャリアガス（通
常Ｈ2ガス）とともに反応炉内へ導入し、１０００℃以
上の高温に熱せられたシリコン単結晶の基板（ＣＺ法に
より作製）上に、原料ガスの熱分解または還元によって
生成されたシリコンを析出させることで行なわれる。Ｃ
ＶＤ法を用いた常圧エピタキシャル成長で設けられる単
結晶シリコン基板の場合は、例えばシリコン基板の表面
に、基板の一部となる基板側のエピタキシャル層を、常
圧エピタキシャル成長する。その後、単結晶シリコン基
板の表面上に、本来のエピタキシャル層が減圧エピタキ
シャル成長により設けられる。なお、シリコンを含んだ
化合物は多数存在するが、それらの純度、反応速度、取
り扱いの容易さなどを考慮し、通常、ＳｉＣｌ4、Ｓｉ
ＨＣｌ3、ＳｉＨ2Ｃｌ2、ＳｉＨ4の４種が用いられてい
る。In the above-mentioned epitaxial growth, a vapor phase method (V
apor Phase Epitaxy (VPE),
Liquid phase method (Liquid Phase Epitaxy;
LPE), solid phase method (Solid Phase Epit)
axy; SPE). In particular, in the epitaxial growth of silicon, the chemical vapor deposition method (Chemical Vapor Deposition) is used in view of the crystallinity of the growth layer, mass productivity, simplicity of an apparatus, and ease of forming various device structures.
position (CVD) is mainly employed.
The epitaxial growth of silicon by the CVD method is as follows.
For example, a raw material gas containing silicon is introduced into a reaction furnace together with a carrier gas (usually H 2 gas), and the raw material gas is placed on a silicon single crystal substrate (made by the CZ method) heated to a high temperature of 1000 ° C. or higher. This is performed by depositing silicon produced by thermal decomposition or reduction of C
In the case of a single-crystal silicon substrate provided by normal-pressure epitaxial growth using the VD method, a substrate-side epitaxial layer, which is a part of the substrate, is grown on the surface of the silicon substrate by normal-pressure epitaxial growth. Thereafter, an original epitaxial layer is provided on the surface of the single crystal silicon substrate by low pressure epitaxial growth. Although there are many compounds containing silicon, SiCl 4 , Si, and the like are usually used in consideration of their purity, reaction rate, and ease of handling.
Four types of HCl 3 , SiH 2 Cl 2 and SiH 4 are used.
【００２１】[0021]
【作用】請求項１〜請求項９の薄膜エピタキシャルウェ
ーハおよびその製造方法によれば、予めＣＯＰが表面に
存在しないか、個数が少ない単結晶シリコン基板を作製
しておき、この単結晶シリコン基板にエピタキシャル層
を減圧下でエピタキシャル成長する。この結果、薄膜エ
ピタキシャルウェーハの作製後にこのエピタキシャル層
表面のＣＯＰを無くすことができるか、または、きわめ
て少なくすることができる。これにより、エピタキシャ
ル層表面のＣＯＰを原因とした単結晶シリコン基板の欠
陥が解消されたり、ほとんどなくなるので、薄膜エピタ
キシャルウェーハの電気的特性が向上し、かつ製造時の
歩留りも大きくなる。なお、請求項１または請求項４に
記載の薄膜エピタキシャルウェーハの場合には、結果的
に、エピタキシャル層の表面にＣＯＰが存在しないか、
その個数が少ないものであればよい。すなわち、その低
減化の手段は、必ずしも単結晶シリコン基板の表面のＣ
ＯＰ数の調整に限定されない。According to the thin film epitaxial wafer and the method of manufacturing the same of the first to ninth aspects, a single crystal silicon substrate having no COP on its surface or a small number of COPs is prepared in advance, and The epitaxial layer is epitaxially grown under reduced pressure. As a result, the COP on the surface of the epitaxial layer can be eliminated or extremely reduced after the production of the thin film epitaxial wafer. This eliminates or almost eliminates defects in the single crystal silicon substrate due to COP on the surface of the epitaxial layer, thereby improving the electrical characteristics of the thin film epitaxial wafer and increasing the yield during manufacturing. Incidentally, in the case of the thin film epitaxial wafer according to claim 1 or claim 4, as a result, COP does not exist on the surface of the epitaxial layer,
It is sufficient if the number is small. In other words, the means for reducing the noise is not always the C
It is not limited to the adjustment of the number of OPs.
【００２２】ここで、ＣＯＰが表面に存在しないか、個
数が少ない単結晶シリコン基板を作製する方法として
は、エピタキシャル厚０．４μｍ以上の常圧エピタキシ
ャル成長を採用している（請求項７〜請求項９）。ただ
し、これには限定されない。以下、これを説明する。図
３は、エピタキシャル成長での圧力とエピタキシャル後
のパーティクル数との関係を示すグラフである。このグ
ラフより明らかなように、常圧下でエピタキシャル成長
した場合には、直径０．１３μｍ以上のパーティクルが
ほとんど無いのに比べ、減圧下（ここでは８０Ｔｏｒ
ｒ）でエピタキシャル成長した場合には、１００〜１５
０個／ウェーハのパーティクルが存在する。その後、表
面の凹みがほとんどない単結晶シリコン基板に、減圧エ
ピタキシャル成長により薄膜のエピタキシャル層を形成
しても、倣う凹みがきわめて少ないために、エピタキシ
ャル層の表面に現出するＣＯＰも当然少なくなる。Here, as a method for producing a single crystal silicon substrate having no or a small number of COPs on its surface, normal pressure epitaxial growth with an epitaxial thickness of 0.4 μm or more is employed. 9). However, it is not limited to this. Hereinafter, this will be described. FIG. 3 is a graph showing the relationship between the pressure in epitaxial growth and the number of particles after epitaxial growth. As is clear from this graph, when epitaxial growth was performed under normal pressure, there was almost no particles having a diameter of 0.13 μm or more, but under reduced pressure (here, 80 Torr).
100 to 15 when epitaxial growth is performed in r).
There are 0 particles / wafer. Thereafter, even if a thin-film epitaxial layer is formed by low-pressure epitaxial growth on a single-crystal silicon substrate having almost no surface dents, the number of COPs appearing on the surface of the epitaxial layer naturally decreases because the pits to follow are extremely small.
【００２３】図４は、この発明の常圧下でエピタキシャ
ル層を設けた薄膜用エピ基板を有する単結晶シリコン基
板および通常の単結晶シリコン基板と、パーティクル数
との関係を示すグラフである。図４中、１の単結晶シリ
コン基板は請求項５に該当する。２は表面にＣＯＰがあ
る通常の単結晶シリコン基板に該当する。このグラフよ
り明らかなように、２番の通常の単結晶シリコン基板
が、直径０．１３μｍ以上のパーティクルを３５０〜４
５０（個／ウェーハ）有しているのに対して、１番の単
結晶シリコン基板は、ほとんどパーティクルが存在しな
い。FIG. 4 is a graph showing the relationship between the number of particles and a single-crystal silicon substrate having a thin-film epi-substrate provided with an epitaxial layer under normal pressure and a normal single-crystal silicon substrate according to the present invention. In FIG. 4, one single crystal silicon substrate corresponds to claim 5. Reference numeral 2 corresponds to a normal single crystal silicon substrate having a COP on the surface. As is clear from this graph, the second ordinary single-crystal silicon substrate produced particles having a diameter of 0.13 μm or more from 350 to 4 μm.
While there are 50 (pieces / wafer), the first single crystal silicon substrate has almost no particles.
【００２４】[0024]
【発明の実施の形態】以下に実施例を挙げてこの発明を
より具体的に説明する。 〈実施例１〜３、比較例１〜３〉ＣＺ法によるシリコン
単結晶の引き上げ工程において、引き上げ速度０．９ｍ
ｍ／分で引き上げられた高抵抗のシリコン単結晶をブロ
ック切断、ウェーハ切断、面取り、機械化学的研磨など
を施して得られた厚さ６２５μｍのシリコン基板の表面
上に、表２の条件によりシリコンのエピタキシャル層を
常圧エピタキシャル成長させた。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described more specifically with reference to the following examples. <Examples 1 to 3 and Comparative Examples 1 to 3> In the step of pulling a silicon single crystal by the CZ method, the pulling speed was 0.9 m.
A silicon wafer having a thickness of 625 μm obtained by subjecting a high-resistance silicon single crystal pulled at a rate of m / min to block cutting, wafer cutting, chamfering, mechanochemical polishing, and the like, under the conditions shown in Table 2 Was epitaxially grown at normal pressure.
【００２５】[0025]
【表２】 [Table 2]
【００２６】次いで、この単結晶シリコン基板上に、ソ
ースガスＤＣＳ（ＳｉＨ2Ｃｌ2）、成長温度１０８０
℃、成長速度０．７μｍ／分、圧力８０Ｔｏｒｒの条件
により、厚さ１μｍのエピタキシャル層を減圧エピタキ
シャル成長して、薄膜エピタキシャルウェーハを得た。
その後、上記高感度のパーティクルカウンタである「Ｓ
Ｓ６２００」により、直径０．１３μｍ以上のパーティ
クルをカウントした。なお、用いた「ＳＳ６２００」に
おいては、０．１３μｍが、ヘイズの影響なしに測定で
きるＣＯＰの下限値である。この結果、実施例１〜３の
場合には、各エピタキシャル層の表面にＣＯＰの残痕が
ほとんどなかった。これにより、エピタキシャル層表面
のＣＯＰを原因とした単結晶シリコン基板の欠陥がほぼ
解消され、エピタキシャルウェーハの電気的特性が向上
し、かつ製造時の歩留りも大きくなる。一方、比較例１
〜３の場合には、それぞれ多数個のパーティークルがカ
ウントされた。Next, on this single crystal silicon substrate, a source gas DCS (SiH 2 Cl 2 ) and a growth temperature 1080
An epitaxial layer having a thickness of 1 μm was epitaxially grown under reduced pressure under the conditions of ° C., a growth rate of 0.7 μm / min and a pressure of 80 Torr to obtain a thin film epitaxial wafer.
Thereafter, the high sensitivity particle counter “S”
By S6200, particles having a diameter of 0.13 μm or more were counted. In the “SS6200” used, 0.13 μm is the lower limit of the COP that can be measured without the influence of haze. As a result, in the case of Examples 1 to 3, there was almost no trace of COP on the surface of each epitaxial layer. As a result, defects of the single crystal silicon substrate caused by the COP on the surface of the epitaxial layer are almost eliminated, the electrical characteristics of the epitaxial wafer are improved, and the production yield is increased. On the other hand, Comparative Example 1
In the case of ３3, a large number of particles were counted.
【００２７】[0027]
【発明の効果】請求項１〜請求項９に記載の薄膜エピタ
キシャルウェーハによれば、作製された薄膜エピタキシ
ャルウェーハのエピタキシャル層表面からＣＯＰを無く
したり、その数をきわめて少なくできる。これにより、
薄膜エピタキシャルウェーハの電気的特性を向上するこ
とができ、かつ製造時の歩留りも高くなる。According to the thin film epitaxial wafer of the present invention, COP can be eliminated from the surface of the epitaxial layer of the manufactured thin film epitaxial wafer or the number thereof can be extremely reduced. This allows
The electrical characteristics of the thin film epitaxial wafer can be improved, and the yield at the time of manufacturing can be increased.
【００２８】特に、請求項２、請求項５〜請求項９に記
載の薄膜エピタキシャルウェーハおよびその製造方法に
よれば、単結晶シリコン基板として、その表面にＣＯＰ
が存在しないか、または、個数が少ないものを採用し、
この基板上にエピタキシャル層を減圧エピタキシャル成
長するようにしたので、ＣＯＰの残痕がない、もしく
は、これを少なくすることができ、高い歩留まりが製造
時に得られるという効果が得られる。In particular, according to the thin-film epitaxial wafer and the method of manufacturing the same according to the second, fifth to ninth aspects, a single crystal silicon substrate is provided with a COP on its surface.
Does not exist or adopts a small number,
Since the epitaxial layer is grown on the substrate under reduced pressure, there is no or little COP residue, and an effect that a high yield can be obtained during manufacturing can be obtained.
【００２９】また、これらのうちでも請求項７〜請求項
９に記載の薄膜エピタキシャルウェーハおよびその製造
方法によれば、単結晶シリコン基板の表面に、常圧下で
厚さが０．４μｍ以上のエピタキシャル層を設けるよう
にしたので、ＣＯＰは消失する。この基板に減圧エピを
成長しても、ＣＯＰの残痕はなく、高い歩留まりが製造
時に得られる。According to the thin-film epitaxial wafer and the method of manufacturing the same according to the seventh to ninth aspects of the present invention, the epitaxial wafer having a thickness of 0.4 μm or more under normal pressure is formed on the surface of the single crystal silicon substrate. Since the layer is provided, the COP disappears. Even if a reduced pressure epi is grown on this substrate, there is no trace of COP, and a high yield can be obtained at the time of manufacturing.
【図１】この発明の実施例に係る常圧エピタキシャル成
長におけるエピタキシャル厚とエピタキシャル後のパー
ティクル数との関係を示すグラフである。FIG. 1 is a graph showing the relationship between the epitaxial thickness and the number of particles after epitaxial growth in normal pressure epitaxial growth according to an embodiment of the present invention.
【図２】一般的な減圧エピタキシャル成長時のエピ厚と
パーティクル数との関係を表すグラフである。FIG. 2 is a graph showing the relationship between the epi thickness and the number of particles during general low-pressure epitaxial growth.
【図３】この発明の実施例に係るエピタキシャル成長で
の圧力とエピタキシャル層のパーティクル数との関係を
示すグラフである。FIG. 3 is a graph showing a relationship between a pressure in epitaxial growth and the number of particles in an epitaxial layer according to an example of the present invention.
【図４】この発明の常圧下でエピタキシャル層を設けた
薄膜用エピ基板を有する単結晶シリコン基板および通常
の単結晶シリコン基板と、パーティクル数との関係を示
すグラフである。FIG. 4 is a graph showing the relationship between the number of particles and a single-crystal silicon substrate having a thin-film epi-substrate provided with an epitaxial layer under normal pressure and a normal single-crystal silicon substrate according to the present invention.
【図５】一般的な常圧エピタキシャル成長と減圧エピタ
キシャル成長との比較を表すグラフである。FIG. 5 is a graph showing a comparison between general normal pressure epitaxial growth and reduced pressure epitaxial growth.
Claims (9)
面に存在しない薄膜のエピタキシャル層と、を備えた薄
膜エピタキシャルウェーハ。1. A thin-film epitaxial wafer comprising: a single-crystal silicon substrate; and a thin-film epitaxial layer provided on the single-crystal silicon substrate and having no COP on its surface.
の表面に存在しない薄膜エピ用基板である請求項１に記
載の薄膜エピタキシャルウェーハ。2. The thin film epitaxial wafer according to claim 1, wherein the single crystal silicon substrate is a substrate for thin film epitaxy having no COP on its surface.
である請求項１または請求項２に記載の薄膜エピタキシ
ャルウェーハ。3. The thin film epitaxial wafer according to claim 1, wherein the size of the COP is 0.13 μm or more.
するＣＯＰが少ない薄膜のエピタキシャル層と、を備え
た薄膜エピタキシャルウェーハ。4. A thin-film epitaxial wafer comprising: a single-crystal silicon substrate; and a thin-film epitaxial layer provided on the single-crystal silicon substrate and having a small number of COPs on its surface.
存在するＣＯＰが少ない薄膜エピ用基板である請求項４
記載の薄膜エピタキシャルウェーハ。5. The thin-film epi-substrate according to claim 4, wherein the single-crystal silicon substrate has a small number of COPs on its surface.
The thin-film epitaxial wafer as described in the above.
で、かつＣＯＰの個数が０．３個／ｃｍ2以下である請
求項４または請求項５に記載の薄膜エピタキシャルウェ
ーハ。6. The thin-film epitaxial wafer according to claim 4, wherein the size of the COP is 0.13 μm or more and the number of COPs is 0.3 / cm 2 or less.
き上げられた単結晶シリコン基板の表面に、常圧下で厚
さが０．４μｍ以上のエピタキシャル層を設けたもので
ある請求項２または請求項５に記載の薄膜エピタキシャ
ルウェーハ。7. The thin film epi-substrate according to claim 2, wherein an epitaxial layer having a thickness of 0.4 μm or more under normal pressure is provided on the surface of the single-crystal silicon substrate pulled up by the CZ method. Item 6. A thin film epitaxial wafer according to item 5.
結晶シリコン基板上に、その厚さが０．４μｍ以上で、
かつＣＯＰがその表面に少ない個数で存在するか、また
は、存在しない基板側のエピタキシャル層を設け、 この基板側のエピタキシャル層上に、厚さが４．０μｍ
未満のエピタキシャル層を減圧下でエピタキシャル成長
させた薄膜エピタキシャルウェーハの製造方法。8. A single crystal silicon substrate having a thickness of 0.4 μm or more formed by epitaxial growth under normal pressure.
And a COP in which a small number of COPs are present on the surface or where no COP is present is provided on the substrate-side epitaxial layer, and a thickness of 4.0 μm is formed on the substrate-side epitaxial layer.
A method for producing a thin film epitaxial wafer in which less than three epitaxial layers are epitaxially grown under reduced pressure.
であるとともに、上記ＣＯＰの個数が０．３個／ｃｍ2
以下である請求項８に記載の薄膜エピタキシャルウェー
ハの製造方法。9. The size of the COP is 0.13 μm or more, and the number of the COPs is 0.3 / cm 2.
The method for producing a thin film epitaxial wafer according to claim 8, wherein:
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| JPH10209054A true JPH10209054A (en) | 1998-08-07 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001068420A (en) * | 1999-08-30 | 2001-03-16 | Komatsu Electronic Metals Co Ltd | Manufacture of epitaxial silicon wafer |
| KR100741540B1 (en) * | 1999-11-25 | 2007-07-20 | 신에쯔 한도타이 가부시키가이샤 | Silicon wafer for epitaxial wafer, epitaxial wafer, and method of manufacture thereof |
-
1997
- 1997-01-24 JP JP02610297A patent/JP3763630B2/en not_active Expired - Fee Related
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| JP2001068420A (en) * | 1999-08-30 | 2001-03-16 | Komatsu Electronic Metals Co Ltd | Manufacture of epitaxial silicon wafer |
| US7147710B2 (en) | 1999-08-30 | 2006-12-12 | Komatsu Denshi Kinzoku Kabushiki Kaisha | Method of manufacturing epitaxial silicon wafer |
| KR100741540B1 (en) * | 1999-11-25 | 2007-07-20 | 신에쯔 한도타이 가부시키가이샤 | Silicon wafer for epitaxial wafer, epitaxial wafer, and method of manufacture thereof |
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| JP3763630B2 (en) | 2006-04-05 |
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