JP3714509B2 - Method for manufacturing thin film epitaxial wafer - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、デバイス製造での低温化に対応して、エピタキシャル層表面のＣＯＰが少ない低温エピタキシャル成長を実現した薄膜エピタキシャルウェーハの製造方法に関する。
【０００２】
【従来の技術】
例えばＣＺ法（Ｃｚｏｃｈｒａｌｓｋｉ法）により作製されたシリコンウェーハにあっては、小さく高密度の欠陥や、大きく低密度の欠陥のいずれかが存在していた。これらの欠陥は、鏡面研磨後のアンモニア系洗浄において、その表面に、結晶に起因する凹みであるＣＯＰ（Ｃｒｙｓｔａｌ Ｏｒｉｇｉｎａｔｅｄ Ｐａｒｔｉｃｌｅ）となって現れる。このＣＯＰはパーティクルカウンタで検出することができる。
そして、この欠陥によりシリコンウェーハの電気的特性が損なわれていた。また、その結果として、シリコンウェーハの製造における歩留りが低下していた。
【０００３】
このことは、研磨後のシリコンウェーハの表面に、１０００℃を超える高温下で、エピタキシャル層（以下、エピタキシャルを「エピ」と略す場合がある）を、エピタキシャル成長させるエピタキシャルウェーハについても、同様であった。すなわち、エピタキシャル成長では、基板であるシリコンウェーハの表面の形状を倣って、エピタキシャル層の成長が行なわれる。このため、シリコンウェーハの表面にできた凹みは、成長条件によっては、エピタキシャル層の表面にも転写される。
ところで、ＭＯＳ用エピタキシャルウェーハの場合には、一般的にシリコンウェーハの表面に、エピタキシャル層を２μｍ以上の厚さで常圧エピタキシャル成長すると、エピタキシャル層の表面にＣＯＰが残りにくいことが知られている。これは、比較的厚くエピタキシャル成長させることにより、シリコンウェーハの表面凹みが、その成長につれて徐々に消失するからである。
【０００４】
【発明が解決しようとする課題】
しかしながら、このことは、エピタキシャルウェーハのうちでも実際に実験が行なわれたＭＯＳ用のエピタキシャルウェーハに限って判明しているだけである。
しかも、このようなＣＯＰの消失調査は、減圧下でエピタキシャル成長させるＢｉ−ＣＭＯＳ用エピタキシャルウェーハや、高集積化に伴うラッチアップ対策として、エピタキシャル層を薄膜化するという命題がある高性能ロジック用エピタキシャルウェーハに対しては、その評価がなされていなかった。例えばＢｉ−ＣＭＯＳ用薄膜エピタキシャルウェーハには埋め込み層が存在するためパーティクルカウンタによるＣＯＰ評価を行うことができないからである。
【０００５】
そこで、本願発明者らは、このものについて、実際に評価実験を行なった。この結果、減圧下で薄膜のエピタキシャル層をエピタキシャル成長させると、前述したようにシリコンウェーハ側より表面の凹みが転写され、エピタキシャル層の表面にＣＯＰが高密度で現れることがわかった。以下、この実験データについて説明する。
なお、表１には、ＭＯＳ用エピタキシャルウェーハのエピタキシャル層と、Ｂｉ−ＣＭＯＳ用、ロジック用エピタキシャルウェーハの薄膜エピタキシャル層とのエピタキシャル成長条件における比較を示す。また、図３に、一般的な常圧エピタキシャル成長と減圧エピタキシャル成長との比較を表すグラフを示す。これは、同じロットのＣＺ法に基づくシリコンウェーハ（比抵抗ρ＝１０Ωｃｍ）を、表１に示す異なる条件でエピタキシャル成長させた結果である。
【０００６】
【表１】
図３のグラフにおいて、エピタキシャル成長前にウェーハ（口径６インチ）当たり３００〜６００個カウントされたパーティクルは、単結晶シリコン基板の表面に生成されたＣＯＰと考えられる。
（１）の常圧エピタキシャル成長では、エピタキシャル成長後にＣＯＰがほぼ消失しているのに対し、（２）の減圧エピタキシャル成長では、エピタキシャル層の表面に、基板とほぼ同数のパーティクルがカウントされた。
しかも、エピタキシャル成長後のパーティクルの９０％が、エピタキシャル成長前の単結晶シリコン基板の表面にできたパーティクルの位置と一致していた。したがって、単結晶シリコン基板側のＣＯＰは、減圧エピタキシャル成長では消失せずに残留することが明らかとなった。
【０００８】
ところで、近年、デバイスの高集積化が進み、デバイスが比較的低温の環境下で作製されている。これに対応して、デバイスの基体となるシリコンウェーハ、例えば減圧状態で作製されるＢｉ−ＣＭＯＳ用薄膜エピタキシャルウェーハにおいても、オートドーピングの抑制、金属汚染の低減という観点から、低温成長の方が好ましい。しかしながら、このように比較的低い温度でエピタキシャル成長を実施する場合、特にＨ２アニール等により自然酸化膜等を完全に除去しないと、シリコンの単結晶体であるべきエピタキシャル層が多結晶化してしまい、うまくエピタキシャル成長ができなくなるという問題が生じていた。
【０００９】
一方、発明者らは、「１９９７年春季応用物理学会予稿集３９ｐ−Ｌ−１０，１１ ｐ３１７」において、ＣＺシリコンウェーハの表面に現出したＣＯＰは、エピタキシャル成長条件により消失、残留の挙動が変化し、この条件によっては、ＣＯＰがエピタキシャル層の厚さ数μｍまで影響をおよぼすことを報告している。これは、エピタキシャル成長の前処理であるＨ２アニール時に消失しきれなかったＣＯＰが、単結晶シリコン基板上にシリコンが積層されていくとき、異方性の強いエピタキシャル成長条件下では消失し、等方性の強い条件下では残留することが原因であると考えられる。
【００１０】
そこで、この発明者らは、エピタキシャル成長前における単結晶シリコン基板のＨ２アニール時の条件に着目した。そして、鋭意研究を重ねた結果、あらかじめ単結晶シリコン基板の表面を水素終端処理してから、８００〜９５０℃の低い温度条件下でＨ２アニールを行えば、このエピタキシャル層の表面のＣＯＰが激減することを見出した。しかも、この低温のＨ２アニールを実施しておけば、後工程のエピタキシャル成長時に得られたエピタキシャル層の酸化膜耐圧特性（ＴＤＤＢ特性：Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）も向上することがわかった。したがって、水素終端処理後に低温Ｈ２アニールを行うだけで、シリコンウェーハの表面が清浄化され、前述したようなシリコンの多結晶化が起きることがなく、単結晶シリコン基板の表面に存在しているＣＯＰを、エピタキシャル成長中に十分に埋めて消失させたり、低減させられることがわかった。
【００１１】
【発明の目的】
この発明は、エピタキシャル層表面に残留ＣＯＰが少なく、しかも良好な電気的特性が得られる減圧下での低温エピタキシャル成長を実現することができ、また歩留りの向上が図れ、さらにウェーハの大口径化にも対応することができる薄膜エピタキシャルウェーハの製造方法を提供することを、その目的としている。
【００１２】
【課題を解決するための手段】
請求項１に記載した発明は、ＣＺ法のインゴット引き上げに基づいて作製された単結晶シリコン基板の表面を水素終端処理し、次いでこの水素終端処理された単結晶シリコン基板を、Ｈ２ガスを流しながら安定化時間の炉内温度が８００〜９５０℃で加熱処理し、その後、この単結晶シリコン基板の表面に、厚さ０．５μｍ以上のシリコンのエピタキシャル層を、減圧下で、かつこのＨ２アニール時の温度以下でエピタキシャル成長させる薄膜エピタキシャルウェーハの製造方法である。
単結晶シリコン基板の表面を水素終端処理する方法としては、例えば請求項３に記載したようなＳＣ１洗浄後の単結晶シリコン基板を希ＨＦ洗浄する方法の他、無水ＨＦ処理する方法などが挙げられる。
【００１３】
希ＨＦ洗浄に使用される希ＨＦ水溶液の濃度は０．１〜１％である。０．１％未満では水素終端処理に長時間を要するという不都合が生じる。また、１％を超えるとフッ素原子が多くなり、ひいてはその後の水洗でＯＨ基の吸着量が増すという不都合が生じる。
この希ＨＦ洗浄時間は１〜１０分間、特に１〜５分間が好ましい。１分間未満では水素終端処理が不十分であるという不都合が生じる。また、１０分間を超えると処理能力が低下するという不都合が生じる。この希ＨＦ洗浄は、通常、室温で行われる。
【００１４】
Ｈ２アニール（水素アニール）には、エピタキシャル炉が用いられる。すなわち、このエピタキシャル炉内で、単結晶シリコン基板のＨ２アニールと、エピタキシャル成長とが行われる。なお、Ｈ２アニールの専用炉を使用してもよい。
Ｈ２アニールの好ましい温度は、８００〜９５０℃である。８００℃未満では水素終端処理からエピタキシャル成長炉のローディングまでの間に生成した自然酸化膜、あるいは、有機物の除去が困難となる。また、９５０℃を超えると、ＣＯＰの凹み面全体にもシリコン原子が順に積層されていくため、ピット幅が広くなり、ＣＯＰは残留するという不都合が生じる。Ｈ２アニールの時間は１分間程度必要である。ガス流量を安定化させるためである。
【００１５】
単結晶シリコン基板上にエピタキシャル層を成長させるエピタキシャル成長法としては、例えば気相法（Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ；ＶＰＥ）、液相法（Ｌｉｑｕｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ；ＬＰＥ）、固相法（Ｓｏｌｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ；ＳＰＥ）がある。特に、シリコンのエピタキシャル成長には、成長層の結晶性、量産性、装置の簡便さ、種々のデバイス構造形成の容易さなどの点から、化学的気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）が主として採用されている。
このＣＶＤ法によるシリコンのエピタキシャル成長は、例えばシリコンを含んだ原料ガスを、キャリアガス（通常Ｈ２ガス）とともに反応炉内へ導入し、１０００℃以上の高温に熱せられたシリコン単結晶の基板（ＣＺ法により作製）上に、原料ガスの熱分解または還元によって生成されたシリコンを析出させることで行なわれる。
【００１６】
単結晶シリコン基板上にシリコンをエピタキシャル成長させるためのエピタキシャル炉としては、例えば枚葉式炉、縦型炉、バレル型のバッチ炉などが挙げられる。ただし、これに限定されない。
エピタキシャル成長のソースガスとしては、例えばＳｉＨ２Ｃl２(ＤＣＳ)、ＳｉＨ４、ＳｉＨＣｌ３、ＳｉＣｌ４などが挙げられる。
エピタキシャル成長温度はＨ２アニール温度以下である。特に８００〜９００℃が好ましい。Ｈ２アニールの温度を超えると、昇温中にＣＯＰがピット幅が拡がって全体としてはＣＯＰが浅く広くなるため、ＣＯＰは残留するという不都合が生じる。
エピタキシャル成長の炉内圧力は３０〜２００Ｔｏｒｒ、特に８０Ｔｏｒｒが好ましい。エピタキシャル成長速度は、０．０１〜 ０．５μｍ／分、特に０．２μｍ／分が好ましい。
【００１７】
単結晶シリコン基板上に減圧エピタキシャル成長されるエピタキシャル層の厚さは、０．５μｍ以上であり、特に０．５〜２μｍが好ましい。０．５μｍ未満では、下層である単結晶シリコン基板においてピット幅の増加を比較的小さくすることができたＣＯＰでも、その影響がエピタキシャル層の表面にでやすいからである。
ＣＯＰの数を検出する装置としては、例えばテンコール株式会社製の高感度のパーティクルカウンタ「ＳＳ６２００」および「ＳＳ６４２０」、セイコー電子株式会社製の「ＳＰＡ３６０」などの周知のパーティクルカウンタおよび原子間力顕微鏡ＡＦＭなどが挙げられる。このうち「ＳＳ６２００」では、ヘイズの影響なしに測定することができるＣＯＰの下限値は、０．１２〜０．１３μｍである。
【００１８】
請求項２に記載の発明は、上記Ｈ２アニール温度が９００℃である請求項１に記載の薄膜エピタキシャルウェーハの製造方法である。Ｈ２アニール温度は、この９００℃が、シリコン基板の清浄化、および、ＣＯＰのピット幅の増大を抑制するという点から特に好ましい。
【００１９】
請求項３に記載した発明は、上記単結晶シリコン基板の表面の水素終端処理は、ＳＣ１洗浄後の単結晶シリコン基板を、０．１〜１％の希ＨＦ水溶液により１〜１０分間、室温で洗浄する請求項１または請求項２に記載の薄膜エピタキシャルウェーハの製造方法である。
【００２１】
【作用】
請求項１〜請求項３の薄膜エピタキシャルウェーハの製造方法によれば、ＣＺ法により引き上げられた単結晶シリコンインゴットから単結晶シリコン基板を作製後、この単結晶シリコン基板の表面を水素終端処理する。これにより、この基板表面側にあるＳｉ原子のダングリングボンドの先端はＨ基となる。
次いで、この水素終端処理された単結晶シリコン基板を炉内に装入して、Ｈ２ ガスを流しながら安定化時間（流量安定化時間）の炉内温度が８００〜９５０℃になるように、単結晶シリコン基板をＨ２アニール処理する。この結果、シリコン基板表面の清浄化を行うことができる。
【００２２】
その後、この単結晶シリコン基板を、減圧下で、シリコンソースガスを流しながら、Ｈ２アニール温度（８００〜９５０℃）以下の比較的低い温度で炉内加熱することにより、この単結晶シリコン基板上に、厚さ０．５μｍ以上のエピタキシャル層がエピタキシャル成長する。
この際、単結晶シリコン基板の表面上に残るＣＯＰは、前述したように大きさが小さいので、消失しやすくなる。また、エピタキシャル成長によるＣＯＰのピット幅の増大を抑制することができる。
【００２３】
このように、低温での減圧下・薄膜エピタキシャル成長を実現させたことで、ユーザ側におけるデバイスの低温製造にウェーハ生産工場側が対応することができるようになった。しかも、エピタキシャル層の表面に存在するＣＯＰの個数も少なくなるので、薄膜エピタキシャルウェーハの電気的特性が向上し、かつ製造時の歩留りも大きくなる。この結果、近年のウェーハの大口径化（例えばウェーハ口径３００ｍｍ）が進んでも、常に、良質の薄膜エピタキシャルウェーハをユーザ側へ提供することができる。
【００２４】
【発明の実施の形態】
以下に実施例を挙げてこの発明をより具体的に説明する。なお、この発明はこれらの実施例に限定されない。
〈実施例１，２、比較例１〜３〉
ＣＺ法によるシリコン単結晶の引き上げ工程において、引き上げ速度０．９ｍｍ／分で引き上げられた高抵抗のシリコン単結晶棒にブロック切断、ウェーハ切断、面取り、機械的化学的研磨などを施して、シリコン単結晶の結晶方位がＮ（１００）、比抵抗が１０〜２０Ωｃｍ、厚さが６２５μｍ、直径が６インチの単結晶シリコン基板を作製する。その後、この基板の表面をＳＣ１洗浄(ＮＨ４ＯＨ/Ｈ２Ｏ２/Ｈ２Ｏ)し、それから０．５％の希ＨＦ水溶液により５分間、室温で希ＨＦ洗浄することにより、この基板の表面に、Ｓｉ原子のダングリンボンドの先端がＨ基となる水素終端処理を施す。
【００２５】
次いで、この水素終端処理された単結晶シリコン基板を、枚葉式の炉内へ挿填し、続いて炉内へＨ２ガスを流しながら、９００℃〜１１５０℃の間、具体的には９００℃（実施例１），９５０℃（実施例２），１０００℃（比較例１），１１００℃（比較例２），１１５０℃（比較例３）で、Ｈ２アニールを行なった。
その後、単結晶シリコン基板上に１μｍのエピタキシャル層をエピタキシャル成長することにより、薄膜エピタキシャルウェーハを得た。このときのエピタキシャル成長条件は、ソースガスＤＣＳ(ＳｉＨ２Ｃｌ２)、エピタキシャル成長温度９００℃、エピタキシャル成長速度０．２μｍ／分、圧力８０Ｔｏｒｒである。
それから、テンコール株式会社製の「ＳＳ６２００」を用いて、直径０．１３μｍ以上のパーティクルの残痕数をカウントした。
【００２６】
この結果を、図１のＨ２アニール温度とエピタキシャル層表面のＣＯＰ数との関係を表すグラフに示す。すなわち、比較例１〜３では、エピタキシャル層の表面におけるＣＯＰ数は、６インチウェーハ１枚当たり、１００〜２４０個前後であった。これに対して、実施例１，２では、２０〜３０個程度にまで少なくなった。なお、図１において、▲はエピタキシャル層表面に付着した異物の数であり、●はこの異物にＣＯＰを加算した数である。すなわち、各実施例や比較例のＣＯＰ数は、●値から▲値を引いた値となる。
また、このときのアニール温度と平均Ｑｂｄ値との関係を図２のグラフに示す。図２のグラフから明らかなように、比較例１〜３に比べて実施例１，２の方が酸化膜耐圧が高く、良好な電気的特性が得られた。この酸化膜耐圧試験（ＴＤＤＢ試験）の条件は、酸化膜厚さ(Ｔox)が１０ｎｍ、表面積(Ａ)が０．２ｃｍ２、電流密度(Ｊ) が０．１Ａ／ｃｍ２である。
【００２７】
この際、実施例１の場合を例にとって、原子間力顕微鏡によりＨ２アニールの前後における単結晶シリコン基板上のＣＯＰの形状を比較した。この結果、両者の形状は略同じであった。これにより、ＣＯＰのピット端面では強い異方性の成長が起きたものと思われる。しかも、Ｈ２アニール後のＣＯＰは、そのピット幅が、シリコン基板のＣＯＰとほぼ同じ０．１〜０．２μｍ程度であった。この結果、Ｈ２アニール後のＣＯＰは、エピタキシャル成長時に、容易に消失するか、減少することが予想された。また、実際に、そのような結果が得られた（図１のグラフ参照）。
【００２８】
【発明の効果】
この発明に係る薄膜エピタキシャルウェーハの製造方法によれば、単結晶シリコン基板の表面を水素終端処理後、８００〜９５０℃という低温Ｈ２アニールを実施し、さらにこの単結晶シリコン基板上に、Ｈ２アニール温度以下で、０．５μｍ以上の薄いエピタキシャル層を減圧エピタキシャル成長するようにしたので、エピタキシャル層表面に残留するＣＯＰが少なく、しかも良好な電気的特性が得られる減圧・低温エピタキシャル成長を実現することができる。これによりユーザ側におけるデバイスの低温製造に対応した低温製造の薄膜エピタキシャルウェーハを製造することができる。とともに、この薄膜エピタキシャルウェーハの製造歩留り向上が図れ、さらにウェーハの大口径化にも対応することができる。
【００２９】
特に、請求項２に記載の発明によれば、Ｈ２アニール温度を９００℃としたので、シリコン基板の清浄化、および、エピタキシャル成長でのＣＯＰのピット幅の増大を抑制するという効果が得られる。
【００３０】
また、請求項３に記載の発明によれば、単結晶シリコン基板の表面の水素終端処理として、ＳＣ１洗浄された単結晶シリコン基板を、０．１〜１％の希ＨＦ水溶液により３〜５分間、室温で洗浄することを採用したので、自然酸化膜が存在しないシリコン基板が作製できるという効果が得られる。
【図面の簡単な説明】
【図１】 この発明の一実施例に係るＨ２アニール温度とエピタキシャル層表面のＣＯＰ数との関係を示すグラフである。
【図２】 この発明の一実施例に係るアニール温度と平均Ｑｂｄ値との関係を示すグラフである。
【図３】 一般的な常圧エピタキシャル成長と減圧エピタキシャル成長との比較を表すグラフである。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a thin-film epitaxial wafer that realizes low-temperature epitaxial growth with less COP on the surface of an epitaxial layer in response to lower temperatures in device manufacturing.
[0002]
[Prior art]
For example, in a silicon wafer manufactured by the CZ method (Czochralski method), there are either small and high density defects or large and low density defects. These defects appear as COP (Crystal Originated Particle) which is a dent resulting from the crystal on the surface of ammonia-based cleaning after mirror polishing. This COP can be detected by a particle counter.
This defect has impaired the electrical characteristics of the silicon wafer. As a result, the yield in the production of silicon wafers has been reduced.
[0003]
This is the same for an epitaxial wafer in which an epitaxial layer (hereinafter, “epitaxial” may be abbreviated as “epi”) is epitaxially grown on a polished silicon wafer surface at a high temperature exceeding 1000 ° C. . That is, in the epitaxial growth, the epitaxial layer is grown following the shape of the surface of the silicon wafer as the substrate. For this reason, the dent made on the surface of the silicon wafer is also transferred to the surface of the epitaxial layer depending on the growth conditions.
By the way, in the case of an epitaxial wafer for MOS, it is generally known that COP hardly remains on the surface of the epitaxial layer when the epitaxial layer is grown on the surface of the silicon wafer at atmospheric pressure with a thickness of 2 μm or more. This is because the surface dent of the silicon wafer gradually disappears with the growth by epitaxial growth relatively thick.
[0004]
[Problems to be solved by the invention]
However, this is only known for epitaxial wafers for MOS that have actually been tested among epitaxial wafers.
In addition, such investigations for COP disappearance include epitaxial wafers for Bi-CMOS that are epitaxially grown under reduced pressure, and epitaxial wafers for high-performance logic that have the proposition of thinning the epitaxial layer as a countermeasure for latch-up due to high integration. Has not been evaluated. This is because, for example, a Bi-CMOS thin film epitaxial wafer has a buried layer and cannot perform COP evaluation using a particle counter.
[0005]
Therefore, the inventors of the present application actually performed an evaluation experiment on this. As a result, it was found that when the thin epitaxial layer was epitaxially grown under reduced pressure, the dents on the surface were transferred from the silicon wafer side as described above, and COP appeared at a high density on the surface of the epitaxial layer. The experimental data will be described below.
Table 1 shows a comparison of the epitaxial growth conditions between the epitaxial layer of the MOS epitaxial wafer and the thin-film epitaxial layer of the Bi-CMOS and logic epitaxial wafers. FIG. 3 is a graph showing a comparison between general atmospheric epitaxial growth and reduced pressure epitaxial growth. This is a result of epitaxial growth of silicon wafers (specific resistance ρ = 10 Ωcm) based on the CZ method of the same lot under different conditions shown in Table 1.
[0006]
[Table 1]
In the graph of FIG. 3, 300 to 600 particles counted per wafer (diameter 6 inches) before epitaxial growth are considered COPs generated on the surface of the single crystal silicon substrate.
In the atmospheric pressure epitaxial growth of (1), COP almost disappeared after the epitaxial growth, whereas in the reduced pressure epitaxial growth of (2), approximately the same number of particles as the substrate were counted on the surface of the epitaxial layer.
In addition, 90% of the particles after the epitaxial growth coincided with the positions of the particles formed on the surface of the single crystal silicon substrate before the epitaxial growth. Therefore, it has been clarified that the COP on the single crystal silicon substrate side remains without being lost in the low-pressure epitaxial growth.
[0008]
By the way, in recent years, higher integration of devices has progressed, and devices are manufactured in a relatively low temperature environment. Correspondingly, low temperature growth is preferable from the viewpoint of suppression of auto-doping and reduction of metal contamination in a silicon wafer serving as a substrate of a device, for example, a Bi-CMOS thin film epitaxial wafer manufactured under reduced pressure. . However, when epitaxial growth is performed at a relatively low temperature in this way, the epitaxial layer, which should be a single crystal of silicon, is polycrystallized unless the natural oxide film or the like is completely removed, particularly by H 2 annealing. There has been a problem that epitaxial growth cannot be performed well.
[0009]
On the other hand, the inventors have disclosed that, in “1997 Spring Applied Physics Society Proceedings 39p-L-10, 11 p317”, the COP that appears on the surface of the CZ silicon wafer disappears depending on the epitaxial growth conditions, and the residual behavior changes. According to this condition, it has been reported that COP affects the thickness of the epitaxial layer to several μm. This is because the COP that could not be lost during the H 2 annealing, which is a pretreatment for epitaxial growth, disappears under epitaxial growth conditions with strong anisotropy when silicon is laminated on a single crystal silicon substrate, and isotropic. It is thought that the cause is that it remains under strong conditions.
[0010]
Therefore, the present inventors paid attention to the conditions at the time of H 2 annealing of the single crystal silicon substrate before epitaxial growth. As a result of extensive research, if the surface of the single crystal silicon substrate is previously hydrogen-terminated and then H 2 annealing is performed under a low temperature condition of 800 to 950 ° C., the COP on the surface of this epitaxial layer is drastically reduced. I found out. Moreover, it has been found that if this low-temperature H 2 annealing is performed, the oxide film breakdown voltage characteristics (TDDB characteristics: Time Dependent Dielectric Breakdown) of the epitaxial layer obtained during the subsequent epitaxial growth are also improved. Therefore, the surface of the silicon wafer is cleaned only by performing the low temperature H 2 annealing after the hydrogen termination treatment, and the polycrystal of silicon does not occur as described above, and it exists on the surface of the single crystal silicon substrate. It has been found that COP can be sufficiently buried during epitaxial growth to disappear or be reduced.
[0011]
OBJECT OF THE INVENTION
This invention can realize low-temperature epitaxial growth under reduced pressure with little residual COP on the surface of the epitaxial layer and good electrical characteristics, can improve the yield, and can increase the diameter of the wafer. It is an object of the present invention to provide a method for manufacturing a thin film epitaxial wafer that can be used.
[0012]
[Means for Solving the Problems]
According to the first aspect of the present invention, the surface of a single crystal silicon substrate manufactured based on the ingot pulling of the CZ method is subjected to hydrogen termination treatment, and then the hydrogen-terminated single crystal silicon substrate is supplied with H 2 gas. Then, the furnace temperature during the stabilization time is heat-treated at 800 to 950 ° C., and then an epitaxial layer of silicon having a thickness of 0.5 μm or more is formed on the surface of the single crystal silicon substrate under reduced pressure and the H 2. This is a method of manufacturing a thin-film epitaxial wafer that is epitaxially grown below the annealing temperature.
Examples of the method for hydrogen-termination of the surface of the single crystal silicon substrate include a method of performing anhydrous HF treatment in addition to a method of dilute HF cleaning of the single crystal silicon substrate after SC1 cleaning as described in claim 3. .
[0013]
The concentration of the dilute HF aqueous solution used for dilute HF cleaning is 0.1 to 1%. If it is less than 0.1%, there is a disadvantage that it takes a long time for the hydrogen termination treatment. On the other hand, if it exceeds 1%, the number of fluorine atoms increases, and as a result, the amount of OH group adsorbed increases with subsequent water washing.
The diluted HF cleaning time is preferably 1 to 10 minutes, particularly preferably 1 to 5 minutes. If it is less than 1 minute, there is a disadvantage that the hydrogen termination is insufficient. Moreover, when it exceeds 10 minutes, the problem that processing capacity falls will arise. This dilute HF cleaning is usually performed at room temperature.
[0014]
An epitaxial furnace is used for H 2 annealing (hydrogen annealing). That is, H 2 annealing and epitaxial growth of the single crystal silicon substrate are performed in this epitaxial furnace. A dedicated furnace for H 2 annealing may be used.
The preferred temperature for H 2 annealing is 800-950 ° C. If the temperature is lower than 800 ° C., it becomes difficult to remove the natural oxide film or organic matter generated between the hydrogen termination process and the loading of the epitaxial growth furnace. Further, when the temperature exceeds 950 ° C., silicon atoms are sequentially stacked on the entire concave surface of the COP, so that the pit width becomes wide and the COP remains. The H 2 annealing time needs about 1 minute. This is to stabilize the gas flow rate.
[0015]
As an epitaxial growth method for growing an epitaxial layer on a single crystal silicon substrate, for example, a vapor phase epitaxy (VPE), a liquid phase method (liquid phase epitaxy; LPE), or a solid phase method (solid phase epitaxy; SPE) is used. is there. In particular, for the epitaxial growth of silicon, chemical vapor deposition (CVD) is mainly used from the viewpoints of crystallinity of the growth layer, mass productivity, simplicity of apparatus, and ease of forming various device structures. It has been adopted.
In this epitaxial growth of silicon by CVD, for example, a source gas containing silicon is introduced into a reaction furnace together with a carrier gas (usually H 2 gas) and heated to a high temperature of 1000 ° C. or higher (CZ). This is carried out by depositing silicon produced by thermal decomposition or reduction of the source gas.
[0016]
Examples of the epitaxial furnace for epitaxially growing silicon on a single crystal silicon substrate include a single wafer furnace, a vertical furnace, a barrel type batch furnace, and the like. However, it is not limited to this.
Examples of the source gas for epitaxial growth include SiH 2 Cl 2 (DCS), SiH 4 , SiHCl 3 , and SiCl 4 .
Epitaxial growth temperature is H 2 annealing temperature or less. 800-900 degreeC is especially preferable. When the temperature of the H 2 annealing is exceeded, the pit width of the COP increases during the temperature rise and the COP becomes shallow and wide as a whole, resulting in a disadvantage that the COP remains.
The furnace pressure for epitaxial growth is preferably 30 to 200 Torr, particularly 80 Torr. The epitaxial growth rate is preferably 0.01 to 0.5 μm / min, particularly 0.2 μm / min.
[0017]
The thickness of the epitaxial layer that is epitaxially grown under reduced pressure on the single crystal silicon substrate is 0.5 μm or more, and preferably 0.5 to 2 μm. This is because, if the thickness is less than 0.5 μm, the influence of the COP that can make the increase in the pit width relatively small in the single crystal silicon substrate, which is the lower layer, is easily exerted on the surface of the epitaxial layer.
As an apparatus for detecting the number of COPs, known particle counters such as high-sensitivity particle counters “SS6200” and “SS6420” manufactured by Tencor Co., Ltd., “SPA360” manufactured by Seiko Electronics Co., Ltd., and an atomic force microscope AFM are used. Etc. Among these, in “SS6200”, the lower limit value of COP that can be measured without the influence of haze is 0.12 to 0.13 μm.
[0018]
The invention described in claim 2 is the method of manufacturing a thin film epitaxial wafer according to claim 1, wherein the H 2 annealing temperature is 900 ° C. The H 2 annealing temperature is particularly preferably 900 ° C. from the viewpoint of cleaning the silicon substrate and suppressing an increase in the pit width of the COP.
[0019]
According to a third aspect of the present invention, in the hydrogen termination treatment of the surface of the single crystal silicon substrate, the single crystal silicon substrate after SC1 cleaning is treated with a 0.1 to 1% dilute HF aqueous solution for 1 to 10 minutes at room temperature. It is a manufacturing method of the thin film epitaxial wafer of Claim 1 or Claim 2 to wash | clean.
[0021]
[Action]
According to the thin film epitaxial wafer manufacturing method of the first to third aspects, after producing a single crystal silicon substrate from a single crystal silicon ingot pulled up by the CZ method, the surface of the single crystal silicon substrate is subjected to hydrogen termination treatment. Thereby, the tip of the dangling bond of Si atoms on the substrate surface side becomes an H group.
Next, the hydrogen-terminated single crystal silicon substrate is charged into the furnace so that the furnace temperature during the stabilization time (flow stabilization time) is 800 to 950 ° C. while flowing H 2 gas. The single crystal silicon substrate is subjected to H 2 annealing treatment. As a result, the silicon substrate surface can be cleaned.
[0022]
Thereafter, the single crystal silicon substrate is heated in a furnace at a relatively low temperature of H 2 annealing temperature (800 to 950 ° C.) or less while flowing a silicon source gas under a reduced pressure, whereby the single crystal silicon substrate is In addition, an epitaxial layer having a thickness of 0.5 μm or more is epitaxially grown.
At this time, the COP remaining on the surface of the single crystal silicon substrate has a small size as described above, and thus easily disappears. In addition, an increase in the pit width of the COP due to epitaxial growth can be suppressed.
[0023]
As described above, the wafer production factory side can cope with the low-temperature manufacturing of the device on the user side by realizing the low-pressure and thin-film epitaxial growth at a low temperature. In addition, since the number of COPs present on the surface of the epitaxial layer is reduced, the electrical characteristics of the thin film epitaxial wafer are improved and the manufacturing yield is increased. As a result, a high-quality thin-film epitaxial wafer can always be provided to the user side even if the diameter of a wafer in recent years (for example, a wafer diameter of 300 mm) has progressed.
[0024]
DETAILED DESCRIPTION OF THE INVENTION
The present invention will be described more specifically with reference to the following examples. In addition, this invention is not limited to these Examples.
<Examples 1 and 2 and Comparative Examples 1 to 3>
In the silicon single crystal pulling process by the CZ method, block cutting, wafer cutting, chamfering, mechanical chemical polishing, etc. are performed on the high resistance silicon single crystal rod pulled at a pulling rate of 0.9 mm / min. A single crystal silicon substrate having a crystal orientation of N (100), a specific resistance of 10 to 20 Ωcm, a thickness of 625 μm, and a diameter of 6 inches is manufactured. Thereafter, the surface of the substrate is SC1 cleaned (NH 4 OH / H 2 O 2 / H 2 O), and then washed with 0.5% dilute HF aqueous solution for 5 minutes at room temperature to dilute HF. The surface is subjected to a hydrogen termination treatment in which the tip of a dangling bond of Si atoms becomes an H group.
[0025]
Next, the hydrogen-terminated single crystal silicon substrate is inserted into a single-wafer type furnace, and then, while flowing H 2 gas into the furnace, between 900 ° C. and 1150 ° C., specifically 900 H 2 annealing was performed at 0 ° C. (Example 1), 950 ° C. (Example 2), 1000 ° C. (Comparative Example 1), 1100 ° C. (Comparative Example 2), and 1150 ° C. (Comparative Example 3).
Thereafter, a 1 μm epitaxial layer was epitaxially grown on the single crystal silicon substrate to obtain a thin film epitaxial wafer. The epitaxial growth conditions at this time are a source gas DCS (SiH 2 Cl 2 ), an epitaxial growth temperature of 900 ° C., an epitaxial growth rate of 0.2 μm / min, and a pressure of 80 Torr.
Then, using “SS6200” manufactured by Tencor Co., Ltd., the number of residual marks of particles having a diameter of 0.13 μm or more was counted.
[0026]
This result is shown in the graph showing the relationship between the H 2 annealing temperature and the number of COPs on the epitaxial layer surface in FIG. That is, in Comparative Examples 1 to 3, the number of COPs on the surface of the epitaxial layer was about 100 to 240 per 6 inch wafer. On the other hand, in Example 1, 2, it decreased to about 20-30 pieces. In FIG. 1, ▲ is the number of foreign substances attached to the surface of the epitaxial layer, and ● is the number obtained by adding COP to the foreign substances. That is, the number of COPs in each example and comparative example is a value obtained by subtracting a ▲ value from the ● value.
The relationship between the annealing temperature and the average Q bd value at this time is shown in the graph of FIG. As is apparent from the graph of FIG. 2, the oxide film breakdown voltage is higher in Examples 1 and 2 than in Comparative Examples 1 to 3, and good electrical characteristics are obtained. The conditions of this oxide film pressure resistance test (TDDB test) are an oxide film thickness (Tox) of 10 nm, a surface area (A) of 0.2 cm 2 , and a current density (J) of 0.1 A / cm 2 .
[0027]
At this time, taking the case of Example 1 as an example, the shape of the COP on the single crystal silicon substrate before and after the H 2 annealing was compared by an atomic force microscope. As a result, both shapes were substantially the same. As a result, it is considered that strong anisotropic growth occurred on the pit end face of the COP. In addition, the pit width of the COP after the H 2 annealing was about 0.1 to 0.2 μm, which is almost the same as the COP of the silicon substrate. As a result, COP after H 2 annealing was expected to disappear or decrease easily during epitaxial growth. In fact, such a result was obtained (see the graph of FIG. 1).
[0028]
【The invention's effect】
According to the method for manufacturing a thin film epitaxial wafer according to the present invention, after the surface of the single crystal silicon substrate is subjected to hydrogen termination treatment, low temperature H 2 annealing at 800 to 950 ° C. is performed, and further, H 2 is formed on the single crystal silicon substrate. Since a thin epitaxial layer of 0.5 μm or more is grown under reduced pressure by annealing at a temperature lower than the annealing temperature, low pressure / low temperature epitaxial growth can be realized with less COP remaining on the surface of the epitaxial layer and good electrical characteristics. it can. Thereby, a thin film epitaxial wafer manufactured at a low temperature corresponding to the low temperature manufacturing of the device on the user side can be manufactured. At the same time, the production yield of the thin film epitaxial wafer can be improved, and the wafer can be made larger in diameter.
[0029]
In particular, according to the invention described in claim 2, since the H 2 annealing temperature is set to 900 ° C., it is possible to obtain an effect of cleaning the silicon substrate and suppressing an increase in the pit width of the COP in the epitaxial growth.
[0030]
According to the invention of claim 3, as the hydrogen termination treatment of the surface of the single crystal silicon substrate, the SC1 cleaned single crystal silicon substrate is treated with a 0.1 to 1% dilute HF aqueous solution for 3 to 5 minutes. Since the cleaning at room temperature is adopted, an effect that a silicon substrate without a natural oxide film can be produced can be obtained.
[Brief description of the drawings]
FIG. 1 is a graph showing the relationship between H 2 annealing temperature and the number of COPs on the surface of an epitaxial layer according to one embodiment of the present invention.
FIG. 2 is a graph showing a relationship between an annealing temperature and an average Q bd value according to an embodiment of the present invention.
FIG. 3 is a graph showing a comparison between general atmospheric epitaxial growth and reduced pressure epitaxial growth.
Claims (3)
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