JPH10207432A - Pixel number changing device - Google Patents
Pixel number changing deviceInfo
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- JPH10207432A JPH10207432A JP9007886A JP788697A JPH10207432A JP H10207432 A JPH10207432 A JP H10207432A JP 9007886 A JP9007886 A JP 9007886A JP 788697 A JP788697 A JP 788697A JP H10207432 A JPH10207432 A JP H10207432A
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- Liquid Crystal Display Device Control (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、映像信号の画素数
を変換して表示装置に供給する画素数変換装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pixel number converter for converting the number of pixels of a video signal and supplying the converted signal to a display device.
【０００２】[0002]
【従来の技術】ＬＣＤ（Licid Crystal Display ）やＣ
ＲＴ（Cathode Ray Tube）等の表示装置は有効画素数が
固定であるため、かかる有効画素数と映像信号の有効期
間から割り出される画素数とが一致しないことがある。
例えば、６４０ドット×４８０ドットのＶＧＡ（Video
Graphics Array）フォーマットの映像信号が、８００ド
ット×６００ドットのＳＶＧＡ（Super ＶＧＡ）フォー
マットに対応する表示装置に供給される場合等が該当す
る。このとき、画素数変換装置が、映像信号の画素数を
変換して、これを表示装置に供給するようになってい
る。2. Description of the Related Art LCD (Licid Crystal Display) and C
Since a display device such as an RT (Cathode Ray Tube) has a fixed number of effective pixels, the number of effective pixels may not match the number of pixels determined from the effective period of a video signal.
For example, a 640 dot × 480 dot VGA (Video
This corresponds to a case where a video signal of a Graphics Array (Format) is supplied to a display device corresponding to an SVGA (Super VGA) format of 800 dots × 600 dots. At this time, the pixel number conversion device converts the number of pixels of the video signal and supplies the converted signal to the display device.
【０００３】ここで、従来の画素数変換装置は、例えば
図６に示すように、入力される映像信号から分離された
同期信号に基づいてマスタークロックを生成するＰＬＬ
（Phase Locked Loop）回路１０１と、ＰＬＬ回路１０
１で発生するマスタークロックに基づいて駆動するＡ／
Ｄコンバータ１０２と、映像信号を１フィールド期間毎
に記憶するフィールドメモリ１０３と、固定周波数で発
振する発振器１０４と、発振器１０４からのクロックに
基づいて映像信号の画素数変換の処理を行うスキャンコ
ンバータ１０５と、発振器１０４からのクロックに基づ
いて駆動するＤ／Ａコンバータ１０６とを備える。Here, a conventional pixel number conversion device, as shown in FIG. 6, for example, uses a PLL that generates a master clock based on a synchronization signal separated from an input video signal.
(Phase Locked Loop) circuit 101 and PLL circuit 10
A / Driving based on the master clock generated in
A D converter 102, a field memory 103 for storing a video signal for each field period, an oscillator 104 oscillating at a fixed frequency, and a scan converter 105 for converting the number of pixels of the video signal based on a clock from the oscillator 104 And a D / A converter 106 driven based on a clock from the oscillator 104.
【０００４】Ａ／Ｄコンバータ１０２は、入力される映
像信号を所定のサンプリング間隔でディジタル化し、こ
れをフィールドメモリ１０３に供給する。[0004] The A / D converter 102 digitizes an input video signal at a predetermined sampling interval and supplies it to a field memory 103.
【０００５】フィールドメモリ１０３は、ＰＬＬ回路１
０１からのマスタークロック（書込みクロック）に同期
して、Ａ／Ｄコンバータ１０２からの映像データを記憶
する。また、フィールドメモリ１０３は、発振器１０４
からのクロック（読出しクロック）に同期して、記憶さ
れた映像データを読み出すようになっている。The field memory 103 includes a PLL circuit 1
The video data from the A / D converter 102 is stored in synchronization with the master clock (write clock) from 01. The field memory 103 includes an oscillator 104
The stored video data is read out in synchronization with a clock (readout clock) from the CPU.
【０００６】スキャンコンバータ１０５は、フィールド
メモリ１０３から読み出された映像データに画素数の変
換処理を施して、Ｄ／Ａコンバータ１０６を介して、映
像信号を表示装置１０７に供給する。[0006] The scan converter 105 performs a process of converting the number of pixels on the video data read from the field memory 103, and supplies a video signal to the display device 107 via the D / A converter 106.
【０００７】このように構成された上記画素数変換装置
において、フィールドメモリ１０３は、図７に示すよう
に、垂直同期信号が供給されるとアドレスをリセットし
て、１フィールド期間毎に映像データを書き込み、また
映像データを読み出すようになっている。従って、垂直
方向において、書込みクロックと読出しクロックは、垂
直走査期間毎に同期している。In the above-described pixel number converter, the field memory 103 resets the address when the vertical synchronizing signal is supplied, as shown in FIG. Write and read video data. Therefore, in the vertical direction, the write clock and the read clock are synchronized every vertical scanning period.
【０００８】水平方向では、読出しクロックは、画素変
換率にかかわらず一定である。従って、フィールドメモ
リ１０３は、水平走査期間の所定時間のみ、映像データ
を読み出すようになっている。In the horizontal direction, the read clock is constant regardless of the pixel conversion rate. Therefore, the field memory 103 reads out the video data only for a predetermined time during the horizontal scanning period.
【０００９】[0009]
【発明が解決しようとする課題】ところで、フィールド
メモリ１０３に入力される映像データは、例えばＳＶＧ
ＡやＸＧＡ等の種々の規格の信号が供給される。従っ
て、書込み信号は入力信号に同期するようになっている
ので、上記所定期間は入力信号によって異なってしま
う。換言すると、フィールドメモリ１０３の書込みクロ
ックと読出しクロックは同期していないため、フィール
ドメモリ１０３では、映像データの書込みと読出しの位
相がずれ、この位相のずれを吸収するために大容量のメ
モリが必要となる。しかし、フィールドメモリは高価な
デバイスであり、システムのコスト増の問題となった。The video data input to the field memory 103 is, for example, SVG.
Signals of various standards such as A and XGA are supplied. Therefore, since the write signal is synchronized with the input signal, the predetermined period differs depending on the input signal. In other words, since the write clock and the read clock of the field memory 103 are not synchronized, the phase of the write and read of the video data is shifted in the field memory 103, and a large-capacity memory is necessary to absorb the shift of the phase. Becomes However, the field memory is an expensive device, and has caused a problem of an increase in system cost.
【００１０】本発明は、このような問題点に鑑みてなさ
れたものであり、生産コストを抑制しつつ映像信号の画
素数を任意に変換することのできる画素数変換装置を提
供することを目的とする。The present invention has been made in view of the above problems, and has as its object to provide a pixel number conversion device capable of arbitrarily converting the number of pixels of a video signal while suppressing production costs. And
【００１１】[0011]
【課題を解決するための手段】上述の課題を解決するた
めに、本発明に係る画素数変換装置は、映像信号に同期
した書込みクロックを生成する書込みクロック生成手段
と、上記書込みクロックに同期して上記映像信号を１ラ
イン毎にそれぞれ記憶する複数のラインメモリと、上記
書込みクロックに同期し、この書込みクロックの周波数
に対応して画素数の変換比率に基づく周波数の読出しク
ロックを生成する読出しクロック生成手段と、上記読出
しクロックに同期して上記複数のラインメモリからそれ
ぞれ読み出された映像信号に補間処理を施す補間処理手
段とを備える。In order to solve the above-mentioned problems, a pixel number conversion device according to the present invention comprises a write clock generating means for generating a write clock synchronized with a video signal, and a write clock generating means synchronizing with the write clock. A plurality of line memories for storing the video signal line by line, and a read clock synchronized with the write clock and generating a read clock having a frequency corresponding to the frequency of the write clock and based on a conversion ratio of the number of pixels. Generating means; and interpolation processing means for performing interpolation processing on video signals read from the plurality of line memories in synchronization with the read clock.
【００１２】そして、上記画素数変換装置は、映像信号
の画素数の変換率に応じて上記書込みクロックと上記読
出しクロックの同期を調整することで、ラインメモリ中
で読み出される映像信号が書き込まれる映像信号を追い
越すことを防止しつつ、画素数の変換処理を行う。The pixel number conversion device adjusts the synchronization between the write clock and the read clock in accordance with the conversion ratio of the number of pixels of the video signal, so that the video signal read in the line memory is written in the video memory. The number of pixels is converted while preventing the signal from overtaking.
【００１３】[0013]
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。本発明は、比較的安
価なデバイスであるラインメモリを用いて映像信号の画
素数を変換するものである。Embodiments of the present invention will be described below with reference to the drawings. According to the present invention, the number of pixels of a video signal is converted using a line memory, which is a relatively inexpensive device.
【００１４】本発明に係る画素数変換装置は、図１に示
すように、マスタークロックを生成するＰＬＬ（Phase
Locked Loop ）回路１と、上記マスタークロックに基づ
いて駆動するＡ／Ｄコンバータ２と、ラインメモリ３
と、ラインメモリ４と、映像信号の画素数の変換処理を
行うスキャンコンバータ５と、Ｄ／Ａコンバータ６と、
マスタークロックを生成するＰＬＬ回路７とを備える。As shown in FIG. 1, the pixel number conversion device according to the present invention uses a PLL (Phase
Locked Loop) circuit 1, A / D converter 2 driven based on the master clock, and line memory 3
A line memory 4, a scan converter 5 for converting the number of pixels of a video signal, a D / A converter 6,
A PLL circuit 7 for generating a master clock.
【００１５】ＰＬＬ回路１は、映像信号から分離して得
られた水平同期信号に基づいてマスタークロックを生成
して、これをＡ／Ｄコンバータ２，ラインメモリ３，及
びラインメモリ４に供給する。The PLL circuit 1 generates a master clock based on a horizontal synchronization signal obtained by separating the master clock from the video signal, and supplies the master clock to the A / D converter 2, the line memory 3, and the line memory 4.
【００１６】Ａ／Ｄコンバータ２は、入力された映像信
号を所定のサンプリング間隔でディジタル化し、映像デ
ータをラインメモリ３に供給する。The A / D converter 2 digitizes the input video signal at a predetermined sampling interval, and supplies the video data to the line memory 3.
【００１７】ラインメモリ３は、ＰＬＬ回路１からのマ
スタークロック（書込みクロック）に同期して映像デー
タを書き込む。また、ラインメモリ３は、ＰＬＬ回路７
からのマスタークロック（読出しクロック）に同期して
映像データを読み出して、これをラインメモリ４及びス
キャンコンバータ５に供給する。ここで、ラインメモリ
３は、後述のように、画素変換率に応じて各ラインの映
像データを何回か繰り返して読み出すようになってい
る。なお、ラインメモリ４も同様である。The line memory 3 writes video data in synchronization with the master clock (write clock) from the PLL circuit 1. The line memory 3 includes a PLL circuit 7
The video data is read out in synchronization with a master clock (readout clock) from the CPU and supplied to the line memory 4 and the scan converter 5. Here, as described later, the line memory 3 repeatedly reads out the video data of each line several times in accordance with the pixel conversion rate. The same applies to the line memory 4.
【００１８】ラインメモリ４は、ＰＬＬ回路１からの書
込みクロックに同期して、ラインメモリ３で読み出され
た映像データを書き込む。従って、ラインメモリ４は、
ラインメモリ３に比べて１水平期間遅延した映像データ
を記憶することになる。また、ラインメモリ４は、ＰＬ
Ｌ回路７からの読出しクロックに同期して映像データを
読み出し、これをスキャンコンバータ５に供給する。The line memory 4 writes the video data read by the line memory 3 in synchronization with a write clock from the PLL circuit 1. Therefore, the line memory 4
Video data delayed by one horizontal period as compared with the line memory 3 is stored. Also, the line memory 4
Video data is read in synchronization with a read clock from the L circuit 7 and supplied to the scan converter 5.
【００１９】スキャンコンバータ５は、ラインメモリ３
及びラインメモリ４から読み出された映像データに所定
の重み付けを行って画素数を変換し、補間処理の施され
た補間データをＤ／Ａコンバータ６を介して表示装置８
に供給する。The scan converter 5 includes a line memory 3
The video data read from the line memory 4 is subjected to predetermined weighting to convert the number of pixels, and the interpolated interpolation data is supplied to the display device 8 via the D / A converter 6.
To supply.
【００２０】ここで、ＰＬＬ回路１とＰＬＬ回路７等に
より構成されるクロック生成部について説明する。Here, a clock generation unit composed of the PLL circuit 1, the PLL circuit 7, and the like will be described.
【００２１】上記クロック生成部において、図２に示す
ように、ＰＬＬ回路１は、上述の水平同期信号に応じて
書込みクロックを生成するとともに、この水平同期信号
を基準として分周器１１で所定数分周されて得た比較信
号との位相比較を行い、水平同期信号と同期のとれた書
込みクロックを得る。分周器１２は、ＰＬＬ回路１から
の書込みクロックを分周してＰＬＬ回路７に供給する。In the clock generator, as shown in FIG. 2, the PLL circuit 1 generates a write clock in accordance with the horizontal synchronizing signal, and a predetermined number of frequency dividers 11 The phase is compared with the frequency-divided comparison signal to obtain a write clock synchronized with the horizontal synchronization signal. The frequency divider 12 divides the frequency of the write clock from the PLL circuit 1 and supplies it to the PLL circuit 7.
【００２２】ＰＬＬ回路７は、書込みクロックの周波数
に画素数変換率（水平画素数及び垂直本数をともにａ倍
に変換するときはａ2 ）を乗じた周波数である読出しク
ロックを生成する。このとき、ＰＬＬ回路７は、分周器
１２で所定数分周されたクロックを基準として、分周器
１３で所定数分周されて生成された比較信号との位相比
較を行い、この位相が零になるように読出しあクロック
を生成している。また、分周器１４は、上記読出しクロ
ックを所定数分周して、上述の補間データの水平同期信
号である補間水平同期信号を生成する。この補間水平同
期信号は、例えば表示装置８に供給され、この駆動に用
いられる。The PLL circuit 7 generates a read clock having a frequency obtained by multiplying the frequency of the write clock by the pixel number conversion ratio (a 2 when both the number of horizontal pixels and the number of vertical lines are converted to a times). At this time, the PLL circuit 7 performs a phase comparison with a comparison signal generated by dividing the frequency by a predetermined number in the frequency divider 13 with reference to the clock frequency-divided in the frequency divider 12 by a predetermined number. The read-out clock is generated so that it becomes zero. Further, the frequency divider 14 divides the read clock by a predetermined number to generate an interpolation horizontal synchronization signal which is a horizontal synchronization signal of the interpolation data. This interpolated horizontal synchronizing signal is supplied to, for example, the display device 8 and used for this drive.
【００２３】ここで、書込みクロックと読出しクロック
が同期をとる一例として、書込みクロックの９分周と読
出しクロックの１６分周との同期をとる場合について図
３を用いて説明する。Here, as an example in which the write clock and the read clock are synchronized, a case where the write clock is divided by 9 and the read clock is divided by 16 will be described with reference to FIG.
【００２４】分周器１２は、ＰＬＬ回路１からの書込み
クロックを９分周すると論理「Ｌ」を出力する。また、
分周器１３は、ＰＬＬ回路７からの読出しクロックを１
６分周すると論理「Ｌ」を出力する。ＰＬＬ回路７は、
分周器１２及び分周器１３の論理「Ｈ」の立ち下がりエ
ッジを合わせることで、書込みクロックの９分周と読出
しクロックの１６分周との同期をとることができる。The frequency divider 12 outputs logic "L" when the frequency of the write clock from the PLL circuit 1 is divided by nine. Also,
The frequency divider 13 sets the read clock from the PLL circuit 7 to 1
When the frequency is divided by 6, the logic "L" is output. The PLL circuit 7
By synchronizing the falling edges of the logic "H" of the frequency dividers 12 and 13, it is possible to synchronize the frequency division of the write clock by 9 and the frequency of the read clock by 16.
【００２５】つぎに、水平画素数Ｎ１で垂直本数Ｎ２の
映像信号を、水平画素数ａ×Ｎ１で垂直本数ａ×Ｎ２に
変換する場合について説明する。なお、入力される映像
信号のフォーマットは変化しないものとする。このと
き、書込みクロックは変化しないものの、補間信号の水
平周波数はａ倍に、読出しクロックの周波数はａ2 倍に
変換する必要がある。Next, a case where a video signal having the number of horizontal pixels N1 and the number of vertical lines N2 is converted into the number of vertical lines a × N2 with the number of horizontal pixels a × N1 will be described. It is assumed that the format of the input video signal does not change. At this time, although the write clock does not change, it is necessary to convert the horizontal frequency of the interpolation signal to a times and the frequency of the read clock to a 2 times.
【００２６】例えば、水平画素数及び垂直本数を１．６
（＝ａ）倍に変換する場合において、ＰＬＬ回路７は、
書込みクロックの２５分周を基準として読出しクロック
の６４分周のものを位相比較を行い、書込みクロックに
同期した読出しクロックを生成する。このとき、読出し
クロックは書込みクロックに対して、６４／２５＝
（１．６）2 倍になっている。For example, the number of horizontal pixels and the number of vertical lines are set to 1.6.
In the case of conversion to (= a) times, the PLL circuit 7
The phase of the read clock divided by 64 is compared with the write clock divided by 25 to generate a read clock synchronized with the write clock. At this time, the read clock is 64/25 =
(1.6) has a two-fold.
【００２７】ラインメモリ３は、図４に示すように、上
記読出しクロックに同期して１ライン目の映像データを
１回、２ライン目の映像データを２回、３ライン目の映
像データを１回、・・・読み出している。また、ライン
メモリ４も同様に、１ライン目の映像データを２回、２
ライン目の映像データを１回、３ライン目の映像データ
を２回、・・・読み出している。ここで、補間のタップ
数によって必要なラインメモリの本数が決まる。本実施
の形態では２タップのものであるため、２本のラインメ
モリ３，４が異なるラインの映像データを読み出してい
る。As shown in FIG. 4, the line memory 3 stores the video data of the first line once, the video data of the second line twice, and the video data of the third line 1 in synchronization with the read clock. Time,... Similarly, the line memory 4 stores the video data of the first line twice,
The video data of the line is read once, the video data of the third line is read twice, and so on. Here, the required number of line memories is determined by the number of taps for interpolation. In this embodiment, since two taps are used, the two line memories 3 and 4 read video data of different lines.
【００２８】スキャンコンバータ５は、これらの映像デ
ータに重み付けをして８ラインの補間信号を生成する。The scan converter 5 weights the video data to generate an interpolation signal of eight lines.
【００２９】具体的には図４に示すように、この補間信
号は、５ラインを８ラインに等分しているので、0，0.
6，1.2，1.8，2.5，3.1，3.7 ・・・ラインとなってい
る（但し、小数点第２位以下切り捨て）。また、ライン
メモリ３，４は、これらの補間ラインに対応して、この
前後にあるラインの映像データを出力するようになって
いる。従って、各ラインメモリ３，４は、各ラインの映
像データを何回読み出すかは画素数変換率により決定さ
れる。More specifically, as shown in FIG. 4, the interpolation signal divides 5 lines into 8 lines, so that 0,0.
6, 1.2, 1.8, 2.5, 3.1, 3.7 ... lines (however, rounded down to two decimal places). The line memories 3 and 4 output the video data of the preceding and succeeding lines corresponding to these interpolation lines. Therefore, how many times the line memories 3 and 4 read the video data of each line is determined by the pixel number conversion rate.
【００３０】ここで、ラインメモリ３から読み出された
映像データをＳ１、ラインメモリ４から読み出された映
像データをＳ２、補間ラインの小数第１位を重み付けの
係数ａとすると、補間処理の施された映像データＳ３は
式（１）で表される。Here, assuming that the video data read from the line memory 3 is S1, the video data read from the line memory 4 is S2, and the first decimal place of the interpolation line is a weighting coefficient a, the interpolation processing is performed. The applied video data S3 is expressed by equation (1).
【００３１】Ｓ３＝Ｓ１・（１−ａ）＋Ｓ２・ａ 例えば図４において、補間ラインが 1.2の場合では、ａ
＝ 0.2となり、補間処理の施された映像信号Ｓ３は Ｓ３＝ 0.8・Ｓ１＋ 0.2・Ｓ２ となる。補間ラインが 3.7の場合も同様に、 Ｓ３＝ 0.3・Ｓ１＋ 0.7・Ｓ２ となる。S3 = S1 · (1-a) + S2 · a For example, in FIG. 4, when the interpolation line is 1.2, a
= 0.2, and the interpolated video signal S3 is S3 = 0.8 · S1 + 0.2 · S2. Similarly, when the interpolation line is 3.7, S3 = 0.3 · S1 + 0.7 · S2.
【００３２】したがって、上記画素数変換装置は、入力
された映像信号の５ライン分を８ライン分に変換してこ
の周期で補間処理を繰り返すことにより、映像信号の画
素数を１．６倍にすることができる。また、メモリ上の
追い越しを避けるため、数ライン程度の容量を持つライ
ンメモリが必要になるが、その容量は従来に比べて大幅
に削減することができ、また、コストの削減を図ること
もできる。Therefore, the above-mentioned pixel number conversion device converts the number of pixels of the video signal to 1.6 times by converting 5 lines of the input video signal into 8 lines and repeating the interpolation processing in this cycle. can do. In addition, a line memory having a capacity of several lines is required to avoid overtaking on the memory, but the capacity can be significantly reduced as compared with the conventional one, and the cost can be reduced. .
【００３３】同様の処理は、映像信号の水平画素数及び
垂直本数をともに１．２５倍に変換する場合についても
適用することができる。この場合、読出しクロックの周
波数を（１．２５）2 倍にする必要がある。ＰＬＬ回路
７は、書込みクロックの１６分周を基準として読出しク
ロックの２５分周のものを位相比較を行い、書込みクロ
ックに同期した読出しクロックを生成する。The same processing can be applied to the case where both the number of horizontal pixels and the number of vertical lines of a video signal are converted to 1.25 times. In this case, it is necessary to double the frequency of the read clock by (1.25) 2 . The PLL circuit 7 compares the phase of the read clock divided by 25 with respect to the frequency divided by 16 of the write clock, and generates a read clock synchronized with the write clock.
【００３４】スキャンコンバータ５は、ラインメモリ
３，４から読み出された映像データに補間処理を施し
て、図５に示すように、５ラインの補間データを生成す
る。上述の式（１）を用いると、例えば補間ラインが
5.6の場合における補間データＳ３は、 Ｓ３＝0.4・Ｓ１＋0.6・Ｓ２ となる。The scan converter 5 performs an interpolation process on the video data read from the line memories 3 and 4 to generate 5-line interpolation data as shown in FIG. Using the above equation (1), for example, the interpolation line
The interpolation data S3 in the case of 5.6 is S3 = 0.4 · S1 + 0.6 · S2.
【００３５】以上のように、上記画素数変換装置は、書
込みクロックと読出しクロックの分周比を変更すること
で、映像信号の画素数の変換比率を変更可能にしてい
る。具体的には、水平画素数及び垂直本数をそれぞれａ
倍に変換するためには、書込みクロックＷＣＫと読出し
クロックＲＣＫの分周比を式（２）のようにすればい
い。As described above, the pixel number conversion device can change the conversion ratio of the number of pixels of the video signal by changing the frequency division ratio between the write clock and the read clock. Specifically, the number of horizontal pixels and the number of vertical
In order to perform double conversion, the frequency division ratio between the write clock WCK and the read clock RCK may be set as in equation (2).
【００３６】 ＲＣＫ／ＷＣＫ＝ａ2 ・・・・・・・・・・・・・・（２） また、画素数の変換率を１以下、すなわち画素数を縮小
する場合にも式（２）を適用することができる。例えば
水平画素数及び垂直本数をそれぞれ０．６２５倍に変換
するときには、ＰＬＬ回路７は、書込みクロックの６４
分周と読出しクロックの２５分周とが同期するように、
読出しクロックを生成すればよい。RCK / WCK = a 2 (2) Also, when the conversion rate of the number of pixels is 1 or less, that is, when the number of pixels is reduced, Expression (2) is used. Can be applied. For example, when converting the number of horizontal pixels and the number of vertical lines to 0.625 times, the PLL circuit 7 outputs 64 times the write clock.
In order to synchronize the frequency division with the frequency division of the read clock by 25,
What is necessary is just to generate a read clock.
【００３７】なお、本発明は、上述の実施の形態に限定
されるものではなく、例えばラインメモリを２以上用い
てもよい。このとき、各ラインメモリは、直列に接続さ
れて、ＰＬＬ回路１からの書込みクロックに同期して映
像データを書き込み、ＰＬＬ回路７からの読出しクロッ
クに同期して映像データを読み出すようになってる。ス
キャンコンバータ５は、各ラインメモリから読み出され
た映像データに基づいて補間ラインの補間データを生成
することができる。The present invention is not limited to the above-described embodiment, and for example, two or more line memories may be used. At this time, the line memories are connected in series, write video data in synchronization with a write clock from the PLL circuit 1, and read video data in synchronization with a read clock from the PLL circuit 7. The scan converter 5 can generate interpolation data of an interpolation line based on video data read from each line memory.
【００３８】また、本発明は、ＬＣＤに供給する映像信
号の画素数の変換のみに用いられるのではなく、その他
ＣＲＴ等の表示装置に用いてもよいのは勿論である。The present invention is not only used for converting the number of pixels of the video signal supplied to the LCD, but may be used for other display devices such as a CRT.
【００３９】[0039]
【発明の効果】以上詳細に説明したように、本発明に係
る画素数変換装置によれば、映像信号の画素数変換の補
間処理の際にラインメモリの書込みクロックと読出しク
ロックとの間で同期をとることにより、ラインメモリの
容量で書込み読出しの追い越しを回避することができ、
安価なデバイスを用いて生産コストを抑制することがで
きる。As described above in detail, according to the pixel number conversion apparatus according to the present invention, the write clock and the read clock of the line memory are synchronized during the interpolation processing of the pixel number conversion of the video signal. By taking the above, it is possible to avoid overtaking of writing and reading with the capacity of the line memory,
Production costs can be reduced using inexpensive devices.
【００４０】また、上記画素数変換装置は、書込みクロ
ックと読出しクロックの分周比を任意に選択可能にする
ことで、映像信号の画素数の変換率を任意にすることが
できる。Further, the above-mentioned pixel number conversion device can arbitrarily set the conversion ratio of the number of pixels of the video signal by making the frequency division ratio of the write clock and the read clock arbitrarily selectable.
【図１】本発明に係る画素数変換装置の構成を示すブロ
ック図である。FIG. 1 is a block diagram illustrating a configuration of a pixel number conversion device according to the present invention.
【図２】ＰＬＬ回路と分周器の構成を示すブロック図で
ある。FIG. 2 is a block diagram illustrating a configuration of a PLL circuit and a frequency divider.
【図３】書込みクロックと読出しクロックの同期をとる
状態を示すタイミングチャートである。FIG. 3 is a timing chart showing a state in which a write clock and a read clock are synchronized.
【図４】ラインメモリの映像データを読み出して画素数
変換を行うときの説明図である。FIG. 4 is an explanatory diagram when image data is read from a line memory and pixel number conversion is performed.
【図５】ラインメモリの映像データを読み出して画素数
変換を行うときの説明図である。FIG. 5 is an explanatory diagram when reading video data from a line memory and performing pixel number conversion;
【図６】従来の画素数変換装置の構成を示すブロック図
である。FIG. 6 is a block diagram illustrating a configuration of a conventional pixel number conversion device.
【図７】読出しクロックが書込みクロックを追い越すと
きの説明図である。FIG. 7 is an explanatory diagram when a read clock passes a write clock.
１，７ ＰＬＬ回路、３，４ ラインメモリ、５ スキ
ャンコンバータ1,7 PLL circuit, 3,4 line memory, 5 scan converter
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ０９Ｇ 5/18 Ｇ０９Ｇ 5/18 Ｈ０４Ｎ 5/66 Ｈ０４Ｎ 5/66 Ｂ ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 6 Identification code FI G09G 5/18 G09G 5/18 H04N 5/66 H04N 5/66 B
Claims (3)
成する書込みクロック生成手段と、 上記書込みクロックに同期して上記映像信号を１ライン
毎にそれぞれ記憶する複数のラインメモリと、 上記書込みクロックに同期し、この書込みクロックの周
波数に対応して画素数の変換比率に基づく周波数の読出
しクロックを生成する読出しクロック生成手段と、 上記読出しクロックに同期して上記複数のラインメモリ
からそれぞれ読み出された映像信号に補間処理を施す補
間処理手段とを備えることを特徴とする画素数変換装
置。1. A write clock generating means for generating a write clock synchronized with a video signal, a plurality of line memories each storing the video signal line by line in synchronization with the write clock, and a synchronous with the write clock Read clock generating means for generating a read clock having a frequency based on the conversion ratio of the number of pixels corresponding to the frequency of the write clock; and a video read from each of the plurality of line memories in synchronization with the read clock. An interpolation processing unit for performing an interpolation process on a signal.
込みクロックと読出しクロックの分周比の同期をとるこ
とにより、上記書込みクロックに同期した読出しクロッ
クを生成することを特徴とする請求項１記載の画素数変
換装置。2. The read clock generating means according to claim 1, wherein said read clock generating means generates a read clock synchronized with said write clock by synchronizing a division ratio between said write clock and said read clock. Pixel number converter.
の変換比率に応じて上記書込みクロックと上記読出しク
ロックの分周比を調整することを特徴とする請求項２記
載の画素数変換装置。3. The pixel number conversion device according to claim 2, wherein the read clock generation means adjusts a frequency division ratio between the write clock and the read clock according to a conversion ratio of the number of pixels.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9007886A JPH10207432A (en) | 1997-01-20 | 1997-01-20 | Pixel number changing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9007886A JPH10207432A (en) | 1997-01-20 | 1997-01-20 | Pixel number changing device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10207432A true JPH10207432A (en) | 1998-08-07 |
Family
ID=11678085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9007886A Withdrawn JPH10207432A (en) | 1997-01-20 | 1997-01-20 | Pixel number changing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10207432A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6747640B2 (en) | 2000-10-24 | 2004-06-08 | Mitsubishi Denki Kabushiki Kaisha | Image display device and image display method |
-
1997
- 1997-01-20 JP JP9007886A patent/JPH10207432A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6747640B2 (en) | 2000-10-24 | 2004-06-08 | Mitsubishi Denki Kabushiki Kaisha | Image display device and image display method |
| US7675480B2 (en) | 2000-10-24 | 2010-03-09 | Mitsubishi Denki Kabushiki Kaisha | Image display device and image display method |
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Legal Events
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