JPH10199985A - Semiconductor integrated circuit and layout design method therefor - Google Patents
Semiconductor integrated circuit and layout design method thereforInfo
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- JPH10199985A JPH10199985A JP9002436A JP243697A JPH10199985A JP H10199985 A JPH10199985 A JP H10199985A JP 9002436 A JP9002436 A JP 9002436A JP 243697 A JP243697 A JP 243697A JP H10199985 A JPH10199985 A JP H10199985A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】この発明は、半導体集積回路
およびそのレイアウト設計方法に関する。[0001] 1. Field of the Invention [0002] The present invention relates to a semiconductor integrated circuit and a layout design method thereof.
【0002】[0002]
【従来の技術】IC(半導体集積回路)の中には、共通
のクロックによって駆動される多数のフリップフロップ
からなる同期回路を含むものがある。このような同期回
路を含んだICのレイアウト設計をする場合には、同期
回路の動作の安定性を確保するため、クロックスキュ
ー、すなわち、各フリップフロップに対するクロックの
供給タイミングのずれを極力小さくするよう配慮する必
要がある。このような配慮から、クロックを供給するた
めのクロック配線のレイアウトを他の部分に優先して行
い、このクロック配線に沿ってクロックの供給を受ける
フリップフロップの配置を行う、という方法が採られる
場合がある。2. Description of the Related Art Some ICs (semiconductor integrated circuits) include a synchronous circuit composed of a large number of flip-flops driven by a common clock. When designing the layout of an IC including such a synchronous circuit, in order to ensure the stability of the operation of the synchronous circuit, the clock skew, that is, the deviation of the clock supply timing to each flip-flop is minimized. Care must be taken. From such considerations, a method is adopted in which the layout of the clock wiring for supplying the clock is prioritized over other parts, and the flip-flops receiving the clock supply are arranged along the clock wiring. There is.
【0003】図5(a)〜(d)は、このようにクロッ
ク配線を優先してチップレイアウトを行ったICチップ
の例を示すものである。まず、図5(a)はクロックを
出力するクロックドライバ1,1の各出力端間にフィッ
シュボーン型クロック配線2を接続したチップレイアウ
トを示している。また、図5(b)はクロックドライバ
1,1の各出力端間にメッシュ型クロック配線3を接続
したチップレイアウトを示している。また、図5(c)
はHツリー構造の配線4をクロック配線として使用した
チップレイアウトを示している。これらの各図に示した
技術は、いずれも所定の形状の配線パターンをチップ上
に形成し、この配線パターンに沿ってクロックの供給を
受ける多数のフリップフロップ(図示略)を配置するも
のである。FIGS. 5A to 5D show an example of an IC chip in which chip layout is performed with priority given to clock wiring. First, FIG. 5A shows a chip layout in which a fishbone type clock wiring 2 is connected between output terminals of clock drivers 1 and 1 for outputting a clock. FIG. 5B shows a chip layout in which the mesh type clock wiring 3 is connected between the output terminals of the clock drivers 1 and 1. FIG. 5 (c)
Shows a chip layout using the H-tree structure wiring 4 as a clock wiring. In each of the techniques shown in these figures, a wiring pattern of a predetermined shape is formed on a chip, and a large number of flip-flops (not shown) receiving a clock are arranged along the wiring pattern. .
【0004】一方、図5(d)は、いわゆるクロックツ
リー合成により得られたチップレイアウトの例を示すも
のである。クロックツリー合成とは、共通のクロックの
供給を受ける多数のフリップフロップを含む回路に適し
た自動レイアウト手法の1つをいう。このクロックツリ
ー合成においては、かかるクロックの供給を受ける多数
のフリップフロップをチップ上にレイアウトする際に、
クロックの供給源と各フリップフロップとを結ぶクロッ
ク供給経路として、図5(d)に例示するような複数の
クロックドライバからなるツリー構造のクロック供給経
路5を自動生成するものである。このクロック供給経路
5の自動生成の際には、予め定められた目標遅延量で各
フリップフロップにクロックが供給されるようにクロッ
ク配線長や各クロックドライバの駆動能力の最適化が行
われる。On the other hand, FIG. 5D shows an example of a chip layout obtained by so-called clock tree synthesis. Clock tree synthesis is one of automatic layout techniques suitable for a circuit including a large number of flip-flops supplied with a common clock. In this clock tree synthesis, when laying out a large number of flip-flops supplied with such a clock on a chip,
As a clock supply path connecting a clock supply source and each flip-flop, a clock supply path 5 having a tree structure including a plurality of clock drivers as illustrated in FIG. 5D is automatically generated. When the clock supply path 5 is automatically generated, the clock wiring length and the driving capability of each clock driver are optimized so that a clock is supplied to each flip-flop with a predetermined target delay amount.
【0005】[0005]
【発明が解決しようとする課題】ところで、上述したフ
ィッシュボーン型クロック配線やメッシュ型クロック配
線、Hツリー構造のクロック配線を用いたレイアウト方
法は、クロック配線自体の全長を比較的短く抑えること
ができるが、所定の形状のクロック配線パターンをチッ
プ上に形成するため、他の信号の配線の自由度を低下さ
せ、チップの集積度を低下させるという問題があった。
また、メッシュ型クロック配線を用いたレイアウト方法
は、配線の全長が比較的長くなりクロックドライバの負
荷が大きくなるため、同期回路を高速動作させることが
困難になったり、消費電力を増大させるという問題があ
った。By the way, the above-mentioned layout method using the fishbone type clock wiring, the mesh type clock wiring, and the clock wiring having the H-tree structure can keep the total length of the clock wiring itself relatively short. However, since a clock wiring pattern having a predetermined shape is formed on a chip, there is a problem that the degree of freedom of wiring other signals is reduced and the degree of integration of the chip is reduced.
Further, the layout method using the mesh type clock wiring has a problem that the total length of the wiring is relatively long and the load on the clock driver is large, so that it is difficult to operate the synchronous circuit at high speed and power consumption is increased. was there.
【0006】一方、クロックツリー合成によるレイアウ
トは、各フリップフロップにクロックが適切なタイミン
グで供給されるようにクロック供給経路の最適化を行う
ため、クロックスキューを低く抑えるのに効果的であ
る。しかしながら、このクロックツリー合成を用いて
も、同期回路のクロックドライバ等の消費電力低減につ
いては考慮されていない。すなわち、たとえクロックツ
リー合成により同期回路のレイアウトを行ったとして
も、同期回路において非動作状態のフリップフロップに
クロックを供給するクロックドライバおよびそのフリッ
プフロップ内のクロックバッファが不要に活性化される
という事態が一般的に起こり得るため、この不要な活性
化により消費電力の増大を招いてしまうのである。On the other hand, a layout based on clock tree synthesis optimizes a clock supply path so that a clock is supplied to each flip-flop at an appropriate timing, and is thus effective in suppressing clock skew. However, even if this clock tree synthesis is used, no consideration is given to reducing power consumption of a clock driver or the like of a synchronous circuit. In other words, even if a synchronous circuit is laid out by clock tree synthesis, a clock driver that supplies a clock to a non-operating flip-flop in the synchronous circuit and a clock buffer in the flip-flop are unnecessarily activated. Can occur in general, and this unnecessary activation causes an increase in power consumption.
【0007】この発明は、以上説明した事情に鑑みてな
されたものであり、クロックツリーの利点を活かしてク
ロックスキューの低減を図り、消費電力の低減を考慮し
た半導体集積回路およびそのような半導体集積回路のレ
イアウト設計方法を提供することを目的としている。SUMMARY OF THE INVENTION The present invention has been made in view of the above-described circumstances, and a semiconductor integrated circuit and a semiconductor integrated circuit in which the clock skew is reduced by utilizing the advantages of the clock tree and the power consumption is reduced. It is an object of the present invention to provide a circuit layout design method.
【0008】[0008]
【課題を解決するための手段】請求項1に係る発明は、
クロックを分岐させ、複数の順序回路に供給するツリー
構造のクロック供給経路と、前記ツリー構造のクロック
供給経路における1または2以上の分岐点に介挿され、
制御信号に従って各分岐先へのクロックの供給を行うク
ロック制御セルと、前記複数の順序回路の各々がクロッ
クを必要とするときのみ当該順序回路にクロックが供給
されるように、前記クロック制御セルに前記制御信号を
供給する制御手段とを具備することを特徴とする半導体
集積回路を要旨とする。The invention according to claim 1 is
A clock supply path having a tree structure for branching a clock and supplying the divided circuit to a plurality of sequential circuits, and one or more branch points in the clock supply path having the tree structure interposed therebetween;
A clock control cell that supplies a clock to each branch destination according to a control signal; and a clock control cell that supplies a clock to the sequential circuit only when each of the plurality of sequential circuits requires a clock. A gist of the present invention is a semiconductor integrated circuit including a control unit for supplying the control signal.
【0009】請求項2に係る発明は、共通のクロックが
供給される複数の順序回路を有する半導体集積回路のレ
イアウト設計方法において、a.クロックを分岐させ、
制御信号に従って各分岐先へのクロックの供給を行うク
ロック制御セルを前記共通のクロックの供給源と前記複
数の順序回路の少なくとも一部のものとの間に介挿する
と共に該制御信号を該クロック制御セルに供給する制御
手段を追加する過程と、b.前記共通のクロックの供給
源から前記複数の順序回路までの各信号経路の目標遅延
量を設定する過程と、c.クロックツリー合成法によ
り、前記クロック制御セルから前記各順序回路までの間
に前記目標遅延量を満たすように最適化されたツリー構
造のクロック供給経路を介挿した回路のレイアウト情報
を自動生成する過程とを具備することを特徴とする半導
体集積回路のレイアウト設計方法を要旨とする。According to a second aspect of the present invention, there is provided a layout design method for a semiconductor integrated circuit having a plurality of sequential circuits to which a common clock is supplied. Divide the clock,
A clock control cell that supplies a clock to each branch destination according to a control signal is interposed between the common clock supply source and at least a part of the plurality of sequential circuits, and the control signal is supplied to the clock. Adding control means for supplying control cells; b. Setting a target delay amount for each signal path from the common clock supply source to the plurality of sequential circuits; c. Automatically generating layout information of a circuit inserted through a clock supply path having a tree structure optimized to satisfy the target delay amount from the clock control cell to each of the sequential circuits by a clock tree synthesis method The gist of the present invention is a layout design method for a semiconductor integrated circuit, comprising:
【0010】請求項3に係る発明は、共通のクロックが
供給される複数の順序回路を有する半導体集積回路のレ
イアウト設計方法において、a.前記共通のクロックの
供給源から前記複数の順序回路までの各信号経路の目標
遅延量を設定する過程と、b.クロックツリー合成法に
より、前記共通のクロックの供給源から前記複数の順序
回路までの間に前記目標遅延量を満たすように最適化さ
れたツリー構造のクロック供給経路を介挿した回路のレ
イアウト情報を自動生成する過程と、c.クロックを分
岐させ、制御情報に従って各分岐先へのクロックの供給
を行うクロック制御セルを前記ツリー構造のクロック供
給経路における1または2以上の分岐点に対し介挿する
と共に該制御信号を該クロック制御セルに供給する制御
手段を追加する修正を前記レイアウト情報に施す過程
と、d.前記共通のクロックの供給源から前記複数の順
序回路までの遅延量が前記目標遅延量を満たすように前
記修正のなされたレイアウト情報をさらに修正する過程
とを具備することを特徴とする半導体集積回路のレイア
ウト設計方法を要旨とする。According to a third aspect of the present invention, there is provided a layout design method for a semiconductor integrated circuit having a plurality of sequential circuits to which a common clock is supplied. Setting a target delay amount for each signal path from the common clock supply source to the plurality of sequential circuits; b. According to the clock tree synthesis method, layout information of a circuit inserted through a clock supply path having a tree structure optimized so as to satisfy the target delay amount from the common clock supply source to the plurality of sequential circuits is obtained. Automatically generating; c. A clock control cell for branching a clock and supplying a clock to each branch destination in accordance with control information is inserted into one or more branch points in a clock supply path of the tree structure, and the control signal is controlled by the clock control. Modifying the layout information to add control means for supplying the cells; d. A step of further correcting the corrected layout information so that a delay amount from the common clock supply source to the plurality of sequential circuits satisfies the target delay amount. The gist is the layout design method.
【0011】[0011]
【発明の実施の形態】以下、本発明を更に理解しやすく
するため、実施の形態について説明する。かかる実施の
形態は、本発明の一態様を示すものであり、この発明を
限定するものではなく、本発明の範囲で任意に変更可能
である。BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments will be described to make the present invention easier to understand. Such an embodiment shows one aspect of the present invention, and does not limit the present invention, and can be arbitrarily changed within the scope of the present invention.
【0012】A.本発明に係る半導体集積回路の実施形
態 本実施形態に係る半導体集積回路は、基本的にはクロッ
クツリー合成により自動生成されるツリー構造のクロッ
ク供給経路を使用するものであるが、さらにこれに消費
電力を抑制するための手段を付加したものである。以
下、図1(a)および(b)を参照し、一般的なクロッ
クツリー合成により生成された回路との対比において、
本発明に係る半導体集積回路の実施形態について説明す
る。A. Embodiment of Semiconductor Integrated Circuit According to the Present Invention The semiconductor integrated circuit according to the present embodiment basically uses a clock supply path having a tree structure automatically generated by clock tree synthesis. A means for suppressing power is added. Hereinafter, referring to FIGS. 1A and 1B, in comparison with a circuit generated by general clock tree synthesis,
An embodiment of a semiconductor integrated circuit according to the present invention will be described.
【0013】まず、一般的なクロックツリー合成により
生成された回路の例を図1(a)に示す。この図におい
て、11〜13は各々共通のクロックCKが供給される
フリップフロップである。そして、20はクロックツリ
ー合成により自動生成されたツリー構造のクロック供給
経路であり、複数のクロックドライバ21〜24と配線
パターンとにより構成されている。First, FIG. 1A shows an example of a circuit generated by general clock tree synthesis. In the figure, 11 to 13 are flip-flops to which a common clock CK is supplied. Reference numeral 20 denotes a clock supply path having a tree structure automatically generated by clock tree synthesis, and includes a plurality of clock drivers 21 to 24 and a wiring pattern.
【0014】これに対し、本実施形態に係る半導体集積
回路は、図1(b)に示す構成を有する。すなわち、本
実施形態に係る半導体集積回路においては、ツリー構造
のクロック供給経路20の中の1または2以上の分岐点
(この例では図1(a)において破線で丸く囲んだ分岐
点)に各分岐先へのクロックの供給を制御するクロック
制御セルCCが介挿されており、さらにクロック制御セ
ルCCに制御信号を供給する制御回路30が設けられて
いる。On the other hand, the semiconductor integrated circuit according to the present embodiment has a configuration shown in FIG. That is, in the semiconductor integrated circuit according to the present embodiment, each of one or two or more branch points (the branch points circled by broken lines in FIG. 1A in this example) in the clock supply path 20 having the tree structure. A clock control cell CC for controlling the supply of a clock to the branch destination is inserted, and a control circuit 30 for supplying a control signal to the clock control cell CC is provided.
【0015】図2はクロック制御セルCCの機能を示す
ものである。クロック制御セルCCは、入力端子Iに入
力されるクロックを分岐させ、出力端子O1,O2から
出力するものであるが、図2に示すように、制御信号S
1およびS2の値により、クロックを出力するか否かを
各出力端子毎に自在に制御することができる。FIG. 2 shows the function of the clock control cell CC. The clock control cell CC branches the clock input to the input terminal I and outputs it from the output terminals O1 and O2. As shown in FIG.
Whether or not to output a clock can be freely controlled for each output terminal by the values of 1 and S2.
【0016】図1(b)に示す例において、クロックC
Kはクロック制御セルCCを介して各フリップフロップ
11〜13に供給されるが、制御回路30は、フリップ
フロップ11〜13の各々がクロックCKを必要とする
ときのみ当該フリップフロップにクロックCKが供給さ
れるように、クロック制御セルCCに対して制御信号S
1およびS2を供給する。In the example shown in FIG.
K is supplied to each of the flip-flops 11 to 13 via the clock control cell CC. However, the control circuit 30 supplies the clock CK to the flip-flops 11 to 13 only when each of the flip-flops needs the clock CK. Control signal S to the clock control cell CC as
1 and S2.
【0017】すなわち、図1(b)において、例えば各
フリップフロップ11〜13が強制的にリセットされて
いたり、あるいはこれらの出力信号が他の回路によって
全く利用されないような場合には、各フリップフロップ
11〜13はクロックCKを必要としないと言える。従
って、このような場合には、制御回路30からクロック
制御セルCCへ制御信号S1およびS2として各々Lを
出力する。また、フリップフロップ11のみがクロック
CKを必要とする場合には、制御信号S1およびS2と
してHおよびLを各々出力する。他の場合についても同
様であり、制御回路30は、各フリップフロップがクロ
ックCKを必要とするか否かにより、図2に従って制御
信号S1およびS2を出力するものである。なお、図1
(b)では図面が煩雑になるのを防止するため、クロッ
ク制御セルCCが1個しか示されていないが、制御回路
30は図示を省略した他のクロック制御セルについても
同様な制御信号の供給を行う。That is, in FIG. 1B, for example, when each of the flip-flops 11 to 13 is forcibly reset or when these output signals are not used by other circuits at all, 11 to 13 do not require the clock CK. Therefore, in such a case, the control circuit 30 outputs L as control signals S1 and S2 to the clock control cell CC. When only the flip-flop 11 needs the clock CK, it outputs H and L as the control signals S1 and S2, respectively. The same applies to other cases, and the control circuit 30 outputs control signals S1 and S2 according to FIG. 2 depending on whether each flip-flop requires the clock CK. FIG.
In FIG. 2B, only one clock control cell CC is shown to prevent the drawing from being complicated, but the control circuit 30 supplies the same control signal to other clock control cells not shown. I do.
【0018】このように本実施形態によれば、クロック
ツリー合成により得られたツリー構造のクロック供給経
路を介して各フリップフロップへのクロックの供給が行
われ、しかも、その際にクロック制御セルを使用したク
ロック供給の制御が行われるため、各フリップフロップ
へのクロック供給タイミングのずれが低く抑えられ、か
つ、クロックドライバおよびフリップフロップの不要な
電力消費が抑制される。As described above, according to the present embodiment, a clock is supplied to each flip-flop via a clock supply path having a tree structure obtained by clock tree synthesis. Since the used clock supply is controlled, the difference in clock supply timing to each flip-flop is suppressed low, and unnecessary power consumption of the clock driver and the flip-flop is suppressed.
【0019】B.本発明に係る半導体集積回路のレイア
ウト設計方法の実施形態 次に本発明に係る半導体集積回路のレイアウト設計方法
の実施形態について説明する。B. Embodiment of Layout Design Method for Semiconductor Integrated Circuit According to the Present Invention Next, an embodiment of a layout design method for a semiconductor integrated circuit according to the present invention will be described.
【0020】(1)第1の実施形態 図3(a)〜(c)は、第1の実施形態に係るレイアウ
ト設計方法を示すものである。これらの図において、A
〜Fは各々フリップフロップを示すものである。(1) First Embodiment FIGS. 3A to 3C show a layout design method according to a first embodiment. In these figures, A
To F indicate flip-flops, respectively.
【0021】本実施形態においては、まず、設計者がク
ロックの供給を受けるフリップフロップを複数のグルー
プに分割する。この分割は、常に同じタイミングでクロ
ックの供給を必要とするもの同士(例えば同じ信号でリ
セットされるフリップフロップ同士)が同じグループに
含まれるように行う。In this embodiment, first, a designer divides flip-flops supplied with a clock into a plurality of groups. This division is performed so that those requiring clock supply at the same timing (for example, flip-flops reset by the same signal) are always included in the same group.
【0022】図3(a)はこの分割を行った回路の例を
示したものである。この例では、破線で丸く囲んだノー
ドを境にしてフリップフロップの分割が行われており、
クロックCKの供給を直接受けるフリップフロップA〜
Dは、フリップフロップAのみからなるグループと、フ
リップフロップB〜Dからなるグループに分割されてい
る。また、フリップフロップBの出力信号をクロックと
するフリップフロップEおよびFは別々のグループに分
割されている。FIG. 3A shows an example of a circuit in which this division is performed. In this example, the flip-flop is divided at a node circled by a broken line,
Flip-flops A to receive clock CK directly
D is divided into a group consisting only of flip-flops A and a group consisting of flip-flops BD. Further, flip-flops E and F using the output signal of flip-flop B as a clock are divided into separate groups.
【0023】次に、分割された各グループにクロックを
供給するクロック制御セルをクロック供給経路上に介挿
する。図3(b)は図3(a)に示す回路にクロック制
御セルを介挿した結果を示すものであり、CC1および
CC2が各々クロック制御セルである。また、同時に、
各クロック制御セルに制御信号を供給する制御回路も付
加する。Next, a clock control cell for supplying a clock to each of the divided groups is inserted on a clock supply path. FIG. 3B shows the result of interposing a clock control cell in the circuit shown in FIG. 3A, and CC1 and CC2 are each a clock control cell. At the same time,
A control circuit for supplying a control signal to each clock control cell is also added.
【0024】次に各グループ毎にクロック制御セルから
各フリップフロップまでの目標遅延量を設定し、クロッ
クツリー合成による自動レイアウトを実行する。図3
(c)に示す例では、フリップフロップA〜Dに同じタ
イミングでクロックCKが到達する必要があるため、ク
ロック制御セルCC1からフリップフロップAまでの目
標遅延量およびクロック制御セルCC1からフリップフ
ロップB〜Dの各々までの各目標遅延量はいずれも同一
の遅延量tpdに設定されている。この自動レイアウト
が行われる結果、例えば図3(c)に示す範囲の回路に
ついては、クロック制御セルCC1からフリップフロッ
プAまでの間には遅延量tpdを有する1本のクロック
供給経路が自動生成される。また、クロック制御セルC
C1からフリップフロップB〜Dまでの間にはいずれの
フリップフロップに対しても遅延量tpdでクロックC
Kを送るツリー構造のクロック供給経路が自動生成され
る。これらのクロック供給経路の自動生成においては、
必要に応じて遅延量を調整するためのクロックドライバ
の介挿またはクロック制御セルCC1の駆動能力(出力
トランジスタサイズ)の自動調整等も行われる。他のク
ロック制御セルとフリップフロップとの間のクロック供
給経路についても同様である。Next, a target delay amount from the clock control cell to each flip-flop is set for each group, and automatic layout is performed by synthesizing a clock tree. FIG.
In the example shown in (c), since the clock CK needs to reach the flip-flops A to D at the same timing, the target delay amount from the clock control cell CC1 to the flip-flop A and the target delay amount from the clock control cell CC1 to the flip-flops B to Each of the target delay amounts up to D is set to the same delay amount tpd. As a result of the automatic layout, for a circuit in the range shown in FIG. 3C, for example, one clock supply path having a delay amount tpd is automatically generated between the clock control cell CC1 and the flip-flop A. You. The clock control cell C
Between C1 and the flip-flops B to D, the clock C with the delay amount tpd is applied to any of the flip-flops.
A tree-structured clock supply path for sending K is automatically generated. In the automatic generation of these clock supply paths,
If necessary, a clock driver is inserted for adjusting the amount of delay, or the driving capability (output transistor size) of the clock control cell CC1 is automatically adjusted. The same applies to the clock supply path between the other clock control cells and the flip-flop.
【0025】このようにしてクロックスキューが抑制さ
れ、かつ、無駄な電力消費が防止された半導体集積回路
のレイアウト情報が得られる訳である。Thus, the layout information of the semiconductor integrated circuit in which the clock skew is suppressed and the wasteful power consumption is prevented can be obtained.
【0026】(2)第2の実施形態 図4(a)〜(c)は、第2の実施形態に係るレイアウ
ト設計方法を示すものである。上記第1の実施形態と同
様、A〜Fは各々フリップフロップを示すものである。(2) Second Embodiment FIGS. 4A to 4C show a layout design method according to a second embodiment. Similar to the first embodiment, each of A to F indicates a flip-flop.
【0027】本実施形態においても、上記第1の実施形
態と同様、最初にフリップフロップA〜Fの複数のグル
ープへの分割を行う(図4(a)参照)。In this embodiment, as in the first embodiment, first, the flip-flops A to F are divided into a plurality of groups (see FIG. 4A).
【0028】次に共通のクロックの供給を受ける各フリ
ップフロップ毎に目標遅延量を設定し、クロックツリー
合成による自動レイアウトを実行する。図4(b)に示
す例では、クロックCKの供給源からフリップフロップ
A〜Dに至るまでの目標遅延量をtpdとしてクロック
ツリー合成を行っている。そして、自動レイアウト完了
後、最初の分割により得られた各グループのチップ上で
の所在を確認し、各グループ間の境界となっているノー
ド(図4(b)では破線で丸く囲んだ各ノード)を捜し
求める。Next, a target delay amount is set for each flip-flop that receives a common clock supply, and an automatic layout is performed by clock tree synthesis. In the example shown in FIG. 4B, clock tree synthesis is performed using the target delay amount from the clock CK supply source to the flip-flops A to D as tpd. Then, after the completion of the automatic layout, the locations of the respective groups obtained by the first division on the chip are checked, and the nodes serving as boundaries between the groups (the nodes circled by broken lines in FIG. 4B) ).
【0029】次にこのようにして捜し求めた各ノードに
クロック制御セルCC1およびCC2を介挿し、これら
を介して各グループへの供給が行われるようにレイアウ
ト情報の修正を行う(図4(c)参照)。また、各クロ
ック制御セルに制御信号を送る制御回路および配線のレ
イアウト情報も付加する。Next, the clock control cells CC1 and CC2 are inserted into the nodes searched in this way, and the layout information is corrected so that the supply to each group is performed via these cells (FIG. 4C). reference). Also, a control circuit for sending a control signal to each clock control cell and layout information of wiring are added.
【0030】次に遅延調整のためのレイアウト情報の修
正を行う。すなわち、上記のようにクロック制御セルC
C1およびCC2の介挿を行った結果、例えばクロック
CKの供給源からフリップフロップAまでの遅延量はt
pd1、クロックCKの供給源からフリップフロップB
〜Dまでの遅延量はtpd2、という具合に目標遅延量
tpdからのずれた状態となることがある。そこで、こ
のような場合には、このずれをなくすべくレイアウト情
報の修正を行う。この遅延の調整は、例えばクロックツ
リー合成により自動生成されたクロックドライバのトラ
ンジスタサイズの調整等により行う。本実施形態におい
ても、上記第1の実施形態と同様な効果が得られる。Next, layout information for delay adjustment is corrected. That is, as described above, the clock control cell C
As a result of the insertion of C1 and CC2, for example, the delay amount from the clock CK supply source to the flip-flop A is t
pd1, flip-flop B from clock CK supply
In some cases, the delay amount from the target delay amount tpd to the delay amount tpd is tpd2. Therefore, in such a case, the layout information is corrected to eliminate the deviation. The adjustment of the delay is performed by, for example, adjusting the transistor size of the clock driver automatically generated by the clock tree synthesis. In this embodiment, the same effects as those of the first embodiment can be obtained.
【0031】[0031]
【発明の効果】以上説明したように、この発明に係る半
導体集積回路およびそのレイアウト設計方法によれば、
消費電力の増加を極力抑え、クロックスキューの低減を
図ることができるという効果がある。As described above, according to the semiconductor integrated circuit and the layout design method thereof according to the present invention,
There is an effect that increase in power consumption can be suppressed as much as possible and clock skew can be reduced.
【図1】 この発明に係る半導体集積回路の実施形態を
従来のものとの対比において説明する図である。FIG. 1 is a diagram illustrating an embodiment of a semiconductor integrated circuit according to the present invention in comparison with a conventional one.
【図2】 同実施形態におけるクロック制御セルの機能
を示す図である。FIG. 2 is a diagram showing functions of a clock control cell in the embodiment.
【図3】 この発明に係る半導体集積のレイアウト設計
方法の第1の実施形態を示す図である。FIG. 3 is a diagram showing a first embodiment of a semiconductor integrated layout design method according to the present invention;
【図4】 この発明に係る半導体集積のレイアウト設計
方法の第1の実施形態を示す図である。FIG. 4 is a diagram showing a first embodiment of a semiconductor integrated layout design method according to the present invention;
【図5】 従来の半導体集積回路のチップレイアウトを
示す図である。FIG. 5 is a diagram showing a chip layout of a conventional semiconductor integrated circuit.
11〜13……フリップフロップ、 20……ツリー構造のクロック供給経路、 CC……クロック制御セル、30……制御回路。 11 to 13 flip-flops, 20 clock supply paths in a tree structure, CC clock control cells, 30 control circuits.
Claims (3)
供給するツリー構造のクロック供給経路と、 前記ツリー構造のクロック供給経路における1または2
以上の分岐点に介挿され、制御信号に従って各分岐先へ
のクロックの供給を行うクロック制御セルと、 前記複数の順序回路の各々がクロックを必要とするとき
のみ当該順序回路にクロックが供給されるように、前記
クロック制御セルに前記制御信号を供給する制御手段と
を具備することを特徴とする半導体集積回路。1. A tree-structured clock supply path for branching a clock and supplying it to a plurality of sequential circuits, and 1 or 2 in the tree-structured clock supply path.
A clock control cell interposed at the branch point to supply a clock to each branch destination according to a control signal; and a clock is supplied to the sequential circuit only when each of the plurality of sequential circuits needs a clock. A control unit for supplying the control signal to the clock control cell.
回路を有する半導体集積回路のレイアウト設計方法にお
いて、 a.クロックを分岐させ、制御信号に従って各分岐先へ
のクロックの供給を行うクロック制御セルを前記共通の
クロックの供給源と前記複数の順序回路の少なくとも一
部のものとの間に介挿すると共に該制御信号を該クロッ
ク制御セルに供給する制御手段を追加する過程と、 b.前記共通のクロックの供給源から前記複数の順序回
路までの各信号経路の目標遅延量を設定する過程と、 c.クロックツリー合成法により、前記クロック制御セ
ルから前記各順序回路までの間に前記目標遅延量を満た
すように最適化されたツリー構造のクロック供給経路を
介挿した回路のレイアウト情報を自動生成する過程とを
具備することを特徴とする半導体集積回路のレイアウト
設計方法。2. A layout design method for a semiconductor integrated circuit having a plurality of sequential circuits to which a common clock is supplied, comprising: a. A clock control cell that branches a clock and supplies a clock to each branch destination according to a control signal is inserted between the common clock supply source and at least a part of the plurality of sequential circuits, and Adding control means for supplying a control signal to the clock control cell; b. Setting a target delay amount of each signal path from the common clock supply source to the plurality of sequential circuits; c. Automatically generating layout information of a circuit inserted through a clock supply path having a tree structure optimized to satisfy the target delay amount from the clock control cell to each of the sequential circuits by a clock tree synthesis method And a layout design method for a semiconductor integrated circuit.
回路を有する半導体集積回路のレイアウト設計方法にお
いて、 a.前記共通のクロックの供給源から前記複数の順序回
路までの各信号経路の目標遅延量を設定する過程と、 b.クロックツリー合成法により、前記共通のクロック
の供給源から前記複数の順序回路までの間に前記目標遅
延量を満たすように最適化されたツリー構造のクロック
供給経路を介挿した回路のレイアウト情報を自動生成す
る過程と、 c.クロックを分岐させ、制御情報に従って各分岐先へ
のクロックの供給を行うクロック制御セルを前記ツリー
構造のクロック供給経路における1または2以上の分岐
点に対し介挿すると共に該制御信号を該クロック制御セ
ルに供給する制御手段を追加する修正を前記レイアウト
情報に施す過程と、 d.前記共通のクロックの供給源から前記複数の順序回
路までの遅延量が前記目標遅延量を満たすように前記修
正のなされたレイアウト情報をさらに修正する過程とを
具備することを特徴とする半導体集積回路のレイアウト
設計方法。3. A layout design method for a semiconductor integrated circuit having a plurality of sequential circuits to which a common clock is supplied, comprising: a. Setting a target delay amount for each signal path from the common clock supply source to the plurality of sequential circuits; b. According to the clock tree synthesis method, layout information of a circuit inserted through a clock supply path having a tree structure optimized so as to satisfy the target delay amount from the common clock supply source to the plurality of sequential circuits is obtained. Automatically generating; c. A clock control cell for branching a clock and supplying a clock to each branch destination in accordance with control information is inserted into one or more branch points in a clock supply path of the tree structure, and the control signal is controlled by the clock control. Modifying the layout information to add control means for supplying the cells; d. A step of further correcting the corrected layout information so that a delay amount from the common clock supply source to the plurality of sequential circuits satisfies the target delay amount. Layout design method.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9002436A JPH10199985A (en) | 1997-01-09 | 1997-01-09 | Semiconductor integrated circuit and layout design method therefor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9002436A JPH10199985A (en) | 1997-01-09 | 1997-01-09 | Semiconductor integrated circuit and layout design method therefor |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10199985A true JPH10199985A (en) | 1998-07-31 |
Family
ID=11529229
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9002436A Pending JPH10199985A (en) | 1997-01-09 | 1997-01-09 | Semiconductor integrated circuit and layout design method therefor |
Country Status (1)
Country | Link |
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JP (1) | JPH10199985A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009020478A (en) * | 2007-07-11 | 2009-01-29 | United Memories Inc | Low skew clock distribution tree |
WO2022009775A1 (en) | 2020-07-10 | 2022-01-13 | Gpixel Japan株式会社 | Tof sensor |
CN114117974A (en) * | 2020-08-31 | 2022-03-01 | 深圳市中兴微电子技术有限公司 | Chip clock driving unit external member and design method and chip |
-
1997
- 1997-01-09 JP JP9002436A patent/JPH10199985A/en active Pending
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WO2022042611A1 (en) * | 2020-08-31 | 2022-03-03 | 中兴通讯股份有限公司 | Clock driving unit assembly of chip, design method therefor, and chip |
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