JPH10189763A - Fabrication of semiconductor device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To suppress mutual diffusion of impurities having different conductivity type and to retard passing of boron through the gate oxide in an MOSFET. SOLUTION: A first opening 9 reaching a single crystal Si substrate 1 is made in the region 3 for forming an NMOS of a first poly-Si 8 deposited on the Si substrate 1 and a second opening 10 is made in the region 4 for forming a PMOS. An a Si 11 is then deposited on the first Poly-Si 8 to obtain a laminate 12 of the first Poly-Si 8 and the a-Si 11 and the laminate is connected through the first and second openings 9, 10 with the Si substrate 1. Subsequently, the laminate 12 is implanted with impurities and subjected to heat treatment for growing the a-Si 11 epitaxially from the joint with the Si substrate 1 to the a-Si 11 on the first Poly-Si 8 thus obtaining a second poly-Si 13.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にＭＯＳ電界効果型トランジスタ（ＭＯＳ
ＦＥＴ）の製造に好適な半導体装置の製造方法に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a MOS field effect transistor (MOS).
FET), and a method of manufacturing a semiconductor device suitable for manufacturing FETs.

【０００２】[0002]

【従来の技術】従来の半導体装置としては、例えば例え
ばＮチャネルＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ）とＰチャ
ネルＭＯＳＦＥＴ（ＰＭＯＳＦＥＴ）との両者で構成さ
れるComplementary ＭＯＳＦＥＴ（ＣＭＯＳＦＥＴ）や
バイポーラトランジスタ等が知られている。これらの半
導体装置では、タングステンシリサイド（ＷＳｉ_x ）と
ポリシリコン（Poly−Ｓｉ）との積層構造で形成したＷ
−ポリサイド配線構造が低抵抗でかつ熱的安定性に優れ
ているために広く採用されている。特にＭＯＳＦＥＴで
は、ゲート酸化膜の信頼性を確保しながら閾値電圧（Ｖ
th）制御に優れることからゲート電極として用いられる
ことが多い。またPoly−Ｓｉでゲート電極を形成し、ソ
ース・ドレイン領域と同時にゲート電極を自己整合的に
シリサイド化するいわゆるサリサイド（Self-Aligned-S
ilicide)構造も配線の低抵抗化が可能であることから、
半導体装置の高速化を図れる有効な手段として採用され
ている。2. Description of the Related Art As a conventional semiconductor device, for example, a complementary MOSFET (CMOSFET), a bipolar transistor, and the like, which include both an N-channel MOSFET (NMOSFET) and a P-channel MOSFET (PMOSFET), are known. In these semiconductor devices, to form a stacked structure of a tungsten silicide (WSi _x) and polysilicon (Poly-Si) W
-Widely adopted because the polycide wiring structure has low resistance and excellent thermal stability. In particular, in MOSFETs, the threshold voltage (V
th) It is often used as a gate electrode because of its excellent control. A so-called Self-Aligned-S, in which a gate electrode is formed of Poly-Si and the gate electrode is silicided in a self-aligned manner simultaneously with the source / drain regions.
ilicide) structure can also reduce the resistance of the wiring,
It is employed as an effective means for increasing the speed of a semiconductor device.

【０００３】ところで従来のＣＭＯＳＦＥＴでは、いず
れの配線構造を採用する場合においても、Poly−Ｓｉに
高濃度の不純物を導入することが可能でありかつ熱的に
安定である等の理由から、リン（Ｐ）やヒ素（Ａｓ）等
のＮ型不純物を導入したＮ⁺型ゲート電極が用いられて
いる。ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴともにＮ⁺ 型ゲ
ート電極で形成するこの構造はシングルゲート型と呼ば
れている。しかしながら、シングルゲート型のＣＭＯＳ
ＦＥＴではＰＭＯＳＦＥＴが埋め込みチャネル型となる
ので、素子が微細化された場合やＭＯＳＦＥＴを低Ｖth
領域で動作させる場合に短チャネル効果を抑制すること
が困難である。そのため、ＮＭＯＳＦＥＴのゲート電極
をＮ⁺ 型とし、ＰＭＯＳＦＥＴのゲート電極を表面チャ
ネル型となるＰ⁺ 型とするデュアルゲート型の適用が要
求されている。[0003] In the conventional CMOSFET, no matter which wiring structure is adopted, phosphorus (P) is used because it is possible to introduce a high concentration of impurities into Poly-Si and it is thermally stable. An N ⁺ -type gate electrode into which an N-type impurity such as P) or arsenic (As) is introduced is used. This structure in which both NMOSFET and PMOSFET are formed by N ⁺ type gate electrodes is called a single gate type. However, single gate type CMOS
In the FET, the PMOSFET is a buried channel type.
When operating in a region, it is difficult to suppress the short channel effect. Therefore, application of a dual gate type in which the gate electrode of the NMOSFET is an N ⁺ type and the gate electrode of the PMOSFET is a P ⁺ type which is a surface channel type is required.

【０００４】従来においてデュアルゲート型のＣＭＯＳ
ＦＥＴを製造するには、例えばゲート電極をＷ−ポリサ
イド構造とする場合、まずシリコン（Ｓｉ）基板上にPo
ly−Ｓｉ膜とＷＳｉ_x 膜とをこの順に成膜する。その
後、イオン注入法によってＮＭＯＳＦＥＴ形成予定領域
の例えばPoly−Ｓｉ膜にＮ型不純物、ＰＭＯＳＦＥＴ形
成予定領域の例えばPoly−Ｓｉ膜にＰ型不純物をそれぞ
れ高濃度にドーピングする。そして、Ｓｉ基板に形成す
るソース・ドレイン領域形成用の不純物を活性化するた
めのアニール等の高温熱処理によって、ドーピングされ
た先の不純物を各領域のPoly−Ｓｉ膜中に拡散させる。Conventionally, dual gate type CMOS
To manufacture an FET, for example, when a gate electrode has a W-polycide structure, first, a Po (Polycide) is formed on a silicon (Si) substrate.
and ly-Si film and a WSi _x film is formed in this order. Thereafter, an N-type impurity is doped at a high concentration in, for example, a Poly-Si film in a region where an NMOSFET is to be formed, and a P-type impurity is doped in a high concentration, for example, a Poly-Si film in a region where a PMOSFET is to be formed. Then, the doped impurity is diffused into the Poly-Si film in each region by a high-temperature heat treatment such as annealing for activating the impurities for forming the source / drain regions formed on the Si substrate.

【０００５】[0005]

【発明が解決しようとする課題】ところが、上記した従
来の半導体装置の製造方法では、ゲート電極としてポリ
サイド構造やサリサイド構造を用いた場合、イオン注入
後の高温熱処理によって、Poly−Ｓｉ膜に分布している
Ｎ型、Ｐ型不純物が相互拡散して互いに補償し合うとい
った不都合が生じる。これは、シリサイド膜中における
Ｎ型、Ｐ型不純物の拡散速度がＳｉや酸化シリコン（Ｓ
ｉＯ₂ ）中のそれに比べて非常に速いことから、高温熱
処理時にPoly−Ｓｉ膜中の不純物がシリサイド膜に吸い
上げられることにより発生する。However, in the above-described conventional method for manufacturing a semiconductor device, when a polycide structure or a salicide structure is used as a gate electrode, the poly-Si film is distributed to the Poly-Si film by high-temperature heat treatment after ion implantation. There is a disadvantage that the N-type and P-type impurities are mutually diffused and compensate each other. This is because the diffusion rate of N-type and P-type impurities in the silicide film is Si or silicon oxide (S
Since it is much faster than that in iO ₂ ), it occurs when impurities in the Poly-Si film are absorbed into the silicide film during the high-temperature heat treatment.

【０００６】またゲート電極をＷ−ポリサイド構造と
し、これを構成するＷＳｉ_x 膜をフッ素を含む原料ガス
を用いた化学的気相成長法（ＣＶＤ法）によって形成し
た場合には、フッ素を含有したＷＳｉ_x 膜が成膜され
る。この場合、上記の高温熱処理の際に、フッ素の影響
による増速拡散によってPoly−Ｓｉ膜にドーピングされ
ているＰ型不純物のホウ素がゲート酸化膜を突き抜けて
Ｓｉ基板まで拡散してしまうといった不具合も発生す
る。上記した不純物の相互拡散やホウ素の突き抜けが発
生すると、Poly−Ｓｉ膜中の不純物濃度が低下するため
Ｖthが変動する。またホウ素の突き抜けによってゲート
酸化膜の信頼性が低下し、結果としてＣＭＯＳＦＥＴの
デバイス特性が低下してしまうのである。Further the gate electrode and the W- polycide structure, when it is formed whereby the chemical vapor deposition method a WSi _x film constituting using material gas containing fluorine (CVD method), containing fluorine WSi _x film is formed. In this case, at the time of the above-described high-temperature heat treatment, there is also a disadvantage that boron of a P-type impurity doped in the Poly-Si film penetrates the gate oxide film and diffuses to the Si substrate due to accelerated diffusion under the influence of fluorine. Occur. When the interdiffusion of impurities and the penetration of boron occur as described above, the impurity concentration in the Poly-Si film decreases, so that Vth fluctuates. In addition, the penetration of boron lowers the reliability of the gate oxide film, resulting in lower device characteristics of the CMOSFET.

【０００７】このような問題を解決する方法として、ゲ
ート電極のPoly−Ｓｉ膜を２層構造とし、上層を大粒径
Poly−Ｓｉ膜とする方法が提案されている。この方法で
は、図４に示すようにＳｉ基板５１にゲート酸化膜５２
を介してPoly−Ｓｉ膜５３を形成し、この上層にアモル
ファスシリコン（ａ−Ｓｉ）（図示略）を堆積する。次
いで、例えば６００℃で数時間程度の低温アニールによ
り、ａ−Ｓｉ膜を固相成長させ結晶化させて大粒径Poly
−Ｓｉ膜５４を形成する。その後、大粒径Poly−Ｓｉ膜
５４上にＷＳｉ_x 膜５５を堆積している。この方法で
は、大粒径であるために結晶粒界の少ないPoly−Ｓｉ膜
５４を下層のPoly−Ｓｉ膜５３とＷＳｉ_x膜５５との間
に設けることによって不純物の粒界拡散を抑え、Ｖthの
変動を抑えている。As a method for solving such a problem, the poly-Si film of the gate electrode has a two-layer structure, and the upper layer has a large grain size.
A method of forming a Poly-Si film has been proposed. In this method, a gate oxide film 52 is formed on a Si substrate 51 as shown in FIG.
A poly-Si film 53 is formed through this, and amorphous silicon (a-Si) (not shown) is deposited on this. Next, the a-Si film is solid-phase grown and crystallized by low-temperature annealing at, for example, about 600 ° C. for about several hours to obtain a large-grained Poly.
Forming a Si film 54; Thereafter, the deposited WSi _x film 55 on the large diameter Poly-Si film 54. In this method, suppressing grain boundary diffusion of the impurity by providing between the underlying Poly-Si film 53 and the WSi _x film 55 less Poly-Si film 54 of the crystal grain boundaries because of the large particle size, Vth Of fluctuations.

【０００８】ところが、上記方法では固相成長の際の結
晶核の発生がランダムであるために十分に大粒径のPoly
−Ｓｉ膜５４を形成することができないという難点があ
る。また核の発生部分が特定できないことから、所定の
領域、特にＰＭＯＳＦＥＴやＭＯＳＦＥＴの各チャネル
上のPoly−Ｓｉ膜５４を十分に大粒径化できない場合が
ある。よって、前述した不純物の相互拡散やホウ素の突
き抜けの問題が確実に解決されていないものとなってい
る。However, in the above method, since the generation of crystal nuclei at the time of solid phase growth is random, the poly-particles having a sufficiently large grain size are obtained.
-There is a disadvantage that the Si film 54 cannot be formed. Further, since the portion where the nucleus is generated cannot be specified, the grain size of the predetermined region, particularly the poly-Si film 54 on each channel of the PMOSFET or the MOSFET, may not be sufficiently large. Therefore, the above-mentioned problems of mutual diffusion of impurities and penetration of boron have not been surely solved.

【０００９】[0009]

【課題を解決するための手段】本発明の半導体装置の製
造方法は、まず単結晶シリコンからなる基体上に形成さ
れた第１ポリシリコン膜に、基体に達する開口部を形成
し、次いで第１ポリシリコン膜上にアモルファスシリコ
ン膜を形成して第１ポリシリコン膜とアモルファスシリ
コン膜との積層膜を得るとともに、上記アモルファスシ
リコン膜を開口部を通して基体に接続する状態で形成す
る。そして積層膜に不純物を導入し、その後熱処理によ
って、アモルファスシリコン膜を基体との接続部分から
第１ポリシリコン膜上のアモルファスシリコン膜へと結
晶成長させて第２ポリシリコン膜を形成する方法であ
る。According to a method of manufacturing a semiconductor device of the present invention, an opening reaching a base is first formed in a first polysilicon film formed on a base made of single crystal silicon. An amorphous silicon film is formed on the polysilicon film to obtain a laminated film of the first polysilicon film and the amorphous silicon film, and the amorphous silicon film is formed so as to be connected to the base through the opening. Then, an impurity is introduced into the laminated film, and thereafter, the amorphous silicon film is crystal-grown from the connection portion with the base to the amorphous silicon film on the first polysilicon film by heat treatment to form a second polysilicon film. .

【００１０】この発明では、アモルファスシリコン膜を
単結晶シリコンからなる基体に接続する状態で形成する
ため、その後の熱処理によって、アモルファスシリコン
膜の基体との接続部分に優先的に結晶成長核が発生し、
アモルファスシリコン膜がその接続部分から第１ポリシ
リコン膜上のアモルファスシリコン膜へと横方向に結晶
成長していく。この結果、単結晶に近い大粒径の、つま
り極めて結晶粒界の少ない第２ポリシリコン膜が形成さ
れる。よって、製造する半導体装置がＭＩＳＦＥＴであ
り、第２ポリシリコン膜上に金属シリサイド膜を形成し
た後にソース・ドレイン領域の不純物を活性化させるた
めの熱処理を行った場合、第１ポリシリコン膜および第
２ポリシリコン膜中の不純物が金属シリサイド膜へと拡
散することが結晶粒界の少ない第２ポリシリコン膜によ
って抑えられる。また金属シリサイド膜がフッ素を含有
する膜であっても、フッ素が第１ポリシリコン膜へと拡
散することが第２ポリシリコン膜によって抑えられる。In the present invention, since the amorphous silicon film is formed so as to be connected to the substrate made of single crystal silicon, a crystal growth nucleus is preferentially generated at a portion where the amorphous silicon film is connected to the substrate by the subsequent heat treatment. ,
The amorphous silicon film grows in the lateral direction from the connection portion to the amorphous silicon film on the first polysilicon film. As a result, a second polysilicon film having a large grain size close to a single crystal, that is, having very few crystal grain boundaries is formed. Therefore, when the semiconductor device to be manufactured is a MISFET and a heat treatment for activating impurities in the source / drain regions is performed after forming the metal silicide film on the second polysilicon film, the first polysilicon film and the second The diffusion of impurities in the second polysilicon film into the metal silicide film is suppressed by the second polysilicon film having a small number of crystal grain boundaries. Even if the metal silicide film is a film containing fluorine, diffusion of fluorine into the first polysilicon film is suppressed by the second polysilicon film.

【００１１】[0011]

【発明の実施の形態】以下、本発明に係る半導体装置の
製造方法の実施形態を説明する。本実施形態では、ＭＯ
ＳＦＥＴとＰＭＯＳＦＥＴとから構成されるＣＭＯＳＦ
ＥＴの製造に本発明を適用した場合を述べる。図１、図
２は本発明の第１の実施形態を工程順に示す図であり、
チャネル長方向の断面図である。まずＣＭＯＳＦＥＴを
製造するあたっては、図１（ａ）に示すように単結晶Ｓ
ｉからなる基体であるＳｉ基板１上に、例えば９５０℃
のウエット酸化といった条件のＬＯＣＯＳ法によってフ
ィールド酸化膜２を形成する。この際、本発明の第１Ｍ
ＩＳＦＥＴとなるＮＭＯＳＦＥＴの形成予定領域（以
下、ＮＭＯＳ形成予定領域と記す）３、本発明の第２Ｍ
ＩＳＦＥＴとなるＰＭＯＳＦＥＴの形成予定領域（以
下、ＰＭＯＳ形成予定領域と記す）４をそれぞれ囲むよ
うにしてフィールド酸化膜２を形成する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the method for manufacturing a semiconductor device according to the present invention will be described below. In the present embodiment, the MO
CMOSF composed of SFET and PMOSFET
The case where the present invention is applied to the manufacture of ET will be described. 1 and 2 are views showing a first embodiment of the present invention in the order of steps,
It is sectional drawing of a channel length direction. First, when manufacturing a CMOSFET, as shown in FIG.
950 ° C. on a Si substrate 1 which is a base made of i
The field oxide film 2 is formed by the LOCOS method under conditions such as wet oxidation. At this time, the first M of the present invention
A region where an NMOSFET to be an ISFET is to be formed (hereinafter referred to as a region where an NMOS is to be formed) 3;
A field oxide film 2 is formed so as to surround a region 4 where a PMOSFET to be an ISFET is to be formed (hereinafter referred to as a region where a PMOS is to be formed) 4.

【００１２】次にＮＭＯＳ形成予定領域３のＳｉ基板１
に、Ｐウエル領域形成のためのイオン注入、トランジス
タのパンチスルー阻止を目的とした埋め込み層形成のた
めのイオン注入、およびＶth調整のためのイオン注入を
行ってＮＭＯＳチャネル領域５を形成する。同様に、Ｐ
ＭＯＳ形成予定領域４のＳｉ基板１に、Ｎウエル領域形
成のためのイオン注入、トランジスタのパンチスルー阻
止を目的とした埋め込み層形成のためのイオン注入、お
よびＶth調整のためのイオン注入を行ってＰＭＯＳチャ
ネル領域６を形成する。続いて図１（ｂ）に示すよう
に、例えば水素ガスと酸素ガスとを用いかつ温度を８５
０℃とした条件によるパイロジェニック酸化により、Ｎ
ＭＯＳ形成予定領域３とＰＭＯＳ形成予定領域４とのＳ
ｉ基板１表面にそれぞれゲート酸化膜７を７ｎｍ程度の
厚みに形成する。Next, the Si substrate 1 in the NMOS formation scheduled area 3
Next, an NMOS channel region 5 is formed by performing ion implantation for forming a P well region, ion implantation for forming a buried layer for preventing punch-through of a transistor, and ion implantation for adjusting Vth. Similarly, P
Ion implantation for forming an N well region, ion implantation for forming a buried layer for preventing punch-through of a transistor, and ion implantation for adjusting Vth are performed on the Si substrate 1 in the MOS formation planned region 4. A PMOS channel region 6 is formed. Subsequently, as shown in FIG. 1B, for example, a hydrogen gas and an oxygen gas are used and the temperature is set to 85.
By pyrogenic oxidation under the condition of 0 ° C., N
S of the planned MOS formation region 3 and the planned PMOS formation region 4
A gate oxide film 7 is formed on the surface of i-substrate 1 to a thickness of about 7 nm.

【００１３】次いで、例えばシラン（ＳｉＨ₄ ）ガスを
原料ガスとし、堆積温度を６２０℃程度とした条件によ
る減圧ＣＶＤ法により、Ｓｉ基板１全面に第１Poly−Ｓ
ｉ膜８を５０ｎｍ程度堆積する。その後、リソグラフィ
技術によって第１Poly−Ｓｉ膜８上にレジストパターン
（図示略）を形成し、続いてレジストパターンをマスク
とした異方性エッチングによって、ＮＭＯＳ形成予定領
域３における第１Poly−Ｓｉ膜８に、Ｓｉ基板１に達す
る第１開口部９を形成する。これと同時に、ＰＭＯＳ形
成予定領域４における第１Poly−Ｓｉ膜８にＳｉ基板１
に達する第２開口部１０を形成する。ここでは、ＮＭＯ
Ｓ形成予定領域３のＳｉ基板１に形成されるソース・ド
レイン領域のソース形成予定領域２２ａ直上の第１Poly
−Ｓｉ膜８に第１開口部９を形成する。またＰＭＯＳ形
成予定領域４のＳｉ基板１に形成されるソース・ドレイ
ン領域のソース形成予定領域２３ａ直上の第１Poly−Ｓ
ｉ膜８に第２開口部１０を形成する。そして、レジスト
パターンを剥離除去する。Next, the first Poly-S is formed on the entire surface of the Si substrate 1 by a low pressure CVD method using silane (SiH ₄ ) gas as a source gas and a deposition temperature of about 620 ° C.
An i film 8 is deposited to a thickness of about 50 nm. Thereafter, a resist pattern (not shown) is formed on the first Poly-Si film 8 by a lithography technique, and subsequently, the first Poly-Si film 8 in the NMOS formation planned region 3 is anisotropically etched using the resist pattern as a mask. Then, a first opening 9 reaching the Si substrate 1 is formed. At the same time, the Si substrate 1 is formed on the first Poly-Si film 8 in the PMOS formation planned region 4.
Is formed. Here, NMO
The first Poly immediately above the source formation region 22a of the source / drain region formed on the Si substrate 1 in the S formation region 3
Forming a first opening 9 in the Si film 8; Also, the first Poly-S immediately above the source formation region 23a of the source / drain region formed on the Si substrate 1 in the PMOS formation region 4
The second opening 10 is formed in the i-film 8. Then, the resist pattern is peeled off.

【００１４】次いで図１（ｃ）に示すように、例えばＳ
ｉＨ₄ ガスを原料ガスとし、堆積温度を５５０℃とした
条件による減圧ＣＶＤ法により、第１Poly−Ｓｉ膜８上
にａ−Ｓｉ膜１１を５０ｎｍ程度堆積し、第１Poly−Ｓ
ｉ膜８およびａ−Ｓｉ膜１１からなる積層膜１２を得
る。またこのとき、ａ−Ｓｉ膜１１を第１開口部９、第
２開口部１０をそれぞれ介してＳｉ基板１に接続する状
態で形成する。ここでは第１開口部９、第２開口部１０
を埋め込むようにａ−Ｓｉ膜１１を形成することで、第
１Poly−Ｓｉ膜８上にＳｉ基板１に接触するａ−Ｓｉ膜
１１を形成する。Next, as shown in FIG.
An a-Si film 11 is deposited to a thickness of about 50 nm on the first Poly-Si film 8 by a reduced pressure CVD method using iH ₄ gas as a source gas and a deposition temperature of 550 ° C.
A laminated film 12 composed of the i film 8 and the a-Si film 11 is obtained. At this time, the a-Si film 11 is formed so as to be connected to the Si substrate 1 via the first opening 9 and the second opening 10 respectively. Here, the first opening 9 and the second opening 10
Is formed such that the a-Si film 11 is in contact with the Si substrate 1 on the first Poly-Si film 8.

【００１５】次に、リソグラフィ技術によってａ−Ｓｉ
膜１１上にレジストパターン（図示略）を形成し、これ
をマスクとして積層膜１２のＮ⁺ ゲートを形成する領域
のみにリンイオン（Ｐ⁺ ) を、イオンエネルギーを例え
ば１０ｋｅＶ、ドーズ量を５×１０¹⁵ｃｍ^-2とした条件
でイオン注入する。そしてレジストパターンを除去す
る。同様にしてリソグラフィ技術によって、積層膜１２
上にレジストパターン（図示略）を形成し、これをマス
クとして積層膜１２のＰ⁺ ゲートを形成する領域のみに
ホウ素イオン（Ｂ⁺ ) を、例えばイオンエネルギーを５
ｋｅＶ、ドーズ量を５×１０¹⁵ｃｍ^-2とした条件でイオ
ン注入する。Next, a-Si is formed by a lithography technique.
A resist pattern (not shown) is formed on the film 11, and using the resist pattern as a mask, phosphorus ions (P ⁺ ) are applied only to the region of the laminated film 12 where the N ⁺ gate is to be formed. Ion implantation is performed under the condition of ¹⁵ cm ⁻² . Then, the resist pattern is removed. Similarly, the laminated film 12 is formed by the lithography technique.
A resist pattern (not shown) is formed on, which only a region for forming the P ⁺ gate of the laminated film 12 as a mask, boron ions (B ^+), e.g., ion energy 5
Ion implantation is performed under the conditions of keV and a dose of 5 × 10 ¹⁵ cm ⁻² .

【００１６】その後、熱処理として例えば６００℃程
度、１０時間程度の低温アニールを行う。このことによ
り図１（ｄ）の矢印にて示すように、ａ−Ｓｉ膜１１の
Ｓｉ基板１と接続する部分に優先的に核が発生し、ａ−
Ｓｉ膜１１がここから第１Poly−Ｓｉ膜８上のａ−Ｓｉ
膜１１へと横方向に結晶成長する。その結果、従来の固
相成長によって形成したPoly−Ｓｉよりも単結晶Ｓｉに
近い大粒径な第２Poly−Ｓｉ膜１３が得られる。また上
記結晶成長の際には、ａ−Ｓｉ膜１１がＳｉ基板１のＮ
ＭＯＳ形成予定領域３のソース形成予定領域２２ａおよ
びＰＭＯＳ形成予定領域４のソース形成予定領域２３ａ
と接続していることから、形成するＮＭＯＳＦＥＴ、Ｐ
ＭＯＳＦＥＴの各チャネル上のゲート電極近傍に結晶成
長核が発生する。よって、各ゲート電極の形成箇所に
は、より単結晶に近い状態に結晶成長された第２Poly−
Ｓｉ膜１３を形成することができる。こうして第２Poly
−Ｓｉ膜１３を形成した後は、窒素ガス雰囲気中で約８
００℃、３０分程度の条件のアニールを行い、第２Poly
−Ｓｉ膜１２および第１Poly−Ｓｉ膜８全体に不純物を
拡散する。またこの熱処理により、先に形成されたＮＭ
ＯＳチャネル領域５、ＰＭＯＳチャネル領域６も活性化
される。Thereafter, low-temperature annealing is performed as heat treatment, for example, at about 600 ° C. for about 10 hours. As a result, a nucleus is preferentially generated in a portion of the a-Si film 11 connected to the Si substrate 1 as shown by an arrow in FIG.
The a-Si film 11 is formed on the first Poly-Si film 8 from here.
Crystal grows laterally on the film 11. As a result, the second Poly-Si film 13 having a larger grain size closer to single crystal Si than Poly-Si formed by conventional solid phase growth is obtained. During the above crystal growth, the a-Si film 11
Planned source formation region 22a of planned MOS formation region 3 and planned source formation region 23a of planned PMOS formation region 4
NMOSFET, P
Crystal growth nuclei occur near the gate electrode on each channel of the MOSFET. Accordingly, the second poly-crystal grown in a state closer to a single crystal is formed at a position where each gate electrode is formed.
The Si film 13 can be formed. Thus the second Poly
-After the formation of the Si film 13, about 8
Anneal under the condition of 00 ° C. for about 30 minutes to obtain the second poly.
-Impurities are diffused throughout the -Si film 12 and the first Poly-Si film 8. Further, by this heat treatment, the previously formed NM
The OS channel region 5 and the PMOS channel region 6 are also activated.

【００１７】次いで図２（ｅ）に示すように、例えば六
フッ化タングステン（ＷＦ₆ ）ガスとＳｉＨ₄ ガスとを
原料ガスとしかつ堆積温度を３８０℃とした条件の減圧
ＣＶＤ法により、第２Poly−Ｓｉ膜１３上に、ＷＳｉ_x
膜１４を７０ｎｍ程度の厚みに堆積する。さらにこの上
層に例えばＳｉＨ₄ ガスと酸素ガスとを原料ガスとし、
かつ堆積温度を４２０℃としたＣＶＤ法により、ＳｉＯ
₂ からなるオフセット酸化膜１５を１５０ｎｍ堆積し、
第１Poly−Ｓｉ膜８、第２Poly−Ｓｉ膜１３およびＷＳ
ｉ_x 膜１４から構成されたオフセット酸化膜１５付きの
Ｗ−ポリサイド層１６を形成する。Next, as shown in FIG. 2 (e), the second poly is formed by a low pressure CVD method using, for example, tungsten hexafluoride (WF ₆ ) gas and SiH ₄ gas as source gases and a deposition temperature of 380 ° C. -WSi _x on the Si film 13
The film 14 is deposited to a thickness of about 70 nm. Further, for example, SiH ₄ gas and oxygen gas are used as source gases in this upper layer,
And a CVD method with a deposition temperature of 420 ° C.
_An offset oxide film 15 of 150 nm is deposited,
First Poly-Si film 8, Second Poly-Si film 13, and WS
forming the i _x film 14 with the offset oxide film 15 which is composed of W- polycide layer 16.

【００１８】続いてオフセット酸化膜１５上にリソグラ
フィ法によりレジストパターン（図示略）を形成し、こ
れをマスクとした異方性エッチングを行って、オフセッ
ト酸化膜１５をゲート電極１７のパターンに形成する。
この異方性エッチングの際には、例えばフロロカーボン
系のガスをエッチングガスとして用いる。次いで、パタ
ーニングされたオフセット酸化膜１５をマスクとした異
方性エッチング、例えば塩素ガスと酸素ガスとをエッチ
ングガスとして用いたＥＣＲ（Eectron Cyclotron Reso
nance)エッチングによって、Ｗ−ポリサイド層１６をパ
ターニングする。このことにより図２（ｆ）に示すよう
に、ＮＭＯＳ形成予定領域３、ＰＭＯＳ形成予定領域４
にそれぞれゲート電極１７を形成する。なおこの際、Ｓ
ｉ基板１の前述した第１開口部９、第２開口部１０の形
成箇所、つまりソース形成予定領域２２ａ、２３ａが掘
れて凹み部１８が形成される。Subsequently, a resist pattern (not shown) is formed on the offset oxide film 15 by lithography, and anisotropic etching is performed using the resist pattern as a mask to form the offset oxide film 15 in a pattern of the gate electrode 17. .
In this anisotropic etching, for example, a fluorocarbon-based gas is used as an etching gas. Next, anisotropic etching using the patterned offset oxide film 15 as a mask, for example, ECR (Eectron Cyclotron Reso) using chlorine gas and oxygen gas as etching gas
nance) The W-polycide layer 16 is patterned by etching. As a result, as shown in FIG. 2F, the NMOS formation planned area 3 and the PMOS formation planned area 4 are formed.
The gate electrodes 17 are respectively formed. In this case, S
The location where the first opening 9 and the second opening 10 are formed in the i-substrate 1, that is, the source forming regions 22 a and 23 a are dug to form the recess 18.

【００１９】その後、Ｓｉ基板１のＮＭＯＳ形成予定領
域３にヒ素イオン（Ａｓ⁺ ) を、例えばイオンエネルギ
ーを２０ｋｅＶ、ドーズ量を５×１０¹³ｃｍ^-2とした条
件でイオン注入し、図２（ｇ）に示すようにその領域３
におけるＳｉ基板１のゲート電極１７両側位置にＮ型の
ＬＤＤ領域１９を形成する。またＳｉ基板１のＰＭＯＳ
形成予定領域４に二フッ化ホウ素イオン（ＢＦ₂ ⁺ ) を
例えばイオンエネルギーを２０ｋｅＶ、ドーズ量を５×
１０¹³ｃｍ^-2とした条件でイオン注入し、その領域４に
おけるＳｉ基板１のゲート電極１７両側位置にＰ型のＬ
ＤＤ領域２０を形成する。After that, arsenic ions (As ⁺ ) are implanted into the NMOS formation planned region 3 of the Si substrate 1 under the conditions that the ion energy is 20 keV and the dose is 5 × 10 ¹³ cm ⁻² , for example, as shown in FIG. g) As shown in FIG.
An N-type LDD region 19 is formed on both sides of the gate electrode 17 of the Si substrate 1 in FIG. The PMOS of the Si substrate 1
Boron difluoride ion (BF ₂ ⁺ ) is applied to the region 4 to be formed, for example, at an ion energy of 20 keV and a dose of 5 ×.
Ion implantation is performed under the condition of 10 ¹³ cm ⁻² , and a P-type L is formed on both sides of the gate electrode 17 of the Si substrate 1 in the region 4.
The DD region 20 is formed.

【００２０】さらに減圧ＣＶＤ法により、ゲート電極１
７を覆うようにしてＳｉ基板１全面にＳｉＯ₂ 膜を１５
０ｎｍ程度堆積した後、異方性エッチングによってＳｉ
Ｏ₂膜をエッチバックし、ゲート電極１７の側壁にサイ
ドウォール２１を形成する。次いで、Ｓｉ基板１のＮＭ
ＯＳ形成予定領域３にヒ素イオンを例えばイオンエネル
ギーを２０ｋｅＶ、ドーズ量を３×１０¹⁵ｃｍ^-2とした
条件でイオン注入し、その領域３のＳｉ基板１にＮ型の
ソース・ドレイン領域２２を形成する。またＳｉ基板１
のＰＭＯＳ形成予定領域４に二フッ化ホウ素イオンを例
えばイオンエネルギーを３０ｋｅＶ、ドーズ量を３×１
０¹⁵ｃｍ^-2とした条件でイオン注入し、その領域４のＳ
ｉ基板１にＰ型のソース・ドレイン領域２３を形成す
る。Further, the gate electrode 1 is formed by a low pressure CVD method.
15 SiO ₂ film on the Si substrate 1 over the entire surface so as to cover the 7
After depositing about 0 nm, Si is anisotropically etched.
The O ₂ film is etched back to form side walls 21 on the side walls of the gate electrode 17. Next, the NM of the Si substrate 1
Arsenic ions are implanted into the OS formation region 3 under the conditions that the ion energy is, for example, 20 keV and the dose is 3 × 10 ¹⁵ cm ⁻² , and an N-type source / drain region 22 is formed in the Si substrate 1 in the region 3. Form. Si substrate 1
Boron difluoride ions, for example, with an ion energy of 30 keV and a dose of 3 × 1
The ions were implanted under the condition of 0 ¹⁵ cm ^-2 and the S
A P-type source / drain region 23 is formed on the i-substrate 1.

【００２１】そして、例えば１０００℃、１０秒程度の
条件の急速加熱アニール（Rapid Tharmal Anneal；ＲＴ
Ａ) により、ソース・ドレイン領域２２、２３にドーピ
ングされた不純物を活性化する。この後は、図示しない
が既知の方法により、層間絶縁膜の形成、コンタクトホ
ールの形成、アルミニウム（Ａｌ）やその合金等からな
る配線材料を用いたゲート、ソース、ドレイン等の配線
の形成を行う。以上の工程によりＣＭＯＳＦＥＴが製造
される。Then, for example, rapid thermal annealing (RT) at 1000 ° C. for about 10 seconds (RT)
With A), the impurities doped in the source / drain regions 22 and 23 are activated. Thereafter, an interlayer insulating film is formed, a contact hole is formed, and wiring such as a gate, a source, and a drain are formed using a wiring material made of aluminum (Al) or an alloy thereof by a known method (not shown). . Through the above steps, a CMOSFET is manufactured.

【００２２】このように上記実施形態の方法では、第１
開口部９、第２開口部１０を通してａ−Ｓｉ膜１１をＳ
ｉ基板１と接続する状態で形成した後に、熱処理によっ
てａ−Ｓｉ膜１１をＳｉ基板１との接続部分から横方向
に結晶成長させるので、単結晶Ｓｉに近い大粒径な第２
Poly−Ｓｉ膜１３を形成できる。しかもＳｉ基板１のＮ
ＭＯＳ形成予定領域３のソース形成予定領域２２ａおよ
びＰＭＯＳ形成予定領域４のソース形成予定領域２３ａ
に接続する状態でａ−Ｓｉ膜１１を形成し、形成するＮ
ＭＯＳＦＥＴ、ＰＭＯＳＦＥＴの各チャネル上のゲート
電極１７近傍に結晶成長核を発生させるので、より単結
晶に近い、つまり結晶粒界の極めて少ない第２Poly−Ｓ
ｉ膜１３を形成できる。As described above, in the method of the above embodiment, the first
Through the opening 9 and the second opening 10, the a-Si film 11 is
After being formed in a state of being connected to the i-substrate 1, the a-Si film 11 is crystal-grown in a lateral direction from a portion connected to the Si substrate 1 by a heat treatment.
Poly-Si film 13 can be formed. Moreover, the N of the Si substrate 1
Planned source formation region 22a of planned MOS formation region 3 and planned source formation region 23a of planned PMOS formation region 4
A-Si film 11 is formed in a state where it is connected to
Since a crystal growth nucleus is generated near the gate electrode 17 on each channel of the MOSFET and the PMOSFET, the second Poly-S is closer to a single crystal, that is, has very few crystal grain boundaries.
An i film 13 can be formed.

【００２３】この結果、第２Poly−Ｓｉ膜１３によっ
て、ソース・ドレイン領域２２、２３の不純物を活性化
するための熱処理の際に、第２Poly−Ｓｉ膜１３中のリ
ンやホウ素が第２Poly−Ｓｉ膜１３自身の粒界を拡散
し、ＷＳｉ_x 膜１４に吸い上げられてＷＳｉ_x 膜１４を
拡散することを大幅に抑えることができる。よって、リ
ンやホウ素が相互拡散し、互いに補償し合うといった現
象を確実に抑制することができる。またＷＳｉ_x 膜１４
は、ＷＦ₆ ガスを用いて形成されているためフッ素を含
有しているが、第２Poly−Ｓｉ膜１３によってフッ素の
粒界拡散を抑制できるので、フッ素の増速拡散に起因す
るゲート酸化膜７へのホウ素の突き抜けを確実に抑える
ことができる。As a result, during the heat treatment for activating the impurities in the source / drain regions 22 and 23, phosphorus and boron in the second Poly-Si film 13 are reduced by the second Poly-Si film 13. diffusing the grain boundaries of the film 13 itself, to diffuse the WSi _x film 14 is sucked up WSi _x film 14 can be greatly suppressed. Therefore, the phenomenon that phosphorus and boron mutually diffuse and compensate each other can be reliably suppressed. The WSi _x film 14
Is formed using WF ₆ gas and contains fluorine. However, since the second poly-Si film 13 can suppress the grain boundary diffusion of fluorine, the gate oxide film 7 caused by the accelerated diffusion of fluorine is formed. It is possible to reliably suppress the penetration of boron into the substrate.

【００２４】よって上記実施形態によれば、リンとホウ
素の相互拡散およびホウ素の突き抜けを抑制できること
から、第２Poly−Ｓｉ膜１２中および第１Poly−Ｓｉ膜
８中におけるリン濃度やホウ素濃度を高濃度に維持した
ゲート電極１７を形成することができる。またゲート酸
化膜７の信頼性を維持することができる。したがって、
Ｖthの変動が小さくかつ高信頼性のゲート酸化膜７を有
する優れたデバイス特性のＣＭＯＳＦＥＴを製造するこ
とができる。Therefore, according to the above embodiment, since the interdiffusion of phosphorus and boron and the penetration of boron can be suppressed, the phosphorus concentration and the boron concentration in the second Poly-Si film 12 and the first Poly-Si film 8 are increased. Can be formed. Further, the reliability of the gate oxide film 7 can be maintained. Therefore,
It is possible to manufacture a CMOSFET with excellent device characteristics having a highly reliable gate oxide film 7 with a small variation in Vth.

【００２５】なお、上記実施形態では、ａ−Ｓｉ膜をＳ
ｉ基板におけるソース領域に接続したがドレイン領域に
接続してもよいのはもちろんである。また上記実施形態
では、ＮＭＯＳ形成予定領域におけるソース・ドレイン
形成予定領域の直上位置の第１Poly−Ｓｉ膜に第１開口
部を形成し、ＰＭＯＳ形成予定領域におけるソース・ド
レイン形成予定領域の直上位置の第１Poly−Ｓｉ膜に第
２開口部を形成したが、第１開口部、第２開口部の形成
位置はこの例に限定されない。例えば図３に示すよう
に、Ｓｉ基板１のＮＭＯＳ形成予定領域３以外の位置に
第１開口部９を、またＳｉ基板１のＰＭＯＳ形成予定領
域４以外の位置に第２開口部１０を形成することもでき
る。In the above embodiment, the a-Si film is made of S
Although connected to the source region on the i-substrate, it is of course possible to connect to the drain region. In the above embodiment, the first opening is formed in the first Poly-Si film just above the source / drain formation region in the NMOS formation region, and the first opening is formed in the PMOS formation region just above the source / drain formation region. Although the second opening is formed in the first Poly-Si film, the formation positions of the first opening and the second opening are not limited to this example. For example, as shown in FIG. 3, a first opening 9 is formed at a position other than the NMOS formation planned region 3 of the Si substrate 1, and a second opening 10 is formed at a position other than the PMOS formation planned region 4 of the Si substrate 1. You can also.

【００２６】この場合の一例を本発明に係る第２実施形
態として図３を用いて説明する。なお、第２実施形態で
は説明を簡単にするためにＣＭＯＳＦＥＴにおけるＰＭ
ＯＳＦＥＴの形成について述べ、ＮＭＯＳＦＥＴの形成
については略記する。よって図３ではＰＭＯＳＦＥＴの
チャネル長方向と略直交する方向の断面を示す。また第
１実施形態と同一の形成要素には同一の符号を付して説
明を省略する。第２実施形態では、Ｓｉ基板のＮＭＯＳ
形成予定領域以外の位置に形成される埋め込みコンタク
ト部の形成予定領域直上の第１Poly−Ｓｉ膜に第１開口
部を形成し、Ｓｉ基板のＰＭＯＳ形成予定領域以外の位
置に形成される埋め込みコンタクト部の形成予定領域直
上の第１Poly−Ｓｉ膜に第２開口部を形成する。An example of this case will be described with reference to FIG. 3 as a second embodiment according to the present invention. In the second embodiment, the PM in the CMOSFET is referred to for the sake of simplicity.
The formation of the OSFET is described, and the formation of the NMOSFET is abbreviated. Therefore, FIG. 3 shows a cross section of the PMOSFET in a direction substantially orthogonal to the channel length direction. Further, the same components as those in the first embodiment are denoted by the same reference numerals, and description thereof is omitted. In the second embodiment, the NMOS of the Si substrate
A first opening is formed in the first Poly-Si film immediately above a region where a buried contact portion to be formed is formed at a position other than the region where the buried contact is to be formed. A second opening is formed in the first Poly-Si film immediately above the region in which is to be formed.

【００２７】まず図３（ａ）に示すように、第１実施形
態と同様の方法によってＳｉ基板１上に厚さが７ｎｍ程
度のゲート酸化膜７を形成する。なお、図示しないがＳ
ｉ基板１には予め、フィールド酸化膜、ＰＭＯＳチャネ
ル領域を形成しておく。次いで例えば第１実施形態と同
様の方法により、Ｓｉ基板１全面に第１Poly−Ｓｉ膜８
を５０ｎｍ程度堆積する。その後、リソグラフィ技術に
よって第１Poly−Ｓｉ膜８上にレジストパターン（図示
略）を形成する。続いてレジストパターンをマスクとし
た異方性エッチングによって、ＰＭＯＳ形成予定領域４
以外の位置に形成される埋め込みコンタクト部の形成予
定領域３５ａ（以下、埋め込みコンタクト部形成予定領
域３５ａと記す）直上の第１Poly−Ｓｉ膜８にＳｉ基板
１に達する第２開口部である埋め込みコンタクトホール
３１を形成する。そして、レジストパターンを剥離除去
する。First, as shown in FIG. 3A, a gate oxide film 7 having a thickness of about 7 nm is formed on a Si substrate 1 by the same method as in the first embodiment. Although not shown, S
A field oxide film and a PMOS channel region are formed on the i-substrate 1 in advance. Next, the first Poly-Si film 8 is formed on the entire surface of the Si substrate 1 by, for example, the same method as in the first embodiment.
Is deposited to a thickness of about 50 nm. After that, a resist pattern (not shown) is formed on the first Poly-Si film 8 by a lithography technique. Subsequently, the region 4 where the PMOS is to be formed is formed by anisotropic etching using the resist pattern as a mask.
A buried contact which is a second opening reaching the Si substrate 1 in the first Poly-Si film 8 immediately above a buried contact portion forming region 35a (hereinafter referred to as a buried contact portion forming region 35a) formed at a position other than the above. A hole 31 is formed. Then, the resist pattern is peeled off.

【００２８】次いで例えば第１実施形態と同様の方法に
よって、第１Poly−Ｓｉ膜８上にａ−Ｓｉ膜１１を５０
ｎｍ程度堆積し、第１Poly−Ｓｉ膜８およびａ−Ｓｉ膜
１１からなる積層膜１２を得る。またこのとき、ａ−Ｓ
ｉ膜１１を埋め込みコンタクトホール３１を通してＳｉ
基板１に接続する状態で形成する。ここでは埋め込みコ
ンタクトホール３１を埋め込むようにａ−Ｓｉ膜１１を
形成することで、Ｓｉ基板１にａ−Ｓｉ膜１１を接続す
る。Next, an a-Si film 11 is deposited on the first Poly-Si film 8 by a method similar to that of the first embodiment.
Then, a laminated film 12 composed of the first Poly-Si film 8 and the a-Si film 11 is obtained. At this time, a-S
i film 11 is buried and contact hole 31
It is formed so as to be connected to the substrate 1. Here, the a-Si film 11 is connected to the Si substrate 1 by forming the a-Si film 11 so as to fill the buried contact hole 31.

【００２９】次に、リソグラフィ技術によってａ−Ｓｉ
膜１１上にレジストパターン（図示略）を形成する。そ
して図３（ｂ）に示すように、これをマスクとして積層
膜１２のＰ⁺ ゲートを形成する領域にホウ素イオンをイ
オン注入する。このイオン注入の条件は、例えばイオン
エネルギーを５ｋｅＶ、ドーズ量を５×１０¹⁵ｃｍ^-2と
した条件で行う。その後、熱処理として例えば６００℃
程度、１０時間程度の低温アニールを行う。前述したよ
うにａ−Ｓｉ膜１１は埋め込みコンタクトホール３１を
通してＳｉ基板１と接続していることから、低温アニー
ルの際、その接続部分に優先的に核が発生し、ここから
第１Poly−Ｓｉ膜８上のａ−Ｓｉ膜１１へと横方向に結
晶成長する。この結果、単結晶Ｓｉに近い大粒径な第２
Poly−Ｓｉ膜１３が得られる。Next, a-Si
A resist pattern (not shown) is formed on the film 11. Then, as shown in FIG. 3B, using this as a mask, boron ions are implanted into a region of the laminated film 12 where a P ⁺ gate is to be formed. This ion implantation is performed, for example, under the conditions that the ion energy is 5 keV and the dose is 5 × 10 ¹⁵ cm ⁻² . Then, as heat treatment, for example, 600 ° C.
Low-temperature annealing for about 10 hours. Since the a-Si film 11 is connected to the Si substrate 1 through the buried contact hole 31 as described above, nuclei are preferentially generated at the connection portion during low-temperature annealing, and the first Poly-Si film is formed therefrom. The crystal grows laterally on the a-Si film 11 on the upper surface 8. As a result, the second particle having a large grain size close to single crystal Si
A Poly-Si film 13 is obtained.

【００３０】こうして第２Poly−Ｓｉ膜１３を形成した
後は、第１実施形態と同様の工程を行う。すなわち、ア
ニールによって第２Poly−Ｓｉ膜１３および第１Poly−
Ｓｉ膜８にホウ素を拡散する。続いて第２Poly−Ｓｉ膜
１３上にＷＳｉ_x 膜１４、ＳｉＯ ₂ からなるオフセット
酸化膜１５をこの順に形成することにより、オフセット
酸化膜１５付きのＷ−ポリサイド層１６を形成する。そ
してオフセット酸化膜１５をゲート電極１７のパターン
に形成し、さらにパターニングされたオフセット酸化膜
１５をマスクとした異方性エッチングによってＷ−ポリ
サイド層１６をパターニングしてゲート電極１７を形成
する。なおこの際、Ｓｉ基板１の埋め込みコンタクト部
形成予定領域３５ａが掘れて凹み部３２が形成される。Thus, the second Poly-Si film 13 was formed.
Thereafter, the same steps as in the first embodiment are performed. That is,
The second Poly-Si film 13 and the first Poly-
Boron is diffused into the Si film 8. Then, the second Poly-Si film
13 on WSi_xFilm 14, SiO _TwoOffset consisting of
By forming oxide film 15 in this order, offset
A W-polycide layer 16 with an oxide film 15 is formed. So
To form the offset oxide film 15 into a pattern of the gate electrode 17.
Offset oxide film formed and patterned
W-poly by anisotropic etching using mask 15
Form gate electrode 17 by patterning side layer 16
I do. At this time, the embedded contact portion of the Si substrate 1
The formation area 35a is dug to form the recess 32.

【００３１】その後、Ｓｉ基板１のＰＭＯＳ形成予定領
域４におけるＳｉ基板１のゲート電極１７両側位置にＰ
型のＬＤＤ領域を形成し、続いてゲート電極１７の側壁
にサイドウォールを形成する。次いで、Ｓｉ基板１のＰ
ＭＯＳ形成予定領域４にＰ型のソース・ドレイン領域を
形成する。そして、例えば１０００℃、１０秒程度の条
件のＲＴＡにより、ソース・ドレイン領域２３にドーピ
ングされた不純物を活性化する。またこのＲＴＡによっ
て、図３（ｄ）に示すように第２Poly−Ｓｉ膜１３のＳ
ｉ基板１と接続する部分から基板１へとホウ素が拡散さ
れて拡散層３３が形成される その結果、形成するＰＭ
ＯＳＦＥＴのゲート電極１７と、例えばこのＰＭＯＳＦ
ＥＴに隣接して形成されるＰＭＯＳＦＥＴのソース・ド
レイン領域やその他の拡散層３４とを前記拡散層３３を
介して接続する埋め込みコンタクト部３５が形成され
る。Thereafter, P is formed on both sides of the gate electrode 17 of the Si substrate 1 in the region 4 where the PMOS is to be formed.
A mold LDD region is formed, and then a sidewall is formed on a side wall of the gate electrode 17. Next, the P of the Si substrate 1
A P-type source / drain region is formed in the MOS formation scheduled region 4. Then, the impurity doped in the source / drain region 23 is activated by, for example, RTA at 1000 ° C. for about 10 seconds. Further, by this RTA, as shown in FIG. 3 (d), the S
Boron is diffused from the portion connected to i-substrate 1 to substrate 1 to form diffusion layer 33. As a result, the PM
The gate electrode 17 of the OSFET and the PMOSF
A buried contact portion 35 for connecting the source / drain region of the PMOSFET formed adjacent to the ET and another diffusion layer 34 via the diffusion layer 33 is formed.

【００３２】なお、以上の工程をＮＭＯＳＦＥＴについ
ても同様に行う。その後は、層間絶縁膜の形成、コンタ
クトホールの形成、Ａｌやその合金等からなる配線材料
を用いたゲート、ソース、ドレイン等の配線の形成を行
ってＣＭＯＳＦＥＴを得る。The above steps are similarly performed for the NMOSFET. Thereafter, a CMOSFET is obtained by forming an interlayer insulating film, forming a contact hole, and forming a wiring such as a gate, a source, and a drain using a wiring material made of Al or an alloy thereof.

【００３３】このように第２実施形態の方法によって
も、第１実施形態と同様に単結晶Ｓｉに近い大粒径な第
２Poly−Ｓｉ膜１３を形成できる。またＰＭＯＳ形成予
定領域４以外に形成される埋め込みコンタクト部３５の
Ｓｉ基板１とａ−Ｓｉ膜１２とを接続するので、ゲート
電極１７を形成するための異方性エッチングの際にソー
ス・ドレイン形成予定領域が掘られるといったことを防
止できる。したがって、ＭＯＳＦＥＴ特性に影響を与え
ないゲート電極１７の加工を実現することができる。さ
らに大粒径な第２Poly−Ｓｉ膜１３を有するゲート電極
１７を形成できると同時に埋め込みコンタクト部３５を
形成できるので、このＣＭＯＳＦＥＴによってＳＲＡＭ
といったようなメモリセルを構成する場合には、メモリ
セルの縮小化および高性能化を図ることができる。As described above, also by the method of the second embodiment, the second poly-Si film 13 having a large grain size close to single-crystal Si can be formed similarly to the first embodiment. Further, since the Si substrate 1 and the a-Si film 12 of the buried contact portion 35 formed outside the region 4 where the PMOS is to be formed are connected, the source / drain is formed during the anisotropic etching for forming the gate electrode 17. It is possible to prevent the scheduled area from being dug. Therefore, processing of the gate electrode 17 which does not affect the MOSFET characteristics can be realized. Further, the gate electrode 17 having the second poly-Si film 13 having a large grain size can be formed, and at the same time, the buried contact portion 35 can be formed.
When such a memory cell is configured, the size and performance of the memory cell can be reduced.

【００３４】したがって、第２実施形態によっても、第
２Poly−Ｓｉ膜１３中のリンやホウ素の相互拡散やゲー
ト酸化膜７へのホウ素の突き抜けを大幅に抑制できるの
で、これらに起因するＶth変動を抑えることができ、優
れたデバイス特性のＣＭＯＳＦＥＴを製造することがで
きる。またＣＭＯＳＦＥＴによってＳＲＡＭといったよ
うなメモリセルを構成する場合には、メモリのスタンバ
イ電流の低減や高安定化を図ることができる。Therefore, according to the second embodiment, the interdiffusion of phosphorus and boron in the second Poly-Si film 13 and the penetration of boron into the gate oxide film 7 can be greatly suppressed. Thus, a CMOSFET having excellent device characteristics can be manufactured. In the case where a memory cell such as an SRAM is constituted by a CMOSFET, standby current of the memory can be reduced and high stability can be achieved.

【００３５】なお、第１実施形態および第２実施形態で
は、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴからなるＣＭ
ＯＳＦＥＴの製造方法に本発明を適用したが、ＮＭＯＳ
ＦＥＴ、ＰＭＯＳＦＥＴのいずれかからなるＭＯＳＦＥ
Ｔの製造や、その他のＭＩＳＦＥＴの製造にも適用でき
る。例えばＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴのいずれか
からなるＭＯＳＦＥＴの製造に本発明を適用する場合に
は、第１Poly−Ｓｉ膜に開口部を一つ形成することによ
り大粒径の第２Poly−Ｓｉ膜を形成することができる。
この開口部の形成位置は、ソース・ドレイン形成予定領
域の直上位置、ソース・ドレイン形成予定領域以外の位
置、埋め込みコンタクト部等、デバイス特性を考慮して
任意に設定することができる。In the first embodiment and the second embodiment, the CM including the NMOSFET and the PMOSFET is used.
The present invention is applied to a method for manufacturing an OSFET,
MOSFE consisting of either FET or PMOSFET
It can be applied to the manufacture of T and other MISFETs. For example, in a case where the present invention is applied to the manufacture of a MOSFET composed of either an NMOSFET or a PMOSFET, a large-grain second Poly-Si film is formed by forming one opening in the first Poly-Si film. Can be.
The position where the opening is formed can be arbitrarily set in consideration of device characteristics, such as a position immediately above the source / drain formation planned region, a position other than the source / drain formation planned region, and a buried contact portion.

【００３６】同様に、第１実施形態および第２実施形態
では、第１開口部、第２開口部をＳｉ基板のソース・ド
レイン形成予定領域あるいは埋め込みコンタクト部形成
予定領域直上に形成した場合について述べたが、デバイ
ス特性を考慮してこれらの形成位置を任意に設定するこ
とができる。またＭＯＳＦＥＴのリーク特性やＶth変動
に対して厳しい領域に限定して第１開口部、第２開口部
の形成位置を設定することも可能である。さらに第１実
施形態および第２実施形態では、ａ−Ｓｉ膜上にＷＳｉ
_x 膜を形成した場合について述べたが、ＷＳｉ_x 膜に替
えて他の高融点金属シリサイド膜や高融点金属膜等の金
属膜を形成することもできる。Similarly, in the first and second embodiments, the case where the first opening and the second opening are formed immediately above the source / drain formation region or the buried contact region formation region of the Si substrate will be described. However, these formation positions can be arbitrarily set in consideration of device characteristics. It is also possible to set the formation positions of the first opening and the second opening only in a region that is strict with respect to the leak characteristics and Vth fluctuation of the MOSFET. Further, in the first embodiment and the second embodiment, WSi is formed on the a-Si film.
We have dealt with the case of forming the _x film may be in place of the WSi _x film forming another refractory metal silicide film or a metal film such as a high melting point metal film.

【００３７】[0037]

【発明の効果】以上説明したように本発明の半導体装置
の製造方法によれば、アモルファスシリコン膜を単結晶
シリコンからなる基体に接続する状態で形成して熱処理
することにより、アモルファスシリコン膜を横方向に結
晶成長させることができるので、単結晶に近い大粒径
の、極めて結晶粒界の少ない第２ポリシリコン膜を形成
できる。よって、製造する半導体装置がデュアルゲート
型のＣＭＯＳＦＥＴである場合に、第２ポリシリコン膜
上に金属シリサイド膜を形成した後に高温熱処理を行っ
ても、第１ポリシリコン膜および第２ポリシリコン膜中
の不純物が金属シリサイド膜を介して相互拡散するのを
大幅に抑制できる。また金属シリサイド膜がフッ素を含
有しており、第１ポリシリコン膜および第２ポリシリコ
ン膜中の不純物がホウ素であっても、フッ素の増速拡散
によるホウ素のゲート酸化膜の突き抜けを大幅に抑える
ことができる。したがって、Ｖthの変動が非常に小さい
高性能な半導体装置を製造することができる。As described above, according to the method of manufacturing a semiconductor device of the present invention, an amorphous silicon film is formed in a state of being connected to a substrate made of single crystal silicon and is subjected to a heat treatment, so that the amorphous silicon film is Since the crystal can be grown in the direction, a second polysilicon film having a large grain size close to a single crystal and having extremely few crystal grain boundaries can be formed. Therefore, when the semiconductor device to be manufactured is a dual-gate type CMOSFET, even if a high-temperature heat treatment is performed after forming a metal silicide film on the second polysilicon film, the first polysilicon film and the second polysilicon film will not Can be greatly suppressed from being interdiffused through the metal silicide film. Further, even if the metal silicide film contains fluorine and the impurities in the first polysilicon film and the second polysilicon film are boron, the penetration of boron into the gate oxide film by the accelerated diffusion of fluorine is significantly suppressed. be able to. Therefore, a high-performance semiconductor device having a very small variation in Vth can be manufactured.

【図面の簡単な説明】[Brief description of the drawings]

【図１】（ａ）〜（ｄ）は、本発明に係る半導体装置の
製造方法の第１実施形態を工程順に説明する図（その
１）であり、チャネル長方向の断面図である。FIGS. 1A to 1D are views (part 1) for explaining a first embodiment of a method for manufacturing a semiconductor device according to the present invention in the order of steps, and are cross-sectional views in the channel length direction.

【図２】（ｅ）〜（ｇ）は、本発明に係る半導体装置の
製造方法の第１実施形態を工程順に説明する図（その
２）であり、チャネル長方向の断面図である。FIGS. 2 (e) to 2 (g) are diagrams (part 2) illustrating a first embodiment of a method of manufacturing a semiconductor device according to the present invention in the order of steps, and are cross-sectional views in the channel length direction.

【図３】（ａ）〜（ｄ）は、本発明に係る半導体装置の
製造方法の第２実施形態を説明する図であり、チャネル
長方向と略直交する方向の断面図である。FIGS. 3A to 3D are views for explaining a second embodiment of a method for manufacturing a semiconductor device according to the present invention, and are cross-sectional views in a direction substantially orthogonal to a channel length direction.

【図４】従来法の一例の説明図である。FIG. 4 is an explanatory diagram of an example of a conventional method.

【符号の説明】[Explanation of symbols]

１ Ｓｉ基板 ３ ＮＭＯＳ形成予定領域 ４ Ｐ
ＭＯＳ形成予定領域 ８ 第１Poly−Ｓｉ膜 ９ 第１開口部 １０ 第
２開口部 １１ ａ−Ｓｉ膜 １２ 積層膜 １３ 第２Poly
−Ｓｉ膜 ２２、２３ ソース・ドレイン領域 ２２ａ、２３ａ
ソース形成予定領域 ３１ 埋め込みコンタクトホール ３５ 埋め込みコ
ンタクト部 ３５ａ 埋め込みコンタクト部形成予定領域Reference Signs List 1 Si substrate 3 NMOS formation planned area 4 P
MOS formation planned area 8 First Poly-Si film 9 First opening 10 Second opening 11 a-Si film 12 Stacked film 13 Second Poly
-Si films 22, 23 Source / drain regions 22a, 23a
Source formation planned area 31 Buried contact hole 35 Buried contact part 35a Buried contact part formation planned area

Claims (9)

【特許請求の範囲】[Claims] 【請求項１】 単結晶シリコンからなる基体上に形成さ
れた第１ポリシリコン膜に、前記基体に達する開口部を
形成する第１工程と、 前記第１ポリシリコン膜上にアモルファスシリコン膜を
形成して第１ポリシリコン膜とアモルファスシリコン膜
との積層膜を得るとともに、該アモルファスシリコン膜
を前記開口部を通して前記基体に接続する状態で形成す
る第２工程と、 前記積層膜に不純物を導入する第３工程と、 熱処理によって、前記アモルファスシリコン膜を前記基
体との接続部分から前記第１ポリシリコン膜上のアモル
ファスシリコン膜へと結晶成長させて第２ポリシリコン
膜を形成する第４工程とを有していることを特徴とする
半導体装置の製造方法。A first step of forming an opening reaching the substrate in a first polysilicon film formed on a substrate made of single-crystal silicon; and forming an amorphous silicon film on the first polysilicon film. Obtaining a stacked film of the first polysilicon film and the amorphous silicon film, and forming the amorphous silicon film in a state of being connected to the base through the opening, and introducing an impurity into the stacked film. A third step of forming a second polysilicon film by crystal growth of the amorphous silicon film from a connection portion with the base to an amorphous silicon film on the first polysilicon film by heat treatment; A method for manufacturing a semiconductor device, comprising: 【請求項２】 前記第１工程では、前記第１ポリシリコ
ン膜に、前記基体のＭＩＳＦＥＴの形成予定領域位置に
達する開口部を形成することを特徴とする請求項１記載
の半導体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein in the first step, an opening is formed in the first polysilicon film so as to reach a position of a MISFET formation region of the base. . 【請求項３】 前記第１工程では、前記第１ポリシリコ
ン膜に、前記基体の第１ＭＩＳＦＥＴの形成予定領域位
置に達する第１開口部と前記基体の第２ＭＩＳＦＥＴの
形成予定領域位置に達する第２開口部とをそれぞれ形成
し、 前記第２工程では、前記第１ポリシリコン膜上にアモル
ファスシリコン膜を形成して第１ポリシリコン膜とアモ
ルファスシリコン膜との積層膜を得るとともに、該アモ
ルファスシリコン膜を前記第１開口部および前記第２開
口部を通して前記基体に接続する状態に形成し、 前記第３工程では、前記第１ＭＩＳＦＥＴ形成予定領域
における前記積層膜に第１導電型の不純物を導入すると
ともに、前記第２ＭＩＳＦＥＴ形成予定領域における前
記積層膜に第２導電型の不純物を導入することを特徴と
する請求項１記載の半導体装置の製造方法。3. In the first step, a first opening reaching the position of the first MISFET formation region of the base and a second opening reaching the position of the second MISFET formation region of the base are formed in the first polysilicon film. Forming an amorphous silicon film on the first polysilicon film to obtain a laminated film of the first polysilicon film and the amorphous silicon film; and forming the amorphous silicon film in the second step. Is formed so as to be connected to the base through the first opening and the second opening. In the third step, a first conductivity type impurity is introduced into the stacked film in the first MISFET formation scheduled region. 2. The method according to claim 1, wherein an impurity of a second conductivity type is introduced into the stacked film in the region where the second MISFET is to be formed. Method of manufacturing a conductor arrangement. 【請求項４】 前記第１工程では、前記ＭＩＳＦＥＴの
形成予定領域におけるソース・ドレイン形成予定領域の
直上位置の第１ポリシリコン膜に開口部を形成すること
を特徴とする請求項２記載の半導体装置の製造方法。4. The semiconductor according to claim 2, wherein in the first step, an opening is formed in the first polysilicon film immediately above the source / drain formation region in the MISFET formation region. Device manufacturing method. 【請求項５】 前記第１工程では、前記第１ＭＩＳＦＥ
Ｔの形成予定領域におけるソース・ドレイン形成予定領
域の直上位置の第１ポリシリコン膜に第１開口部を形成
するとともに、前記第２ＭＩＳＦＥＴの形成予定領域に
おけるソース・ドレイン形成予定領域の直上位置の第１
ポリシリコン膜に第２開口部を形成することを特徴とす
る請求項３記載の半導体装置の製造方法。5. The method according to claim 1, wherein in the first step, the first MISFE
A first opening is formed in the first polysilicon film immediately above the source / drain formation region in the T formation region, and a first opening is formed in the second MISFET formation region in the position immediately above the source / drain formation region. 1
4. The method according to claim 3, wherein the second opening is formed in the polysilicon film. 【請求項６】 前記第１工程では、前記ＭＩＳＦＥＴの
形成予定領域以外の位置の第１ポリシリコン膜に開口部
を形成することを特徴とする請求項２記載の半導体装置
の製造方法。6. The method according to claim 2, wherein in the first step, an opening is formed in the first polysilicon film at a position other than a region where the MISFET is to be formed. 【請求項７】 前記第１工程では、前記第１ＭＩＳＦＥ
Ｔの形成予定領域以外の位置の第１ポリシリコン膜に第
１開口部を形成するとともに、前記第２ＭＩＳＦＥＴの
形成予定領域以外の位置の第１ポリシリコン膜に第２開
口部を形成することを特徴とする請求項３記載の半導体
装置の製造方法。7. The method according to claim 1, wherein in the first step, the first MISFE
Forming a first opening in the first polysilicon film at a position other than the region where the T is to be formed, and forming a second opening in the first polysilicon film at a position other than the region where the second MISFET is to be formed; The method for manufacturing a semiconductor device according to claim 3, wherein: 【請求項８】 前記第１工程では、前記基体の前記ＭＩ
ＳＦＥＴの形成予定領域以外の位置に形成される埋め込
みコンタクト部の形成予定領域直上の第１ポリシリコン
膜に開口部を形成することを特徴とする請求項６記載の
半導体装置の製造方法。8. In the first step, the MI of the base is
7. The method of manufacturing a semiconductor device according to claim 6, wherein an opening is formed in the first polysilicon film immediately above a region where a buried contact portion is to be formed at a position other than a region where an SFET is to be formed. 【請求項９】 前記第１工程では、前記基体の前記第１
ＭＩＳＦＥＴの形成予定領域以外の位置に形成される埋
め込みコンタクト部の形成予定領域直上の第１ポリシリ
コン膜に第１開口部を形成するとともに、前記基体の前
記第２ＭＩＳＦＥＴの形成予定領域以外の位置に形成さ
れる埋め込みコンタクト部の形成予定領域直上の第１ポ
リシリコン膜に第２開口部を形成することを特徴とする
請求項７記載の半導体装置の製造方法。9. The method according to claim 1, wherein in the first step, the first step of the base is performed.
A first opening is formed in the first polysilicon film immediately above the region where the buried contact portion is to be formed, which is formed at a position other than the region where the MISFET is to be formed. 8. The method according to claim 7, wherein the second opening is formed in the first polysilicon film immediately above the region where the buried contact portion is to be formed.