JP2000114395A - Semiconductor device and its manufacture - Google Patents

Abstract

PROBLEM TO BE SOLVED: To prevent penetration of boron and mutual diffusion between impurities at a high-temperature treatment when manufacturing a CMOSFET and to realize a high drive current by enabling reduction in impurity density on the surface of a semiconductor substrate an NMOSFET. SOLUTION: A semiconductor device 1 is provided with a CMOSFET 4 comprising an NMOSFET 2 and a PMOSFET 3. Gate electrodes 10 of the NMOSFET 2 and the PMOSFET 3 are respectively formed by laminating layer a polysilicon film 11 and a tungsten silicide film 12 which are formed via a gate insulating film 9 on a silicon substrate 5. In this case, the polysilicon films 11 of gate electrodes 10 of both the NMOSFET 2 and the PMOSFET 3 are formed of films provided with P-type conduction. The gate insulating films 9 are formed of nitride oxide films, containing nitrogen in the maximum density region within the range of 1×1020/cm3 to 1×1022/cm3.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、Ｎチャネル型電界
効果トランジスタとＰチャネル型電界効果トランジスタ
とから構成された相補型電界効果トランジスタを備えた
半導体装置およびその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a complementary field effect transistor composed of an N-channel type field effect transistor and a P-channel type field effect transistor, and a method of manufacturing the same.

【０００２】[0002]

【従来の技術】Ｎチャネル型のＭＯＳ電界効果トランジ
スタ（以下、ＮＭＯＳＦＥＴと記す）とＰチャネル型の
ＭＯＳ電界効果トランジスタ（以下、ＰＭＯＳＦＥＴと
記す）との両者で構成される相補型ＭＯＳ電界効果トラ
ンジスタ（Complementary ＭＯＳＦＥＴ；以下、ＣＭＯ
ＳＦＥＴと記す）は、低消費電力・高速という特長を有
するため、メモリ・ロジックをはじめ多くのＬＳＩ構成
デバイスとして広く用いられている。現在、ＣＭＯＳＦ
ＥＴは、ＬＳＩの高集積化とともにそのゲート長の微細
化が進められている。2. Description of the Related Art A complementary MOS field effect transistor (hereinafter, referred to as an NMOSFET) composed of both an N channel type MOS field effect transistor (hereinafter, referred to as an NMOSFET) and a P channel type MOS field effect transistor (hereinafter, referred to as a PMOSFET). Complementary MOSFET;
SFETs) are characterized by low power consumption and high speed, and are therefore widely used as many LSI components including memory logic. Currently, CMOSF
In ET, the gate length has been miniaturized along with the high integration of LSI.

【０００３】ところで従来、ＣＭＯＳＦＥＴのゲート電
極には、プロセスが簡略であり、ＰＭＯＳＦＥＴの高駆
動電流化を図れる等の理由から、Ｎ⁺ 型のみで形成され
たいわゆるシングルゲート（Single Gate)が適用されて
いる。よって、ＰＭＯＳＦＥＴが埋め込みチャネル型動
作となっている。しかしながら、ディープサブミクロン
世代以降、埋め込みチャネル型では短チャネル効果の抑
制が困難であり、したがってＰＭＯＳＦＥＴのゲート電
極には、表面チャネル型となるＰ⁺ 型を適用することが
必要とされている。Heretofore, a so-called single gate (Single Gate) formed only of an N ⁺ type has been applied to the gate electrode of a CMOSFET because the process is simple and the driving current of the PMOSFET can be increased. ing. Therefore, the PMOSFET operates in a buried channel type. However, since the deep submicron generation, it is difficult to suppress the short channel effect in the buried channel type, and therefore, it is necessary to apply a P ⁺ type which is a surface channel type to the gate electrode of the PMOSFET.

【０００４】このようにＮＭＯＳＦＥＴのゲート電極を
Ｎ⁺ 型とし、ＰＭＯＳＦＥＴのゲート電極をＰ⁺ 型とす
る、つまり同一の半導体基板に異なる導電型のゲート電
極を形成するいわゆるデュアルゲート(Dual Gate) で
は、その形成に際し、ゲート電極形成用の膜である例え
ばポリシリコン膜に例えばイオン注入によってＰ型不純
物、Ｎ型不純物を導入する工程を行う。このとき、ポリ
シリコン膜のＮ⁺ 型ゲート電極を形成する領域にヒ素
（Ａｓ）やリン（Ｐ）等のＮ型不純物をイオン注入し、
Ｐ⁺ 型ゲート電極を形成する領域にホウ素（Ｂ）や二フ
ッ化ホウ素（ＢＦ₂）等のＰ型不純物をイオン注入する
といったように、イオン注入を打ち分けて行っている。As described above, in a so-called dual gate in which the gate electrode of an NMOSFET is an N ⁺ type and the gate electrode of a PMOSFET is a P ⁺ type, that is, a gate electrode of a different conductivity type is formed on the same semiconductor substrate. In the formation, a step of introducing a P-type impurity and an N-type impurity into, for example, a polysilicon film which is a film for forming a gate electrode by, for example, ion implantation is performed. At this time, an N-type impurity such as arsenic (As) or phosphorus (P) is ion-implanted into a region of the polysilicon film where an N ⁺ -type gate electrode is to be formed.
P-type impurities such as boron (B) and boron difluoride (BF ₂ ) are ion-implanted in a region where a P ⁺ -type gate electrode is to be formed.

【０００５】また例えばゲート電極を、図７に示すよう
にシリコン（Ｓｉ）基板５０上に形成されたポリシリコ
ン膜５３とこの上層に形成されたタングステンシリサイ
ド（ＷＳｉ_x ）膜５４とにより形成する場合、ＮＭＯＳ
ＦＥＴを形成する領域５５のポリシリコン膜５３にＮ型
不純物として例えばヒ素をドーピングし、またＰＭＯＳ
ＦＥＴを形成する領域５６のポリシリコン膜５３にＰ型
不純物として例えばホウ素をドーピングする。そして、
不純物を活性化するためのアニール等の高温熱処理によ
って、ドーピングされたヒ素やホウ素をポリシリコン膜
５３中に拡散させる。[0005] The addition, for example gate electrode, when forming a silicon (Si), tungsten silicide formed a polysilicon film 53 formed on the substrate 50 on the upper layer (WSi _x) layer 54 as shown in FIG. 7 , NMOS
The polysilicon film 53 in the region 55 where the FET is formed is doped with, for example, arsenic as an N-type impurity.
The polysilicon film 53 in the region 56 where the FET is formed is doped with, for example, boron as a P-type impurity. And
The doped arsenic or boron is diffused into the polysilicon film 53 by a high-temperature heat treatment such as annealing for activating the impurities.

【０００６】なお、上記のようにゲート電極を形成する
シリコン基板５０には、予め、ＮＭＯＳＦＥＴを形成す
る領域５５、ＰＭＯＳＦＥＴを形成する領域５６のそれ
ぞれを囲むようにしてフィールド酸化膜５１を形成し、
また各領域５５、５６のシリコン基板５０表面に酸化シ
リコン（ＳｉＯ₂ ）膜からなるゲート酸化膜５２を形成
したものを用いている。A field oxide film 51 is formed on the silicon substrate 50 on which the gate electrode is to be formed as described above so as to surround each of the region 55 for forming the NMOSFET and the region 56 for forming the PMOSFET.
Further, a gate oxide film 52 made of a silicon oxide (SiO ₂ ) film is formed on the surface of the silicon substrate 50 in each of the regions 55 and 56.

【０００７】[0007]

【発明が解決しようとする課題】従来の半導体装置の製
造方法では、図７に示すように、ＰＭＯＳＦＥＴを形成
する領域５６のポリシリコン膜５３にドーピングしたホ
ウ素が、イオン注入後の高温熱処理の際に、ゲート酸化
膜５２を突き抜けてシリコン基板５０にまで達するとい
うホウ素突き抜けの問題が発生することが知られてい
る。ホウ素突き抜けが生じると、ＰＭＯＳＦＥＴのしき
い値（Ｖth）が大きく変動してしまい、ＭＯＳＦＥＴ特
性が劣化する。In the conventional method of manufacturing a semiconductor device, as shown in FIG. 7, boron doped in a polysilicon film 53 in a region 56 for forming a PMOSFET is not subjected to high-temperature heat treatment after ion implantation. In addition, it is known that a problem of boron penetration penetrating through the gate oxide film 52 and reaching the silicon substrate 50 occurs. When boron penetration occurs, the threshold value (Vth) of the PMOSFET fluctuates greatly, and MOSFET characteristics deteriorate.

【０００８】また、ゲート電極として、ポリシリコン膜
とタングステンシリサイド等の金属シリサイド膜とを積
層した構造（ポリサイド構造）や、ポリシリコン膜と金
属膜とを積層した構造を用いた場合、金属シリサイド膜
中や金属膜中におけるＮ型、Ｐ型不純物の拡散速度が、
シリコンや酸化シリコン中に比べて非常に速いため、イ
オン注入後の高温熱処理の際に、ポリシリコン膜に分布
しているＮ型、Ｐ型不純物が金属シリサイド膜や金属膜
を介して相互拡散してしまう。例えば図７に示す構造で
は、Ｎ型のヒ素とＰ型のホウ素とがタングステンシリサ
イド膜５４を介して相互拡散する。そしてヒ素とホウ素
とが互いに補償し合ってしまい、結果としてＭＯＳＦＥ
ＴのＶthがシフトしてしまう。Further, when a structure in which a polysilicon film and a metal silicide film such as tungsten silicide are laminated (polycide structure) or a structure in which a polysilicon film and a metal film are laminated are used as the gate electrode, a metal silicide film is used. Diffusion rate of N-type and P-type impurities in
Because it is much faster than in silicon or silicon oxide, N-type and P-type impurities distributed in the polysilicon film interdiffuse through the metal silicide film or metal film during high-temperature heat treatment after ion implantation. Would. For example, in the structure shown in FIG. 7, N-type arsenic and P-type boron mutually diffuse through the tungsten silicide film 54. And arsenic and boron compensate each other, resulting in MOSFE
Vth of T shifts.

【０００９】近年では、上記のホウ素突き抜けを抑制す
る技術として、一酸化二窒素（Ｎ₂Ｏ）や一酸化窒素
（ＮＯ）、アンモニウム（ＮＨ₃ ）ガス等の雰囲気で熱
処理を行ってゲート酸化膜に窒素を導入する窒化酸化
（Nitrided Oxide) の技術が採用されている。In recent years, as a technique for suppressing the above boron penetration, a gate oxide film is formed by performing a heat treatment in an atmosphere of dinitrogen monoxide (N ₂ O), nitrogen monoxide (NO), ammonium (NH ₃ ) gas or the like. The technology of nitridized oxide (Nitrided Oxide), which introduces nitrogen into steel, is adopted.

【００１０】しかしながら、窒化酸化を行った場合に
は、ＭＯＳＦＥＴのフラットバンド電圧（Ｖfb）が負方
向にシフトする。またそのシフト量は、シリコン基板と
酸化シリコンとの界面近傍の窒素濃度と対応し、Ｐ⁺ 型
ゲート電極のＭＯＳＦＥＴのＶfb（Ｖ）とゲート酸化膜
厚Ｔox（ｎｍ）との関係を示す図６からも明らかなよう
に窒素濃度が高いほどＶfbが負方向にシフトする。However, when nitridation is performed, the flat band voltage (Vfb) of the MOSFET shifts in the negative direction. The shift amount corresponds to the nitrogen concentration near the interface between the silicon substrate and the silicon oxide, and shows the relationship between Vfb (V) of the P ⁺ -type gate electrode MOSFET and the gate oxide film thickness Tox (nm). As is clear from FIG. 5, Vfb shifts in the negative direction as the nitrogen concentration increases.

【００１１】したがって、Ｐ⁺ 型ゲート電極のＰＭＯＳ
ＦＥＴではＶthが大きく上昇し、Ｎ⁺ 型ゲート電極のＮ
ＭＯＳＦＥＴではＶthが大きく低下する。このため、デ
ュアルゲート構造のＣＭＯＳＦＥＴを製造する場合に
は、ＮＭＯＳＦＥＴのＶthを設定するためにＮＭＯＳＦ
ＥＴを形成する領域における半導体基板表面の不純物濃
度を高く設定する必要性が生じ、結果として表面モビリ
ティ（移動度）の低下によるＭＯＳＦＥＴ特性の劣化が
起きてしまう。Therefore, the PMOS of the P ⁺ type gate electrode
In the FET, Vth greatly increases, and the N ⁺ gate electrode N
In the MOSFET, Vth greatly decreases. For this reason, when manufacturing a CMOSFET having a dual gate structure, the NMOS MOSFET is used to set the Vth of the NMOSFET.
It becomes necessary to set a high impurity concentration on the surface of the semiconductor substrate in the region where the ET is formed, and as a result, MOSFET characteristics deteriorate due to a decrease in surface mobility (mobility).

【００１２】図８は、ＭＯＳＦＥＴの相互コンダクタン
ス（ｇｍ）とゲート電圧（Ｖｇ）との関係を示す図であ
り、ＭＯＳＦＥＴチャネル領域へのイオン注入の際のド
ーズ量（単位は１０¹²ｃｍ^-2）を変化させた場合を示し
てある。図８から、ドーズ量を増加させるにしたがって
Ｖthが上昇するとともに相互コンダクタンスが劣化して
いることが認められる。これは、半導体基板表面の不純
物濃度の増加によって表面モビリティが低下しているた
めである。FIG. 8 is a diagram showing the relationship between the mutual conductance (gm) and the gate voltage (Vg) of the MOSFET. The dose (unit: 10 ¹² cm ^-2 ) at the time of ion implantation into the MOSFET channel region. Is changed. From FIG. 8, it is recognized that Vth increases as the dose increases, and that the transconductance deteriorates. This is because the surface mobility decreases due to the increase in the impurity concentration on the surface of the semiconductor substrate.

【００１３】[0013]

【課題を解決するための手段】そこで上記課題を解決す
るために本発明の半導体装置は、Ｎチャネル型電界効果
トランジスタとＰチャネル型電界効果トランジスタとか
ら構成された相補型電界効果トランジスタを備え、これ
らＮチャネル型電界効果トランジスタとＰチャネル型電
界効果トランジスタとのそれぞれのゲート電極が、半導
体基板上にゲート絶縁膜を介して形成されたシリコン膜
の単層膜またはシリコン膜と金属膜もしくは金属化合物
膜との積層膜からなるものにおいて、Ｎチャネル型電界
効果トランジスタおよびＰチャネル型電界効果トランジ
スタの各ゲート電極のシリコン膜が、Ｐ型の導電型が付
与されたものからなり、ゲート絶縁膜が、窒素を最大濃
度領域にて１×１０²⁰／ｃｍ³ 以上１×１０²²／ｃｍ³
以下の範囲で含む窒化酸化膜で形成された構成となって
いる。In order to solve the above-mentioned problems, a semiconductor device according to the present invention comprises a complementary field-effect transistor comprising an N-channel field-effect transistor and a P-channel field-effect transistor. A gate electrode of each of the N-channel field-effect transistor and the P-channel field-effect transistor is a single-layer film of a silicon film formed on a semiconductor substrate via a gate insulating film, or a silicon film and a metal film or a metal compound. The silicon film of each gate electrode of the N-channel type field-effect transistor and the P-channel type field-effect transistor is formed of a film having a P-type conductivity, and the gate insulating film is Nitrogen in the maximum concentration region is 1 × 10 ²⁰ / cm ³ or more and 1 × 10 ²² / cm ³
The structure is formed of a nitrided oxide film including the following range.

【００１４】上記発明では、Ｎチャネル型電界効果トラ
ンジスタおよびＰチャネル型電界効果トランジスタの双
方のゲート電極のシリコン膜が、同じＰ型の導電型が付
与されたものからなるため、半導体装置の製造にあた
り、ゲート電極を形成するシリコン膜に不純物を導入
し、その後、高温熱処理を行っても、異なる導電型の不
純物が相互に拡散する問題が生じない。また、ゲート絶
縁膜が窒化酸化膜で形成されているため、ゲート電極形
成用のシリコン膜に導入するＰ型不純物としてホウ素を
用い、その後に高温熱処理を行っても、ホウ素がゲート
絶縁膜を突き抜けるのを抑えられ、ホウ素が半導体基板
に達することが防止される。In the above invention, since the silicon films of the gate electrodes of both the N-channel type field effect transistor and the P-channel type field effect transistor have the same P-type conductivity, the semiconductor device is not manufactured. Even if an impurity is introduced into a silicon film forming a gate electrode and then high-temperature heat treatment is performed, there is no problem that impurities of different conductivity types are mutually diffused. In addition, since the gate insulating film is formed of a nitrided oxide film, boron penetrates the gate insulating film even when boron is used as a P-type impurity to be introduced into the silicon film for forming a gate electrode and then high-temperature heat treatment is performed. And boron is prevented from reaching the semiconductor substrate.

【００１５】さらに、Ｎチャネル型電界効果トランジス
タのゲート絶縁膜も窒化酸化膜で形成されてＶfbが負方
向にシフトする一方、このＮチャネル型電界効果トラン
ジスタのゲート電極のシリコン膜にもＰ型の導電型が付
与されているため、半導体基板表面の不純物濃度を増加
させることなくＶthを上昇させることが可能になる。ま
たゲート絶縁膜を構成する窒化酸化膜が、窒素を最大濃
度領域にて１×１０²⁰／ｃｍ³ 以上１×１０²²／ｃｍ³
以下の範囲で含むため、Ｎチャネル型電界効果トランジ
スタのＶthが適正な値になるようにＶfbが負方向にシフ
トする。よってＶthが適正な値に設定されたＮチャネル
型電界効果トランジスタが得られる。Further, the gate insulating film of the N-channel field-effect transistor is also formed of a nitrided oxide film, and Vfb shifts in the negative direction. Since the conductivity type is provided, Vth can be increased without increasing the impurity concentration on the surface of the semiconductor substrate. Further, the nitrided oxide film forming the gate insulating film has a nitrogen concentration of 1 × 10 ²⁰ / cm ³ or more and 1 × 10 ²² / cm ^{3 in the} maximum concentration region.
Vfb shifts in the negative direction so that Vth of the N-channel field-effect transistor becomes an appropriate value because it is included in the following range. Therefore, an N-channel field effect transistor in which Vth is set to an appropriate value can be obtained.

【００１６】また上記課題を解決するための半導体装置
の製造方法は、Ｎチャネル型電界効果トランジスタを形
成する第１領域とＰチャネル型電界効果トランジスタを
形成する第２領域とを有する半導体基板上に、窒素を最
大濃度領域にて１×１０²⁰／ｃｍ³ 以上１×１０²²／ｃ
ｍ³ 以下の範囲で含む窒化酸化膜を形成し、ゲート絶縁
膜上にシリコン膜の単層膜またはシリコン膜と金属膜も
しくは金属化合物膜との積層膜を形成するとともにシリ
コン膜にＰ型の導電型を付与し、次いで上記単層膜また
は積層膜をエッチングによりパターニングして第１領域
と第２領域との各領域に、窒化酸化膜からなるゲート絶
縁膜を介して単層膜または積層膜からなるＰ型のゲート
電極を得るようになっている。Further, a method of manufacturing a semiconductor device for solving the above-mentioned problem is a method of manufacturing a semiconductor device, comprising: forming a first region for forming an N-channel field-effect transistor and a second region for forming a P-channel field-effect transistor on a semiconductor substrate; , Nitrogen in a maximum concentration region of 1 × 10 ²⁰ / cm ³ or more and 1 × 10 ²² / c
forming a nitrided oxide film containing a range of m ³ or less, forming a single-layer silicon film or a laminated film of a silicon film and a metal film or a metal compound film on the gate insulating film, and forming a P-type conductive film on the silicon film. A mold is applied, and then the single-layer film or the laminated film is patterned by etching to form a first region and a second region from the single-layer film or the laminated film via a gate insulating film made of a nitrided oxide film. Thus, a P-type gate electrode is obtained.

【００１７】この発明では、ゲート電極形成用のシリコ
ン膜にＰ型の導電型のみを付与し、パターニングを行っ
て第１領域および第２領域にそれぞれにＰ型のゲート電
極を形成するため、その後、高温熱処理を行っても、ゲ
ート電極において異なる導電型の不純物が相互に拡散す
る問題が生じない。また、窒化酸化膜を用いてゲート絶
縁膜を形成するため、ゲート電極のＰ型のシリコン膜と
してホウ素を導入したものを用い、その後に高温熱処理
を行っても、ゲート絶縁膜に対するホウ素の突き抜けが
防止されることになる。According to the present invention, only the P-type conductivity type is given to the silicon film for forming the gate electrode, and patterning is performed to form P-type gate electrodes in the first region and the second region, respectively. Even if the high-temperature heat treatment is performed, there is no problem that impurities of different conductivity types diffuse into each other in the gate electrode. In addition, since a gate insulating film is formed using a nitrided oxide film, even if boron is introduced as a P-type silicon film of a gate electrode and then high-temperature heat treatment is performed, penetration of boron into the gate insulating film is prevented. Will be prevented.

【００１８】また窒素を最大濃度領域にて１×１０²⁰／
ｃｍ³ 以上１×１０²²／ｃｍ³ 以下の範囲で含む窒化酸
化膜でゲート絶縁膜を形成し、Ｐ型のシリコン膜を用い
てゲート電極を形成するため、半導体基板表面の不純物
濃度の増加が抑えられしかもＶthが適正な値に設定され
たＮチャネル型電界効果トランジスタを有するシングル
ゲート構造の相補型電界効果トランジスタの製造が可能
になる。Further, nitrogen is added at 1 × 10 ²⁰ / N in the maximum concentration region.
Since the gate insulating film is formed using a nitrided oxide film containing a range of not less than 1 cm ^{3 and not} more than 1 × 10 ²² / cm ^3, and the gate electrode is formed using a P-type silicon film, the impurity concentration on the surface of the semiconductor substrate increases. It is possible to manufacture a single-gate complementary field-effect transistor having an N-channel field-effect transistor in which Vth is set to an appropriate value while being suppressed.

【００１９】さらに、シリコン膜にＰ型の導電型のみを
付与するため、従来のようにＮ型とＰ型とのそれぞれの
導電型を付与すべく導入領域を制御するためのリソグラ
フィを行う必要がない。よって、デュアルゲート構造の
ものを製造する場合に比較して工程数の削減が図れる。Further, since only the P-type conductivity type is imparted to the silicon film, it is necessary to perform lithography for controlling the introduction region so as to impart the respective N-type and P-type conductivity types as in the prior art. Absent. Therefore, the number of steps can be reduced as compared with the case of manufacturing a dual gate structure.

【００２０】[0020]

【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は本発明の半導体装置の一実施
形態を示す要部断面図である。図１に示すようにこの半
導体装置１は、Ｎチャネル型電界効果トランジスタであ
るＮＭＯＳＦＥＴ２とＰチャネル型電界効果トランジス
タであるＰＭＯＳＦＥＴ３とからなるＣＭＯＳＦＥＴ４
を備えて構成されている。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a cross-sectional view of a principal part showing one embodiment of a semiconductor device of the present invention. As shown in FIG. 1, the semiconductor device 1 has a CMOSFET 4 comprising an NMOSFET 2 which is an N-channel field-effect transistor and a PMOSFET 3 which is a P-channel field-effect transistor.
It is provided with.

【００２１】すなわち、半導体基板であるシリコン基板
５には、ＮＭＯＳＦＥＴ２とＰＭＯＳＦＥＴ３との各領
域を電気的に分離する絶縁分離膜として例えばフィール
ド酸化膜６が形成されている。このフィールド酸化膜６
によって電機的に分離されたＮＭＯＳＦＥＴ２およびＰ
ＭＯＳＦＥＴ３の各領域におけるシリコン基板５には、
ＮＭＯＳチャネル領域７、ＰＭＯＳチャネル領域８が形
成されており、また各領域におけるシリコン基板５上に
はゲート絶縁膜９を介してゲート電極１０が形成されて
いる。That is, on the silicon substrate 5 which is a semiconductor substrate, for example, a field oxide film 6 is formed as an insulating separation film for electrically separating the respective regions of the NMOSFET 2 and the PMOSFET 3. This field oxide film 6
NMOSFET 2 and P electrically isolated by
The silicon substrate 5 in each region of the MOSFET 3 includes:
An NMOS channel region 7 and a PMOS channel region 8 are formed, and a gate electrode 10 is formed via a gate insulating film 9 on the silicon substrate 5 in each region.

【００２２】ゲート絶縁膜９は、窒素を最大濃度領域に
て１×１０²⁰／ｃｍ³ 以上１×１０²²／ｃｍ³ 以下の範
囲で含む窒化酸化膜で形成されている。この実施形態に
おいてゲート絶縁膜９は最大濃度領域にて８×１０²⁰／
ｃｍ³ 程度の濃度の窒素を含んだものとなっている。こ
こで、ゲート絶縁膜９中の窒素が最大濃度領域にて１×
１０²⁰／ｃｍ³ 以上１×１０²²／ｃｍ³ 以下の範囲とし
たのは、次の理由による。The gate insulating film 9 is formed of a nitrided oxide film containing nitrogen in a maximum concentration range of 1 × 10 ²⁰ / cm ^{3 to} 1 × 10 ²² / cm ³ . In this embodiment, the gate insulating film 9 has a density of 8 × 10 ²⁰ /
It contains nitrogen at a concentration of about cm ³ . Here, nitrogen in the gate insulating film 9 is 1 × in the maximum concentration region.
The range of 10 ²⁰ / cm ³ or more and 1 × 10 ²² / cm ³ or less is based on the following reason.

【００２３】窒素濃度の下限は、Ｐ⁺ 型ゲード電極１０
からのホウ素突き抜け抑制で決まり、これより低濃度の
場合はホウ素の突き抜けを抑制できない。逆に濃度が高
過ぎる場合は、つまり上記の上限値を越えると、ＭＯＳ
ＦＥＴの相互コンダクタンス（ｇｍ）を大きく低下さ
せ、ＭＯＳＦＥＴ特性を劣化させてしまうためである。The lower limit of the nitrogen concentration is determined by the P ⁺ type gate electrode 10.
It is determined by the suppression of boron penetration from the surface, and when the concentration is lower than this, the penetration of boron cannot be suppressed. Conversely, if the concentration is too high, that is, if the upper limit is exceeded, the MOS
This is because the mutual conductance (gm) of the FET is greatly reduced and MOSFET characteristics are deteriorated.

【００２４】一方、ＮＭＯＳＦＥＴ２およびＰＭＯＳＦ
ＥＴ３の各領域におけるゲート電極１０は、ポリシリコ
ン膜１１上に金属化合物膜であるタングステンシリサイ
ド膜１２が積層された積層膜からなり、さらにゲート電
極１０上にオフセット酸化膜１３が形成されている。On the other hand, NMOSFET 2 and PMOSF
The gate electrode 10 in each region of the ET3 is formed of a laminated film in which a tungsten silicide film 12, which is a metal compound film, is laminated on a polysilicon film 11, and an offset oxide film 13 is formed on the gate electrode 10.

【００２５】上記ポリシリコン膜１１は、本発明におけ
るシリコン膜となるもので、ＮＭＯＳＦＥＴ２およびＰ
ＭＯＳＦＥＴ３のいずれにおいてもＰ型不純物が導入さ
れてＰ⁺ 型の導電型が付与されたものとなっている。し
たがって、この半導体装置１のＣＭＯＳＦＥＴ４は、Ｎ
ＭＯＳＦＥＴ２およびＰＭＯＳＦＥＴ３の各ゲート電極
１０がＰ⁺ 型のシングルゲート構造となっている。そし
て、各ゲート電極１０の側壁には、例えば酸化シリコン
膜からなるサイドウォール１５が形成されている。The polysilicon film 11 serves as a silicon film in the present invention, and includes the NMOSFET 2 and the PMOSFET.
In each of the MOSFETs 3, a P-type impurity is introduced and a P ⁺ -type conductivity type is imparted. Therefore, the CMOSFET 4 of the semiconductor device 1
Each gate electrode 10 of the MOSFET 2 and the PMOSFET 3 has a P ⁺ type single gate structure. On the side wall of each gate electrode 10, a side wall 15 made of, for example, a silicon oxide film is formed.

【００２６】また、ＮＭＯＳＦＥＴ２の領域におけるシ
リコン基板５には、ゲート電極１０の両側にそれぞれ、
Ｎ型のＬＤＤ領域１６およびＮ型のソース・ドレイン領
域１７が形成されており、ＰＭＯＳＦＥＴ３の領域にお
けるシリコン基板５には、ゲート電極１０の両側にそれ
ぞれ、Ｐ型のＬＤＤ領域１８およびＰ型のソース・ドレ
イン領域１９が形成されている。以上のようにＣＭＯＳ
ＦＥＴ４を備えた半導体装置１が構成されている。Further, the silicon substrate 5 in the region of the NMOSFET 2 is provided on both sides of the gate electrode 10 respectively.
An N-type LDD region 16 and an N-type source / drain region 17 are formed, and a P-type LDD region 18 and a P-type source region are formed on both sides of the gate electrode 10 on the silicon substrate 5 in the PMOSFET 3 region. -The drain region 19 is formed. As described above, CMOS
The semiconductor device 1 including the FET 4 is configured.

【００２７】次に、上記ＣＭＯＳＦＥＴ４を備えた半導
体装置１の製造方法に基づき、本発明に係る半導体装置
の製造方法の第１実施形態を説明する。図２（ａ）〜
（ｃ）、図３（ｆ）〜（ｆ）は第１実施形態の方法を工
程順に示す要部断面図である。Next, a first embodiment of the method for manufacturing a semiconductor device according to the present invention will be described based on the method for manufacturing the semiconductor device 1 provided with the CMOSFET 4 described above. FIG.
3 (c) and FIGS. 3 (f) to 3 (f) are cross-sectional views of relevant parts showing the method of the first embodiment in the order of steps.

【００２８】この実施形態では、シリコン基板５表面に
ゲート絶縁膜９を形成する工程に先立ち、図１（ａ）に
示す工程を行う。すなわち、シリコン基板５上にＬＯＣ
ＯＳ法（例えば９５０℃のウエット酸化）により、ＮＭ
ＯＳＦＥＴを形成する領域（以下、第１領域と記す）２
１、ＰＭＯＳＦＥＴを形成する領域（以下、第２領域と
記す）２２を絶縁分離するフィールド酸化膜６を形成す
る。In this embodiment, prior to the step of forming the gate insulating film 9 on the surface of the silicon substrate 5, the step shown in FIG. 1A is performed. That is, LOC is placed on the silicon substrate 5
NM by the OS method (for example, wet oxidation at 950 ° C.)
A region for forming an OSFET (hereinafter, referred to as a first region) 2
1. A field oxide film 6 for insulating and isolating a region (hereinafter, referred to as a second region) 22 for forming a PMOSFET is formed.

【００２９】次に第１領域２１のシリコン基板５に、Ｐ
ウエル領域形成のためのイオン注入、トランジスタのパ
ンチスルー阻止を目的とした埋め込み層形成のためのイ
オン注入、およびＶth調整のためのイオン注入を行っ
て、ＮＭＯＳチャネル領域７を形成する。同様に、第２
領域２２のシリコン基板５に、Ｎウエル領域形成のため
のイオン注入、トランジスタのパンチスルー阻止を目的
とした埋め込み層形成のためのイオン注入、およびＶth
調整のためのイオン注入を行って、ＰＭＯＳチャネル領
域８を形成する。Next, P is added to the silicon substrate 5 in the first region 21.
The NMOS channel region 7 is formed by performing ion implantation for forming a well region, ion implantation for forming a buried layer for preventing punch-through of a transistor, and ion implantation for adjusting Vth. Similarly, the second
Ion implantation for forming an N-well region, ion implantation for forming a buried layer for preventing punch-through of a transistor, and Vth
The PMOS channel region 8 is formed by performing ion implantation for adjustment.

【００３０】次に、図１（ｂ）に示すゲート絶縁膜９の
形成を行う。ここでは、例えば水素と酸素とを用いかつ
温度を８５０℃程度とした条件によるパイロジェニック
酸化により、第１領域２１と第２領域２２とのシリコン
基板５表面にそれぞれゲート酸化膜９ａを５ｎｍ程度の
膜厚に形成する。そして一酸化窒素ガス雰囲気中で９０
０℃程度、６０秒程度の熱処理を行うことによって、ゲ
ート酸化膜９ａを窒化し、窒素を最大濃度領域にて１×
１０²⁰／ｃｍ³ 以上１×１０²²／ｃｍ³ 以下の範囲で含
む窒化酸化膜からなるゲート絶縁膜９を得る。上記窒化
の際には、窒素がゲート酸化膜９ａとシリコン基板５と
の界面に偏析し、最大濃度が約８×１０²⁰／ｃｍ³ 程度
の窒素を含むゲート絶縁膜９が形成される。Next, a gate insulating film 9 shown in FIG. 1B is formed. Here, for example, a gate oxide film 9a of about 5 nm is formed on the surface of the silicon substrate 5 in the first region 21 and the second region 22 by pyrogenic oxidation using hydrogen and oxygen at a temperature of about 850 ° C. It is formed to a thickness. And 90 in a nitrogen monoxide gas atmosphere.
By performing a heat treatment at about 0 ° C. for about 60 seconds, the gate oxide film 9a is nitrided, and nitrogen is applied at a maximum concentration region of 1 ×.
A gate insulating film 9 made of a nitrided oxide film having a range from 10 ²⁰ / cm ^{3 to} 1 × 10 ²² / cm ³ is obtained. At the time of the nitriding, nitrogen segregates at the interface between the gate oxide film 9a and the silicon substrate 5, and a gate insulating film 9 containing nitrogen having a maximum concentration of about 8 × 10 ²⁰ / cm ³ is formed.

【００３１】次いで図１（ｃ）に示すように、シリコン
基板５の全面にポリシリコン膜１１を形成する。この実
施形態では、減圧下で行う化学的気相成長法（以下、減
圧ＣＶＤ法と記す）により、例えばシラン（ＳｉＨ₄ ）
ガスを原料ガスとし、堆積温度を５８０℃〜６２０℃程
度とした条件にてシリコン基板５の全面にポリシリコン
膜１１を５０ｎｍ〜２００ｎｍ程度堆積する。なお、ポ
リシリコン膜１１に替えてアモルファスシリコン膜を形
成してもよい。Next, as shown in FIG. 1C, a polysilicon film 11 is formed on the entire surface of the silicon substrate 5. In this embodiment, for example, silane (SiH ₄ ) is formed by a chemical vapor deposition method (hereinafter, referred to as a reduced pressure CVD method) performed under reduced pressure.
The polysilicon film 11 is deposited on the entire surface of the silicon substrate 5 to a thickness of about 50 nm to 200 nm under a condition that the gas is used as a source gas and the deposition temperature is about 580 ° C. to 620 ° C. Note that an amorphous silicon film may be formed instead of the polysilicon film 11.

【００３２】次に、ポリシリコン膜１１の全領域にホウ
素イオン（Ｂ⁺ ）を例えばドーズ量を１×１０¹⁵ｃｍ^-2
〜５×１０¹⁵ｃｍ^-2とした条件でイオン注入し、Ｐ⁺ 型
のゲート領域２３を形成する。その後、熱処理として例
えば窒素ガス雰囲気中にて８００℃、１０分間程度の条
件のアニーリングを行い、先に導入したホウ素をポリシ
リコン膜１１中に拡散させる。この熱処理は、例えば約
１０００℃、１０秒程度の条件の急速加熱アニール（Ra
pid Tharmal Anneal; ＲＴＡ）にて行うことも可能であ
る。またシリコン基板５にポリシリコン膜１１に替えて
アモルファスシリコン膜を形成した場合には、このとき
の熱処理によって結晶化しポリシリコン膜となる。Next, for example, a dose of boron ions (B ⁺⁾ in the entire area of the polysilicon film 11 to 1 × 10 ¹⁵ cm ^-2
Ion implantation is performed under the condition of about 5 × 10 ¹⁵ cm ⁻² to form a P ⁺ type gate region 23. Thereafter, annealing is performed as a heat treatment at, for example, a temperature of about 800 ° C. for about 10 minutes in a nitrogen gas atmosphere, and the previously introduced boron is diffused into the polysilicon film 11. This heat treatment is performed, for example, by rapid heating annealing (Ra
pid Tharmal Anneal; RTA). Further, when an amorphous silicon film is formed on the silicon substrate 5 instead of the polysilicon film 11, it is crystallized by the heat treatment at this time to become a polysilicon film.

【００３３】次いで図２（ｄ）に示すように、例えば六
フッ化タングステン（ＷＦ₆ ）ガスとジクロロシランガ
ス（ＳｉＣｌ₂ Ｈ₂ ）ガスとを原料ガスとし、かつ堆積
温度を５８０℃とした条件の減圧ＣＶＤ法により、ポリ
シリコン膜１１上にタングステンシリサイド膜１２を１
００ｎｍ程度の厚みに堆積する。さらにこの上層に例え
ばシランガスと酸素ガスとを原料ガスとし、かつ堆積温
度を４２０℃としたＣＶＤ法により、オフセット酸化膜
１３を１５０ｎｍ堆積し、オフセット酸化膜１３付きの
タングステンポリサイド層を形成する。Next, as shown in FIG. 2 (d), for example, the conditions are such that tungsten hexafluoride (WF ₆ ) gas and dichlorosilane gas (SiCl ₂ H ₂ ) gas are used as source gases and the deposition temperature is 580 ° C. A tungsten silicide film 12 is formed on the polysilicon film 11 by a low pressure CVD method.
Deposit to a thickness of about 00 nm. Further, an offset oxide film 13 having a thickness of 150 nm is deposited on the upper layer by a CVD method using, for example, silane gas and oxygen gas as source gases and a deposition temperature of 420 ° C. to form a tungsten polycide layer with the offset oxide film 13.

【００３４】続いて図２（ｅ）に示すように、リソグラ
フィ法によりパターニングしたレジスト（図示省略）を
マスクとして異方性エッチングを行い、オフセット酸化
膜１３付きのタングステンポリサイド層をゲート電極１
０のパターンに形成する。なお、上記異方性エッチング
は、例えばオフセット酸化膜１３に対してはフロロカー
ボン系のガスをエッチングガスとして用い、タングステ
ン−ポリサイド層に対しては塩素ガスと酸素ガスとをエ
ッチングガスとしたＥＣＲ（Electoron Cycrotoron Res
onance) エッチングを行う。その結果、第１領域２１お
よび第２領域２２の各領域のシリコン基板５上にゲート
電極１０が形成される。Subsequently, as shown in FIG. 2E, anisotropic etching is performed using a resist (not shown) patterned by lithography as a mask, and a tungsten polycide layer with an offset oxide film 13 is formed on the gate electrode 1.
0 pattern. In the anisotropic etching, for example, an ECR (Electoron) gas using a fluorocarbon gas as an etching gas for the offset oxide film 13 and a chlorine gas and an oxygen gas as an etching gas for the tungsten-polycide layer is used. Cycrotoron Res
onance) Etching. As a result, the gate electrode 10 is formed on the silicon substrate 5 in each of the first region 21 and the second region 22.

【００３５】その後、シリコン基板５の第１領域２１に
ヒ素イオン（Ａｓ⁺ ) を、例えばイオンエネルギーを２
０ｋｅＶ、ドーズ量を５×１０¹³ｃｍ^-2とした条件でイ
オン注入し、図２（ｆ）に示すように第１領域２１にお
けるシリコン基板５のゲート電極１０両側にＮ型のＬＤ
Ｄ(Lightly Doped Drain) 領域１６を形成する。またシ
リコン基板５の第２領域２２に二フッ化ホウ素イオン
（ＢＦ₂ ⁺ ) を例えばイオンエネルギーを２０ｋｅＶ、
ドーズ量を２×１０¹³ｃｍ^-2とした条件でイオン注入
し、第２領域２２におけるシリコン基板５のゲート電極
１０両側にＰ型のＬＤＤ領域１８を形成する。Thereafter, arsenic ions (As ⁺ ), for example, ion energy of 2 are applied to the first region 21 of the silicon substrate 5.
Ion implantation is performed under the conditions of 0 keV and a dose of 5 × 10 ¹³ cm ^−2, and N-type LDs are formed on both sides of the gate electrode 10 of the silicon substrate 5 in the first region 21 as shown in FIG.
A D (Lightly Doped Drain) region 16 is formed. In addition, boron difluoride ion (BF ₂ ⁺ ) is applied to the second region 22 of the silicon substrate 5 at, for example, an ion energy of 20 keV.
Ion implantation is performed at a dose of 2 × 10 ¹³ cm ⁻² to form P-type LDD regions 18 on both sides of the gate electrode 10 of the silicon substrate 5 in the second region 22.

【００３６】さらに減圧ＣＶＤ法により、ゲート電極１
０を覆うようにしてシリコン基板５全面に酸化シリコン
膜を１５０ｎｍ程度堆積した後、異方性エッチングによ
って酸化シリコン膜をエッチバックし、ゲート電極１０
およびオフセット酸化膜１３の側壁にサイドウォール１
５を形成する。Further, the gate electrode 1 is formed by a low pressure CVD method.
After a silicon oxide film is deposited on the entire surface of the silicon substrate 5 so as to cover about 0 nm, the silicon oxide film is etched back by anisotropic etching to form a gate electrode 10.
And sidewall 1 on the sidewall of offset oxide film 13.
5 is formed.

【００３７】次いで、シリコン基板５の第１領域２１に
ヒ素イオンを例えばイオンエネルギーを２０ｋｅＶ、ド
ーズ量を３×１０¹⁵ｃｍ^-2とした条件でイオン注入し、
第１領域２１のシリコン基板５にＮ型のソース・ドレイ
ン領域１７を形成する。またシリコン基板５の第２領域
２２に二フッ化ホウ素イオンを例えばイオンエネルギー
を２０ｋｅＶ、ドーズ量を３×１０¹⁵ｃｍ^-2とした条件
でイオン注入し、第２領域２２のシリコン基板５にＰ型
のソース・ドレイン領域１９を形成する。Next, arsenic ions are implanted into the first region 21 of the silicon substrate 5 under the conditions that the ion energy is, for example, 20 keV and the dose is 3 × 10 ¹⁵ cm ⁻² .
N-type source / drain regions 17 are formed in the silicon substrate 5 in the first region 21. Further, boron difluoride ions are implanted into the second region 22 of the silicon substrate 5 under the conditions that the ion energy is, for example, 20 keV and the dose is 3 × 10 ¹⁵ cm ^−2, and P ions are implanted into the silicon substrate 5 in the second region 22. A source / drain region 19 is formed.

【００３８】そして、例えば約１０００℃、１０秒程度
の条件のＲＴＡにより、シリコン基板５にドーピングさ
れた不純物を活性化する。以上の工程によりＰ⁺ 型のゲ
ート電極１０を有したＮＭＯＳＦＥＴ２およびプロセス
３からなるシングルゲート構造のＣＭＯＳＦＥＴ４を備
えた半導体装置１が製造される。Then, the impurity doped in the silicon substrate 5 is activated by RTA at, for example, about 1000 ° C. for about 10 seconds. Through the above steps, the semiconductor device 1 including the NMOSFET 2 having the P ⁺ type gate electrode 10 and the CMOSFET 4 having the single gate structure including the process 3 is manufactured.

【００３９】上記した半導体装置１の製造方法では、第
１領域２１および第２領域２２のいずれにもポリシリコ
ン膜１１にＰ型の不純物をイオン注入してＰ⁺ 型とし、
パターニングを行って第１領域２１および第２領域２２
の双方にＰ型のゲート電極１０を形成するため、その後
の高温熱処理の際に、タングステンシリサイド膜１２を
介して不純物が相互に拡散する問題の発生を防止でき
る。さらに第１領域２１および第２領域２２のいずれに
もホウ素を導入することから、ホウ素のドーズ量を増加
することも可能であるため、ＰＭＯＳＦＥＴ３のゲート
電極１０におけるポリシリコン膜１１中のホウ素濃度の
低下によるゲート空乏化を抑制することができる。In the method of manufacturing the semiconductor device 1 described above, both the first region 21 and the second region 22 are ion-implanted with a P-type impurity into the polysilicon film 11 to be P ⁺ -type.
Patterning is performed to form a first region 21 and a second region 22
Since the P-type gate electrode 10 is formed on both of them, it is possible to prevent the problem that impurities are mutually diffused through the tungsten silicide film 12 during the subsequent high-temperature heat treatment. Furthermore, since boron is introduced into both the first region 21 and the second region 22, the dose of boron can be increased. Therefore, the boron concentration in the polysilicon film 11 in the gate electrode 10 of the PMOSFET 3 can be reduced. Gate depletion due to reduction can be suppressed.

【００４０】また、窒化酸化膜を用いてゲート絶縁膜９
を形成するので、ポリシリコン膜１１にホウ素を導入し
てＰ型の導電型を付与しても、その後の高温熱処理にお
いて、ホウ素がゲート絶縁膜９を突き抜けてシリコン基
板５に達するのを抑えることができる。したがって、Ｖ
thの変動が小さく、優れたＭＯＳＦＥＴ特性のＣＭＯＳ
ＦＥＴ４を備えた半導体装置１を製造することができ
る。The gate insulating film 9 is formed by using a nitrided oxide film.
Therefore, even if boron is introduced into the polysilicon film 11 to impart a P-type conductivity, it is possible to prevent boron from penetrating through the gate insulating film 9 and reaching the silicon substrate 5 in the subsequent high-temperature heat treatment. Can be. Therefore, V
CMOS with excellent MOSFET characteristics with small fluctuation of th
The semiconductor device 1 including the FET 4 can be manufactured.

【００４１】さらに第１領域２１および第２領域２２の
いずれにもポリシリコン膜１１にＰ型の導電型のみを付
与するので、従来のようにＮ型、Ｐ型の導電型を付与す
べくイオン注入を打ち分けるためのリソグラフィを行う
必要がない。よって、デュアルゲート構造を製造する場
合に比較して工程数を削減することができる。Further, since only the P-type conductivity type is imparted to the polysilicon film 11 in both the first region 21 and the second region 22, ion implantation is performed in order to impart N-type and P-type conductivity types as in the prior art. There is no need to perform lithography to separate the implants. Therefore, the number of steps can be reduced as compared with the case where a dual gate structure is manufactured.

【００４２】また上記実施形態の方法によれば、ＮＭＯ
ＳＦＥＴ２およびＰＭＯＳＦＥＴ３の双方のゲート絶縁
膜９が窒化酸化膜で形成されているとともに、ＮＭＯＳ
ＦＥＴ２およびＰＭＯＳＦＥＴ３の双方のゲート電極１
０がＰ⁺ 型であるＣＭＯＳＦＥＴ４を備えた図１に示し
た半導体装置１を製造できる。したがって、ＮＭＯＳＦ
ＥＴ２のＶfbが負方向にシフトするものの、Ｐ⁺ 型のゲ
ート電極１０によりＶthを上昇させることができるの
で、従来、Ｖfbが負方向にシフトして低下したＶthを適
正値に設定するためにシリコン基板５表面の不純物濃度
を増加させることを不要とすることができる。According to the method of the above embodiment, the NMO
The gate insulating film 9 of both the SFET 2 and the PMOSFET 3 is formed of a nitrided oxide film,
Gate electrode 1 of both FET2 and PMOSFET3
The semiconductor device 1 shown in FIG. 1 including the CMOSFET 4 in which 0 is a P ⁺ type can be manufactured. Therefore, NMOSF
Although Vfb of ET2 shifts in the negative direction, Vth can be increased by the P ⁺ -type gate electrode 10. Conventionally, silicon has been used to set Vth, which has decreased by Vfb shifting in the negative direction, to an appropriate value. It is not necessary to increase the impurity concentration on the surface of the substrate 5.

【００４３】しかも、ゲート絶縁膜９を構成する窒化酸
化膜が、窒素を最大濃度領域にて１×１０²⁰／ｃｍ³ 以
上１×１０²²／ｃｍ³ 以下の範囲で含んで、ＮＭＯＳＦ
ＥＴ２のＶfbを負方向に所定量シフトさせているため、
適正なＶthのＮＭＯＳＦＥＴ２を得ることができる。結
果として、シリコン基板５表面の不純物濃度を低減でき
ることになるため、表面モビリティの低下によるＮＭＯ
ＳＦＥＴ２特性の劣化を防止でき、高駆動電流化を図る
ことができる。In addition, the nitrided oxide film forming the gate insulating film 9 contains nitrogen in the maximum concentration region in the range of 1 × 10 ²⁰ / cm ^{3 to} 1 × 10 ²² / cm ³ ,
Since Vfb of ET2 is shifted by a predetermined amount in the negative direction,
An NMOSFET 2 with an appropriate Vth can be obtained. As a result, the impurity concentration on the surface of the silicon substrate 5 can be reduced.
Deterioration of SFET2 characteristics can be prevented, and higher drive current can be achieved.

【００４４】また上記実施形態の半導体装置１では、そ
の製造に際し、上記したようにホウ素のゲート絶縁膜９
への突き抜けと、ゲート電極１０のポリシリコン膜１１
に導入した不純物の相互拡散とを防止でき、かつＮＭＯ
ＳＦＥＴ２の領域におけるシリコン基板５表面の不純物
濃度の増加を増加させずにＶthを適正な値に設定でき
る。したがって、ＭＯＳＦＥＴ特性に優れＮＭＯＳＦＥ
Ｔ２の高駆動電流化を行えるＣＭＯＳＦＥＴ４を備えた
半導体装置１を実現できる。In the semiconductor device 1 of the above embodiment, when manufacturing the same, as described above, the boron gate insulating film 9 is formed.
And the polysilicon film 11 of the gate electrode 10
To prevent mutual diffusion of impurities introduced into
Vth can be set to an appropriate value without increasing the impurity concentration on the surface of the silicon substrate 5 in the region of the SFET 2. Therefore, NMOSFE has excellent MOSFET characteristics.
The semiconductor device 1 including the CMOSFET 4 capable of increasing the drive current of T2 can be realized.

【００４５】なお、上記実施形態の方法では、ポリシリ
コン膜１１の全領域にホウ素をイオン注入してＰ型の導
電型を付与した例を述べたが、例えばＣＶＤ法により、
ゲート絶縁膜９上にポリシリコン膜１１を堆積しつつ
（In-Situ で）このポリシリコン膜にＰ型の不純物（例
えばホウ素）を導入してもよい。この場合には、イオン
注入工程が不要となるため、さらに工程数を削減するこ
とができる。In the method of the above embodiment, an example has been described in which boron is ion-implanted into the entire region of the polysilicon film 11 to impart a P-type conductivity.
While depositing the polysilicon film 11 on the gate insulating film 9 (in-situ), a P-type impurity (for example, boron) may be introduced into the polysilicon film. In this case, since the ion implantation step is not required, the number of steps can be further reduced.

【００４６】上記実施形態では、ゲート電極を形成する
ためのポリシリコン膜の全領域にホウ素をドーピングし
た例を述べた。しかし、ポリシリコン膜中に不純物がド
ーピングされている場合、Ｎ⁺ 型で抵抗率が低いほどエ
ッチングレートが速く、Ｐ^＋型のポリシリコン、ノンド
ープトポリシリコンのエッチングレートは遅い。これは
以下の理由による。In the above embodiment, an example has been described in which the entire region of the polysilicon film for forming the gate electrode is doped with boron. However, when impurities are doped in the polysilicon film, the etching rate is higher as the resistivity of the N ⁺ type is lower, and the etching rate of P ⁺ -type polysilicon and non-doped polysilicon is lower. This is for the following reason.

【００４７】シリコン（ポリシリコン）のエッチング
は、エッチングガスに塩素ガスと酸素ガスとを用いた場
合、表面に塩素ラジカルが吸着した後、イオン衝撃のエ
ネルギーが供与されることでＳｉＣｌ_Ｘ として脱離す
ることにより進行する。ここで、ハロゲンラジカルに電
子が付着して負性ラジカルとなるほど、エッチング反応
に対する活性化エネルギーが低下し、エッチングレート
が速くなる。つまり、シリコン（ポリシリコン）がＮ⁺
型でキャリア濃度が高いほど、エッチング中の負性ラジ
カルの濃度が増加してエッチングレートが速くなり、Ｐ
⁺ 型では逆のメカニズムによりキャリア濃度が高いほど
エッチングレートが遅くなることになる。In the etching of silicon (polysilicon), when chlorine gas and oxygen gas are used as an etching gas, chlorine radicals are adsorbed on the surface and then desorbed as SiCl _X by supplying energy of ion bombardment. It progresses by doing. Here, as the electron attaches to the halogen radical and becomes a negative radical, the activation energy for the etching reaction decreases and the etching rate increases. That is, silicon (polysilicon) is N ⁺
The higher the carrier concentration in the mold, the higher the concentration of negative radicals during etching and the faster the etching rate, and
^{In the +} type, the etching rate becomes slower as the carrier concentration becomes higher due to the reverse mechanism.

【００４８】さらに、塩素ガスと酸素ガスとをエッチン
グに用いてＥＣＲエッチングを行った場合、被エッチン
グ物として生成するＳｉＣｌ_X とＯとが反応してＳｉＯ
_x 系の反応生成物が堆積される。特に、下地であるゲー
ト絶縁膜９との選択比を確保するため、ＲＦバイアスを
低下させたり、酸素ガスの添加量を増加させた場合にＳ
ｉＯ_x の堆積が多くなり、エッチングレートの遅いＰ⁺
型のポリシリコン、ノンドープトポリシリコンでＳｉＯ
_x の堆積が顕著になり、条件によってはエッチングが停
止してしまう。しかしながら、ＳｉＯ_x の堆積を減少さ
せるべくＲＦバイアスを上昇させたり、酸素ガスの添加
量を減少させると、ゲート絶縁膜９との選択比を確保す
ることが困難になる。よって、反応生成物を低減してそ
の堆積を減少させるには、被エッチング領域のエッチン
グレートを極力速めることが望ましい。Further, when ECR etching is performed using chlorine gas and oxygen gas for etching, SiCl _X generated as an object to be etched reacts with O to form SiO 2.
_x- system reaction products are deposited. In particular, when the RF bias is lowered or the amount of oxygen gas added is increased in order to secure a selectivity with respect to the gate insulating film 9 serving as a base, S
The deposition of io _x increases, and P ⁺
Type polysilicon, undoped polysilicon and SiO
The deposition of _x becomes remarkable, and the etching stops under some conditions. However, _if the RF bias is increased or the amount of added oxygen gas is reduced to reduce the deposition of SiO _x , it becomes difficult to secure a selectivity with the gate insulating film 9. Therefore, in order to reduce the amount of reaction products and the amount of deposition, it is desirable to increase the etching rate of the region to be etched as much as possible.

【００４９】本発明者は、以前提出した発明にて、デュ
アルゲートを形成するためのエッチングついて、被エッ
チング領域の大部分をＮ⁺ 型の領域とすることによっ
て、エッチング中の反応生成物を低減しつつ下地のゲー
ト絶縁膜との高選択比を確保してエッチングを行える方
法を提案している。そこで、この方法を本発明方法に適
用して、Ｐ⁺ 型のシングルゲート構造のＣＭＯＳＦＥＴ
４を備えた半導体装置１を製造する場合を第２実施形態
として以下に述べる。The inventors of the present invention have proposed that the etching for forming the dual gate in the invention previously submitted reduces the reaction products during the etching by making most of the region to be etched an N ⁺ type region. In addition, a method has been proposed in which etching can be performed while securing a high selectivity with respect to the underlying gate insulating film. Therefore, this method is applied to the method of the present invention to provide a P ⁺ type single gate structure CMOSFET.
The case where the semiconductor device 1 provided with the semiconductor device 4 is manufactured will be described below as a second embodiment.

【００５０】図４（ａ）〜（ｄ）は第２実施形態の方法
を工程順に示す要部断面図である。この実施形態では、
まず第１実施形態の方法と同様に図２（ａ），（ｂ）に
示す工程を行って、シリコン基板５の表面に、窒素を最
大濃度領域にて１×１０²⁰／ｃｍ³ 以上１×１０²²／ｃ
ｍ³ 以下の範囲で含む窒化酸化膜からなるゲート絶縁膜
９を形成する。なお、図４において第１実施形態の方法
と同一の形成要素には同一の符号を付してここでの説明
を省略する。FIGS. 4 (a) to 4 (d) are cross-sectional views of essential parts showing the method of the second embodiment in the order of steps. In this embodiment,
First, the steps shown in FIGS. 2A and 2B are performed in the same manner as in the first embodiment, and nitrogen is applied to the surface of the silicon substrate 5 in a maximum concentration region of 1 × 10 ²⁰ / cm ³ or more and 1 × 10 2 / cm ^3. 10 ²² / c
A gate insulating film 9 made of a nitrided oxide film containing m ³ or less is formed. In FIG. 4, the same components as those in the method of the first embodiment are denoted by the same reference numerals, and description thereof will be omitted.

【００５１】ゲート絶縁膜９の形成後は、図４（ａ）に
示すように、例えば第１実施形態と同様の条件による減
圧ＣＶＤ法によって、シリコン基板５の全面にポリシリ
コン膜１１を５０ｎｍ〜２００ｎｍ程度堆積する。な
お、この実施形態においても、ポリシリコン膜１１に替
えてアモルファスシリコン膜を形成することが可能であ
る。次に、ポリシリコン膜１１上にゲート電極１０を形
成する領域部分が開口したパターンのレジスト（図示省
略）を形成し、このレジストをマスクとしてポリシリコ
ン膜１１のゲート電極１０を形成する領域に、ホウ素イ
オンを例えばドーズ量を１×１０¹⁵ｃｍ^-2〜５×１０¹⁵
ｃｍ^-2とした条件でイオン注入し、Ｐ⁺ 型のゲート領域
２３を形成する。その後、レジストを除去する。After the gate insulating film 9 is formed, as shown in FIG. 4A, a polysilicon film 11 is formed on the entire surface of the silicon substrate 5 by a reduced pressure CVD method under the same conditions as in the first embodiment to a thickness of 50 nm. Deposit about 200 nm. Also in this embodiment, it is possible to form an amorphous silicon film instead of the polysilicon film 11. Next, a resist (not shown) is formed on the polysilicon film 11 in a pattern in which a region where the gate electrode 10 is to be formed is opened, and the resist is used as a mask in a region of the polysilicon film 11 where the gate electrode 10 is to be formed. For example, the dose of boron ions is set to 1 × 10 ¹⁵ cm ^{−2 to} 5 × 10 ¹⁵
Ion implantation is performed under the condition of cm ⁻² to form a P ⁺ type gate region 23. After that, the resist is removed.

【００５２】続いて、ポリシリコン膜１１上にゲート電
極１０を形成しない領域部分が開口したパターンのレジ
スト（図示省略）を形成する。そして、このレジストを
マスクとしてポリシリコン膜１１のゲート電極１０を形
成しない領域、つまり後述のエッチング工程における被
エッチング領域に、リンイオン（Ｐ⁺ ）を例えばドーズ
量を１×１０¹⁵ｃｍ^-2〜５×１０¹⁵ｃｍ^-2とした条件で
イオン注入し、Ｎ⁺ 型領域２４を形成する。その後、レ
ジストを除去する。Subsequently, a resist (not shown) is formed on the polysilicon film 11 in a pattern in which a region where the gate electrode 10 is not formed is opened. Using the resist as a mask, a region of the polysilicon film 11 where the gate electrode 10 is not formed, that is, a region to be etched in an etching process described later, is doped with phosphorus ions (P ⁺ ) at a dose of, for example, 1 × 10 ¹⁵ cm ^{−2 to} 5 × 10 5. Ion implantation is performed under the condition of × 10 ¹⁵ cm ⁻² to form an N ⁺ type region 24. After that, the resist is removed.

【００５３】次に、熱処理として例えば窒素ガス雰囲気
中にて８００℃、１０分間程度の条件のアニーリングを
行い、先に導入したホウ素をポリシリコン膜１１中に拡
散させる。上記熱処理としてＲＴＡを行ってもよい。ま
たシリコン基板５にポリシリコン膜１１に替えてアモル
ファスシリコン膜を形成した場合には、このときの熱処
理によって結晶化しポリシリコン膜１１となる。Next, annealing is performed at 800 ° C. for about 10 minutes, for example, in a nitrogen gas atmosphere as a heat treatment to diffuse the boron introduced previously into the polysilicon film 11. RTA may be performed as the heat treatment. When an amorphous silicon film is formed on the silicon substrate 5 in place of the polysilicon film 11, it is crystallized by the heat treatment to form the polysilicon film 11.

【００５４】次いで図４（ｂ）に示すように、例えば第
１実施形態と同様の条件の減圧ＣＶＤ法により、ポリシ
リコン膜１１上にタングステンシリサイド膜１２を１０
０ｎｍ程度の厚みに堆積する。さらにこの上層に例えば
第１実施形態と同様の条件のＣＶＤ法により、オフセッ
ト酸化膜１３を１５０ｎｍ堆積し、オフセット酸化膜１
３付きのタングステンポリサイド層を形成する。Next, as shown in FIG. 4B, a tungsten silicide film 12 is formed on the polysilicon film 11 by a low pressure CVD method under the same conditions as in the first embodiment.
It is deposited to a thickness of about 0 nm. Further, an offset oxide film 13 is deposited on this upper layer by, eg, CVD under the same conditions as in the first embodiment to a thickness of 150 nm.
A tungsten polycide layer 3 is formed.

【００５５】続いて、リソグラフィ法によりパターニン
グしたレジスト（図示省略）をマスクとして異方性エッ
チングを行い、図４（ｃ）に示すようにオフセット酸化
膜１３付きのタングステンポリサイド層をゲート電極１
０のパターンに形成する。なお、上記異方性エッチング
は、例えばオフセット酸化膜１３に対してはフロロカー
ボン系のガスをエッチングガスとして用い、タングステ
ン−ポリサイド層に対しては塩素ガスと酸素ガスとをエ
ッチングガスとしたＥＣＲエッチングを行う。その結
果、第１領域２１および第２領域２２の各領域のシリコ
ン基板５上にゲート電極１０が形成される。Subsequently, anisotropic etching is performed using a resist (not shown) patterned by lithography as a mask, and a tungsten polycide layer with an offset oxide film 13 is formed on the gate electrode 1 as shown in FIG.
0 pattern. In the anisotropic etching, for example, ECR etching using a fluorocarbon gas as an etching gas for the offset oxide film 13 and chlorine gas and oxygen gas for the tungsten-polycide layer is used for the tungsten-polycide layer. Do. As a result, the gate electrode 10 is formed on the silicon substrate 5 in each of the first region 21 and the second region 22.

【００５６】前述したようにこのエッチングに先立ち、
被エッチング領域のポリシリコン膜１１にＮ⁺ 型の導電
型を付与して、被エッチング領域をＮ型領域２４として
いるため、上記エッチングでは被エッチング領域のエッ
チングレートが速くなる。よって、エッチングの際に生
じる反応生成物を低減してその堆積を抑制しつつ、かつ
下地のゲート絶縁膜９との高選択比を確保しつつエッチ
ングを行うことができる。As described above, prior to this etching,
Since the N ⁺ -type conductivity type is given to the polysilicon film 11 in the region to be etched and the region to be etched is the N-type region 24, the etching rate of the region to be etched is increased in the above-described etching. Therefore, the etching can be performed while reducing the reaction products generated at the time of etching to suppress the deposition and securing a high selectivity to the underlying gate insulating film 9.

【００５７】その後は、図４（ｄ）に示すように、第１
実施形態の方法と同様にしてシリコン基板５の第１領域
２１にヒ素イオンをイオン注入し、第１領域２１におけ
るシリコン基板５のゲート電極１０両側にＮ型のＬＤＤ
領域１６を形成するとともに、シリコン基板５の第２領
域２２に二フッ化ホウ素イオンをイオン注入し、第２領
域２２におけるシリコン基板５のゲート電極１０両側に
Ｐ型のＬＤＤ領域１８を形成する。さらにゲート電極１
０およびオフセット酸化膜１３の側壁にサイドウォール
１５を形成した後、シリコン基板５の第１領域２１にヒ
素イオンをイオン注入してＮ型のソース・ドレイン領域
１７を形成し、またシリコン基板５の第２領域２２に二
フッ化ホウ素イオンをイオン注入してＰ型のソース・ド
レイン領域１９を形成する。Thereafter, as shown in FIG.
Arsenic ions are implanted into the first region 21 of the silicon substrate 5 in the same manner as in the method of the embodiment, and N-type LDDs are formed on both sides of the gate electrode 10 of the silicon substrate 5 in the first region 21.
While forming the region 16, boron difluoride ions are implanted into the second region 22 of the silicon substrate 5 to form P-type LDD regions 18 on both sides of the gate electrode 10 of the silicon substrate 5 in the second region 22. Further, the gate electrode 1
After the sidewalls 15 are formed on the sidewalls of the silicon substrate 5 and the offset oxide film 13, arsenic ions are implanted into the first region 21 of the silicon substrate 5 to form N-type source / drain regions 17. P-type source / drain regions 19 are formed by ion-implanting boron difluoride ions into the second regions 22.

【００５８】そして、例えば約１０００℃、１０秒程度
の条件のＲＴＡにより、シリコン基板５にドーピングさ
れた不純物を活性化する。以上の工程によりＰ⁺ 型のゲ
ート電極１０を有したＮＭＯＳＦＥＴ２およびプロセス
３からなるシングルゲート構造のＣＭＯＳＦＥＴ４を備
えた半導体装置１が製造される。Then, the impurity doped in the silicon substrate 5 is activated, for example, by RTA at about 1000 ° C. for about 10 seconds. Through the above steps, the semiconductor device 1 including the NMOSFET 2 having the P ⁺ type gate electrode 10 and the CMOSFET 4 having the single gate structure including the process 3 is manufactured.

【００５９】上記した半導体装置１の製造方法では、リ
ソグラフィ法によりパターニングしたレジストを用いて
被エッチング領域をＮ⁺ 型としたが、Ｐ⁺ 型のゲート領
域２３におけるＰ型不純物の濃度に比較して被エッチン
グ領域中のＮ型不純物が低濃度であれば、Ｎ型不純物で
ある例えばリンやヒ素のイオンをポリシリコン膜１１の
全領域に導入することも可能である。この導入方法とし
ては、イオン注入法を用いてもよく、またＣＶＤ法によ
りポリシリコン膜１１を堆積しつつ（In-Situで）ポリ
シリコン膜にＮ型不純物を導入する方法を用いてもよ
い。In the method of manufacturing the semiconductor device 1 described above, the region to be etched is made N ⁺ type using a resist patterned by lithography, but compared with the concentration of P-type impurities in the P ⁺ -type gate region 23. If the concentration of the N-type impurity in the region to be etched is low, it is possible to introduce N-type impurities, for example, ions of phosphorus or arsenic into the entire region of the polysilicon film 11. As an introduction method, an ion implantation method may be used, or a method of introducing an N-type impurity into the polysilicon film while depositing the polysilicon film 11 by the CVD method (in-situ) may be used.

【００６０】ポリシリコン膜１１の全領域にＮ型不純物
を導入する場合には、リソグラフィ工程を削減できると
いった利点がある。またポリシリコン膜１１を堆積しつ
つポリシリコン膜にＮ型不純物を導入する場合には、イ
オン注入工程が不要となるため、その分工程数を削減す
ることができる。またその後は、ポリシリコン膜１１に
ホウ素イオン等のＰ型不純物をイオン注入し、Ｐ⁺ 型の
ゲート領域２３位置に導入されているＮ型不純物を補償
することで、Ｐ⁺ 型のゲート領域２３を形成することが
できる。When an N-type impurity is introduced into the entire region of the polysilicon film 11, there is an advantage that the lithography process can be reduced. In the case where an N-type impurity is introduced into the polysilicon film while depositing the polysilicon film 11, the number of steps can be reduced by eliminating the ion implantation step. Further thereafter, the P-type impurities such as boron ions are implanted into the polysilicon film 11, to compensate the N-type impurity introduced in the gate area 23 position of the P ⁺ -type, P ⁺ -type gate region 23 Can be formed.

【００６１】上記第２実施形態の方法によれば、第１実
施形態と同様に、第１領域２１および第２領域２２の双
方にＰ型のゲート電極１０を形成するため、その後の高
温熱処理に際しての不純物相互拡散を防止できる。また
ホウ素のドーズ量を増加することもできることから、Ｐ
ＭＯＳＦＥＴ３のゲート電極１０におけるポリシリコン
膜１１中のホウ素濃度の低下によるゲート空乏化を抑制
することができる。さらに、窒化酸化膜を用いてゲート
絶縁膜９を形成するので、その後の高温熱処理におい
て、ホウ素がゲート絶縁膜９を突き抜けてシリコン基板
５に達するのを抑えることができる。したがって、Ｖth
の変動が小さく、優れたＭＯＳＦＥＴ特性のＣＭＯＳＦ
ＥＴ４を備えた半導体装置１を製造することができる。According to the method of the second embodiment, the P-type gate electrode 10 is formed in both the first region 21 and the second region 22 in the same manner as in the first embodiment. Can be prevented from interdiffusion of impurities. In addition, since the dose of boron can be increased, P
Gate depletion due to a decrease in the boron concentration in the polysilicon film 11 in the gate electrode 10 of the MOSFET 3 can be suppressed. Further, since the gate insulating film 9 is formed using the nitrided oxide film, it is possible to prevent boron from penetrating through the gate insulating film 9 and reaching the silicon substrate 5 in the subsequent high-temperature heat treatment. Therefore, Vth
CMOSF with small MOSFET fluctuation and excellent MOSFET characteristics
The semiconductor device 1 including the ET4 can be manufactured.

【００６２】また第２実施形態の方法によっても、ＮＭ
ＯＳＦＥＴ２およびＰＭＯＳＦＥＴ３の双方のゲート絶
縁膜９が窒素を最大濃度領域にて１×１０²⁰／ｃｍ³ 以
上１×１０²²／ｃｍ³ 以下の範囲で含む窒化酸化膜で形
成され、ＮＭＯＳＦＥＴ２およびＰＭＯＳＦＥＴ３の双
方のゲート電極１０がＰ⁺ 型であるＣＭＯＳＦＥＴ４を
形成できる。よって、シリコン基板５表面の不純物濃度
を増加させずに適正なＶthのＮＭＯＳＦＥＴ２を形成で
き、高駆動電流化を図ることができる。Also, according to the method of the second embodiment, the NM
The gate insulating film 9 of both the OSFET 2 and the PMOSFET ³ is formed of a nitrided oxide film containing nitrogen in the maximum concentration region in the range of 1 × 10 ²⁰ / cm ^{3 to} 1 × 10 ²² / cm ³ , and both the NMOSFET 2 and the PMOSFET 3 CMOSFET 4 in which the gate electrode 10 is a P ⁺ type can be formed. Therefore, the NMOSFET 2 having an appropriate Vth can be formed without increasing the impurity concentration on the surface of the silicon substrate 5, and a high drive current can be achieved.

【００６３】さらに、上述したように、ゲート電極１０
を形成するためのエッチングに先立ち、被エッチング領
域をＮ⁺ 型とし、上記エッチングでのエッチングレート
が速くなるようにするので、エッチングの際に生じる反
応生成物の堆積を抑制しつつ、下地のゲート絶縁膜９と
の選択比が高い良好なエッチングを行うことができる。Further, as described above, the gate electrode 10
Prior to the etching for forming the gate electrode, the region to be etched is made N ⁺ type and the etching rate in the above etching is increased, so that the deposition of the reaction product generated at the time of etching is suppressed, and the gate of the base is formed. Good etching with a high selectivity to the insulating film 9 can be performed.

【００６４】なお、上記実施形態の半導体装置１、第１
実施形態の方法および第２実施形態の方法では、本発明
におけるシリコン膜をポリシリコン膜またはアモルファ
スシリコン膜の単層としているが、例えば結晶粒径の異
なる２層（例えば下層よりも上層の結晶粒径が大きい）
のポリシリコン膜を本発明のシリコン膜とすることも可
能である。この場合には、さらにホウ素のゲート絶縁膜
への突き抜けを抑制できる効果が得られる。The semiconductor device 1 of the above embodiment, the first
In the method according to the embodiment and the method according to the second embodiment, the silicon film in the present invention is a single layer of a polysilicon film or an amorphous silicon film. However, for example, two layers having different crystal grain sizes (for example, crystal grains in upper layers than lower layers) are used. Large diameter)
Can be used as the silicon film of the present invention. In this case, an effect of further suppressing the penetration of boron into the gate insulating film can be obtained.

【００６５】また、上記実施形態の半導体装置１、第１
実施形態の方法および第２実施形態の方法では、本発明
における金属化合物膜としてタングステンシリサイド膜
を形成したが、これに限定されない。チタンシリサイド
（ＴｉＳｉ₂ ）やコバルトシリサイド（ＣｏＳｉ₂ ）等
の他の高融点金属シリサイド膜等であってもよく、ま窒
化チタン（ＴｉＮ）等の他の金属化合物膜であってもよ
い。さらに金属化合物膜に替えてタングステン（Ｗ）や
モリブデン（Ｍｏ）等の金属膜を形成することもでき
る。The semiconductor device 1 of the above embodiment,
In the method of the embodiment and the method of the second embodiment, the tungsten silicide film is formed as the metal compound film in the present invention, but the invention is not limited to this. Another high melting point metal silicide film such as titanium silicide (TiSi ₂ ) or cobalt silicide (CoSi ₂ ) may be used, or another metal compound film such as titanium nitride (TiN) may be used. Further, a metal film such as tungsten (W) or molybdenum (Mo) can be formed instead of the metal compound film.

【００６６】次に、本発明に係る半導体装置の製造方法
の第３実施形態を説明する。図５（ａ）〜（ｄ）は第３
実施形態の方法を工程順に示す要部断面図であり、セル
フアラインシリサイド（Self Aligned Silicide;以下、
サリサイド：Salicideと記す) 法を用いてＣＭＯＳＦＥ
Ｔ４を備えた半導体装置１を製造する例を示したもので
ある。Next, a third embodiment of the method for manufacturing a semiconductor device according to the present invention will be described. FIGS. 5A to 5D show the third case.
FIG. 3 is a cross-sectional view of a main part showing the method of the embodiment in the order of steps, and includes a self-aligned silicide (Self Aligned Silicide; hereinafter,
Salicide)
1 shows an example of manufacturing a semiconductor device 1 provided with T4.

【００６７】この実施形態では、第１実施形態の方法と
同様に図２（ａ），（ｂ）に示す工程を行って、シリコ
ン基板５の表面に、窒素を最大濃度領域にて１×１０²⁰
／ｃｍ³ 以上１×１０²²／ｃｍ³ 以下の範囲で含む窒化
酸化膜からなるゲート絶縁膜９を形成する。なお、図に
おいて第１実施形態と同一の形成要素には同一の符号を
付してここでの説明を省略する。In this embodiment, the steps shown in FIGS. 2A and 2B are performed similarly to the method of the first embodiment, and nitrogen is applied to the surface of the silicon substrate 5 in a maximum concentration region of 1 × 10 5. ²⁰
A gate insulating film 9 made of a nitrided oxide film containing a range of not less than / cm ^{3 and not} more than 1 × 10 ²² / cm ³ is formed. In the drawings, the same components as those in the first embodiment are denoted by the same reference numerals, and description thereof will be omitted.

【００６８】次いで、図５（ａ）に示すように、例えば
第１実施形態と同様の条件による減圧ＣＶＤ法によっ
て、シリコン基板５の全面にポリシリコン膜１１を１５
０ｎｍ〜３００ｎｍ程度堆積する。なお、この実施形態
においても、ポリシリコン膜１１に替えてアモルファス
シリコン膜を形成することが可能である。次に、ポリシ
リコン膜１１上にゲート電極１０を形成する領域部分が
開口したパターンのレジスト（図示省略）を形成し、こ
のレジストをマスクとしてポリシリコン膜１１のゲート
電極１０を形成する領域に、ホウ素イオンを例えばドー
ズ量を１×１０¹⁵cm^-2〜５×１０¹⁵ｃｍ^-2とした条件で
イオン注入し、Ｐ⁺ 型のゲート領域２３を形成する。そ
の後、レジストを除去する。Next, as shown in FIG. 5A, a polysilicon film 11 is deposited on the entire surface of the silicon substrate 5 by a low pressure CVD method under the same conditions as in the first embodiment.
Deposit about 0 to 300 nm. Also in this embodiment, it is possible to form an amorphous silicon film instead of the polysilicon film 11. Next, a resist (not shown) is formed on the polysilicon film 11 in a pattern in which a region where the gate electrode 10 is to be formed is opened, and the resist is used as a mask in a region of the polysilicon film 11 where the gate electrode 10 is to be formed. Boron ions are implanted, for example, at a dose of 1 × 10 ¹⁵ cm ^{−2 to} 5 × 10 ¹⁵ cm ⁻² to form a P ⁺ type gate region 23. After that, the resist is removed.

【００６９】続いて、ポリシリコン膜１１上にゲート電
極１０を形成しない領域部分が開口したパターンのレジ
スト（図示省略）を形成する。そして、このレジストを
マスクとしてポリシリコン膜１１のゲート電極１０を形
成しない領域、つまり後述のエッチング工程における被
エッチング領域に、リンイオンを例えばドーズ量を１×
１０¹⁵ｃｍ^-2〜５×１０¹⁵ｃｍ^-2とした条件でイオン注
入し、Ｎ⁺ 型領域２４を形成する。その後、レジストを
除去する。Subsequently, a resist (not shown) is formed on the polysilicon film 11 in a pattern in which a region where the gate electrode 10 is not formed is opened. Using this resist as a mask, a region of the polysilicon film 11 where the gate electrode 10 is not formed, that is, a region to be etched in an etching step described later is doped with phosphorus ions at a dose of 1 ×, for example.
Ion implantation is performed under conditions of 10 ¹⁵ cm ^{−2 to} 5 × 10 ¹⁵ cm ⁻² to form an N ⁺ type region 24. After that, the resist is removed.

【００７０】次に、熱処理として例えば窒素ガス雰囲気
中にて８００℃、１０分間程度の条件のアニーリングを
行い、先に導入したホウ素をポリシリコン膜１１中に拡
散させる。上記熱処理としてＲＴＡを行ってもよい。ま
たシリコン基板５にポリシリコン膜１１に替えてアモル
ファスシリコン膜を形成した場合には、このときの熱処
理によって結晶化しポリシリコン膜１１となる。Next, annealing is performed as a heat treatment at, for example, about 800 ° C. for about 10 minutes in a nitrogen gas atmosphere to diffuse the boron introduced previously into the polysilicon film 11. RTA may be performed as the heat treatment. When an amorphous silicon film is formed on the silicon substrate 5 in place of the polysilicon film 11, it is crystallized by the heat treatment to form the polysilicon film 11.

【００７１】次いで図４（ｂ）に示すように、例えばシ
ランガスと酸素ガスとを原料ガスとし、かつ堆積温度を
４２０℃としたＣＶＤ法により、酸化シリコンからなる
オフセット酸化膜１３を２０ｎｍ〜１００ｎｍ程度堆積
する。続いて、リソグラフィ法によりパターニングした
レジスト（図示省略）をマスクとして異方性エッチング
を行い、図４（ｂ）に示すようにオフセット酸化膜１３
およびポリシリコン膜１１をゲート電極１０のパターン
に形成する。なお、上記異方性エッチングは、例えばオ
フセット酸化膜１３に対してはフロロカーボン系のガス
をエッチングガスとして用い、ポリシリコン膜１１に対
しては塩素ガスと酸素ガスとをエッチングガスとしたＥ
ＣＲエッチングを行う。Next, as shown in FIG. 4B, an offset oxide film 13 made of silicon oxide is formed to a thickness of about 20 to 100 nm by a CVD method using silane gas and oxygen gas as source gases and a deposition temperature of 420 ° C. accumulate. Subsequently, anisotropic etching is performed using a resist (not shown) patterned by a lithography method as a mask, and as shown in FIG.
Then, a polysilicon film 11 is formed in a pattern of the gate electrode 10. In the anisotropic etching, for example, a fluorocarbon-based gas is used as an etching gas for the offset oxide film 13 and a chlorine gas and an oxygen gas are used for the polysilicon film 11 as an etching gas.
Perform CR etching.

【００７２】この実施形態でも、上記エッチングに先立
ち、被エッチング領域のポリシリコン膜１１にＮ⁺ 型の
導電型を付与して、被エッチング領域をＮ型領域２４と
し、被エッチング領域のエッチングレートが速くなるよ
うにしているため、エッチングの際に生じる反応生成物
を低減して堆積を抑制しつつ、かつ下地のゲート絶縁膜
９との高選択比を確保しつつエッチングを行うことがで
きる。Also in this embodiment, prior to the etching, the polysilicon film 11 in the region to be etched is given an N.sup. ⁺ Conductivity type to make the region to be etched into the N-type region 24, and the etching rate of the region to be etched is reduced. Since the speed is increased, the reaction products generated during the etching can be reduced to suppress the deposition, and the etching can be performed while ensuring a high selectivity with the underlying gate insulating film 9.

【００７３】その後は、図５（ｃ）に示すように、第１
実施形態の方法と同様にしてシリコン基板５の第１領域
２１にヒ素イオンをイオン注入し、第１領域２１におけ
るシリコン基板５のゲート電極１０両側にＮ型のＬＤＤ
領域１６を形成するとともに、シリコン基板５の第２領
域２２に二フッ化ホウ素イオンをイオン注入し、第２領
域２２におけるシリコン基板５のゲート電極１０両側に
Ｐ型のＬＤＤ領域１８を形成する。さらにゲート電極１
０およびオフセット酸化膜１３の側壁にサイドウォール
１５を形成した後、シリコン基板５の第１領域２１にヒ
素イオンをイオン注入してＮ型のソース・ドレイン領域
１７を形成し、またシリコン基板５の第２領域２２に二
フッ化ホウ素イオンをイオン注入してＰ型のソース・ド
レイン領域１９を形成する。Thereafter, as shown in FIG.
Arsenic ions are implanted into the first region 21 of the silicon substrate 5 in the same manner as in the method of the embodiment, and N-type LDDs are formed on both sides of the gate electrode 10 of the silicon substrate 5 in the first region 21.
While forming the region 16, boron difluoride ions are implanted into the second region 22 of the silicon substrate 5 to form P-type LDD regions 18 on both sides of the gate electrode 10 of the silicon substrate 5 in the second region 22. Further, the gate electrode 1
After the sidewalls 15 are formed on the sidewalls of the silicon substrate 5 and the offset oxide film 13, arsenic ions are implanted into the first region 21 of the silicon substrate 5 to form N-type source / drain regions 17. P-type source / drain regions 19 are formed by ion-implanting boron difluoride ions into the second regions 22.

【００７４】ゲート電極１０のポリシリコン膜１１上に
はオフセット酸化膜１３が形成されているため、上記ソ
ース・ドレイン領域１７，１８を形成するためのイオン
注入では、ゲート電極１０のポリシリコン膜１１に不純
物が注入されない。したがってゲート電極１０のポリシ
リコン膜１１中にはホウ素のみがドーピングされた状態
となっている。Since the offset oxide film 13 is formed on the polysilicon film 11 of the gate electrode 10, the ion implantation for forming the source / drain regions 17 and 18 does not involve the polysilicon film 11 of the gate electrode 10. Impurities are not implanted into the substrate. Therefore, the polysilicon film 11 of the gate electrode 10 is in a state where only boron is doped.

【００７５】そして、例えば約１０００℃、１０秒程度
の条件のＲＴＡにより、シリコン基板５にドーピングさ
れた不純物を活性化する。このことによりＰ⁺ 型のゲー
ト電極１０を有したＮＭＯＳＦＥＴ２およびプロセス３
からなるシングルゲート構造のＣＭＯＳＦＥＴ４が形成
される。Then, the impurity doped into the silicon substrate 5 is activated by, for example, RTA at about 1000 ° C. for about 10 seconds. Thus, the NMOSFET 2 having the P ⁺ type gate electrode 10 and the process 3
Is formed.

【００７６】次に図５（ｄ）に示すように、フッ酸系溶
液を用いたウエットエッチングによりゲート電極１０上
のオフセット酸化膜１３を除去する。そして例えばスパ
ッタリング法によって、シリコン基板５上にゲート電極
１０を覆う状態で高融点金属膜である例えばチタン膜を
３０ｎｍ程度堆積する。次いで、例えば６５０℃程度で
３０秒間程度のＲＴＡを行い、シリコン基板５のソース
・ドレイン領域１７，１８表層部およびゲート電極１０
のポリシリコン膜１１の表面のみシリサイド化してチタ
ンシリサイド（ＴｉＳｉ_x ）膜を形成する。Next, as shown in FIG. 5D, the offset oxide film 13 on the gate electrode 10 is removed by wet etching using a hydrofluoric acid solution. Then, for example, a titanium film, which is a high melting point metal film, is deposited on the silicon substrate 5 to a thickness of about 30 nm by a sputtering method so as to cover the gate electrode 10. Next, RTA is performed at, for example, about 650 ° C. for about 30 seconds, so that the surface layers of the source / drain regions 17 and 18 of the silicon substrate 5 and the gate electrode 10 are formed.
And only silicided surface of the polysilicon film 11 to form titanium silicide (TiSi _x) film.

【００７７】その後、例えば硫酸（Ｈ₂ ＳＯ₄)および過
酸化水素（Ｈ₂ Ｏ₂ ）の溶液を用いたウエットエッチン
グによって、フィールド酸化膜６およびサイドウォール
１５表面の未反応チタン膜を除去する。続いて８００℃
程度で３０秒間のアニーリングを行うことにより、チタ
ンシリサイド膜を低抵抗な相に転移させ、低抵抗なチタ
ンシリサイド膜２５を得る。さらに、シリコン基板５上
にアルミニウム等の配線材料を用いてゲート・ソース・
ドレイン等の配線を行うことによって、ＣＭＯＳＦＥＴ
４の回路を備えた半導体装置１が製造される。Thereafter, the unreacted titanium film on the surface of the field oxide film 6 and the side wall 15 is removed by wet etching using a solution of sulfuric acid (H ₂ SO ₄ ) and hydrogen peroxide (H ₂ O ₂ ). Then 800 ° C
By performing annealing for about 30 seconds, the titanium silicide film is transformed into a low-resistance phase, and a low-resistance titanium silicide film 25 is obtained. Further, a gate, a source, and the like are formed on the silicon substrate 5 by using a wiring material such as aluminum.
By performing wiring such as drain, CMOSFET
The semiconductor device 1 including the four circuits is manufactured.

【００７８】上記した半導体装置１の製造方法において
も、リソグラフィ法によりパターニングしたレジストを
用いて被エッチング領域をＮ⁺ 型としたが、Ｐ⁺ 型のゲ
ート領域２３におけるＰ型不純物の濃度に比較して被エ
ッチング領域中のＮ型不純物が低濃度であれば、第２実
施形態で述べたように、Ｎ型不純物である例えばリンや
ヒ素のイオンをポリシリコン膜１１の全領域に導入する
ことも可能である。その場合には、リソグラフィ工程を
削減できるといった利点がある。また、ホウ素イオン等
のポリシリコン膜１１へのイオン注入により、Ｐ⁺ 型の
ゲート領域２３とする部分に導入されているＮ型不純物
を補償することによって、Ｐ⁺ 型のゲート領域２３を形
成する。In the method of manufacturing the semiconductor device 1 described above, the region to be etched is made N ⁺ type by using a resist patterned by lithography, but compared with the concentration of P-type impurities in the P ⁺ -type gate region 23. If the N-type impurity in the region to be etched is low in concentration, ions of N-type impurity, for example, phosphorus or arsenic may be introduced into the entire region of the polysilicon film 11 as described in the second embodiment. It is possible. In that case, there is an advantage that the number of lithography steps can be reduced. Further, the P ⁺ -type gate region 23 is formed by compensating for the N-type impurity introduced into the portion serving as the P ⁺ -type gate region 23 by implanting ions such as boron ions into the polysilicon film 11. .

【００７９】上記第３実施形態の方法によれば、第２実
施形態と同様の効果が得られるのに加えて、ゲート電極
１０上およびソース・ドレイン領域１７，１９の表層部
にチタンシリサイド膜２５が形成されるので、ゲート電
極１０上およびソース・ドレイン領域１７，１９を低抵
抗化することができる効果が得られる。よって、より高
性能なＣＭＯＳＦＥＴ４の回路を備えた半導体装置１を
製造できる。According to the method of the third embodiment, the same effect as that of the second embodiment can be obtained, and in addition, the titanium silicide film 25 is formed on the gate electrode 10 and the surface layers of the source / drain regions 17 and 19. Is formed, the effect of lowering the resistance on the gate electrode 10 and the source / drain regions 17 and 19 can be obtained. Therefore, it is possible to manufacture the semiconductor device 1 including the higher performance CMOSFET 4 circuit.

【００８０】またチタンシリサイド膜２５は耐熱性が低
いため、チタンシリサイド膜２５の形成後には例えば５
００℃以上の高温熱処理を行わない。よって、サリサイ
ド技術を用いても、不純物の相互拡散の問題が生じるこ
とはない。Since the titanium silicide film 25 has low heat resistance, after the titanium silicide film 25 is formed,
Do not perform high temperature heat treatment of more than 00 ° C. Therefore, even if the salicide technique is used, the problem of impurity interdiffusion does not occur.

【００８１】なお、第１〜第３実施形態の方法では、ゲ
ート酸化膜９ａを窒化する条件として、一酸化窒素ガス
雰囲気中で９００℃程度、６０秒程度の熱処理を行う例
を述べたが、この例に限定されない。プロセス熱処理条
件や窒化するゲート酸化膜９ａの膜厚等により、条件を
適宜変更することができ、例えば温度を８００℃〜１１
００℃程度の範囲で変化させたり、ガスとして一酸化二
窒素ガスを用いることにより窒素濃度を変化させること
が可能である。In the method of the first to third embodiments, as an example of the condition for nitriding the gate oxide film 9a, a heat treatment at about 900 ° C. for about 60 seconds is performed in a nitrogen monoxide gas atmosphere. It is not limited to this example. The conditions can be appropriately changed depending on the conditions of the process heat treatment, the thickness of the gate oxide film 9a to be nitrided, and the like.
It is possible to change the nitrogen concentration by changing the temperature in the range of about 00 ° C. or by using dinitrogen monoxide gas as the gas.

【００８２】図６はＰ⁺ 型ゲート電極のＭＯＳＦＥＴに
おけるＶfb（Ｖ）とゲート電極の膜厚Ｔox（ｎｍ）との
関係を示した図である。ゲート絶縁膜に対するホウ素の
突き抜けが生じるとＶfbが正方向にシフトする現象が生
じるが、第１〜第３実施形態の方法で行った一酸化窒素
ガス雰囲気中で９００℃程度、６０秒程度の窒化条件で
はＴox＝３ｎｍ近傍まで正方向へのシフトが起きていな
い。したがって、本実施形態の半導体装置１およびこれ
を製造する第１〜第３実施形態の方法によれば、ホウ素
の突き抜けを抑制できることが確認される。FIG. 6 is a diagram showing the relationship between Vfb (V) and the thickness Tox (nm) of the gate electrode in a MOSFET having a P ⁺ type gate electrode. When boron penetrates into the gate insulating film, a phenomenon in which Vfb shifts in the positive direction occurs. However, nitriding at about 900 ° C. for about 60 seconds in a nitrogen monoxide gas atmosphere performed by the method of the first to third embodiments occurs. Under the conditions, a positive shift does not occur up to around Tox = 3 nm. Therefore, according to the semiconductor device 1 of the present embodiment and the methods of the first to third embodiments for manufacturing the same, it is confirmed that penetration of boron can be suppressed.

【００８３】[0083]

【発明の効果】以上説明したように本発明に係る半導体
装置の製造方法によれば、Ｎチャネル型電界効果トラン
ジスタおよびＰチャネル型電界効果トランジスタの双方
のゲート電極のシリコン膜に同じＰ型の導電型が付与さ
れてシングルゲート構造となっており、またゲート絶縁
膜が窒化酸化膜で形成されているので、半導体装置の製
造に際して行われる高温熱処理時に、不純物の相互拡散
が起きず、ゲート絶縁膜へのホウ素の突き抜けも抑える
ことができる。さらに、Ｎチャネル型電界効果トランジ
スタのゲート絶縁膜も窒素を最大濃度領域にて１×１０
²⁰／ｃｍ³ 以上１×１０²²／ｃｍ³ 以下の範囲で含む窒
化酸化膜で形成され、ゲート電極のシリコン膜がＰ型で
あるため、半導体基板表面の不純物濃度を増加させず
に、Ｖthが適正な値に設定されたＮチャネル型電界効果
トランジスタを備えたものとなる。したがって、Ｖthの
変動が小さく、Ｎチャネル型電界効果トランジスタが高
駆動電流化された相補型電界効果トランジスタを備えた
高性能な半導体装置を実現できる。As described above, according to the method of manufacturing a semiconductor device according to the present invention, the same P-type conductive film is formed on the silicon films of the gate electrodes of both the N-channel field-effect transistor and the P-channel field-effect transistor. The mold has a single-gate structure, and the gate insulating film is formed of a nitrided oxide film. Therefore, during high-temperature heat treatment performed in manufacturing a semiconductor device, mutual diffusion of impurities does not occur, and the gate insulating film is formed. Penetration of boron into the substrate can also be suppressed. Further, the gate insulating film of the N-channel field-effect transistor also contains 1 × 10
Vth is formed without increasing the impurity concentration on the surface of the semiconductor substrate because the gate electrode is formed of a P-type silicon film, which is formed of a nitrided oxide film having a range of ²⁰ / cm ³ or more and 1 × 10 ²² / cm ³ or less. An N-channel type field effect transistor set to an appropriate value is provided. Therefore, a high-performance semiconductor device including a complementary field-effect transistor in which the variation of Vth is small and the N-channel field-effect transistor has a high driving current can be realized.

【００８４】また本発明に係る半導体装置の製造方法に
よれば、Ｎチャネル型電界効果トランジスタを形成する
第１領域およびＰチャネル型電界効果トランジスタを形
成する第２領域の各領域に窒素を最大濃度領域にて１×
１０²⁰／ｃｍ³ 以上１×１０²²／ｃｍ³ 以下の範囲で含
む窒化酸化膜でゲート絶縁膜を形成し、Ｐ型のシリコン
膜を用いてゲート電極を形成するため、半導体基板表面
の不純物濃度が低減され、しかもＶthが適正な値に設定
されたＮチャネル型電界効果トランジスタを有し、また
半導体装置の製造に際して行われる高温熱処理時の不純
物の相互拡散やゲート絶縁膜へのホウ素の突き抜けが防
止された上記発明の半導体装置を製造できる。また、シ
リコン膜にＰ型の導電型のみを付与してシングルゲート
の相補型電界効果トランジスタを備えた半導体装置を製
造するため、デュアルゲート構造のものを製造する場合
に比較して工程数の削減が図れる。According to the method of manufacturing a semiconductor device of the present invention, the first region forming the N-channel field-effect transistor and the second region forming the P-channel field-effect transistor have the maximum concentration of nitrogen. 1 × in area
Since the gate insulating film is formed using a nitrided oxide film containing a range from 10 ²⁰ / cm ^{3 to} 1 × 10 ²² / cm ³ and the gate electrode is formed using a P-type silicon film, the impurity concentration on the surface of the semiconductor substrate is increased. And has an N-channel field-effect transistor in which Vth is set to an appropriate value. In addition, mutual diffusion of impurities and penetration of boron into the gate insulating film during high-temperature heat treatment performed in the manufacture of semiconductor devices are prevented. The prevented semiconductor device of the present invention can be manufactured. In addition, since a semiconductor device having a single-gate complementary field-effect transistor is manufactured by providing only a P-type conductivity type to a silicon film, the number of steps is reduced as compared with the case of manufacturing a dual-gate structure. Can be achieved.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明に係る半導体装置の一実施形態を示す要
部断面図である。FIG. 1 is a cross-sectional view of a principal part showing one embodiment of a semiconductor device according to the present invention.

【図２】（ａ）〜（ｃ）は、本発明に係る半導体装置の
製造方法の第１実施形態を工程順に示す要部断面図（そ
の１）である。FIGS. 2A to 2C are cross-sectional views (part 1) of an essential part showing a first embodiment of a method of manufacturing a semiconductor device according to the present invention in the order of steps.

【図３】（ｄ）〜（ｆ）は、本発明に係る半導体装置の
製造方法の第１実施形態を工程順に示す要部断面図（そ
の２）である。3 (d) to 3 (f) are cross-sectional views (part 2) of essential parts showing the first embodiment of the method of manufacturing a semiconductor device according to the present invention in the order of steps.

【図４】（ａ）〜（ｄ）は、本発明に係る半導体装置の
製造方法の第２実施形態を工程順に示す要部断面図であ
る。FIGS. 4A to 4D are cross-sectional views of main parts showing a second embodiment of a method of manufacturing a semiconductor device according to the present invention in the order of steps.

【図５】（ａ）〜（ｄ）は、本発明に係る半導体装置の
製造方法の第３実施形態を工程順に示す要部断面図であ
る。FIGS. 5A to 5D are cross-sectional views of main parts showing a third embodiment of a method of manufacturing a semiconductor device according to the present invention in the order of steps.

【図６】Ｐ⁺ 型ゲート電極のＭＯＳＦＥＴにおけるＶfb
（Ｖ）とゲート電極の膜厚Ｔox（ｎｍ）との関係を示し
た図である。FIG. 6 shows Vfb in a MOSFET having a P ⁺ type gate electrode.
FIG. 4 is a diagram showing a relationship between (V) and a thickness Tox (nm) of a gate electrode.

【図７】従来法によりＣＭＯＳＦＥＴを形成する際の、
不純物の相互拡散およびホウ素の突き抜けを説明するた
めの要部断面図である。FIG. 7 shows a conventional method for forming a CMOSFET.
FIG. 5 is a cross-sectional view of a main part for describing mutual diffusion of impurities and penetration of boron.

【図８】ＭＯＳＦＥＴの相互コンダクタンス（ｇｍ）と
ゲート電圧（Ｖｇ）との関係を示す図である。FIG. 8 is a diagram showing a relationship between a mutual conductance (gm) and a gate voltage (Vg) of a MOSFET.

【符号の説明】[Explanation of symbols]

１…半導体装置、２…ＮＭＯＳＦＥＴ、３…ＰＭＯＳＦ
ＥＴ、４…ＣＭＯＳＦＥＴ、５…シリコン基板、９…ゲ
ート絶縁膜、１０…ゲート電極、１１…ポリシリコン
膜、１２…タングステンシリサイド膜、２１…第１領
域、２２…第２領域、２４…Ｎ⁺ 型領域DESCRIPTION OF SYMBOLS 1 ... Semiconductor device, 2 ... NMOSFET, 3 ... PMOSF
ET, 4 ... CMOSFET, 5 ... silicon substrate, 9 ... gate insulating film, 10 ... gate electrode, 11 ... polysilicon film, 12 ... tungsten silicide film, 21 ... first region, 22 ... second region, 24 ... N ⁺ Type area

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F040 DA06 DB03 DC01 EB03 EC01 EC07 EC12 EC13 ED03 EE05 EJ04 EK01 FA05 FB05 FC09 5F048 AA07 AA09 AC03 BA01 BB07 BB08 BB09 BB11 BC06 BD04 BE03 BF04 BG12 DA25 5F058 BA20 BD04 BD15 BF29 BF30 BF53 BF63 BF64 BJ10  ──────────────────────────────────────────────────続 き Continued on the front page F-term (reference) BF63 BF64 BJ10

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 Ｎチャネル型電界効果トランジスタとＰ
チャネル型電界効果トランジスタとから構成された相補
型電界効果トランジスタを備え、これらＮチャネル型電
界効果トランジスタとＰチャネル型電界効果トランジス
タとのそれぞれのゲート電極が、半導体基板上にゲート
絶縁膜を介して形成されたシリコン膜の単層膜またはシ
リコン膜と金属膜もしくは金属化合物膜との積層膜から
なる半導体装置において、 前記Ｎチャネル型電界効果トランジスタおよびＰチャネ
ル型電界効果トランジスタの各ゲート電極のシリコン膜
は、Ｐ型の導電型が付与されたものからなり、 前記ゲート絶縁膜は、窒素を最大濃度領域にて１×１０
²⁰／ｃｍ³ 以上１×１０²²／ｃｍ³ 以下の範囲で含む窒
化酸化膜で形成されてなることを特徴とする半導体装
置。1. An N-channel field effect transistor and a P-type field effect transistor
A complementary field-effect transistor composed of a channel-type field-effect transistor and a gate electrode of each of the N-channel and P-channel field-effect transistors on a semiconductor substrate via a gate insulating film. In a semiconductor device comprising a single-layer film of a silicon film or a laminated film of a silicon film and a metal film or a metal compound film, a silicon film of each gate electrode of the N-channel field-effect transistor and the P-channel field-effect transistor Is made of a material having a P-type conductivity, and the gate insulating film contains 1 × 10 5 in a maximum concentration region of nitrogen.
A semiconductor device which is formed using a nitrided oxide film having a range of ²⁰ / cm ³ or more and 1 × 10 ²² / cm ³ or less. 【請求項２】 Ｎチャネル型電界効果トランジスタを形
成する第１領域とＰチャネル型電界効果トランジスタを
形成する第２領域とを有する半導体基板上に、窒素を最
大濃度領域にて１×１０²⁰／ｃｍ³ 以上１×１０²²／ｃ
ｍ³ 以下の範囲で含む窒化酸化膜を形成し、 前記窒化酸化膜上にシリコン膜の単層膜またはシリコン
膜と金属膜もしくは金属化合物膜との積層膜を形成する
とともに前記シリコン膜にＰ型の導電型を付与し、次い
で前記単層膜または積層膜をエッチングによりパターニ
ングして前記第１領域と前記第２領域との各領域に、前
記窒化酸化膜からなるゲート絶縁膜を介して前記単層膜
または前記積層膜からなるＰ型のゲート電極を形成する
ことを特徴とする半導体装置の製造方法。2. A semiconductor substrate having a first region for forming an N-channel field-effect transistor and a second region for forming a P-channel field-effect transistor on a semiconductor substrate having a maximum concentration of 1 × 10 ²⁰ / N 2. cm ³ or more 1 × 10 ²² / c
m nitride oxide film is formed comprising ³ or less in the range, P-type in the silicon film to form a laminated film of a single layer film or a silicon film and a metal film or a metal compound film of a silicon film on the nitrided oxide film Then, the single-layer film or the stacked film is patterned by etching, and the respective regions of the first region and the second region are formed through the gate insulating film made of the nitrided oxide film. A method for manufacturing a semiconductor device, comprising forming a P-type gate electrode comprising a layer film or the laminated film. 【請求項３】 前記シリコン膜を形成する際には、前記
ゲート絶縁膜上にシリコン膜を堆積しつつこのシリコン
膜にＰ型の不純物を導入することを特徴とする請求項２
記載の半導体装置の製造方法。3. The method according to claim 2, wherein, when forming the silicon film, a P-type impurity is introduced into the silicon film while depositing the silicon film on the gate insulating film.
The manufacturing method of the semiconductor device described in the above. 【請求項４】 前記エッチングに先立ち、前記第１領域
と前記第２領域との前記ゲート電極を形成する領域にお
けるシリコン膜にＰ型の不純物を導入し、かつ前記ゲー
ト電極を形成する領域以外の被エッチング領域における
シリコン膜にＮ型の不純物を導入することを特徴とする
請求項２記載の半導体装置の製造方法。4. Prior to the etching, a P-type impurity is introduced into a silicon film in a region of the first region and the second region where the gate electrode is formed, and a region other than the region where the gate electrode is formed is introduced. 3. The method according to claim 2, wherein an N-type impurity is introduced into the silicon film in the region to be etched. 【請求項５】 前記被エッチング領域におけるシリコン
膜にＮ型の不純物を導入する際には、前記ゲート絶縁膜
上にシリコン膜を堆積しつつこのシリコン膜にＮ型の不
純物を導入することを特徴とする請求項４記載の半導体
装置の製造方法。5. An N-type impurity is introduced into the silicon film in the region to be etched, while the silicon film is deposited on the gate insulating film and the N-type impurity is introduced into the silicon film. 5. The method for manufacturing a semiconductor device according to claim 4, wherein