JPH10189723A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH10189723A JPH10189723A JP8344726A JP34472696A JPH10189723A JP H10189723 A JPH10189723 A JP H10189723A JP 8344726 A JP8344726 A JP 8344726A JP 34472696 A JP34472696 A JP 34472696A JP H10189723 A JPH10189723 A JP H10189723A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 238000004519 manufacturing process Methods 0.000 title description 16
- 239000010410 layer Substances 0.000 claims abstract description 115
- 239000011229 interlayer Substances 0.000 claims abstract description 76
- 229910052751 metal Inorganic materials 0.000 claims abstract description 50
- 239000002184 metal Substances 0.000 claims abstract description 50
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 238000005530 etching Methods 0.000 claims description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 17
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 17
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 238000010030 laminating Methods 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- -1 silicon xylene nitride Chemical class 0.000 claims description 3
- 239000008096 xylene Substances 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 19
- 230000003071 parasitic effect Effects 0.000 abstract description 14
- 230000000694 effects Effects 0.000 abstract description 7
- 230000004888 barrier function Effects 0.000 description 17
- 238000001020 plasma etching Methods 0.000 description 15
- 230000001681 protective effect Effects 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 6
- 239000012495 reaction gas Substances 0.000 description 6
- RTZKZFJDLAIYFH-UHFFFAOYSA-N Diethyl ether Chemical compound CCOCC RTZKZFJDLAIYFH-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- WPPDFTBPZNZZRP-UHFFFAOYSA-N aluminum copper Chemical compound [Al].[Cu] WPPDFTBPZNZZRP-UHFFFAOYSA-N 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229920000052 poly(p-xylylene) Polymers 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 229920001709 polysilazane Polymers 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910003697 SiBN Inorganic materials 0.000 description 1
- 229910020177 SiOF Inorganic materials 0.000 description 1
- 239000004809 Teflon Substances 0.000 description 1
- 229920006362 Teflon® Polymers 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 1
- 230000010485 coping Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229920000417 polynaphthalene Polymers 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
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- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76832—Multiple layers
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
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- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
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- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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Abstract
(57)【要約】
【課題】微細な配線構造の信頼性を向上させるとともに
その高性能化を容易にする。 【解決手段】半導体素子を有する半導体基板上に層間絶
縁膜を介して複数の配線が配設され、配線の側壁にその
表面が順テーパ形状の第1の絶縁膜が形成され、第1の
絶縁膜で被覆された前記配線間下部の前記層間絶縁膜が
所定の深さ掘りに下げられ、前記配線間および前記層間
絶縁膜の掘り下げられた領域に低誘電率の第2の絶縁膜
が充填される。
その高性能化を容易にする。 【解決手段】半導体素子を有する半導体基板上に層間絶
縁膜を介して複数の配線が配設され、配線の側壁にその
表面が順テーパ形状の第1の絶縁膜が形成され、第1の
絶縁膜で被覆された前記配線間下部の前記層間絶縁膜が
所定の深さ掘りに下げられ、前記配線間および前記層間
絶縁膜の掘り下げられた領域に低誘電率の第2の絶縁膜
が充填される。
Description
【0001】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に微細な配線構造とその形成方法
に関する。
の製造方法に関し、特に微細な配線構造とその形成方法
に関する。
【0002】
【従来の技術】半導体素子の微細化に伴い、半導体装置
の構成には微細な多層配線が必須になる。現在では、こ
のような多層配線を有する半導体装置の層間絶縁膜とし
ては、上層の配線層と下層の配線層との間および同層の
配線層間の寄生容量を低減する目的から、誘電率が比較
的に小さくしかも品質の安定したシリコン酸化膜系の絶
縁膜が主流になっている。
の構成には微細な多層配線が必須になる。現在では、こ
のような多層配線を有する半導体装置の層間絶縁膜とし
ては、上層の配線層と下層の配線層との間および同層の
配線層間の寄生容量を低減する目的から、誘電率が比較
的に小さくしかも品質の安定したシリコン酸化膜系の絶
縁膜が主流になっている。
【0003】この半導体素子の微細化により、下層の配
線幅および配線間隔は縮小されるが配線抵抗の増加を避
けるためには、ある程度の配線の断面積の確保が必要と
なる。その結果、配線層のアスペクト比(配線の高さ/
配線の幅)と共に配線間のアスペクト比(配線の高さ/
配線の配線間隔)は大きくなる。そして、配線層間の寄
生容量が大幅に増加し信号の伝達速度が低下したり、配
線層間のクロストーク(隣接する配線層間で信号ノイズ
が発生する現象)が多発するようになる。
線幅および配線間隔は縮小されるが配線抵抗の増加を避
けるためには、ある程度の配線の断面積の確保が必要と
なる。その結果、配線層のアスペクト比(配線の高さ/
配線の幅)と共に配線間のアスペクト比(配線の高さ/
配線の配線間隔)は大きくなる。そして、配線層間の寄
生容量が大幅に増加し信号の伝達速度が低下したり、配
線層間のクロストーク(隣接する配線層間で信号ノイズ
が発生する現象)が多発するようになる。
【0004】また、層間絶縁膜の表面に大きな段差があ
る場合、上層の配線層の形成時に、フォトリソグラフィ
技術において、フォーカス・マージンの不足から微細な
レジストパターンが形成できず、形成できたとしても、
大きな段差のために上層の配線層の断線および段差部で
の配線材料のエッチング残りが発生する。このため、層
間絶縁膜の表面が平坦になることも要求される。
る場合、上層の配線層の形成時に、フォトリソグラフィ
技術において、フォーカス・マージンの不足から微細な
レジストパターンが形成できず、形成できたとしても、
大きな段差のために上層の配線層の断線および段差部で
の配線材料のエッチング残りが発生する。このため、層
間絶縁膜の表面が平坦になることも要求される。
【0005】このような微細な多層配線で生じてくる問
題を解決するために、低い誘電率を有する層間絶縁膜を
適用する種々の手法が提案されている。例えば、月刊S
emiconductor World 1995年
8月号 26〜30頁に記載されている技術がある。そ
こで、この技術について図面を参照して説明する。図7
および図8は、この従来の技術を説明する2層の配線構
造の製造工程順の断面図である。
題を解決するために、低い誘電率を有する層間絶縁膜を
適用する種々の手法が提案されている。例えば、月刊S
emiconductor World 1995年
8月号 26〜30頁に記載されている技術がある。そ
こで、この技術について図面を参照して説明する。図7
および図8は、この従来の技術を説明する2層の配線構
造の製造工程順の断面図である。
【0006】図7(a)に示すように、シリコン基板の
表面上に厚い絶縁膜101が形成される。そして、この
厚い絶縁膜101上に、第1バリアメタル膜102、第
1配線金属膜103および第2バリアメタル膜104が
積層して形成される。さらに、この第2バリアメタル膜
104上にマスク絶縁膜105が形成され、フォトリソ
グラフィ技術でレジストマスク101aが設けられる。
表面上に厚い絶縁膜101が形成される。そして、この
厚い絶縁膜101上に、第1バリアメタル膜102、第
1配線金属膜103および第2バリアメタル膜104が
積層して形成される。さらに、この第2バリアメタル膜
104上にマスク絶縁膜105が形成され、フォトリソ
グラフィ技術でレジストマスク101aが設けられる。
【0007】その後、このレジストマスク101aをエ
ッチングマスクにしてマスク絶縁膜105が反応性イオ
ンエッチング(RIE)されハードマスク層105a,
105bが形成される。そして、レジストマスク101
aは除去され、ハードマスク層105a,105bをマ
スクにして第2バリアメタル膜104、第1配線金属膜
103および第1バリアメタル膜102が順次ドライエ
ッチングされる。このようにして、図7(b)に示すよ
うに、厚い絶縁膜101上に第1バリアメタル層102
aおよび102bが形成され、その上に第1配線層10
3aおよび103bが形成される。さらに、第1配線層
103aおよび103b上に第2バリアメタル層104
aおよび104bが形成されるようになる。
ッチングマスクにしてマスク絶縁膜105が反応性イオ
ンエッチング(RIE)されハードマスク層105a,
105bが形成される。そして、レジストマスク101
aは除去され、ハードマスク層105a,105bをマ
スクにして第2バリアメタル膜104、第1配線金属膜
103および第1バリアメタル膜102が順次ドライエ
ッチングされる。このようにして、図7(b)に示すよ
うに、厚い絶縁膜101上に第1バリアメタル層102
aおよび102bが形成され、その上に第1配線層10
3aおよび103bが形成される。さらに、第1配線層
103aおよび103b上に第2バリアメタル層104
aおよび104bが形成されるようになる。
【0008】次に、図7(c)に示すように、保護絶縁
膜106が全体を被覆するように形成され、次に、有機
SOG膜107形成される。ここで、保護絶縁膜106
としては絶縁性および耐湿性に優れる絶縁膜が使用され
る。例えば、化学気相成長(CVD)法であるプラズマ
CVD法で堆積されるシリコン酸化膜等が用いられるよ
うになる。これに対し、有機SOG膜107は誘電率が
シリコン酸化膜より小さくなるが、一般にその耐湿性は
あまり良くない。
膜106が全体を被覆するように形成され、次に、有機
SOG膜107形成される。ここで、保護絶縁膜106
としては絶縁性および耐湿性に優れる絶縁膜が使用され
る。例えば、化学気相成長(CVD)法であるプラズマ
CVD法で堆積されるシリコン酸化膜等が用いられるよ
うになる。これに対し、有機SOG膜107は誘電率が
シリコン酸化膜より小さくなるが、一般にその耐湿性は
あまり良くない。
【0009】次に、図7(d)に示すように、有機SO
G膜107は化学機械研磨(CMP)法で研磨され平坦
化される。ここで、保護絶縁膜106はエッチングスト
ッパ膜として機能する。このようにして、保護絶縁膜1
06と有機SOG膜107とで構成される第1層間絶縁
膜が形成される。ここで、有機SOG膜107の比誘電
率は3程度となり低誘電率絶縁膜である。ちなみにシリ
コン酸化膜の比誘電率は4程度である。
G膜107は化学機械研磨(CMP)法で研磨され平坦
化される。ここで、保護絶縁膜106はエッチングスト
ッパ膜として機能する。このようにして、保護絶縁膜1
06と有機SOG膜107とで構成される第1層間絶縁
膜が形成される。ここで、有機SOG膜107の比誘電
率は3程度となり低誘電率絶縁膜である。ちなみにシリ
コン酸化膜の比誘電率は4程度である。
【0010】次に、図8(a)に示すように、この第1
層間絶縁膜上に第2層間絶縁膜108が形成される。そ
して、第1配線層103a上の層間絶縁膜すなわち第2
層間絶縁膜108、保護絶縁膜106およびハードマス
ク層105aに第2のバリアメタル層104aに達する
スルーホール109が形成される。
層間絶縁膜上に第2層間絶縁膜108が形成される。そ
して、第1配線層103a上の層間絶縁膜すなわち第2
層間絶縁膜108、保護絶縁膜106およびハードマス
ク層105aに第2のバリアメタル層104aに達する
スルーホール109が形成される。
【0011】しかる後、図8(b)に示すように、スル
ーホール内に第2バリアメタル層104aに接続する金
属プラグ110が充填され、金属プラグ110に接続す
る第3バリアメタル層111、第2配線層112および
第4バリアメタル層113がそれぞれ形成される。
ーホール内に第2バリアメタル層104aに接続する金
属プラグ110が充填され、金属プラグ110に接続す
る第3バリアメタル層111、第2配線層112および
第4バリアメタル層113がそれぞれ形成される。
【0012】このような配線構造では、互いに隣接する
第1配線層103aと103bとが、保護絶縁膜106
と有機SOG膜107とで構成される絶縁膜を挟んで厚
い絶縁膜101上に形成されるようになる。また、下層
の配線領域に形成される層間絶縁膜は平坦化されてい
る。
第1配線層103aと103bとが、保護絶縁膜106
と有機SOG膜107とで構成される絶縁膜を挟んで厚
い絶縁膜101上に形成されるようになる。また、下層
の配線領域に形成される層間絶縁膜は平坦化されてい
る。
【0013】
【発明が解決しようとする課題】しかし、以上に説明し
たような従来の技術では、半導体装置の配線構造におい
て、配線間隔の狭い領域にも低誘電率絶縁膜が形成され
る。すなわち、隣接する配線間に形成される絶縁膜は保
護絶縁膜106と低誘電率絶縁膜である有機SOG膜1
07とで構成される。しかし、配線底面に存在する厚い
絶縁膜101はシリコン酸化膜等で形成されている。こ
のため、隣接する配線、例えば、第1配線層103aと
103bとの側面間に生じる寄生容量は低減するが、配
線の下部間の厚い絶縁膜101を通して生じるようにな
る寄生容量すなわちフリンジ効果による寄生容量は低減
しない。
たような従来の技術では、半導体装置の配線構造におい
て、配線間隔の狭い領域にも低誘電率絶縁膜が形成され
る。すなわち、隣接する配線間に形成される絶縁膜は保
護絶縁膜106と低誘電率絶縁膜である有機SOG膜1
07とで構成される。しかし、配線底面に存在する厚い
絶縁膜101はシリコン酸化膜等で形成されている。こ
のため、隣接する配線、例えば、第1配線層103aと
103bとの側面間に生じる寄生容量は低減するが、配
線の下部間の厚い絶縁膜101を通して生じるようにな
る寄生容量すなわちフリンジ効果による寄生容量は低減
しない。
【0014】また、従来の技術では配線の断面形状が逆
テーパになり易い上に、保護絶縁膜106がオーバーハ
ング形状になり易い。このために、配線間隔の狭い領域
に低誘電率絶縁膜を充填することが困難になる。そし
て、配線構造の信頼性が低下するようになる。これは、
半導体装置が微細構造になり配線間隔が狭くなるほど顕
著になる。そして、このような配線構造の信頼性の低下
のために、層間絶縁膜の低誘電率化に限界が生じてく
る。
テーパになり易い上に、保護絶縁膜106がオーバーハ
ング形状になり易い。このために、配線間隔の狭い領域
に低誘電率絶縁膜を充填することが困難になる。そし
て、配線構造の信頼性が低下するようになる。これは、
半導体装置が微細構造になり配線間隔が狭くなるほど顕
著になる。そして、このような配線構造の信頼性の低下
のために、層間絶縁膜の低誘電率化に限界が生じてく
る。
【0015】本発明の目的は、微細配線構造の信頼性を
向上させるとともにその高性能化を容易にし、微細な多
層配線層に対応できる配線構造とその製造方法を提供す
ることにある。
向上させるとともにその高性能化を容易にし、微細な多
層配線層に対応できる配線構造とその製造方法を提供す
ることにある。
【0016】
【課題を解決するための手段】このために本発明の半導
体装置では、半導体素子を有する半導体基板上に層間絶
縁膜を介して複数の配線が配設され、前記配線の側壁に
その表面が順テーパ形状の第1の絶縁膜が形成され、前
記第1の絶縁膜で被覆された配線間に第2の絶縁膜が充
填されている。
体装置では、半導体素子を有する半導体基板上に層間絶
縁膜を介して複数の配線が配設され、前記配線の側壁に
その表面が順テーパ形状の第1の絶縁膜が形成され、前
記第1の絶縁膜で被覆された配線間に第2の絶縁膜が充
填されている。
【0017】さらには、前記半導体基板上の層間絶縁膜
のうち前記第1の絶縁膜で被覆された配線間下部の前記
層間絶縁膜が所定の深さに掘り下げられ、前記配線間お
よび前記層間絶縁膜の掘り下げられた領域に前記第2の
絶縁膜が充填されている。
のうち前記第1の絶縁膜で被覆された配線間下部の前記
層間絶縁膜が所定の深さに掘り下げられ、前記配線間お
よび前記層間絶縁膜の掘り下げられた領域に前記第2の
絶縁膜が充填されている。
【0018】そして、前記第2の絶縁膜の誘電率は前記
層間絶縁膜の誘電率より小さくなるように設定されてい
る。
層間絶縁膜の誘電率より小さくなるように設定されてい
る。
【0019】ここで、前記層間絶縁膜はシリコン酸化膜
で構成され前記第1の絶縁膜はシリコンキシナイトライ
ド膜で構成されている。
で構成され前記第1の絶縁膜はシリコンキシナイトライ
ド膜で構成されている。
【0020】また、半導体基板上に形成される多層配線
構造において、下層の配線構造および上層の配線構造が
共に上記のような配線構造になるように形成されてい
る。
構造において、下層の配線構造および上層の配線構造が
共に上記のような配線構造になるように形成されてい
る。
【0021】また、本発明の半導体装置の製造方法は、
半導体基板上に層間絶縁膜を介して金属膜とマスク絶縁
膜とを積層して形成する工程と、前記マスク絶縁膜をパ
ターニングしてハードマスク層を形成し前記ハードマス
ク層をエッチングマスクに前記金属膜をドライエッチン
グし配線を形成する工程と、前記配線の側壁にサイドウ
ォール絶縁層を形成すると共に前記配線間下部の前記層
間絶縁膜を所定の深さに掘り下げる工程と、前記配線間
および前記層間絶縁膜の掘り下げられた領域に低誘電率
絶縁膜を充填する工程とを含む。
半導体基板上に層間絶縁膜を介して金属膜とマスク絶縁
膜とを積層して形成する工程と、前記マスク絶縁膜をパ
ターニングしてハードマスク層を形成し前記ハードマス
ク層をエッチングマスクに前記金属膜をドライエッチン
グし配線を形成する工程と、前記配線の側壁にサイドウ
ォール絶縁層を形成すると共に前記配線間下部の前記層
間絶縁膜を所定の深さに掘り下げる工程と、前記配線間
および前記層間絶縁膜の掘り下げられた領域に低誘電率
絶縁膜を充填する工程とを含む。
【0022】あるいは、本発明の半導体装置の製造方法
は、半導体基板上に層間絶縁膜とエッチングストッパ膜
と中間の層間絶縁膜とをこの順に積層して形成する工程
と、前記中間の層間絶縁膜上に金属膜とマスク絶縁膜と
を積層して形成する工程と、前記マスク絶縁膜をパター
ニングしてハードマスク層を形成し前記ハードマスク層
をエッチングマスクに前記金属膜をドライエッチングし
配線を形成する工程と、前記エッチングストッパ膜で前
記層間絶縁膜のエッチングを防止しながら、前記配線の
側壁にサイドウォール絶縁層を形成すると同時に前記配
線間下部の前記中間の層間絶縁膜をエッチング除去する
工程と、前記配線間および前記中間の層間絶縁膜の除去
された領域に低誘電率絶縁膜を充填する工程とを含む。
は、半導体基板上に層間絶縁膜とエッチングストッパ膜
と中間の層間絶縁膜とをこの順に積層して形成する工程
と、前記中間の層間絶縁膜上に金属膜とマスク絶縁膜と
を積層して形成する工程と、前記マスク絶縁膜をパター
ニングしてハードマスク層を形成し前記ハードマスク層
をエッチングマスクに前記金属膜をドライエッチングし
配線を形成する工程と、前記エッチングストッパ膜で前
記層間絶縁膜のエッチングを防止しながら、前記配線の
側壁にサイドウォール絶縁層を形成すると同時に前記配
線間下部の前記中間の層間絶縁膜をエッチング除去する
工程と、前記配線間および前記中間の層間絶縁膜の除去
された領域に低誘電率絶縁膜を充填する工程とを含む。
【0023】このように、本発明の半導体装置では配線
の側壁に形成されるサイドウォール絶縁層の表面は順テ
ーパ状になる。このために、配線間隔の狭い領域にも低
誘電率絶縁膜が容易に充填されるようになる。また、配
線間下部の領域の層間絶縁膜に溝が設けられる。そし
て、この溝内にも低誘電率絶縁膜が充填される。このた
めに、配線の下部間の層間絶縁膜を通して生じるように
なる寄生容量すなわちフリンジ効果による寄生容量は大
幅に低減するようになる。
の側壁に形成されるサイドウォール絶縁層の表面は順テ
ーパ状になる。このために、配線間隔の狭い領域にも低
誘電率絶縁膜が容易に充填されるようになる。また、配
線間下部の領域の層間絶縁膜に溝が設けられる。そし
て、この溝内にも低誘電率絶縁膜が充填される。このた
めに、配線の下部間の層間絶縁膜を通して生じるように
なる寄生容量すなわちフリンジ効果による寄生容量は大
幅に低減するようになる。
【0024】
【発明の実施の形態】次に、図面を参照して本発明の実
施の形態を説明する。図1は本発明の第1の実施の形態
を説明するための配線部の断面図である。そして、図2
および図3はこのような配線部構造を製造するための工
程順の断面図である。
施の形態を説明する。図1は本発明の第1の実施の形態
を説明するための配線部の断面図である。そして、図2
および図3はこのような配線部構造を製造するための工
程順の断面図である。
【0025】図1に示すように、例えばシリコン基板等
の半導体基板の表面に形成された第1層間絶縁膜1上に
複数の下層配線2および2aが形成されている。このよ
うな下層配線2および2aの上面にはハードマスク層3
が形成され、これらの側壁にはサイドウォール絶縁層4
が設けられている。ここで、サイドウォール絶縁層4は
順テーパ形状の無機絶縁膜で構成されている。また、下
層配線間の第1層間絶縁膜には溝5が形成されている。
の半導体基板の表面に形成された第1層間絶縁膜1上に
複数の下層配線2および2aが形成されている。このよ
うな下層配線2および2aの上面にはハードマスク層3
が形成され、これらの側壁にはサイドウォール絶縁層4
が設けられている。ここで、サイドウォール絶縁層4は
順テーパ形状の無機絶縁膜で構成されている。また、下
層配線間の第1層間絶縁膜には溝5が形成されている。
【0026】そして、この下層配線2あるいは2a間、
配線間隔の広い領域を充填するように低誘電率絶縁膜6
が形成されている。ここで、第1層間絶縁膜1は通常の
シリコン酸化膜で構成されその比誘電率は4程度にな
る。これに対し、低誘電率絶縁膜6は有機絶縁膜等で構
成されその比誘電率は第1層間絶縁膜1より小さくなる
ように設定される。
配線間隔の広い領域を充填するように低誘電率絶縁膜6
が形成されている。ここで、第1層間絶縁膜1は通常の
シリコン酸化膜で構成されその比誘電率は4程度にな
る。これに対し、低誘電率絶縁膜6は有機絶縁膜等で構
成されその比誘電率は第1層間絶縁膜1より小さくなる
ように設定される。
【0027】このようにして形成された下層の配線層を
被覆するように、第2層間絶縁膜7が形成される。そし
て、この第2層間絶縁膜の所定の領域に金属プラグ8が
形成され下層配線2と電気接続される。そして、第2層
間絶縁膜7上に上層配線9が形成され、この金属プラグ
8と電気接続されるようになる。ここで、第2層間絶縁
膜7は耐湿性の高い通常のシリコン酸化膜等で構成され
る。
被覆するように、第2層間絶縁膜7が形成される。そし
て、この第2層間絶縁膜の所定の領域に金属プラグ8が
形成され下層配線2と電気接続される。そして、第2層
間絶縁膜7上に上層配線9が形成され、この金属プラグ
8と電気接続されるようになる。ここで、第2層間絶縁
膜7は耐湿性の高い通常のシリコン酸化膜等で構成され
る。
【0028】また、上述した下層の配線層の場合と同様
に、この上層配線9の上面にはハードマスク層3が形成
され、これらの側壁にはサイドウォール絶縁層4が設け
られている。そして、上層配線間の第2層間絶縁膜7に
溝が形成され、これらの間には低誘電率絶縁膜6が形成
されている。
に、この上層配線9の上面にはハードマスク層3が形成
され、これらの側壁にはサイドウォール絶縁層4が設け
られている。そして、上層配線間の第2層間絶縁膜7に
溝が形成され、これらの間には低誘電率絶縁膜6が形成
されている。
【0029】以上に説明したように、本実施の形態での
配線構造の特徴は、配線の側壁に順テーパ形状のサイド
ウォール絶縁層が形成され、さらに、配線間に対応する
配線下の層間絶縁膜に溝5が設けられて、上記配線間に
低誘電率絶縁膜6が充填されている点にある。
配線構造の特徴は、配線の側壁に順テーパ形状のサイド
ウォール絶縁層が形成され、さらに、配線間に対応する
配線下の層間絶縁膜に溝5が設けられて、上記配線間に
低誘電率絶縁膜6が充填されている点にある。
【0030】次に、以上のような配線構造の製造方法を
図2と図3に基づいて説明する。図2(a)に示すよう
に、シリコン酸化膜等で第1層間絶縁膜1がシリコン基
板上に形成される。そして、この第1層間絶縁膜1上に
配線金属膜10が形成される。ここで、配線金属膜10
はスパッタ法等で堆積される膜厚が500nm程度のア
ルミ銅(AlCu)等の合金膜である。あるいはチタン
(Ti)、窒化チタン(TiN)およびアルミ銅等の積
層金属膜である。
図2と図3に基づいて説明する。図2(a)に示すよう
に、シリコン酸化膜等で第1層間絶縁膜1がシリコン基
板上に形成される。そして、この第1層間絶縁膜1上に
配線金属膜10が形成される。ここで、配線金属膜10
はスパッタ法等で堆積される膜厚が500nm程度のア
ルミ銅(AlCu)等の合金膜である。あるいはチタン
(Ti)、窒化チタン(TiN)およびアルミ銅等の積
層金属膜である。
【0031】次に、この配線金属膜10の表面にマスク
絶縁膜11が形成される。このマスク絶縁膜11はプラ
ズマCVD法で堆積される膜厚300nmのシリコンオ
キシナイトライド膜である。そして、フォトリソグラフ
ィ技術でレジストマスク12が形成される。ここで、レ
ジストマスク12のパターン間隔は0.3μm程度に設
定される。
絶縁膜11が形成される。このマスク絶縁膜11はプラ
ズマCVD法で堆積される膜厚300nmのシリコンオ
キシナイトライド膜である。そして、フォトリソグラフ
ィ技術でレジストマスク12が形成される。ここで、レ
ジストマスク12のパターン間隔は0.3μm程度に設
定される。
【0032】次に、図2(b)に示すように、マスク絶
縁膜11がレジストマスク12をエッチングマスクにし
たRIEで加工されハードマスク層3が形成される。こ
こで、RIEの反応ガスとしてはCF4 とO2 の混合ガ
スが使用される。そして、レジストマスク12は除去さ
れ、ハードマスク層3をマスクにして配線金属膜10が
RIEでパターニングされる。このようにして、下層配
線2および2aが形成される。ここで、RIEの反応ガ
スとしてはCl2 とBCl3 とCF4 の混合ガスが使用
される。
縁膜11がレジストマスク12をエッチングマスクにし
たRIEで加工されハードマスク層3が形成される。こ
こで、RIEの反応ガスとしてはCF4 とO2 の混合ガ
スが使用される。そして、レジストマスク12は除去さ
れ、ハードマスク層3をマスクにして配線金属膜10が
RIEでパターニングされる。このようにして、下層配
線2および2aが形成される。ここで、RIEの反応ガ
スとしてはCl2 とBCl3 とCF4 の混合ガスが使用
される。
【0033】次に、図2(c)に示すように下層配線2
および2a、ハードマスク層3および第1層間絶縁膜1
を被覆するようにサイドウォール用絶縁膜13が形成さ
れる。このサイドウォール用絶縁膜はプラズマCVD法
で堆積される膜厚が300nm程度のシリコンオキシナ
イトライド膜である。
および2a、ハードマスク層3および第1層間絶縁膜1
を被覆するようにサイドウォール用絶縁膜13が形成さ
れる。このサイドウォール用絶縁膜はプラズマCVD法
で堆積される膜厚が300nm程度のシリコンオキシナ
イトライド膜である。
【0034】次に、異方性の高いRIEで全面のエッチ
ングすなわちエッチバックがなされる。ここで、RIE
の反応ガスとしてはCF4 とO2 の混合ガスが使用され
る。このエッチバックの工程で、図2(d)に示すよう
なサイドウォール絶縁層4が下層配線2および2aの側
壁に形成される。ここで、このようにして形成されるサ
イドウォール絶縁層4は順テーパ形状になる。
ングすなわちエッチバックがなされる。ここで、RIE
の反応ガスとしてはCF4 とO2 の混合ガスが使用され
る。このエッチバックの工程で、図2(d)に示すよう
なサイドウォール絶縁層4が下層配線2および2aの側
壁に形成される。ここで、このようにして形成されるサ
イドウォール絶縁層4は順テーパ形状になる。
【0035】次に、図2(d)に示すようにハードマス
ク層3およびサイドウォール絶縁層4をエッチングマス
クにしてRIEで第1層間絶縁膜1の表面がエッチング
される。このようにして、その深さが0.3μm程度の
溝5が形成される。ここで、RIEの反応ガスとしてC
H2 F2 とCF4 の混合ガスが使用される。
ク層3およびサイドウォール絶縁層4をエッチングマス
クにしてRIEで第1層間絶縁膜1の表面がエッチング
される。このようにして、その深さが0.3μm程度の
溝5が形成される。ここで、RIEの反応ガスとしてC
H2 F2 とCF4 の混合ガスが使用される。
【0036】次に、図3(a)に示すように、低誘電率
絶縁膜6が全面に形成される。例えば、有機SOG膜を
形成する塗布溶液が全面に回転塗布される。ここで、塗
布溶液は、上記の第1層間絶縁膜1に形成された溝5、
ハードマスク層3およびサイドウォール絶縁層4で覆わ
れた下層配線2および2aの間に充填される。次に、熱
処理が施されて塗布溶液は熱硬化され、上記の有機SO
G膜が形成されることになる。このように形成される有
機SOG膜の比誘電率は3以下になる。
絶縁膜6が全面に形成される。例えば、有機SOG膜を
形成する塗布溶液が全面に回転塗布される。ここで、塗
布溶液は、上記の第1層間絶縁膜1に形成された溝5、
ハードマスク層3およびサイドウォール絶縁層4で覆わ
れた下層配線2および2aの間に充填される。次に、熱
処理が施されて塗布溶液は熱硬化され、上記の有機SO
G膜が形成されることになる。このように形成される有
機SOG膜の比誘電率は3以下になる。
【0037】次に、この低誘電率絶縁膜6である有機S
OG膜はCMP法で研磨され平坦化される。そして、不
要の部分は除去されて、図3(b)に示すように、下層
配線2あるいは2a間に平坦化された低誘電率絶縁膜6
が形成されるようになる。ここで、ハードマスク層3は
CMPのエッチングストッパとして機能する。以上のよ
うにして下層の配線層が形成される。
OG膜はCMP法で研磨され平坦化される。そして、不
要の部分は除去されて、図3(b)に示すように、下層
配線2あるいは2a間に平坦化された低誘電率絶縁膜6
が形成されるようになる。ここで、ハードマスク層3は
CMPのエッチングストッパとして機能する。以上のよ
うにして下層の配線層が形成される。
【0038】次に、図3(c)に示すように、ハードマ
スク層3および低誘電率絶縁膜6を被覆するように、第
2層間絶縁膜7が形成される。ここで、第2層間絶縁膜
7はプラズマCVD法で堆積された膜厚500nm程度
のシリコン酸化膜である。
スク層3および低誘電率絶縁膜6を被覆するように、第
2層間絶縁膜7が形成される。ここで、第2層間絶縁膜
7はプラズマCVD法で堆積された膜厚500nm程度
のシリコン酸化膜である。
【0039】次に、ハードマスク層3および第2層間絶
縁膜7の所定の領域にスルーホール14が設けられ、こ
のスルーホール14に金属プラグ8が充填されて下層配
線2に電気接続するようになる。ここで、この金属プラ
グ8は、例えばCVD法によるタングステン膜の成膜と
CMP法による研磨とで形成される。
縁膜7の所定の領域にスルーホール14が設けられ、こ
のスルーホール14に金属プラグ8が充填されて下層配
線2に電気接続するようになる。ここで、この金属プラ
グ8は、例えばCVD法によるタングステン膜の成膜と
CMP法による研磨とで形成される。
【0040】次に、図1で説明したように上層の配線層
が形成される。ここで、この形成方法は先述した下層の
配線層の形成方法と同じである。すなわち、上層配線9
上にハードマスク層3、その側壁にサイドウォール絶縁
層4がそれぞれ形成され、第2層間絶縁膜7にも溝が形
成される。そして、上層配線間に低誘電率絶縁膜6が充
填されるようになる。
が形成される。ここで、この形成方法は先述した下層の
配線層の形成方法と同じである。すなわち、上層配線9
上にハードマスク層3、その側壁にサイドウォール絶縁
層4がそれぞれ形成され、第2層間絶縁膜7にも溝が形
成される。そして、上層配線間に低誘電率絶縁膜6が充
填されるようになる。
【0041】以上に説明したように、本発明では配線間
の下地の層間絶縁膜に溝が設けられる。そして、この溝
内にも低誘電率絶縁膜が充填される。このために、配線
の下部間の層間絶縁膜を通して生じるようになる寄生容
量すなわちフリンジ効果による寄生容量は大幅に低減す
る。
の下地の層間絶縁膜に溝が設けられる。そして、この溝
内にも低誘電率絶縁膜が充填される。このために、配線
の下部間の層間絶縁膜を通して生じるようになる寄生容
量すなわちフリンジ効果による寄生容量は大幅に低減す
る。
【0042】また、配線の側壁に形成されるサイドウォ
ール絶縁層の表面は順テーパ状になる。このために、配
線間隔の狭い領域にも低誘電率絶縁膜が容易に充填され
るようになる。
ール絶縁層の表面は順テーパ状になる。このために、配
線間隔の狭い領域にも低誘電率絶縁膜が容易に充填され
るようになる。
【0043】次に、本発明の第2の実施の形態を説明す
る。図4は第2の実施の形態を説明するための配線部の
断面図である。そして、図5および図6はこのような配
線部構造を製造するための工程順の断面図である。ここ
で、第1の実施の形態の場合と同一のものは同一符号で
示される。
る。図4は第2の実施の形態を説明するための配線部の
断面図である。そして、図5および図6はこのような配
線部構造を製造するための工程順の断面図である。ここ
で、第1の実施の形態の場合と同一のものは同一符号で
示される。
【0044】図4に示すように、シリコン基板等の半導
体基板の表面に形成された第1層間絶縁膜1上に、膜厚
の薄い第1ストッパ膜15が形成されている。そして、
この第1ストッパ膜15上に中間絶縁層16が形成され
ている。この中間絶縁層16上に複数の下層配線2ある
いは2a等が形成されるようになる。
体基板の表面に形成された第1層間絶縁膜1上に、膜厚
の薄い第1ストッパ膜15が形成されている。そして、
この第1ストッパ膜15上に中間絶縁層16が形成され
ている。この中間絶縁層16上に複数の下層配線2ある
いは2a等が形成されるようになる。
【0045】そして、第1の実施の形態と同様に、この
ような下層配線2および2aの上面にはハードマスク層
3aが形成され、これらの側壁にはサイドウォール絶縁
層4aが設けられている。ここで、サイドウォール絶縁
層4aは順テーパ形状の無機絶縁膜で構成される。
ような下層配線2および2aの上面にはハードマスク層
3aが形成され、これらの側壁にはサイドウォール絶縁
層4aが設けられている。ここで、サイドウォール絶縁
層4aは順テーパ形状の無機絶縁膜で構成される。
【0046】そして、この下層配線2,2aあるいは中
間絶縁層16間および配線間隔の広い領域を充填するよ
うに低誘電率絶縁膜6が形成されている。
間絶縁層16間および配線間隔の広い領域を充填するよ
うに低誘電率絶縁膜6が形成されている。
【0047】このようにして形成された下層の配線層を
被覆するように、第2層間絶縁膜7、第2ストッパ膜1
7および中間絶縁層16が積層して形成される。そし
て、この積層絶縁膜の所定の領域に金属プラグ8が形成
され下層配線2と電気接続される。そして、中間絶縁層
16上に上層配線9が形成され、この金属プラグ9と電
気接続されるようになる。
被覆するように、第2層間絶縁膜7、第2ストッパ膜1
7および中間絶縁層16が積層して形成される。そし
て、この積層絶縁膜の所定の領域に金属プラグ8が形成
され下層配線2と電気接続される。そして、中間絶縁層
16上に上層配線9が形成され、この金属プラグ9と電
気接続されるようになる。
【0048】また、上述した下層の配線層の場合と同様
に、この上層配線9の上面にはハードマスク層3aが形
成され、これらの側壁にはサイドウォール絶縁層4aが
設けられている。そして、上層配線間には低誘電率絶縁
膜6が形成されている。
に、この上層配線9の上面にはハードマスク層3aが形
成され、これらの側壁にはサイドウォール絶縁層4aが
設けられている。そして、上層配線間には低誘電率絶縁
膜6が形成されている。
【0049】次に、以上のような配線構造の製造方法を
図5と図6に基づいて説明する。
図5と図6に基づいて説明する。
【0050】図5(a)に示すように、シリコン酸化膜
である第1層間絶縁膜1上に第1ストッパ膜2が形成さ
れ、この第1ストッパ膜2上にCVD法で第1中間絶縁
膜18が形成される。ここで、第1ストッパ膜2は膜厚
50nm程度のシリコン窒化膜である。また、第1中間
絶縁膜18は膜厚が300nm程度のシリコン酸化膜で
ある。ここで、第1ストッパ膜2としてシリコン窒化膜
の代わりにシリコノキシナイトライド膜が用いられても
よい。
である第1層間絶縁膜1上に第1ストッパ膜2が形成さ
れ、この第1ストッパ膜2上にCVD法で第1中間絶縁
膜18が形成される。ここで、第1ストッパ膜2は膜厚
50nm程度のシリコン窒化膜である。また、第1中間
絶縁膜18は膜厚が300nm程度のシリコン酸化膜で
ある。ここで、第1ストッパ膜2としてシリコン窒化膜
の代わりにシリコノキシナイトライド膜が用いられても
よい。
【0051】次に、第1中間絶縁膜18上に配線金属膜
10が形成される。ここで、配線金属膜10は第1の実
施の形態で説明したような金属膜である。
10が形成される。ここで、配線金属膜10は第1の実
施の形態で説明したような金属膜である。
【0052】次に、この配線金属膜10の表面にマスク
絶縁膜11aが形成される。このマスク絶縁膜11aは
プラズマCVD法で堆積される膜厚800nmのシリコ
ン酸化膜である。そして、第1の実施の形態と同様に、
フォトリソグラフィ技術でレジストマスク12が形成さ
れる。ここで、レジストマスク12のパターン間隔は
0.5μm程度に設定される。
絶縁膜11aが形成される。このマスク絶縁膜11aは
プラズマCVD法で堆積される膜厚800nmのシリコ
ン酸化膜である。そして、第1の実施の形態と同様に、
フォトリソグラフィ技術でレジストマスク12が形成さ
れる。ここで、レジストマスク12のパターン間隔は
0.5μm程度に設定される。
【0053】次に、図5(b)に示すように、マスク絶
縁膜11aがレジストマスク12をエッチングマスクに
したRIEで加工されハードマスク層3aが形成され
る。ここで、RIEの反応ガスとしてはCHF3 ガスが
使用される。そして、レジストマスク12は除去され、
第1の実施の形態と同様に、ハードマスク層3aをマス
クにして配線金属膜10がRIEでパターニングされ
る。
縁膜11aがレジストマスク12をエッチングマスクに
したRIEで加工されハードマスク層3aが形成され
る。ここで、RIEの反応ガスとしてはCHF3 ガスが
使用される。そして、レジストマスク12は除去され、
第1の実施の形態と同様に、ハードマスク層3aをマス
クにして配線金属膜10がRIEでパターニングされ
る。
【0054】次に、図5(c)に示すように下層配線2
および2a、ハードマスク層3aおよび第1中間絶縁膜
18を被覆するようにサイドウォール用絶縁膜13aが
形成される。このサイドウォール用絶縁膜はプラズマC
VD法で堆積される膜厚が200nm程度のシリコン酸
化膜である。
および2a、ハードマスク層3aおよび第1中間絶縁膜
18を被覆するようにサイドウォール用絶縁膜13aが
形成される。このサイドウォール用絶縁膜はプラズマC
VD法で堆積される膜厚が200nm程度のシリコン酸
化膜である。
【0055】次に、第1の実施の形態で説明したよう
に、異方性RIEによる全面のエッチバックがなされ
る。ここで、RIEの反応ガスとしてはCHF3 ガスが
使用される。このエッチバックの工程で、配線間の第1
中間絶縁膜18もエッチング除去される。ここで、第1
ストッパ膜15は、第1層間絶縁膜1がこのエッチバッ
ク工程でエッチングされるのを防止する役割を有する。
に、異方性RIEによる全面のエッチバックがなされ
る。ここで、RIEの反応ガスとしてはCHF3 ガスが
使用される。このエッチバックの工程で、配線間の第1
中間絶縁膜18もエッチング除去される。ここで、第1
ストッパ膜15は、第1層間絶縁膜1がこのエッチバッ
ク工程でエッチングされるのを防止する役割を有する。
【0056】このようにして、図6(a)に示すよう
に、下層配線2および2aの上面にハードマスク層3a
が形成され、これらの側壁にサイドウォール絶縁層4a
が形成される。ここで、形成されたサイドウォール絶縁
層4は順テーパ形状になる。
に、下層配線2および2aの上面にハードマスク層3a
が形成され、これらの側壁にサイドウォール絶縁層4a
が形成される。ここで、形成されたサイドウォール絶縁
層4は順テーパ形状になる。
【0057】次に、図6(b)に示すように、第1の実
施の形態と同様に平坦化された低誘電率絶縁膜6が全面
に形成される。以上のようにして下層の配線層が形成さ
れることになる。ここで、低誘電率絶縁膜6として、吸
湿性のある有機絶縁膜、例えばポリイミド膜等が用いら
れてもよい。あるいは、SiOF膜、SiBN膜等の無
機絶縁膜が使用されてもよい。
施の形態と同様に平坦化された低誘電率絶縁膜6が全面
に形成される。以上のようにして下層の配線層が形成さ
れることになる。ここで、低誘電率絶縁膜6として、吸
湿性のある有機絶縁膜、例えばポリイミド膜等が用いら
れてもよい。あるいは、SiOF膜、SiBN膜等の無
機絶縁膜が使用されてもよい。
【0058】次に、図6(b)に示すように、ハードマ
スク層3aおよび低誘電率絶縁膜6を被覆するように、
第2層間絶縁膜7、第2ストッパ膜17および第2中間
絶縁膜19の積層絶縁膜が形成される。ここで、第2層
間絶縁膜7はプラズマCVD法で堆積された膜厚200
nm程度のシリコン酸化膜であり、第2ストッパ膜17
は膜厚50nm程度のシリコン窒化膜である。また、第
2中間絶縁膜19は膜厚が300nm程度のシリコン酸
化膜である次に、ハードマスク層3aおよび上記の積層
絶縁膜の所定の領域にスルーホール14が設けられ、こ
のスルーホール14に金属プラグ8が充填されて下層配
線2に電気接続するようになる。
スク層3aおよび低誘電率絶縁膜6を被覆するように、
第2層間絶縁膜7、第2ストッパ膜17および第2中間
絶縁膜19の積層絶縁膜が形成される。ここで、第2層
間絶縁膜7はプラズマCVD法で堆積された膜厚200
nm程度のシリコン酸化膜であり、第2ストッパ膜17
は膜厚50nm程度のシリコン窒化膜である。また、第
2中間絶縁膜19は膜厚が300nm程度のシリコン酸
化膜である次に、ハードマスク層3aおよび上記の積層
絶縁膜の所定の領域にスルーホール14が設けられ、こ
のスルーホール14に金属プラグ8が充填されて下層配
線2に電気接続するようになる。
【0059】次に、図4で説明したように上層の配線層
が形成される。ここで、この形成方法は先述した下層の
配線層の形成方法と同じである。すなわち、中間絶縁層
16上に上層配線9が形成され、上層配線9の上面にハ
ードマスク層3a、その側壁にサイドウォール絶縁層4
aがそれぞれ形成される。そして、上層配線間に低誘電
率絶縁膜6が充填されるようになる。
が形成される。ここで、この形成方法は先述した下層の
配線層の形成方法と同じである。すなわち、中間絶縁層
16上に上層配線9が形成され、上層配線9の上面にハ
ードマスク層3a、その側壁にサイドウォール絶縁層4
aがそれぞれ形成される。そして、上層配線間に低誘電
率絶縁膜6が充填されるようになる。
【0060】この場合も、第1の実施の形態と同様に、
配線間に形成される低誘電率絶縁膜は、配線底面の位置
より深い領域まで充填されている。このために、隣接す
る配線の下部間すなわち配線の端部間に形成される寄生
容量も低減されるようになる。また、この第2の実施の
形態では、第1ストッパ膜15あるいは第2ストッパ膜
17のようなストッパ膜が使用されて一定の深さの溝が
形成される。このために、半導体基板面内での溝の深さ
の均一性が第1の実施の形態の場合より大幅に向上する
ようになる。
配線間に形成される低誘電率絶縁膜は、配線底面の位置
より深い領域まで充填されている。このために、隣接す
る配線の下部間すなわち配線の端部間に形成される寄生
容量も低減されるようになる。また、この第2の実施の
形態では、第1ストッパ膜15あるいは第2ストッパ膜
17のようなストッパ膜が使用されて一定の深さの溝が
形成される。このために、半導体基板面内での溝の深さ
の均一性が第1の実施の形態の場合より大幅に向上する
ようになる。
【0061】なお、本発明での低誘電率絶縁膜として
は、実施の形態で説明した以外に、HSQ(ハイドロゲ
ン シルセキオサン)、ポリアリルエーテル、フッ素化
ポリアリルエーテル、無機ポリシラザン、有機ポリシラ
ザン、BCB(ベンゾシクロブテン)、MSQ(メチル
シルセキオサン)、フッ素化ポリイミド、プラズマCF
ポリマー、プラズマCHポリマー、テフロンAF、パリ
レンN、AF−4(ポリパラキシリレン)、ポリナフタ
レンN等が使用される。
は、実施の形態で説明した以外に、HSQ(ハイドロゲ
ン シルセキオサン)、ポリアリルエーテル、フッ素化
ポリアリルエーテル、無機ポリシラザン、有機ポリシラ
ザン、BCB(ベンゾシクロブテン)、MSQ(メチル
シルセキオサン)、フッ素化ポリイミド、プラズマCF
ポリマー、プラズマCHポリマー、テフロンAF、パリ
レンN、AF−4(ポリパラキシリレン)、ポリナフタ
レンN等が使用される。
【0062】
【発明の効果】以上に説明したように、本発明では半導
体装置の配線構造において、配線底面に存在する層間絶
縁膜であって配線間に対応する領域が一定の深さ除去さ
れて溝が形成されるようになる。そして、配線間と共に
この溝部にも低誘電率絶縁膜が充填される。このため、
隣接する配線のフリンジ効果による寄生容量も低減し、
配線間の寄生容量が大幅に低減するようになる。この効
果は、特に微細配線になるほど顕著になる。
体装置の配線構造において、配線底面に存在する層間絶
縁膜であって配線間に対応する領域が一定の深さ除去さ
れて溝が形成されるようになる。そして、配線間と共に
この溝部にも低誘電率絶縁膜が充填される。このため、
隣接する配線のフリンジ効果による寄生容量も低減し、
配線間の寄生容量が大幅に低減するようになる。この効
果は、特に微細配線になるほど顕著になる。
【0063】また、本発明では配線の側壁に順テーパ形
状のサイドウォール絶縁層が形成される。このために、
配線間隔の狭い領域にも低誘電率絶縁膜を充填すること
が容易になる。そして、配線構造の信頼性が向上するよ
うになる。このような効果も、半導体装置が微細構造に
なり配線間隔が狭くなるほど顕著になる。
状のサイドウォール絶縁層が形成される。このために、
配線間隔の狭い領域にも低誘電率絶縁膜を充填すること
が容易になる。そして、配線構造の信頼性が向上するよ
うになる。このような効果も、半導体装置が微細構造に
なり配線間隔が狭くなるほど顕著になる。
【0064】このようにして、本発明は半導体装置の微
細化あるいは多機能化に伴う微細多層配線の高性能化お
よび信頼性の向上を容易にする。
細化あるいは多機能化に伴う微細多層配線の高性能化お
よび信頼性の向上を容易にする。
【図1】本発明の第1の実施の形態を説明するための配
線部の断面図である。
線部の断面図である。
【図2】上記の実施の形態の製造工程順の断面図であ
る。
る。
【図3】上記の実施の形態の製造工程順の断面図であ
る。
る。
【図4】本発明の第2の実施の形態を説明するための配
線部の断面図である。
線部の断面図である。
【図5】上記の実施の形態の製造工程順の断面図であ
る。
る。
【図6】上記の実施の形態の製造工程順の断面図であ
る。
る。
【図7】従来を技術を説明するための製造工程順の断面
図である。
図である。
【図8】従来を技術を説明するための製造工程順の断面
図である。
図である。
1 第1層間絶縁膜 2,2a 下層配線 3,3a,105a,105b ハードマスク層 4,4a サイドウォール絶縁層 5 溝 6 低誘電率絶縁膜 7 第2層間絶縁膜 8,110 金属プラグ 9 上層配線 10 配線金属膜 11,11a,105 マスク絶縁膜 12 レジストマスク 13,13a サイドウォール用絶縁膜 14,109 スルーホール 15 第1ストッパ膜 16 中間絶縁層 17 第2ストッパ膜 18 第1中間絶縁膜 19 第2中間絶縁膜 101 厚い絶縁膜 101a レジストマスク 102 第1バリアメタル膜 102a,102b 第1バリアメタル層 103 第1配線金属膜 103a,103b 第1配線層 104 第2バリアメタル膜 104a,104b 第2バリアメタル層 107 有機SOG膜 108 第2層間絶縁膜 111 第3バリアメタル層 112 第2配線層 113 第4バリアメタル層
Claims (7)
- 【請求項1】 半導体素子を有する半導体基板上に層間
絶縁膜を介して複数の配線が配設され、前記配線の側壁
にその表面が順テーパ形状の第1の絶縁膜が形成され、
前記第1の絶縁膜で被覆された配線間に第2の絶縁膜が
充填されていることを特徴とする半導体装置。 - 【請求項2】 前記半導体基板上の層間絶縁膜のうち前
記第1の絶縁膜で被覆された配線間下部の前記層間絶縁
膜が所定の深さに掘り下げられ、前記配線間および前記
層間絶縁膜の掘り下げられた領域に前記第2の絶縁膜が
充填されていることを特徴とする請求項1記載の半導体
装置。 - 【請求項3】 前記第2の絶縁膜の誘電率が前記層間絶
縁膜の誘電率より小さくなっていることを特徴とする請
求項1又は請求項2記載の半導体装置。 - 【請求項4】 前記層間絶縁膜がシリコン酸化膜で構成
され前記第1の絶縁膜がシリコンキシナイトライド膜で
構成されていることを特徴とする請求項1、請求項2又
は請求項3記載の半導体装置。 - 【請求項5】 半導体基板上に形成される多層配線構造
において、下層の配線構造および上層の配線構造が共に
請求項1、請求項2、請求項3あるいは請求項4記載の
配線構造になっていることを特徴とする半導体装置。 - 【請求項6】 半導体基板上に層間絶縁膜を介して金属
膜とマスク絶縁膜とを積層して形成する工程と、前記マ
スク絶縁膜をパターニングしてハードマスク層を形成し
前記ハードマスク層をエッチングマスクに前記金属膜を
ドライエッチングし配線を形成する工程と、前記配線の
側壁にサイドウォール絶縁層を形成すると共に前記配線
間下部の前記層間絶縁膜を所定の深さに掘り下げる工程
と、前記配線間および前記層間絶縁膜の掘り下げられた
領域に低誘電率絶縁膜を充填する工程と、を含むことを
特徴とする半導体装置の製造方法。 - 【請求項7】 半導体基板上に層間絶縁膜とエッチング
ストッパ膜と中間の層間絶縁膜とをこの順に積層して形
成する工程と、前記中間の層間絶縁膜上に金属膜とマス
ク絶縁膜とを積層して形成する工程と、前記マスク絶縁
膜をパターニングしてハードマスク層を形成し前記ハー
ドマスク層をエッチングマスクに前記金属膜をドライエ
ッチングし配線を形成する工程と、前記エッチングスト
ッパ膜で前記層間絶縁膜のエッチングを防止しながら、
前記配線の側壁にサイドウォール絶縁層を形成すると同
時に前記配線間下部の前記中間の層間絶縁膜をエッチン
グ除去する工程と、前記配線間および前記中間の層間絶
縁膜の除去された領域に低誘電率絶縁膜を充填する工程
と、を含むことを特徴とする半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8344726A JPH10189723A (ja) | 1996-12-25 | 1996-12-25 | 半導体装置およびその製造方法 |
EP97122827A EP0851491A3 (en) | 1996-12-25 | 1997-12-23 | Semiconductor device having multilevel interconnection structure and manufacturing method thereof |
TW086119749A TW357401B (en) | 1996-12-25 | 1997-12-23 | Semiconductor device having multilevel interconnection structure and manufacturing method thereof |
KR1019970073787A KR19980064633A (ko) | 1996-12-25 | 1997-12-24 | 다층 배선 구조를 갖는 반도체 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8344726A JPH10189723A (ja) | 1996-12-25 | 1996-12-25 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10189723A true JPH10189723A (ja) | 1998-07-21 |
Family
ID=18371508
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8344726A Pending JPH10189723A (ja) | 1996-12-25 | 1996-12-25 | 半導体装置およびその製造方法 |
Country Status (4)
Country | Link |
---|---|
EP (1) | EP0851491A3 (ja) |
JP (1) | JPH10189723A (ja) |
KR (1) | KR19980064633A (ja) |
TW (1) | TW357401B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6309958B1 (en) | 1998-09-08 | 2001-10-30 | Nec Corporation | Semiconductor device and method of manufacturing the same |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10121495A1 (de) * | 2001-05-03 | 2002-11-14 | Infineon Technologies Ag | Leiterbahnanordnung und Verfahren zur Herstellung einer gekapselten Leiterbahn |
DE10127934A1 (de) * | 2001-06-08 | 2002-12-19 | Infineon Technologies Ag | Leiterbahnanordnung und Verfahren zum Herstellen einer gekapselten Leiterbahnkopplung |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5416048A (en) * | 1993-04-16 | 1995-05-16 | Micron Semiconductor, Inc. | Method to slope conductor profile prior to dielectric deposition to improve dielectric step-coverage |
JPH08172132A (ja) * | 1994-09-15 | 1996-07-02 | Texas Instr Inc <Ti> | マルチレベル相互接続部の容量および性能を最適化する素子および方法 |
JPH08162528A (ja) * | 1994-10-03 | 1996-06-21 | Sony Corp | 半導体装置の層間絶縁膜構造 |
JPH1041382A (ja) * | 1996-04-29 | 1998-02-13 | Texas Instr Inc <Ti> | 集積回路レベル間絶縁構造 |
-
1996
- 1996-12-25 JP JP8344726A patent/JPH10189723A/ja active Pending
-
1997
- 1997-12-23 TW TW086119749A patent/TW357401B/zh active
- 1997-12-23 EP EP97122827A patent/EP0851491A3/en not_active Withdrawn
- 1997-12-24 KR KR1019970073787A patent/KR19980064633A/ko not_active Application Discontinuation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6309958B1 (en) | 1998-09-08 | 2001-10-30 | Nec Corporation | Semiconductor device and method of manufacturing the same |
Also Published As
Publication number | Publication date |
---|---|
TW357401B (en) | 1999-05-01 |
EP0851491A3 (en) | 1998-08-19 |
KR19980064633A (ko) | 1998-10-07 |
EP0851491A2 (en) | 1998-07-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990309 |