JPH10189649A - 化合物半導体素子及びその電極形成方法 - Google Patents

化合物半導体素子及びその電極形成方法

Info

Publication number
JPH10189649A
JPH10189649A JP35500896A JP35500896A JPH10189649A JP H10189649 A JPH10189649 A JP H10189649A JP 35500896 A JP35500896 A JP 35500896A JP 35500896 A JP35500896 A JP 35500896A JP H10189649 A JPH10189649 A JP H10189649A
Authority
JP
Japan
Prior art keywords
film
electrode
compound semiconductor
sputtering
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP35500896A
Other languages
English (en)
Inventor
Masahiko Sakata
昌彦 阪田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP35500896A priority Critical patent/JPH10189649A/ja
Publication of JPH10189649A publication Critical patent/JPH10189649A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4823—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a pin of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Led Device Packages (AREA)
  • Led Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】 パターン認識性の向上を図るに際して、ユー
ザーの要求されるＡｌ膜表面に応じた装置の使い分けを
行うことなく、マルチチャンバータイプのスパッタ装置
のみでの対応を可能とする。 【解決手段】 化合物半導体素子、特にＬＥＤにおい
て、ボンディングパッドとなるＡｌ膜７をスパッタにて
形成する際、通常のスパッタガスであるＡｒに微量のＮ
2，Ｏ2またはそれらの混合ガスを混入させることによ
り、Ａｌの結晶がデンドライト成長し、ＢＨＦで表面処
理することにより、２値化によるパターン認識が良好且
つボンダビリティーの優れたＡｌ膜７を得る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、発光ダイオード
（以下、ＬＥＤと略記）等の化合物半導体素子及びその
電極形成方法に係り、特に自動機によるワイヤボンディ
ングを施す際の二値化によるパターン認識を必要とする
電極(ボンディングパッド)の構成及びその形成方法に関
するものである。
【０００２】
【従来の技術】例えば３族−５族化合物半導体素子の一
つであるＬＥＤは、自動機によってアノード電極をボン
ディングパッドとしてワイヤボンディングを施す場合、
自動機にボンディングパッドのパターンを正しく認識さ
せるために、素子表面と電極表面の表面性の相違を光学
的に検知できるように、これら素子表面と電極表面の面
粗度を異ならせている。
【０００３】このような二値化でのパターン認識には、
ＬＥＤの素子表面が粗面状に形成され、アノード電極を
構成するＡｌ電極表面または該アノード電極の表面層を
構成するＡｌ薄膜の表面が鏡面状に形成される場合、あ
るいは逆に素子表面の鏡面性が高く、電極表面が粗面状
に形成される場合の２通りが存在する。
【０００４】従来では、前者の素子表面が粗面タイプ
で、Ａｌ電極表面は鏡面性が高いものが要求される場
合、あるいは鏡面性が高いＡｌ膜が要求されるものにつ
いては、後述するマルチチャンバータイプのスパッタ装
置を使用してＡｌ電極を形成し、後者の素子表面が鏡面
で、Ａｌ電極表面を粗面に粗す必要がある場合について
は、電子ビーム蒸着によってＡｌ膜を形成していた。
【０００５】マルチチャンバータイプのスパッタ装置
は、個々のプロセス処理を別々の室にて行うものであ
る。例えばエピタキシャルウェハの表層に成長したＰ型
ＧａＰエピタキシャル層上に、ＡｕＢｅ層、ＴｉＮ層、
Ａｌ層を順次形成して得られた電極層により上述のアノ
ード電極を該マルチチャンバータイプのスパッタ装置に
よって作るときは、ＴｉＮ層とＡｌ層を連続で成膜する
ことができる。
【０００６】この場合、ＴｉＮ及びＡｌは超高真空に維
持された個別の処理室においてスパッタを行うのであ
り、その結果、互いのスパッタ処理の影響を受けること
なく成膜することができる。また、スパッタチャンバー
を小型化することができるため、超高真空の維持が容易
であり、これによって高純度で鏡面性の高いＡｌ膜を得
ることができるという利点がある。
【０００７】
【発明が解決しようとする課題】しかしながら、マルチ
チャンバータイプのスパッタ装置によって得られたＡｌ
膜は、非常に結晶粒の小さな膜となる。このため、二値
化によるパターン認識性を向上させるために、Ａｌ膜の
表面をＢＨＦ等の処理剤でエッチング処理を施して、Ａ
ｌ膜表面を粗すようにしても、結晶粒界での選択的なエ
ッチングの進行が悪く、結果として良好なパターン認識
を行うために必要な乱反射が得られにくいという不具合
が生じるこのようなことから、二値化によるパターン認
識をＡｌ膜を粗面化することにより実現するタイプのも
のでは、Ａｌ膜を形成する装置として、高い鏡面性が得
られるマルチチャンバータイプのスパッタ装置は不向き
であり、一般的には粗面化処理が容易なＡｌ膜を形成す
ることが可能な電子ビーム蒸着機によってＡｌ膜を形成
している。
【０００８】このため、従来では二値化によるパターン
認識を良好なものとするために、化合物半導体素子表面
が粗面化されたタイプのものに対してはＡｌ膜を形成す
るに際してマルチチャンバースパッタ装置を使用し、逆
に、該素子表面を鏡面タイプとするタイプのものに対し
ては、電子ビーム蒸着機を使用するというようにタイプ
別に装置の使い分けが必要となり、作業効率が悪くなっ
てしまうという問題点があった。
【０００９】また、電子ビーム蒸着機を使用してＡｌを
蒸着する場合は、Ａｌ膜の下層となるＴｉＮ等をスパッ
タ装置で蒸着したうえ、一旦、大気に晒す処理を経た
後、Ａｌを蒸着することになるので、その分、ＴｉＮ／
Ａｌ界面でのトラブルが発生するリスクが増える等の問
題点もあった。
【００１０】なお、上記従来例ではＬＥＤのボンディン
グパッドの形成プロセスについてその問題点を述べた
が、その他の化合物半導体素子についても、上記と共通
の問題点が生じ得るものである。
【００１１】
【課題を解決するための手段】本発明は、上記のような
問題点を解決するためになされたもので、表面にボンデ
ィングパッドを構成するアルミニウム電極層を備えた化
合物半導体素子において、前記アルミニウム電極層を、
アルミニウムを所定厚さまでデンドライド成長させてな
る薄膜により構成するものとしている。このアルミニウ
ム電極層は成長完了状態では高い鏡面性を示すが、ＢＨ
Ｆによる表面処理を行えば、結晶粒界での選択的なエッ
チングが速やかに進行し、二値化によるパターン認識を
行うのに最適な表面状態を得ることができる。
【００１２】化合物半導体基板上にスパッタリングによ
って上記構成の薄膜状アルミニウム電極層を形成する方
法として、本発明では、真空中に封入される不活性ガス
に微量の窒素、酸素及びそれらの混合ガスのうちの一つ
を混合した雰囲気中でアルミニウムをスパッタするよう
にしている。また、この場合のアルミニウムスパッタ時
の雰囲気温度を２００℃以下に制御するようにしてお
り、このようにすることによりアルミニウムを十数μｍ
程度のサイズにデンドライド成長させることができる。
【００１３】
【発明の実施の形態】以下、本発明をＬＥＤ及びその電
極形成方法に適用した実施の形態を図面を参照しながら
説明する。図１〜図５はＬＥＤの電極形成工程の流れを
示している。
【００１４】図１は電極メタル膜形成前の半導体ウェハ
の断面を示している。このウェハは例えばＬＥＣ法によ
って得られたＮ型ＧａＰウェハであって、Ｎ型ＧａＰ基
板１上に液相エピタキシャル法により、Ｎ型ＧａＰエピ
タキシャル層２及びＰ型ＧａＰエピタキシャル層３を結
晶成長させたものであり、Ｎ型ＧａＰ基板１の表面側に
Ａｕ系合金からなるカソード電極４を形成してある。
【００１５】上記構成のエピタキシャルウェハ上へのア
ノード電極を形成するときは、まず、ウェハとアノード
電極との密着を良好とするための前処理工程として、該
ウェハの表層を成すＰ型ＧａＰエピタキシャル層３の表
面をＢＨＦ及び硫酸系エッチング液によってエッチング
した後、純水によって十分水洗、浄化し、さらに乾燥処
理を施す。
【００１６】次に、図２のオーミックコンタクト電極層
形成工程に示すように、アノード電極を形成するため
に、Ｐ型ＧａＰエピタキシャル層３の表面と良好なオー
ミックコンタクトが得られるように、ＡｕとＺｎの合金
（以下、Ａｕ−Ｚｎと略記）またはＡｕとＢｅの合金
（以下、Ａｕ−Ｂｅと略記）等により厚さ約２５０ｎｍ
程度のオーミックコンタクト電極層５を周知の真空蒸着
法等によって形成する。
【００１７】続いて後工程として行うアロイ接合のため
の熱処理工程において、図３のバリア層及びボンディン
グパッド形成工程に示すように、ボンディングパッド
（アルミニウム電極層）であるＡｌ薄膜７と、オーミッ
クコンタクト電極層５を構成するＡｕ系合金とが反応を
起こさないようにすること、及びウェハやオーミックコ
ンタクト電極層５に存在するＧａ，Ｚｎ，Ｂｅ等の不純
物がボンディングパッド７の表面まで拡散を防止するこ
とを目的としてＴｉまたはＴｉＮとＴｉの２層構造から
なる厚さ約４００ｎｍ程度のバリア層６を形成する。こ
のバリア層６及びＡｌ薄膜７はマルチチャンバータイプ
のスパッタ装置によって連続的に形成することができ
る。
【００１８】次に、本発明の特徴であるＡｌ薄膜７を以
下に示す条件で、厚さ約 ２.０μｍまでデンドライド成
長させて成膜する。すなわち、スパッタ装置の高真空チ
ャンバー内において、スパッタガス圧が０.１３ｐａ〜
１.３ｐａの範囲に入るような流量のＡｒガスを流すと
きに、Ａｒガス流量の０.１％〜 ２％のＮ2、Ｏ2、これ
らＮ2、Ｏ2の混合ガスのうちの一つを添加してＡｒガス
と混合させる。そして、スパッタ時の温度が２００℃以
下、より好ましくは９０℃〜１５０℃の範囲に入るよう
に温度調節を行う。
【００１９】ここで前記Ｎ2，Ｏ2等の添加ガスの混合量
を上記の値よりも増加させたり、デポジション温度を高
くしてしまうと、Ａｌ膜７が白濁するという事態を招く
ため、却ってパターン認識性が低下したり、ワイヤーボ
ンディング強度が低下するといった不具合を引き起こ
す。
【００２０】こうして電極膜形成が終了したウェハを、
図４の電極パターン形成工程に示すように、室温下にお
いてＢＨＦにより３０〜６０sec の間、エッチングして
Ａｌ膜７の表面を適度に粗し、以降通常のフォトリソグ
ラフィー工程で必要な電極パターンを形成する。８は電
極層５〜７を残す部分に設けたレジスト膜である。図７
はデンドライド成長したＡｌ膜７をＢＨＦにより表面エ
ッチング処理したときのＡｌ膜７の表面状態を示してい
る。
【００２１】このレジスト膜８の形成後、図５の電極エ
ッチング及びレジスト剥離工程に示すように、最上層の
Ａｌ膜７からバリア層６、オーミックコンタクト電極層
５の順番にメタル膜の不要部分を周知のウェットエッチ
ングにより除去し、最後にレジスト膜８を有機系のレジ
スト剥離液によるか、あるいはＯ2 プラズマ照射によっ
て除去する。そして、最終的にウェハ全体を４００〜４
５０℃で熱処理を行って電極層５〜７のオーミックコン
タクトを形成し、電極形成が終了する。
【００２２】なお、上記のプロセスを経て得られた半導
体ウェハは、ダイシング法やスクライビング法により所
定の大きさのＬＥＤチップに加工される。そして、図６
に示すように、ＡｕあるいはＡｇペースト９によってス
テム１０上に固定され、自動機によってボンディングパ
ッドであるＡｌ膜７と、ステム１０から立ち上がるポス
ト１１とを金細線１２を用いて熱圧着法により結合する
のであるが、このとき自動機側では粗面化されたＡｌ膜
７を鏡面状の素子表面と異なるものとして光学的にパタ
ーン認識する。ワイヤボンディング後はステム１０の上
部をエポキシ樹脂（図示せず）で被うことによりＬＥＤ
ランプを完成させることになる。
【００２３】上記実施の形態では、二値化によるパター
ン認識を良好なものとするために、化合物半導体素子表
面を鏡面状とし、ボンディングパッドであるＡｌ膜７を
粗面化したものであるが、逆に、化合物半導体素子表面
が粗面化され、Ａｌ膜７を鏡面状とするタイプのもので
は、ＢＨＦによるＡｌ膜７の表面のエッチングを行わ
ず、鏡面状態のまま、以後の処理を行えばよい。
【００２４】
【発明の効果】以上説明したように本発明によるとき
は、ボンディングパッドを構成するアルミニウム(Ａｌ)
電極層を、Ａｌを所定厚さまでデンドライド成長させて
なる薄膜により構成しているので、マルチチャンバータ
イプのスパッタ装置を使用して高い鏡面性を示すＡｌ膜
を形成することができるものでありながら、ＢＨＦによ
る表面処理を行って、結晶粒界での選択的なエッチング
を進行させて粗面化することができる。
【００２５】したがって、二値化によるパターン認識を
行うのに最適な表面状態が得られる。化合物半導体素子
表面を鏡面状としＡｌ電極層を粗面化するタイプのパタ
ーン認識形態、逆に化合物半導体素子表面が粗面化され
Ａｌ電極層を鏡面状とするタイプのパターン認識形態の
いずれをも、マルチチャンバータイプのスパッタ装置で
電極形成を施すことができる。
【００２６】請求項２、３によるときは、化合物半導体
基板上にスパッタリングによって薄膜状のＡｌ電極層を
形成するに際し、真空中に封入される不活性ガスに微量
の窒素(Ｎ2)、酸素(Ｏ2)及びそれらの混合ガスのうちの
一つを混合した雰囲気中でＡｌをスパッタし、また、こ
のＡｌスパッタ時の雰囲気温度を２００℃以下に設定す
るものとしたことにより、Ａｌを最適な厚さサイズにデ
ンドライド成長させることができる。
【００２７】すなわち、マルチチャンバータイプのスパ
ッタ装置においてＡｌ膜を蒸着する際、従来のスパッタ
ガスであるアルゴン(Ａｒ)ガスに、０.１〜２％程度の
Ｎ2、Ｏ2 またはこれらの混合ガスを混合させ、スパッ
タ中のウェハ温度を９０〜１５０℃に制御することによ
り、Ａｌを好適とされる十数μｍ程度のサイズにデンド
ライド成長させることができる。このＡｌは、蒸着完了
状態では高い鏡面性を示すが、ＢＨＦによる表面処理を
行えば、結晶粒界での選択的なエッチングが進行し、二
値化によるパターン認識を行うのに最適な表面状態が得
られる。
【００２８】これにより従来はユーザーの要求されるＡ
ｌ膜表面に応じた装置の使い分けが必要であったが、本
発明によりマルチチャンバータイプのスパッタ装置のみ
での対応が可能となり、作業性の向上を図ることができ
る。一方、Ａｌ表面を粗すタイプであっても、Ｔｉ／Ａ
ｌと連続した膜形成ができるので、Ｔｉ／Ａｌ界面での
清浄性が保たれ、品質的にも安定した電極形成が可能と
なる。
【図面の簡単な説明】
【図１】 本発明をＬＥＤのアノード電極形成に適用し
た実施の形態において、電極メタル膜形成前のウェハの
状態を示す断面図
【図２】 蒸着によってオーミックコンタクト電極層を
蒸着したウェハの状態を示す断面図
【図３】 スパッタによってＴｉ，Ａｌと連続蒸着した
ウェハの状態を示す断面図
【図４】 フォトリソグラフィー工程で必要な電極パタ
ーンを形成したウェハの状態を示す断面図
【図５】 電極膜をエッチングして電極パターンを形成
させ、その後レジストを除去した後のウェハの状態を示
す断面図
【図６】 ＬＥＤをステムにワイヤボンディング時の状
態を示す断面図
【図７】 本発明によりスパッタしたＡｌ表面をＢＨＦ
にて表面処理した後のＡｌ表面状態を示す図
【符号の説明】
１ Ｎ型ＧａＰ基板 ２ Ｎ型ＧａＰエピタキシャル層 ３ Ｐ型ＧａＰエピタキシャル層 ４ カソード電極 ５ オーミックコンタクト電極層 ６ バリア層 ７ Ａｌ膜(ボンディングパッド、アルミニウム電極層) ８ レジスト膜

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 表面にボンディングパッドを構成するア
    ルミニウム電極層を備えた化合物半導体素子において、
    前記アルミニウム電極層は、アルミニウムを所定厚さま
    でデンドライド成長させてなる薄膜からなることを特徴
    とする化合物半導体素子。
  2. 【請求項２】 化合物半導体基板上にスパッタリングに
    よって薄膜状のアルミニウム電極層を形成する方法であ
    って、真空中に封入される不活性ガスに微量の窒素、酸
    素及びそれらの混合ガスのうちの一つを混合した雰囲気
    中でアルミニウムをスパッタすることを特徴とする化合
    物半導体素子の電極形成方法。
  3. 【請求項３】 アルミニウムスパッタ時の雰囲気温度は
    ２００℃以下に設定されている請求項２に記載の化合物
    半導体素子の電極形成方法。
JP35500896A 1996-12-20 1996-12-20 化合物半導体素子及びその電極形成方法 Pending JPH10189649A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP35500896A JPH10189649A (ja) 1996-12-20 1996-12-20 化合物半導体素子及びその電極形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP35500896A JPH10189649A (ja) 1996-12-20 1996-12-20 化合物半導体素子及びその電極形成方法

Publications (1)

Publication Number Publication Date
JPH10189649A true JPH10189649A (ja) 1998-07-21

Family

ID=18441353

Family Applications (1)

Application Number Title Priority Date Filing Date
JP35500896A Pending JPH10189649A (ja) 1996-12-20 1996-12-20 化合物半導体素子及びその電極形成方法

Country Status (1)

Country Link
JP (1) JPH10189649A (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008235728A (ja) * 2007-03-23 2008-10-02 Eudyna Devices Inc 半導体装置
JP2010073757A (ja) * 2008-09-16 2010-04-02 Furukawa Electric Co Ltd:The 半導体レーザ素子の製造方法および半導体レーザ素子
JP2012527116A (ja) * 2009-05-11 2012-11-01 クリー インコーポレイテッド 反射構造を有する半導体発光ダイオードおよびその製造方法
US8741715B2 (en) 2009-04-29 2014-06-03 Cree, Inc. Gate electrodes for millimeter-wave operation and methods of fabrication
US8878245B2 (en) 2006-11-30 2014-11-04 Cree, Inc. Transistors and method for making ohmic contact to transistors
US9484499B2 (en) 2007-04-20 2016-11-01 Cree, Inc. Transparent ohmic contacts on light emitting diodes with carrier substrates
USD826871S1 (en) 2014-12-11 2018-08-28 Cree, Inc. Light emitting diode device
JP2020087964A (ja) * 2018-11-15 2020-06-04 日機装株式会社 半導体発光素子および半導体発光素子の製造方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8878245B2 (en) 2006-11-30 2014-11-04 Cree, Inc. Transistors and method for making ohmic contact to transistors
JP2008235728A (ja) * 2007-03-23 2008-10-02 Eudyna Devices Inc 半導体装置
US9484499B2 (en) 2007-04-20 2016-11-01 Cree, Inc. Transparent ohmic contacts on light emitting diodes with carrier substrates
US8643039B2 (en) 2007-11-14 2014-02-04 Cree, Inc. Lateral semiconductor Light Emitting Diodes having large area contacts
US9397266B2 (en) 2007-11-14 2016-07-19 Cree, Inc. Lateral semiconductor light emitting diodes having large area contacts
JP2010073757A (ja) * 2008-09-16 2010-04-02 Furukawa Electric Co Ltd:The 半導体レーザ素子の製造方法および半導体レーザ素子
US8741715B2 (en) 2009-04-29 2014-06-03 Cree, Inc. Gate electrodes for millimeter-wave operation and methods of fabrication
JP2012527116A (ja) * 2009-05-11 2012-11-01 クリー インコーポレイテッド 反射構造を有する半導体発光ダイオードおよびその製造方法
USD826871S1 (en) 2014-12-11 2018-08-28 Cree, Inc. Light emitting diode device
JP2020087964A (ja) * 2018-11-15 2020-06-04 日機装株式会社 半導体発光素子および半導体発光素子の製造方法

Similar Documents

Publication Publication Date Title
JP3700872B2 (ja) 窒化物系ｉｉｉ−ｖ族化合物半導体装置およびその製造方法
US20110140081A1 (en) Method for fabricating semiconductor light-emitting device with double-sided passivation
JP3418849B2 (ja) 化合物半導体用オーム接触の製造方法
JPH10189649A (ja) 化合物半導体素子及びその電極形成方法
JP2658009B2 (ja) 窒化ガリウム系化合物半導体発光素子
CN108767083A (zh) 一种应力可调的垂直结构led芯片及其制备方法
US7452740B2 (en) Gallium nitride-based compound semiconductor light-emitting device and negative electrode thereof
CN107910406A (zh) 薄膜结构的led芯片及其制造方法
JP3239350B2 (ja) ｎ型窒化物半導体層の電極
US6531715B1 (en) Multilayer contact electrode for compound semiconductors and production method thereof
JP3019085B1 (ja) 半導体発光素子及びその製造方法
JPS6148776B2 (ja)
JP2000012899A (ja) 窒化物半導体素子の製造方法
JP3729437B2 (ja) 化合物半導体素子の製造方法
US11798807B2 (en) Process for producing an electrical contact on a silicon carbide substrate
JP3582973B2 (ja) 化合物半導体素子の製造方法
JPH03135017A (ja) 化合物半導体のオーミック電極形成方法
JP2011035318A (ja) 発光素子の製造方法
JPH03284886A (ja) 半導体素子およびその形成方法
JP2005197670A (ja) 窒化ガリウム系化合物半導体発光素子およびその負極
JPS58219783A (ja) 化合物半導体装置の製造方法
JP2003092427A (ja) 発光ダイオード及び発光ダイオード用エピタキシャルウェハ
JP2010263046A (ja) 発光素子の製造方法
JP3193864B2 (ja) 化合物半導体素子の製造方法
JP2010239042A (ja) 電極の形成方法及び発光素子の製造方法ならびに半導体素子及び発光素子