JPH10189649A - 化合物半導体素子及びその電極形成方法 - Google Patents
化合物半導体素子及びその電極形成方法Info
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Abstract
(57)【要約】
【課題】 パターン認識性の向上を図るに際して、ユー
ザーの要求されるAl膜表面に応じた装置の使い分けを
行うことなく、マルチチャンバータイプのスパッタ装置
のみでの対応を可能とする。 【解決手段】 化合物半導体素子、特にLEDにおい
て、ボンディングパッドとなるAl膜7をスパッタにて
形成する際、通常のスパッタガスであるArに微量のN
2,O2またはそれらの混合ガスを混入させることによ
り、Alの結晶がデンドライト成長し、BHFで表面処
理することにより、2値化によるパターン認識が良好且
つボンダビリティーの優れたAl膜7を得る。
ザーの要求されるAl膜表面に応じた装置の使い分けを
行うことなく、マルチチャンバータイプのスパッタ装置
のみでの対応を可能とする。 【解決手段】 化合物半導体素子、特にLEDにおい
て、ボンディングパッドとなるAl膜7をスパッタにて
形成する際、通常のスパッタガスであるArに微量のN
2,O2またはそれらの混合ガスを混入させることによ
り、Alの結晶がデンドライト成長し、BHFで表面処
理することにより、2値化によるパターン認識が良好且
つボンダビリティーの優れたAl膜7を得る。
Description
【0001】
【発明の属する技術分野】本発明は、発光ダイオード
(以下、LEDと略記)等の化合物半導体素子及びその
電極形成方法に係り、特に自動機によるワイヤボンディ
ングを施す際の二値化によるパターン認識を必要とする
電極(ボンディングパッド)の構成及びその形成方法に関
するものである。
(以下、LEDと略記)等の化合物半導体素子及びその
電極形成方法に係り、特に自動機によるワイヤボンディ
ングを施す際の二値化によるパターン認識を必要とする
電極(ボンディングパッド)の構成及びその形成方法に関
するものである。
【0002】
【従来の技術】例えば3族−5族化合物半導体素子の一
つであるLEDは、自動機によってアノード電極をボン
ディングパッドとしてワイヤボンディングを施す場合、
自動機にボンディングパッドのパターンを正しく認識さ
せるために、素子表面と電極表面の表面性の相違を光学
的に検知できるように、これら素子表面と電極表面の面
粗度を異ならせている。
つであるLEDは、自動機によってアノード電極をボン
ディングパッドとしてワイヤボンディングを施す場合、
自動機にボンディングパッドのパターンを正しく認識さ
せるために、素子表面と電極表面の表面性の相違を光学
的に検知できるように、これら素子表面と電極表面の面
粗度を異ならせている。
【0003】このような二値化でのパターン認識には、
LEDの素子表面が粗面状に形成され、アノード電極を
構成するAl電極表面または該アノード電極の表面層を
構成するAl薄膜の表面が鏡面状に形成される場合、あ
るいは逆に素子表面の鏡面性が高く、電極表面が粗面状
に形成される場合の2通りが存在する。
LEDの素子表面が粗面状に形成され、アノード電極を
構成するAl電極表面または該アノード電極の表面層を
構成するAl薄膜の表面が鏡面状に形成される場合、あ
るいは逆に素子表面の鏡面性が高く、電極表面が粗面状
に形成される場合の2通りが存在する。
【0004】従来では、前者の素子表面が粗面タイプ
で、Al電極表面は鏡面性が高いものが要求される場
合、あるいは鏡面性が高いAl膜が要求されるものにつ
いては、後述するマルチチャンバータイプのスパッタ装
置を使用してAl電極を形成し、後者の素子表面が鏡面
で、Al電極表面を粗面に粗す必要がある場合について
は、電子ビーム蒸着によってAl膜を形成していた。
で、Al電極表面は鏡面性が高いものが要求される場
合、あるいは鏡面性が高いAl膜が要求されるものにつ
いては、後述するマルチチャンバータイプのスパッタ装
置を使用してAl電極を形成し、後者の素子表面が鏡面
で、Al電極表面を粗面に粗す必要がある場合について
は、電子ビーム蒸着によってAl膜を形成していた。
【0005】マルチチャンバータイプのスパッタ装置
は、個々のプロセス処理を別々の室にて行うものであ
る。例えばエピタキシャルウェハの表層に成長したP型
GaPエピタキシャル層上に、AuBe層、TiN層、
Al層を順次形成して得られた電極層により上述のアノ
ード電極を該マルチチャンバータイプのスパッタ装置に
よって作るときは、TiN層とAl層を連続で成膜する
ことができる。
は、個々のプロセス処理を別々の室にて行うものであ
る。例えばエピタキシャルウェハの表層に成長したP型
GaPエピタキシャル層上に、AuBe層、TiN層、
Al層を順次形成して得られた電極層により上述のアノ
ード電極を該マルチチャンバータイプのスパッタ装置に
よって作るときは、TiN層とAl層を連続で成膜する
ことができる。
【0006】この場合、TiN及びAlは超高真空に維
持された個別の処理室においてスパッタを行うのであ
り、その結果、互いのスパッタ処理の影響を受けること
なく成膜することができる。また、スパッタチャンバー
を小型化することができるため、超高真空の維持が容易
であり、これによって高純度で鏡面性の高いAl膜を得
ることができるという利点がある。
持された個別の処理室においてスパッタを行うのであ
り、その結果、互いのスパッタ処理の影響を受けること
なく成膜することができる。また、スパッタチャンバー
を小型化することができるため、超高真空の維持が容易
であり、これによって高純度で鏡面性の高いAl膜を得
ることができるという利点がある。
【0007】
【発明が解決しようとする課題】しかしながら、マルチ
チャンバータイプのスパッタ装置によって得られたAl
膜は、非常に結晶粒の小さな膜となる。このため、二値
化によるパターン認識性を向上させるために、Al膜の
表面をBHF等の処理剤でエッチング処理を施して、A
l膜表面を粗すようにしても、結晶粒界での選択的なエ
ッチングの進行が悪く、結果として良好なパターン認識
を行うために必要な乱反射が得られにくいという不具合
が生じるこのようなことから、二値化によるパターン認
識をAl膜を粗面化することにより実現するタイプのも
のでは、Al膜を形成する装置として、高い鏡面性が得
られるマルチチャンバータイプのスパッタ装置は不向き
であり、一般的には粗面化処理が容易なAl膜を形成す
ることが可能な電子ビーム蒸着機によってAl膜を形成
している。
チャンバータイプのスパッタ装置によって得られたAl
膜は、非常に結晶粒の小さな膜となる。このため、二値
化によるパターン認識性を向上させるために、Al膜の
表面をBHF等の処理剤でエッチング処理を施して、A
l膜表面を粗すようにしても、結晶粒界での選択的なエ
ッチングの進行が悪く、結果として良好なパターン認識
を行うために必要な乱反射が得られにくいという不具合
が生じるこのようなことから、二値化によるパターン認
識をAl膜を粗面化することにより実現するタイプのも
のでは、Al膜を形成する装置として、高い鏡面性が得
られるマルチチャンバータイプのスパッタ装置は不向き
であり、一般的には粗面化処理が容易なAl膜を形成す
ることが可能な電子ビーム蒸着機によってAl膜を形成
している。
【0008】このため、従来では二値化によるパターン
認識を良好なものとするために、化合物半導体素子表面
が粗面化されたタイプのものに対してはAl膜を形成す
るに際してマルチチャンバースパッタ装置を使用し、逆
に、該素子表面を鏡面タイプとするタイプのものに対し
ては、電子ビーム蒸着機を使用するというようにタイプ
別に装置の使い分けが必要となり、作業効率が悪くなっ
てしまうという問題点があった。
認識を良好なものとするために、化合物半導体素子表面
が粗面化されたタイプのものに対してはAl膜を形成す
るに際してマルチチャンバースパッタ装置を使用し、逆
に、該素子表面を鏡面タイプとするタイプのものに対し
ては、電子ビーム蒸着機を使用するというようにタイプ
別に装置の使い分けが必要となり、作業効率が悪くなっ
てしまうという問題点があった。
【0009】また、電子ビーム蒸着機を使用してAlを
蒸着する場合は、Al膜の下層となるTiN等をスパッ
タ装置で蒸着したうえ、一旦、大気に晒す処理を経た
後、Alを蒸着することになるので、その分、TiN/
Al界面でのトラブルが発生するリスクが増える等の問
題点もあった。
蒸着する場合は、Al膜の下層となるTiN等をスパッ
タ装置で蒸着したうえ、一旦、大気に晒す処理を経た
後、Alを蒸着することになるので、その分、TiN/
Al界面でのトラブルが発生するリスクが増える等の問
題点もあった。
【0010】なお、上記従来例ではLEDのボンディン
グパッドの形成プロセスについてその問題点を述べた
が、その他の化合物半導体素子についても、上記と共通
の問題点が生じ得るものである。
グパッドの形成プロセスについてその問題点を述べた
が、その他の化合物半導体素子についても、上記と共通
の問題点が生じ得るものである。
【0011】
【課題を解決するための手段】本発明は、上記のような
問題点を解決するためになされたもので、表面にボンデ
ィングパッドを構成するアルミニウム電極層を備えた化
合物半導体素子において、前記アルミニウム電極層を、
アルミニウムを所定厚さまでデンドライド成長させてな
る薄膜により構成するものとしている。このアルミニウ
ム電極層は成長完了状態では高い鏡面性を示すが、BH
Fによる表面処理を行えば、結晶粒界での選択的なエッ
チングが速やかに進行し、二値化によるパターン認識を
行うのに最適な表面状態を得ることができる。
問題点を解決するためになされたもので、表面にボンデ
ィングパッドを構成するアルミニウム電極層を備えた化
合物半導体素子において、前記アルミニウム電極層を、
アルミニウムを所定厚さまでデンドライド成長させてな
る薄膜により構成するものとしている。このアルミニウ
ム電極層は成長完了状態では高い鏡面性を示すが、BH
Fによる表面処理を行えば、結晶粒界での選択的なエッ
チングが速やかに進行し、二値化によるパターン認識を
行うのに最適な表面状態を得ることができる。
【0012】化合物半導体基板上にスパッタリングによ
って上記構成の薄膜状アルミニウム電極層を形成する方
法として、本発明では、真空中に封入される不活性ガス
に微量の窒素、酸素及びそれらの混合ガスのうちの一つ
を混合した雰囲気中でアルミニウムをスパッタするよう
にしている。また、この場合のアルミニウムスパッタ時
の雰囲気温度を200℃以下に制御するようにしてお
り、このようにすることによりアルミニウムを十数μm
程度のサイズにデンドライド成長させることができる。
って上記構成の薄膜状アルミニウム電極層を形成する方
法として、本発明では、真空中に封入される不活性ガス
に微量の窒素、酸素及びそれらの混合ガスのうちの一つ
を混合した雰囲気中でアルミニウムをスパッタするよう
にしている。また、この場合のアルミニウムスパッタ時
の雰囲気温度を200℃以下に制御するようにしてお
り、このようにすることによりアルミニウムを十数μm
程度のサイズにデンドライド成長させることができる。
【0013】
【発明の実施の形態】以下、本発明をLED及びその電
極形成方法に適用した実施の形態を図面を参照しながら
説明する。図1〜図5はLEDの電極形成工程の流れを
示している。
極形成方法に適用した実施の形態を図面を参照しながら
説明する。図1〜図5はLEDの電極形成工程の流れを
示している。
【0014】図1は電極メタル膜形成前の半導体ウェハ
の断面を示している。このウェハは例えばLEC法によ
って得られたN型GaPウェハであって、N型GaP基
板1上に液相エピタキシャル法により、N型GaPエピ
タキシャル層2及びP型GaPエピタキシャル層3を結
晶成長させたものであり、N型GaP基板1の表面側に
Au系合金からなるカソード電極4を形成してある。
の断面を示している。このウェハは例えばLEC法によ
って得られたN型GaPウェハであって、N型GaP基
板1上に液相エピタキシャル法により、N型GaPエピ
タキシャル層2及びP型GaPエピタキシャル層3を結
晶成長させたものであり、N型GaP基板1の表面側に
Au系合金からなるカソード電極4を形成してある。
【0015】上記構成のエピタキシャルウェハ上へのア
ノード電極を形成するときは、まず、ウェハとアノード
電極との密着を良好とするための前処理工程として、該
ウェハの表層を成すP型GaPエピタキシャル層3の表
面をBHF及び硫酸系エッチング液によってエッチング
した後、純水によって十分水洗、浄化し、さらに乾燥処
理を施す。
ノード電極を形成するときは、まず、ウェハとアノード
電極との密着を良好とするための前処理工程として、該
ウェハの表層を成すP型GaPエピタキシャル層3の表
面をBHF及び硫酸系エッチング液によってエッチング
した後、純水によって十分水洗、浄化し、さらに乾燥処
理を施す。
【0016】次に、図2のオーミックコンタクト電極層
形成工程に示すように、アノード電極を形成するため
に、P型GaPエピタキシャル層3の表面と良好なオー
ミックコンタクトが得られるように、AuとZnの合金
(以下、Au−Znと略記)またはAuとBeの合金
(以下、Au−Beと略記)等により厚さ約250nm
程度のオーミックコンタクト電極層5を周知の真空蒸着
法等によって形成する。
形成工程に示すように、アノード電極を形成するため
に、P型GaPエピタキシャル層3の表面と良好なオー
ミックコンタクトが得られるように、AuとZnの合金
(以下、Au−Znと略記)またはAuとBeの合金
(以下、Au−Beと略記)等により厚さ約250nm
程度のオーミックコンタクト電極層5を周知の真空蒸着
法等によって形成する。
【0017】続いて後工程として行うアロイ接合のため
の熱処理工程において、図3のバリア層及びボンディン
グパッド形成工程に示すように、ボンディングパッド
(アルミニウム電極層)であるAl薄膜7と、オーミッ
クコンタクト電極層5を構成するAu系合金とが反応を
起こさないようにすること、及びウェハやオーミックコ
ンタクト電極層5に存在するGa,Zn,Be等の不純
物がボンディングパッド7の表面まで拡散を防止するこ
とを目的としてTiまたはTiNとTiの2層構造から
なる厚さ約400nm程度のバリア層6を形成する。こ
のバリア層6及びAl薄膜7はマルチチャンバータイプ
のスパッタ装置によって連続的に形成することができ
る。
の熱処理工程において、図3のバリア層及びボンディン
グパッド形成工程に示すように、ボンディングパッド
(アルミニウム電極層)であるAl薄膜7と、オーミッ
クコンタクト電極層5を構成するAu系合金とが反応を
起こさないようにすること、及びウェハやオーミックコ
ンタクト電極層5に存在するGa,Zn,Be等の不純
物がボンディングパッド7の表面まで拡散を防止するこ
とを目的としてTiまたはTiNとTiの2層構造から
なる厚さ約400nm程度のバリア層6を形成する。こ
のバリア層6及びAl薄膜7はマルチチャンバータイプ
のスパッタ装置によって連続的に形成することができ
る。
【0018】次に、本発明の特徴であるAl薄膜7を以
下に示す条件で、厚さ約 2.0μmまでデンドライド成
長させて成膜する。すなわち、スパッタ装置の高真空チ
ャンバー内において、スパッタガス圧が0.13pa〜
1.3paの範囲に入るような流量のArガスを流すと
きに、Arガス流量の0.1%〜 2%のN2、O2、これ
らN2、O2の混合ガスのうちの一つを添加してArガス
と混合させる。そして、スパッタ時の温度が200℃以
下、より好ましくは90℃〜150℃の範囲に入るよう
に温度調節を行う。
下に示す条件で、厚さ約 2.0μmまでデンドライド成
長させて成膜する。すなわち、スパッタ装置の高真空チ
ャンバー内において、スパッタガス圧が0.13pa〜
1.3paの範囲に入るような流量のArガスを流すと
きに、Arガス流量の0.1%〜 2%のN2、O2、これ
らN2、O2の混合ガスのうちの一つを添加してArガス
と混合させる。そして、スパッタ時の温度が200℃以
下、より好ましくは90℃〜150℃の範囲に入るよう
に温度調節を行う。
【0019】ここで前記N2,O2等の添加ガスの混合量
を上記の値よりも増加させたり、デポジション温度を高
くしてしまうと、Al膜7が白濁するという事態を招く
ため、却ってパターン認識性が低下したり、ワイヤーボ
ンディング強度が低下するといった不具合を引き起こ
す。
を上記の値よりも増加させたり、デポジション温度を高
くしてしまうと、Al膜7が白濁するという事態を招く
ため、却ってパターン認識性が低下したり、ワイヤーボ
ンディング強度が低下するといった不具合を引き起こ
す。
【0020】こうして電極膜形成が終了したウェハを、
図4の電極パターン形成工程に示すように、室温下にお
いてBHFにより30〜60sec の間、エッチングして
Al膜7の表面を適度に粗し、以降通常のフォトリソグ
ラフィー工程で必要な電極パターンを形成する。8は電
極層5〜7を残す部分に設けたレジスト膜である。図7
はデンドライド成長したAl膜7をBHFにより表面エ
ッチング処理したときのAl膜7の表面状態を示してい
る。
図4の電極パターン形成工程に示すように、室温下にお
いてBHFにより30〜60sec の間、エッチングして
Al膜7の表面を適度に粗し、以降通常のフォトリソグ
ラフィー工程で必要な電極パターンを形成する。8は電
極層5〜7を残す部分に設けたレジスト膜である。図7
はデンドライド成長したAl膜7をBHFにより表面エ
ッチング処理したときのAl膜7の表面状態を示してい
る。
【0021】このレジスト膜8の形成後、図5の電極エ
ッチング及びレジスト剥離工程に示すように、最上層の
Al膜7からバリア層6、オーミックコンタクト電極層
5の順番にメタル膜の不要部分を周知のウェットエッチ
ングにより除去し、最後にレジスト膜8を有機系のレジ
スト剥離液によるか、あるいはO2 プラズマ照射によっ
て除去する。そして、最終的にウェハ全体を400〜4
50℃で熱処理を行って電極層5〜7のオーミックコン
タクトを形成し、電極形成が終了する。
ッチング及びレジスト剥離工程に示すように、最上層の
Al膜7からバリア層6、オーミックコンタクト電極層
5の順番にメタル膜の不要部分を周知のウェットエッチ
ングにより除去し、最後にレジスト膜8を有機系のレジ
スト剥離液によるか、あるいはO2 プラズマ照射によっ
て除去する。そして、最終的にウェハ全体を400〜4
50℃で熱処理を行って電極層5〜7のオーミックコン
タクトを形成し、電極形成が終了する。
【0022】なお、上記のプロセスを経て得られた半導
体ウェハは、ダイシング法やスクライビング法により所
定の大きさのLEDチップに加工される。そして、図6
に示すように、AuあるいはAgペースト9によってス
テム10上に固定され、自動機によってボンディングパ
ッドであるAl膜7と、ステム10から立ち上がるポス
ト11とを金細線12を用いて熱圧着法により結合する
のであるが、このとき自動機側では粗面化されたAl膜
7を鏡面状の素子表面と異なるものとして光学的にパタ
ーン認識する。ワイヤボンディング後はステム10の上
部をエポキシ樹脂(図示せず)で被うことによりLED
ランプを完成させることになる。
体ウェハは、ダイシング法やスクライビング法により所
定の大きさのLEDチップに加工される。そして、図6
に示すように、AuあるいはAgペースト9によってス
テム10上に固定され、自動機によってボンディングパ
ッドであるAl膜7と、ステム10から立ち上がるポス
ト11とを金細線12を用いて熱圧着法により結合する
のであるが、このとき自動機側では粗面化されたAl膜
7を鏡面状の素子表面と異なるものとして光学的にパタ
ーン認識する。ワイヤボンディング後はステム10の上
部をエポキシ樹脂(図示せず)で被うことによりLED
ランプを完成させることになる。
【0023】上記実施の形態では、二値化によるパター
ン認識を良好なものとするために、化合物半導体素子表
面を鏡面状とし、ボンディングパッドであるAl膜7を
粗面化したものであるが、逆に、化合物半導体素子表面
が粗面化され、Al膜7を鏡面状とするタイプのもので
は、BHFによるAl膜7の表面のエッチングを行わ
ず、鏡面状態のまま、以後の処理を行えばよい。
ン認識を良好なものとするために、化合物半導体素子表
面を鏡面状とし、ボンディングパッドであるAl膜7を
粗面化したものであるが、逆に、化合物半導体素子表面
が粗面化され、Al膜7を鏡面状とするタイプのもので
は、BHFによるAl膜7の表面のエッチングを行わ
ず、鏡面状態のまま、以後の処理を行えばよい。
【0024】
【発明の効果】以上説明したように本発明によるとき
は、ボンディングパッドを構成するアルミニウム(Al)
電極層を、Alを所定厚さまでデンドライド成長させて
なる薄膜により構成しているので、マルチチャンバータ
イプのスパッタ装置を使用して高い鏡面性を示すAl膜
を形成することができるものでありながら、BHFによ
る表面処理を行って、結晶粒界での選択的なエッチング
を進行させて粗面化することができる。
は、ボンディングパッドを構成するアルミニウム(Al)
電極層を、Alを所定厚さまでデンドライド成長させて
なる薄膜により構成しているので、マルチチャンバータ
イプのスパッタ装置を使用して高い鏡面性を示すAl膜
を形成することができるものでありながら、BHFによ
る表面処理を行って、結晶粒界での選択的なエッチング
を進行させて粗面化することができる。
【0025】したがって、二値化によるパターン認識を
行うのに最適な表面状態が得られる。化合物半導体素子
表面を鏡面状としAl電極層を粗面化するタイプのパタ
ーン認識形態、逆に化合物半導体素子表面が粗面化され
Al電極層を鏡面状とするタイプのパターン認識形態の
いずれをも、マルチチャンバータイプのスパッタ装置で
電極形成を施すことができる。
行うのに最適な表面状態が得られる。化合物半導体素子
表面を鏡面状としAl電極層を粗面化するタイプのパタ
ーン認識形態、逆に化合物半導体素子表面が粗面化され
Al電極層を鏡面状とするタイプのパターン認識形態の
いずれをも、マルチチャンバータイプのスパッタ装置で
電極形成を施すことができる。
【0026】請求項2、3によるときは、化合物半導体
基板上にスパッタリングによって薄膜状のAl電極層を
形成するに際し、真空中に封入される不活性ガスに微量
の窒素(N2)、酸素(O2)及びそれらの混合ガスのうちの
一つを混合した雰囲気中でAlをスパッタし、また、こ
のAlスパッタ時の雰囲気温度を200℃以下に設定す
るものとしたことにより、Alを最適な厚さサイズにデ
ンドライド成長させることができる。
基板上にスパッタリングによって薄膜状のAl電極層を
形成するに際し、真空中に封入される不活性ガスに微量
の窒素(N2)、酸素(O2)及びそれらの混合ガスのうちの
一つを混合した雰囲気中でAlをスパッタし、また、こ
のAlスパッタ時の雰囲気温度を200℃以下に設定す
るものとしたことにより、Alを最適な厚さサイズにデ
ンドライド成長させることができる。
【0027】すなわち、マルチチャンバータイプのスパ
ッタ装置においてAl膜を蒸着する際、従来のスパッタ
ガスであるアルゴン(Ar)ガスに、0.1〜2%程度の
N2、O2 またはこれらの混合ガスを混合させ、スパッ
タ中のウェハ温度を90〜150℃に制御することによ
り、Alを好適とされる十数μm程度のサイズにデンド
ライド成長させることができる。このAlは、蒸着完了
状態では高い鏡面性を示すが、BHFによる表面処理を
行えば、結晶粒界での選択的なエッチングが進行し、二
値化によるパターン認識を行うのに最適な表面状態が得
られる。
ッタ装置においてAl膜を蒸着する際、従来のスパッタ
ガスであるアルゴン(Ar)ガスに、0.1〜2%程度の
N2、O2 またはこれらの混合ガスを混合させ、スパッ
タ中のウェハ温度を90〜150℃に制御することによ
り、Alを好適とされる十数μm程度のサイズにデンド
ライド成長させることができる。このAlは、蒸着完了
状態では高い鏡面性を示すが、BHFによる表面処理を
行えば、結晶粒界での選択的なエッチングが進行し、二
値化によるパターン認識を行うのに最適な表面状態が得
られる。
【0028】これにより従来はユーザーの要求されるA
l膜表面に応じた装置の使い分けが必要であったが、本
発明によりマルチチャンバータイプのスパッタ装置のみ
での対応が可能となり、作業性の向上を図ることができ
る。一方、Al表面を粗すタイプであっても、Ti/A
lと連続した膜形成ができるので、Ti/Al界面での
清浄性が保たれ、品質的にも安定した電極形成が可能と
なる。
l膜表面に応じた装置の使い分けが必要であったが、本
発明によりマルチチャンバータイプのスパッタ装置のみ
での対応が可能となり、作業性の向上を図ることができ
る。一方、Al表面を粗すタイプであっても、Ti/A
lと連続した膜形成ができるので、Ti/Al界面での
清浄性が保たれ、品質的にも安定した電極形成が可能と
なる。
【図1】 本発明をLEDのアノード電極形成に適用し
た実施の形態において、電極メタル膜形成前のウェハの
状態を示す断面図
た実施の形態において、電極メタル膜形成前のウェハの
状態を示す断面図
【図2】 蒸着によってオーミックコンタクト電極層を
蒸着したウェハの状態を示す断面図
蒸着したウェハの状態を示す断面図
【図3】 スパッタによってTi,Alと連続蒸着した
ウェハの状態を示す断面図
ウェハの状態を示す断面図
【図4】 フォトリソグラフィー工程で必要な電極パタ
ーンを形成したウェハの状態を示す断面図
ーンを形成したウェハの状態を示す断面図
【図5】 電極膜をエッチングして電極パターンを形成
させ、その後レジストを除去した後のウェハの状態を示
す断面図
させ、その後レジストを除去した後のウェハの状態を示
す断面図
【図6】 LEDをステムにワイヤボンディング時の状
態を示す断面図
態を示す断面図
【図7】 本発明によりスパッタしたAl表面をBHF
にて表面処理した後のAl表面状態を示す図
にて表面処理した後のAl表面状態を示す図
1 N型GaP基板 2 N型GaPエピタキシャル層 3 P型GaPエピタキシャル層 4 カソード電極 5 オーミックコンタクト電極層 6 バリア層 7 Al膜(ボンディングパッド、アルミニウム電極層) 8 レジスト膜
Claims (3)
- 【請求項1】 表面にボンディングパッドを構成するア
ルミニウム電極層を備えた化合物半導体素子において、
前記アルミニウム電極層は、アルミニウムを所定厚さま
でデンドライド成長させてなる薄膜からなることを特徴
とする化合物半導体素子。 - 【請求項2】 化合物半導体基板上にスパッタリングに
よって薄膜状のアルミニウム電極層を形成する方法であ
って、真空中に封入される不活性ガスに微量の窒素、酸
素及びそれらの混合ガスのうちの一つを混合した雰囲気
中でアルミニウムをスパッタすることを特徴とする化合
物半導体素子の電極形成方法。 - 【請求項3】 アルミニウムスパッタ時の雰囲気温度は
200℃以下に設定されている請求項2に記載の化合物
半導体素子の電極形成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35500896A JPH10189649A (ja) | 1996-12-20 | 1996-12-20 | 化合物半導体素子及びその電極形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35500896A JPH10189649A (ja) | 1996-12-20 | 1996-12-20 | 化合物半導体素子及びその電極形成方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10189649A true JPH10189649A (ja) | 1998-07-21 |
Family
ID=18441353
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP35500896A Pending JPH10189649A (ja) | 1996-12-20 | 1996-12-20 | 化合物半導体素子及びその電極形成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10189649A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008235728A (ja) * | 2007-03-23 | 2008-10-02 | Eudyna Devices Inc | 半導体装置 |
JP2010073757A (ja) * | 2008-09-16 | 2010-04-02 | Furukawa Electric Co Ltd:The | 半導体レーザ素子の製造方法および半導体レーザ素子 |
JP2012527116A (ja) * | 2009-05-11 | 2012-11-01 | クリー インコーポレイテッド | 反射構造を有する半導体発光ダイオードおよびその製造方法 |
US8741715B2 (en) | 2009-04-29 | 2014-06-03 | Cree, Inc. | Gate electrodes for millimeter-wave operation and methods of fabrication |
US8878245B2 (en) | 2006-11-30 | 2014-11-04 | Cree, Inc. | Transistors and method for making ohmic contact to transistors |
US9484499B2 (en) | 2007-04-20 | 2016-11-01 | Cree, Inc. | Transparent ohmic contacts on light emitting diodes with carrier substrates |
USD826871S1 (en) | 2014-12-11 | 2018-08-28 | Cree, Inc. | Light emitting diode device |
JP2020087964A (ja) * | 2018-11-15 | 2020-06-04 | 日機装株式会社 | 半導体発光素子および半導体発光素子の製造方法 |
-
1996
- 1996-12-20 JP JP35500896A patent/JPH10189649A/ja active Pending
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8878245B2 (en) | 2006-11-30 | 2014-11-04 | Cree, Inc. | Transistors and method for making ohmic contact to transistors |
JP2008235728A (ja) * | 2007-03-23 | 2008-10-02 | Eudyna Devices Inc | 半導体装置 |
US9484499B2 (en) | 2007-04-20 | 2016-11-01 | Cree, Inc. | Transparent ohmic contacts on light emitting diodes with carrier substrates |
US8643039B2 (en) | 2007-11-14 | 2014-02-04 | Cree, Inc. | Lateral semiconductor Light Emitting Diodes having large area contacts |
US9397266B2 (en) | 2007-11-14 | 2016-07-19 | Cree, Inc. | Lateral semiconductor light emitting diodes having large area contacts |
JP2010073757A (ja) * | 2008-09-16 | 2010-04-02 | Furukawa Electric Co Ltd:The | 半導体レーザ素子の製造方法および半導体レーザ素子 |
US8741715B2 (en) | 2009-04-29 | 2014-06-03 | Cree, Inc. | Gate electrodes for millimeter-wave operation and methods of fabrication |
JP2012527116A (ja) * | 2009-05-11 | 2012-11-01 | クリー インコーポレイテッド | 反射構造を有する半導体発光ダイオードおよびその製造方法 |
USD826871S1 (en) | 2014-12-11 | 2018-08-28 | Cree, Inc. | Light emitting diode device |
JP2020087964A (ja) * | 2018-11-15 | 2020-06-04 | 日機装株式会社 | 半導体発光素子および半導体発光素子の製造方法 |
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