JPH10188600A - メモリアレイ試験回路 - Google Patents

Abstract

(57)【要約】 【課題】 メモリセルアレイの試験回路にあって、待ち
時間制御を実現する。 【解決手段】 メモリセルアレイ１００の欠陥メモリセ
ルを検出すると、比較器１０４が障害信号出力ライン１
０８に障害信号を生じさせ、これはシフトレジスタ１１
２に送られて、出力回路ブロック１１８がこの障害信号
に応じて高インピーダンス状態に入るようにされる。シ
フトレジスタ１１２は、例えば、１，２あるいは３クロ
ックサイクルといった待ち時間の変化度に従った多数の
ラッチを具備するように構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的に、メモリ
集積回路に関し、より詳細には、ダイナミックランダム
アクセスメモリ集積回路に関する。

【０００２】

【従来の技術】ダイナミックランダムアクセスメモリ回
路（ＤＲＡＭ）は、データの一時的記憶を必要とするコ
ンピュータおよび他の電子装置に使用されている。これ
ら回路は、所定の半導体面積に対して最大メモリセル密
度を与える点、また、記憶データのビット当りの相対コ
ストが小さくかつ比較的に高速である点で、他の形式の
メモリ回路より有利である。ＤＲＡＭのサイズおよび動
作速度は、現代のマイクロプロセッサ（クロック速度は
往々１００ＭＨｚを越える）を用いるシステム設計者の
要請に合致するように共に向上している。勿論、ＤＲＡ
Ｍの新たな世代のそれぞれに伴って、集積回路上の多数
のメモリセルは４倍だけ増大している。より多くのおよ
びより高速のデータを要求するシステムに適応させる努
力にあって、産業界は、データ，アドレスおよび制御信
号の転送をクロック信号と同期させるＤＲＡＭ（典型的
には、システムがコンピュータである場合にはマイクロ
プロセッサに結合される）に向かっている。

【０００３】データ転送を高速化しかつデータ入出力を
同期させるためにメモリの機能を外部クロックに関連付
けることが所望されるが、ＤＲＡＭにデータを記憶する
かあるいはそれからデータを取り出すためにアクセスさ
れなければならない回路の複雑さおよびサイズは、メモ
リ回路が高周波クロックのあらゆるサイクルで応答する
ことを困難とする。この問題に対する１つの解決法はメ
モリ動作を所定数のサイクルだけ遅延することである
が、最終的にはシステム設計者によって望まれるように
メモリがクロックサイクルでデータを記憶あるいは再生
するようにしている。同期ＤＲＡＭのこの遅延は、「待
ち時間」と呼ばれている。メモリ回路のこの待ち時間
を、例えばコンピュータシステムが依存するマイクロプ
ロセッサの動作周波数に応じて典型的には１，２あるい
は３クロックサイクルの増分で設計者によって選択可能
とすることが、実際上普通の設計である。

【０００４】ＤＲＡＭは、アドレス可能な行および列で
配列されたセルのアレイに情報を記憶する。これら装置
の製造中に、１つあるいはそれ以上の欠陥が生じ、メモ
リ回路の適切な性能を阻害する。これら欠陥はランダム
に分布してしまう。ある形式の欠陥は分析されて回路ダ
イで修正可能であるが、他の欠陥は回路を廃棄しなけれ
ばならないことを必要とする。これら欠陥を検出するメ
モリ回路の試験は装置の仕上がりコストの大きな割合を
形成してしまい、メモリ回路の容量が増え続けると問題
が複雑となってしまう。この結果、当該産業界にあっ
て、これら回路を試験するための効果的な技術を生み出
す上で多大の努力が費やされてきている。

【０００５】古典的な試験手法は、典型的には、メモリ
セルアレイに既知の情報（例えば、全て「高」あるいは
全て「低」）を書込み、そしてあるセルからの出力がア
レイに書き込まれた全て「高」あるいは全て「低」とは
異なっていた場合にその差が検出されるようにセルから
読み出されたデータを比較することによって、特徴付け
られていた。このような２状態試験手法においては、試
験データ出力は「高」または「低」のいずれかであっ
て、一方はセルデータの全てが同一であることを指示
し、他方は少なくとも１つのセルが異なったデータを生
じさせたことを指示する。この２状態手法に関連した問
題は、あるパターンの欠陥が検出されずに残ることであ
る。例えば、アレイに書き込まれた試験データが全て１
（「高」）であり、アレイから読み出されたデータが全
て０（「低」）の場合が生じた際には、単純２状態比較
器を用いる手法では、セルの全てが同一のデータを生じ
させたため、これらセルに対して「合格」の判定を行っ
てしまう。換言すれば、この単純２状態の手法ではデー
タの差を単に見い出すに過ぎない。データの全てが正し
くなかったとしたら、全てのデータが同一である限り、
アレイは検査を通ってしまうことになる。

【０００６】このパターン感知特性を最少にする試験手
法がその後発展した。例えば、Ｍ．クマノヤら著，「多
ビット試験モードを備えた高信頼性１ＭビットＤＲＡ
Ｍ」，ＩＥＥＥ誌（ソリッドステート回路），ＳＣ―２
０巻，第５号，１９８５年１０月を参照されたい。この
初期の３状態手法においては、同一データ（全て「高」
あるいは全て「低」）がメモリセルアレイに書き込まれ
る。次いで、多ビットデータがアレイから抜き取られ、
入力の全てが「高」であった場合に「高」信号をまた入
力の全てが「低」であった場合に「低」信号を出力する
ように設計されたＡＮＤロジックを通される。これら２
つの状態では、データの全てが同一（すなわち、「高」
または「低」）の場合、メモリセルは「合格」（すなわ
ち、欠陥がないもの）とみなされてしまう。しかしなが
ら、１つのビットが異なれば、ＡＮＤ論理の出力は高イ
ンピーダンス（Ｈｉ―Ｚ）状態となる。従って、この手
法は通常の単一のセルの欠陥を検出することができるだ
けでなく、全て１が生じなければならない時に全て０が
アレイによって生じた場合であっても、単純２状態技術
では往々に見逃されてしまうパターン欠陥を検出するこ
ともできる。

【０００７】同期ＤＲＡＭは、試験モードをトリガーし
た後にシステム，マイクロプロセッサあるいは試験装置
がある数のサイクルの経過後の試験データ出力を持つ必
要がある点で、試験手順を複雑化する。試験データ出力
のタイミングの不確実さの結果、欠陥の誤った指示が生
じ、「合格」と判定されたメモリ回路が欠陥データを生
じさせることになる。

【０００８】

【発明が解決しようとする課題】従って、本発明が解決
しようとする課題は、試験回路で待ち時間制御を実現す
る当該産業界での必要性を満たすことである。

【０００９】

【課題を解決するための手段】本発明の第１の好適実施
態様によれば、メモリセルアレイを試験するための回路
が開示される。この回路は、アレイに結合された試験回
路を含み、かつ、データ出力ラインおよび障害（欠陥）
信号出力ラインを含んでいる。複数のラッチ，クロック
信号入力および出力ラインを含んだシフトレジスタが、
試験回路の障害信号出力ラインに接続されている。試験
回路はまた、３状態出力バッファドライバを含み、この
バッファドライバは、データ入力ライン，障害信号入力
ラインおよびデータ出力ラインを含んでいる。バッファ
ドライバの障害信号ラインはシフトレジスタの出力ライ
ンに接続されている。アレイの欠陥メモリセルを検出す
ると、試験回路はこの試験回路の障害信号出力ラインに
障害（欠陥）信号を生じさせる。次いで、この障害信号
はシフトレジスタに送られて、バッファドライバが障害
信号に応じて高インピーダンス状態に入るようにする。
シフトレジスタは、試験回路を用いるシステムあるいは
試験装置の所望の待ち時間の変化度に従って多数のラッ
チを備えている。例えば、シフトレジスタに２つのラッ
チを用いて、１サイクルの待ち時間に対してはどのラッ
チも付勢せず、２サイクルの待ち時間に対しては一方の
ラッチを付勢し、あるいは、３サイクルの待ち時間に対
しては両ラッチを付勢することによって、１，２あるい
は３サイクルの待ち時間を得ることができる。

【００１０】この回路の長所は、メモリセルアレイを組
み込んだシステムあるいは試験装置によって必要とされ
る時に試験回路の出力に現れるように、メモリセルアレ
イの試験の結果が待ち時間の適切な選択により同期され
得ることである。

【００１１】

【発明の実施の形態】本発明の上述の特徴は、添付図面
に関連して以下の詳細な記載を読めば、より十分に理解
されるであろう。図１は、本発明の第１の実施例の一般
化したブロック図である。この図はメモリセルアレイ１
００のための試験回路を表している。試験回路は、典型
的には、メモリセルアレイが製造されるものと同一の半
導体ダイに置かれる。アレイの試験の一部として、デー
タが特定のパターン（典型的には、全て「高」（論理
“１”）あるいは全て「低」（論理“０”）のいずれ
か）でアレイに書き込まれる。データはアレイ１００か
らライン１０２を介して比較器回路１０４に読み出され
る。比較器回路１０４はデータを圧縮してライン１０６
に送り出す。ライン１０８は、アレイ１００から読み出
されたビットの１つが予期したもの（全て“１”あるい
は“０”のいずれか）とは異なる場合に、比較器からの
３状態障害信号を搬送する。シフトレジスタブロック１
１０はこのデータ路の待ち時間を制御し、他方、シフト
レジスタ１１２は３状態路の待ち時間を制御する。これ
らシフトレジスタはライン１１４上のクロック信号に関
連して動作する。当業者によって理解されるように、シ
フトレジスタの代わりに、待ち時間を実現するように他
の形式のプログラム可能な遅延回路が使用されてもよ
い。このような回路の一例が図２０に示されている。デ
ータ路および３状態路のデータがシフトレジスタ１１
０，１１２で所望の待ち時間期間の処理をそれぞれ受け
た後に、データはライン１１６に沿って出力回路ブロッ
ク１１８に送られる。出力回路ブロック１１８は、３状
態障害信号がライン１２０に沿ってシフトレジスタ１１
２から出力される場合に、データ出力を無能化（ディス
エーブル）する回路を含んでいる。

【００１２】図２は図１に示された回路の機能を示すタ
イミング図である。線図（ａ）は図１のライン１１４上
のクロック信号を表している。線図（ｂ）には、ライン
１０２上のアレイからのデータのクロッキングを開始す
るために与えられる読出し指令が示されている。線図
（ｃ）はデータがアレイから読み出されていることを示
す。線図（ｄ）は比較器回路ブロック１０４の出力を示
す。線図（ｅ）は図１の回路のライン１０８上の３状態
障害信号を示している。線図（ｆ）はライン１１６上の
シフトレジスタ１１０の出力（１クロックサイクルだけ
遅延されたものであり、すなわち、待ち時間期間はこの
タイミング図に対しては「１」である）を示す。線図
（ｇ）は１クロックサイクル遅延されたシフトレジスタ
１１２の出力を示す。出力回路ブロック１１８の出力は
線図（ｈ）で示され、ここで、３状態障害信号の作用は
ライン１１６を介して出力回路ブロック１１８に送られ
ているデータストリームが無能化されることにより明確
にされる。所望の待ち時間期間の間にシフトレジスタ１
１２で３状態障害信号を保持することによって、当該回
路は、信号が送られる時にシステムあるいは試験装置が
無能化される出力を待機することができるようにする。
ある理由のため、システムあるいは試験装置が意図した
以外の時間で出力が３状態障害信号により無能化される
ならば、欠陥は検出から逃れてしまう。

【００１３】図２の線図（ｈ）は、試験回路の出力が図
２の線図（ｇ）の遅延された３状態障害信号Ｔにより無
能化される時に、その出力が中間電圧レベルにあること
を示す。この中間電圧は、図１９図に示されるような比
較的に小さな時定数を有する回路で回路ブロック１１８
の出力を負荷することによって達成される。図１９の回
路は、障害信号Ｔがこのバッファドライバの入力に与え
られる時に、バッファドライバ（例えば、図１８に示さ
れているような）の出力をほぼ１．４ボルトの中間電圧
にドライブする。小さな時定数を有する負荷回路は、出
力が１つのクロックサイクル内で中間電圧レベルを達成
できるようになるために好ましい。

【００１４】試験手法のより詳細な記載は６４Ｍｂ同期
ＤＲＡＭに関連して以下与えられる。当業者が理解する
ように、この技術は、記載されるものとは異なったメモ
リ構成および容量のものに等しく適用可能である。本明
細書に記載される試験手法は、単純２状態試験動作と共
に２つのモードの３状態試験動作を備えている。

【００１５】図３は、３つの試験モードのそれぞれを表
す単純化したブロックである。メモリアレイは８つの部
分に分割されている。主増幅器３００のそれぞれは、８
つの部分のそれぞれ内の１つの特定のセルからの１ビッ
トのデータを与える。図３には主増幅器ブロック３００
が４つだけ示されているが、当該回路がメモリアレイの
残りの４つの部分に対して複製的に具備されていること
を理解すべきである。試験モードでの読出し動作の間
に、主増幅器３００のデータはラインＭＯＴＪ３０１に
沿って比較器回路３０２に送られる。比較器回路３０２
は、試験動作の３つの全てのモード（すなわち、高速３
状態試験，完全３状態レーザプローブ試験および単純２
状態試験）に対して同一である。３状態レーザプローブ
試験は図３で回路３０４によって表され、高速３状態試
験は回路３０６によって表され、単純２状態試験は回路
３０８によって表される。どの試験回路がユーザによっ
て選択されても、試験出力はＩＤＯＬＴ回路ブロック３
１０に送られ、これは所望の待ち時間を生じさせるシフ
トレジスタを含んでいる。次いで、データはＤＤＯＣ回
路ブロック３１２に送られ、これは、障害信号ＤＯＣＫ
Ｂが３状態試験回路３０４，３０６の一方によって出力
されたら、３状態出力バッファをその高インピーダンス
状態にする。回路３０４，３０６の一方によって障害信
号が発生されなければ、あるいは、２状態試験回路３０
８が使用される場合には、出力バッファが活性化（イネ
ーブル）されて、システムあるいはユーザの要求に応じ
て３状態回路のどれかから受けたデータを（ラインＴＣ
ＭＰ３０９）に送り出す。ここに図示した回路はメモリ
アレイの動作回路と並列となっている専用試験回路であ
ることを理解すべきである。この並列手法を用いること
により、メモリ回路の通常の動作において使用されるデ
ータ路に信号遅延が導入されることはない。

【００１６】図４は、要素３０４，３０６，３０８にお
ける図３に示された比較器回路のより詳細な回路図であ
り、これも、同様に、全６４Ｍｂアレイからなるメモリ
セルの８つの部分の試験回路の半分に過ぎない。ライン
４００，４０２，４０４，４０６のそれぞれは、図３に
関連して上述したメモリセルアレイの４つの部分の主増
幅器からの８つのデータラインを表す。これらラインは
図３のラインＭＯＴＪ３０１に対応する。ブロック４１
０はＭＯＴライン４００，４０２，４０４，４０６上の
データの比較の最初の段階を行う。ブロック４１０の前
段でこのブロック４１０を含む回路は、３つ全ての試験
モード回路に対して共通である。ブロック４１０の後段
の回路は、主に、２つの３状態試験モード回路（すなわ
ち、レーザプローブ試験回路および高速試験回路）に分
割される。単純２状態試験のための回路は、以下の説明
から明かとされるように、３状態試験回路のそれぞれに
含まれている。

【００１７】ブロック４２０はレーザプローブ試験に専
用の回路を表し、他方、ブロック４３０は高速試験に専
用の回路を表す。これら試験は、高速試験回路がレーザ
プローブ試験回路で行われるよりもより少ない回路でブ
ロック４１０からのデータを圧縮することを除いて、同
様のものである。この差は、各ブロック４３０に入るラ
イン４３２の数に比べて各ブロック４２０への入力ライ
ン４２２の数を見れば明かとなる。オペレータがどの試
験回路比較器を動作させるとしても、各回路の出力は３
状態ラインＴＲＩＳ０およびデータラインＴＣＭＰ０の
両者からなる出力ライン４４０に結合される。また、こ
れら出力は、待ち時間の実現および欠陥検出の場合での
データの行われ得る無能化のため比較されて、図３のＩ
ＤＯＬＴ３１０およびＤＤＯＣ３１２回路ブロックに送
られる。２状態試験回路の選択はＴ２ＳＴで表されたラ
イン４５０に適切な信号を与えることによって行われ
る。ＴＰＲＷで表されたライン４５２は高速試験回路４
３０への電力を制御して、メモリ回路が試験モードにな
い時に節電のため電力がオフにされ得るようにする。

【００１８】図５は、図４に示されたブロック４１０の
回路図である。ライン５００は図４に示されたライン４
００，４０２，４０４，４０６の組の１つである。ライ
ン５００を構成する８つのデータラインは、真データ回
路ブロック５１０および相補的すなわちバー（ｂａｒ）
データ回路ブロック５２０に向けられる。データを真デ
ータと相補的データに分割することは試験に冗長性を与
え、その結果、真の形態のデータだけが比較されて試験
されるよりも一層確実な試験手段を与える。

【００１９】図６は、図５で示された真データ回路ブロ
ック５１０の回路図である。４つのライン６１０上のデ
ータは出力ライン６１２上の単一ビットのデータに圧縮
され、このデータは図５の真データライン５１２の１つ
に対応する。同様に、図７は、図５に示された相補的デ
ータ回路ブロック５２０の回路図である。４つのライン
７１０上のデータは出力ライン７１２上の単一ビットの
データに圧縮され、これは図５の相補的データライン５
１４の１つに対応する。図７の論理回路は出力ライン７
１２上にライン６１２上のデータと相補的なデータを生
じさせる。勿論、これはライン６１０，７１０上のデー
タの全てが同一であるとの推定に基づき、このことは典
型的にアレイを試験する上での実例となっている。これ
らラインの１つが異なったデータを含むとしたら、その
事実が後続の回路で検出され、メモリアレイの欠陥がシ
ステムあるいは試験装置に指示されることになる。

【００２０】図８は、図４に示されたレーザ試験回路ブ
ロック４２０の１つの回路図である。ブロック４１０か
らの真データは真データ回路ブロック８３０に入り、ブ
ロック４１０からの相補的なデータはライン８２２を介
して相補的データ回路ブロック８４０に入る。次いで、
ブロック８３０の出力はライン８３２に沿って３状態障
害信号ドライバ回路ブロック８５０と２状態信号ドライ
バ回路ブロック８７０に送られる。ブロック８４０の出
力はライン８４２に沿って３状態障害信号ドライバ回路
ブロック８５０，３状態データドライバ回路ブロック８
６０および２状態信号ドライバ回路ブロック８７０に送
られる。ライン８５２上の信号は、ブロック８５０およ
びブロック８６０の３状態試験回路の１つが使用されて
いるかどうか、あるいは、ブロック８７０の単純２状態
回路が使用されているかどうかを制御する。ライン８６
２は３状態障害信号出力であり、ライン８６４はデータ
出力である。ＴＰＴＬＳＮライン８５４は、メモリ回路
が試験モードにない時にドライバ回路８５０，８６０，
８７０が節電のためにオフにされることができるように
する。

【００２１】図９は、図８に示されたブロック８３０，
８４０の論理回路の回路図である。ライン９２２上のデ
ータ入力はＮＯＲゲート９２４およびインバータ９２６
を用いて単純に圧縮される。出力ライン９２８は図８の
ライン８３２，８４２に対応する。

【００２２】図１０は、図８の３状態障害信号ドライバ
回路ブロック８５０の回路図である。入力１０２２は図
８の真および相補的データライン８３２，８４２に対応
する。これら信号はＮＡＮＤゲート１０２４によって単
一の信号に圧縮され、その出力はドライババッファ１０
３０の入力となる。ドライババッファ１０３０は、ノー
ドＮ１で論理“１”を生じさせかつトランジスタＭＰ
１，ＭＮ１をオフにするように、ラインＴ２ＳＴ１０４
０およびＴＰＴ１０４１上の適切な信号により無能化さ
れ得る。この機能は、例えば、システムあるいは試験装
置が単純２状態試験モードを望む場合に使用され、適切
な信号がライン１０４０に与えられてドライブバッファ
１０３０を無能化する。出力ドライブバッファ１０３０
が活性化される時には、それはライン１０３２上にライ
ン入力ライン１０２６上の信号の反転した信号を生じさ
せることを理解されたい。

【００２３】図１１は、図８に示された３状態データド
ライバ回路ブロック８６０の回路図である。ライン１１
４２は図８のライン８４２に対応する。バッファドライ
バ１１３０は上述したドライバ１０３０と同じ態様で機
能する。

【００２４】図１２は、図８の２状態信号ドライバ回路
ブロック８７０の回路図である。ライン１２３２および
ライン１２４２はそれぞれ、ライン８３２およびライン
８４２に対応する。ブロック１２５０はライン１２３
２，１２４２上の信号を単一の信号に圧縮する排他的Ｏ
Ｒゲートであり、この単一の信号はバッファドライバ１
２６０への入力となる。バッファドライバ１２６０は上
述のドライバ１０３０，１１３０と類似に機能する。

【００２５】図１３は、図４に示された高速試験回路ブ
ロック４３０の１つの回路図である。ライン１３３２は
図４のライン４３２に対応する。論理回路ブロック１３
４０は４つの真データ入力ラインおよび４つの相補的デ
ータ入力ライン上の信号をそれぞれライン１３４２，１
３５２上の単一の真データ出力および単一の相補的デー
タ出力に圧縮する。ライン１３４２，１３５２は３状態
障害信号ドライバ回路ブロック１３５０および２状態信
号ドライバ回路ブロック１３７０に結合する。ライン１
３５２（すなわち、相補的データライン）はまた、３状
態データドライバ回路ブロック１３６０にも結合する。
ライン１３６２上の信号は、ブロック１３５０，１３６
０の３状態試験回路の１つが使用されているかどうか、
あるいは、ブロック１３７０の単純２状態回路が使用さ
れているかどうかを制御する。ライン１３７２は読出し
／書込み試験信号を与え、これはメモリ回路が試験モー
ドにない時にドライバ回路ブロックへの電力をオフにす
る。ライン１３８２は３状態障害信号出力を与え、ライ
ン１３８４はデータ出力を与える。３状態障害信号ドラ
イバ回路ブロック１３５０，３状態データ信号ドライバ
ブロック１３６０および単純２状態回路ブロック１３７
０はそれぞれ、図１０，図１１および図１２に関連して
上述したブロック８５０，８６０，８７０と同一であ
る。

【００２６】図１４は、図１３の論理回路ブロック１３
４０の回路図である。ライン１４３２は図１３のライン
１３３２に対応し、ライン１４４２はライン１３４２あ
るいはライン１３５２に対応する。

【００２７】再度、図４を参照すると、ＴＲＩＳ０およ
びＴＲＩＳ１の３状態信号ライン４４０の信号は更にＮ
ＡＮＤゲートによって圧縮される。次いで、この信号は
反転される。このＮＡＮＤゲートは図３で要素３０５と
して示され、インバータは図３で要素３０７として示さ
れている。これらの要素は、その図において、レーザプ
ローブ試験回路３０４および高速試験回路３０６の両方
の出力に存在するものとして示されている（図４での実
際の回路図の出力は両３状態回路に共通であるライン４
４０に組み合せられるため）。３状態信号は、インバー
タ３０７から出力されたのち、図１５の回路に入力され
る。

【００２８】図１５は、図３に示されたＩＤＯＬＴシフ
トレジスタブロック３１０の回路図である。図１５の回
路は、システムあるいは試験装置が３状態障害信号を受
けることを要求する時にその３状態障害信号が生じるよ
うに同期されるようにするために１，２あるいは３クロ
ックサイクルの待ち時間をユーザあるいはシステムが選
択できるようにする２つのラッチ１５０２，１５０４を
含んでいる。ライン１５００は図３のインバータ３０７
の出力に対応する。ラッチ１５０２，１５０４の動作は
システムクロック信号のエッジによって制御される。シ
ステムは、このクロック信号のエッジと同期したパルス
をライン１５１０上に与えることによって、第１のラッ
チ１５０２をオンにする。ラッチ１５０４は、ＭＯＦＪ
ＢおよびＭＯＥＪで示されたライン１５２０を介して図
１５の回路に入る、図１６に示された回路からのパルス
によって、制御される。ライン１５１２は入来データに
対してこれらラッチを待機させる信号を搬送する。

【００２９】１サイクルの待ち時間は、データを通すラ
ッチ１５０２，１５０４の両方がオフにされることによ
って達成される。この待ち時間は、データをアレイから
抽出することに関連した遅延サイクルのために、０では
なく、１サイクルの時間である。２サイクルの待ち時間
は、データを通す第２のラッチ１５０４をオフにしたま
ま第１のラッチ１５０２をオンにすることによって達成
される。第１のラッチをオンにする結果、３状態障害信
号は１追加サイクルの間すなわち全体で２サイクルの間
記憶される。両ラッチをオンにすれば、３状態障害信号
は２追加サイクルの間すなわち全体で３サイクルの間記
憶される結果となる。一旦、３状態障害信号が所望の待
ち時間期間の間記憶されると、信号は図１７に示される
出力活性化回路に送られる。

【００３０】図１６は、第２のラッチ１５０４をオンに
する信号ＭＯＥＪＢ，ＭＯＥＪを発生する回路の回路図
である。３つのサイクルの待ち時間を実現させるシステ
ム信号はライン１６０２で搬送され、ラッチ１５０４の
付勢はライン１６０４上のクロック信号によって同期さ
れる。

【００３１】図１７は、図３のＤＤＯＣ回路ブロック３
１２である。３状態障害信号はライン１７０２で回路に
入力する。メモリ回路は２つの出力を有する（それぞれ
がこの試験モードに専用であるメモリアレイの各半分に
対応する）ために、２つの３状態障害信号ライン１７０
２が示されている。３状態障害信号はライン１７０４に
沿ってＮＯＲゲート１７１０次いでインバータ１７１２
に進む。

【００３２】図１７に示されたＤＤＯＣ回路の出力は図
３に示されたＤＯＣＫＢ信号である。メモリアレイに欠
陥がある場合に、３状態障害信号すなわちＤＯＣＫＢ信
号が図１７の回路により発生されて、図２のタイミング
図に関連して記載されたようにメモリ回路からのデータ
出力を無能化する。出力のこの無能化は３状態出力バッ
ファ（図１８に示されている）をその高インピーダンス
状態にすることによって達成される。図１７の回路によ
って発生されるＤＯＣＫＢ信号は、バッファ１８００を
高インピーダンス状態にするライン１８０２上のトリガ
ー信号である。ＤＯＣＫＢ信号が存在しなければ、すな
わちメモリセルの欠陥が検出されない時には、ＤＯＣＫ
Ｂ信号は高インピーダンス状態の３状態出力バッファ１
８００を活性化しない状態にある。次いで、出力バッフ
ァ１８００は、アレイから取り出されかつ図３〜図１７
に関連して記載された比較器回路によって圧縮されたデ
ータ（典型的には、全て論理“１”あるいは論理“０”
のいずれか）を出力する。この比較器回路からのデータ
はライン１８０４を介してバッファに入り、ライン１８
０６で反転された後に出力される。換言すれば、比較器
回路が「合格」判定を行えば、出力回路は試験のために
アレイにロードされたデータに従って高あるいは低の信
号を生じさせる。比較器回路が「欠陥」判定を行う場合
には、出力回路は「高―Ｚ（インピーダンス）になり、
すなわち「合格」状態での場合と同様に高あるいは低に
されるのとは異なって「３状態化」すなわちフロート状
態となる（電流を引き込んだりあるいは供給したりしな
い）。この出力は、システムあるいは試験装置が「合
格」データあるいは欠陥信号の出現を要求する時にそれ
が出力に現れるようにするように、図１５の待ち時間制
御回路によって同期される。

【００３３】図１９は、バッファドライバがその３状態
すなわち高インピーダンス状態にある時に出力を特定の
電圧にもたらすバッファドライバの出力（例えば、図１
８のライン１８０６）のための負荷回路である。この負
荷回路は例えば試験装置では典型的にオフチップである
が、別態様としてメモリ回路を製造するダイ上であって
もよい。この負荷は、当該回路がライン１９００上の電
圧の変化を行うのにどのように高速で応答するかを決定
する時定数に特に依存して多くの形態を取ることができ
る。バッファドライバの出力はライン１９００に接続さ
れている。高インピーダンス状態であるバッファドライ
バの所望の電圧はノード１９０２に与えられる。ノード
１９０２上の典型的な中間電圧は１．４ボルトである。
抵抗１９０４およびコンデンサ１９０６は所望の負荷付
与特性および時定数を与えるように選択される。例え
ば、抵抗１９０４はほぼ５０オームに、コンデンサ１９
０６はほぼ５０ピコファラッド（ｐＦ）にすることがで
きる。構成要素の値のこの選択は、現代のマイクロプロ
セッサに使用される極めて高速のクロックサイクル内で
さえも負荷電流がバッファドライバの出力を中間電圧レ
ベルにドライブすることができるようにする。

【００３４】図２０は、上述したシフトレジスタを用い
ずに待ち時間サイクルを実現するために使用され得るプ
ログラム可能な遅延回路の一例である。データは回路ブ
ロック２０００により指令されるシーケンスで位置０か
ら位置７まで読み出される。回路ブロック２０００は、
パストランジスタ２００２がデータを出力ノード２００
４に通過させるように付勢されるようなシーケンスを選
択するためのカウンタあるいは他の復号化回路を含むこ
とができる。図２０の回路は、データを位置０から位置
７で連続して開放するように回路ブロック２０００にカ
ウンタを簡易に含ませることによって、シフトレジスタ
として機能するように作られることができる。これらの
動作は回路ブロック２０００に入力するクロック信号と
同期させることができる。プログラム可能な遅延回路の
他の形態は、データ転送のシーケンス化を行わせるマル
チプレクサおよびデマルチプレクサを含んでいる。

【００３５】本発明は図示の実施例に関連して記載され
たが、この記載は制限的に解釈されるようには意図され
ない。図示の実施例の種々の変更および組合せ並びに本
発明の他の実施例が当該記載を参照すれば当業者にとっ
て明白となろう。例えば、待ち時間サイクルの数は図１
５の回路にラッチを増設することによって増やすことが
できるであろう。更に、図１に示した実施例において、
シフトレジスタ１１２として図示されたプログラム可能
な遅延回路は、図示したように比較器および出力バッフ
ァドライバの間ではなく、メモリセルおよび比較器の間
に配置できる。従って、特許請求の範囲はどのような態
様のこのような変更あるいは実施例でも包含することを
意図するものである。

【００３６】以上の説明に関して更に以下の項を開示す
る。 （１）メモリセルアレイを試験するための回路であっ
て、上記アレイに結合された、データ出力ラインと障害
信号出力ラインとを含む試験回路と、上記試験回路の上
記障害信号出力ラインに接続された、クロック信号入力
と出力ラインとを含むプログラム可能な遅延回路と、デ
ータ入力ラインと上記プログラム可能な遅延回路の上記
出力ラインに接続された障害信号入力ラインとデータ出
力ラインとを含む出力バッファドライバと、を具備し、
上記アレイの欠陥メモリを検出すると、上記試験回路は
この試験回路の上記障害信号出力ラインに障害信号を生
じさせ、上記障害信号は上記プログラム可能な遅延回路
に入力されて上記バッファドライバが上記障害信号に応
じて高インピーダンス状態に入るようにした回路。

【００３７】（２）第１項記載の回路において、上記プ
ログラム可能な遅延回路はシフトレジスタである回路。 （３）第２項記載の回路において、上記シフトレジスタ
は２つのラッチを含む回路。

【００３８】（４）第１項記載の回路において、上記バ
ッファドライバは３状態バッファドライバである回路。 （５）第１項記載の回路において、上記バッファドライ
バが高インピーダンス状態に入ることに応じて上記バッ
ファドライバの上記データ出力ラインの電圧を中間レベ
ルにする負荷を更に具備した回路。

【００３９】（６）第３項記載のメモリ試験回路におい
て、上記シフトレジスタの上記ラッチは上記クロック信
号入力上のクロック信号の所定数のサイクルの間上記障
害信号を遅延するように付勢あるいは付勢解除され得る
メモリ試験回路。

【００４０】（７）第２項記載のメモリ試験回路におい
て、上記シフトレジスタは２つのラッチを含み、上記ラ
ッチのそれぞれの付勢は、互いに独立であり、かつ、
１，２あるいは３サイクルの、上記バッファドライバに
到達する上での上記障害信号の遅延を生じさせるように
外部入力に応じるメモリ試験回路。

【００４１】（８）メモリセルアレイを試験するための
回路であって、上記アレイに結合された、データ出力ラ
インと障害信号出力ラインとを含む試験回路と、上記試
験回路の上記障害信号出力ラインに接続された、複数の
ラッチとクロック信号入力と出力ラインとを含むシフト
レジスタと、データ入力ラインと上記シフトレジスタの
上記出力ラインに接続された障害信号入力ラインとデー
タ出力ラインとを含む３状態出力バッファドライバと、
を具備し、上記アレイの欠陥メモリセルを検出すると、
上記試験回路はこの試験回路の上記障害信号出力ライン
に障害信号を生じさせ、上記障害信号は上記シフトレジ
スタに入力されて、上記バッファドライバが上記障害信
号に応じて高インピーダンス状態に入るようにした回
路。

【００４２】（９）第８項記載のメモリ試験回路におい
て、上記シフトレジスタの上記ラッチは上記クロック信
号入力上のクロック信号の所定数のサイクルの間上記障
害信号を遅延するように付勢あるいは付勢解除され得る
メモリ試験回路。

【００４３】（１０）第８項記載のメモリ試験回路にお
いて、上記シフトレジスタは２つのラッチを含み、上記
ラッチのそれぞれの付勢は、互いに独立であり、かつ、
１，２あるいは３サイクルの、上記バッファドライバに
到達する上での上記障害信号の遅延を生じさせるように
外部入力に応じるメモリ試験回路。

【００４４】（１１）本発明は、メモリセルアレイ１０
０を試験するための回路に関する。この回路は、アレイ
に結合された試験回路１０４を含み、かつ、データ出力
ライン１０６および障害信号出力ライン１０８を含んで
いる。複数のラッチ，クロック信号入力１１４および出
力ライン１１６を含むシフトレジスタ１１０が、試験回
路の障害信号出力ラインに接続されている。試験回路は
また、３状態出力バッファドライバ１１８を含む。この
バッファドライバは、データ入力ライン，障害信号入力
ラインおよびデータ出力ラインを含んでいる。バッファ
ドライバの障害信号ラインはシフトレジスタ１１０の出
力ラインに接続されている。アレイの欠陥メモリセルを
検出すると、試験回路はこの試験回路の障害信号出力ラ
イン１１６に障害信号を生じさせる。次いで、この障害
信号はシフトレジスタ１１０に送られて、バッファドラ
イバ１１８が上記障害信号に応じて高インピーダンス状
態に入るようにする。シフトレジスタ１１０は、試験回
路を用いるシステムあるいは試験装置の所望の待ち時間
の変化度に従って多数のラッチを備えている。

【図面の簡単な説明】

【図１】第１の実施例の回路の一般化したブロック図で
ある。

【図２】図１の回路のタイミング図である。

【図３】３つの試験回路を示す一般化したブロック図で
ある。

【図４】図３に示す回路の回路図である。

【図５】図４の一般化した回路ブロックの詳細な図であ
る。

【図６】図５の一般化した回路の詳細な図である。

【図７】図５の一般化した回路の詳細な図である。

【図８】図４の一般化した回路の詳細な図である。

【図９】図８の一般化した回路ブロックの詳細な図であ
る。

【図１０】図８の一般化した回路ブロックの詳細な図で
ある。

【図１１】図８の一般化した回路ブロックの詳細な図で
ある。

【図１２】図８の一般化した回路ブロックの詳細な図で
ある。

【図１３】図４の一般化した回路ブロックの詳細な図で
ある。

【図１４】図１３の一般化した回路ブロックの詳細な図
である。

【図１５】図３の一般化した回路ブロック３１０の詳細
な回路図である。

【図１６】図１５の第２のラッチ１５０４のための制御
回路の回路図である。

【図１７】図３の一般化した回路ブロック３１２の回路
図である。

【図１８】出力バッファドライバの回路図である。

【図１９】バッファドライバの出力のための負荷回路の
回路図である。

【図２０】プログラム可能な遅延回路の一実施例の回路
図である。

【符号の説明】

１００ メモリセルアレイ １０４ 比較器回路 １０６ ライン １０８ ライン １１０ シフトレジスタブロック １１６ ライン １１８ 出力回路ブロック １２０ ライン

───────────────────────────────────────────────────── フロントページの続き (72)発明者 和田 省治 東京都世田谷区野沢１−８−９

Claims (1)

【特許請求の範囲】
1. 【請求項１】 メモリセルアレイを試験するためのメモ
   リアレイ試験回路であって、 前記アレイに結合された、データ出力ラインと障害信号
   出力ラインとを含む試験回路と、 該試験回路の前記障害信号出力ラインに接続された、ク
   ロック信号入力と出力ラインとを含むプログラム可能な
   遅延回路と、 データ入力ラインと前記プログラム可能な遅延回路の前
   記出力ラインに接続された障害信号入力ラインとデータ
   出力ラインとを含む出力バッファドライバと、を具備
   し、 前記アレイの欠陥メモリを検出すると、前記試験回路は
   該試験回路の前記障害信号出力ラインに障害信号を生じ
   させ、該障害信号は前記プログラム可能な遅延回路に入
   力されて、前記バッファドライバが前記障害信号に応じ
   て高インピーダンス状態に入るようにしたメモリアレイ
   試験回路。