KR100359157B1 - 라이트 명령어 레이턴시회로 및 그 제어방법 - Google Patents

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Abstract

본 발명은 초고속 메모리장치인 싱크링크 디램에서의 프로그램이 가능한 라이트 명령어 레이턴시회로에 관한 것으로, 본 발명에 의한 라이트 명령어 레이턴시회로는, 명령어 어드레스를 디코딩하여 명령어 및 어드레스를 출력하는 명령어 디코더와, 마스터클럭의 입력에 응답하여 레이턴시가 동작하는 동안에 내부클럭을 출력하는 내부클럭발생부와, 레지스터 데이터를 입력하고 디코딩하여 출력하는 레지스터 디코더와, 상기 명령어 디코더의 출력신호와 상기 내부클럭을 입력하여 라이트 명령어 펄스를 출력하는 버스트 제어부와, 상기 버스트 제어부의 출력신호를 상기 내부클럭의 입력에 응답하여 시프트 출력하는 시프트 레지스터와, 상기 시프트 레지스터 및 레지스터 디코더의 출력신호를 입력하여 원하는 딜레이를 가진 라이트 신호를 출력하는 출력부를 구비하여, 마스터클럭의 로딩을 줄이면서 전력소비를 줄이고 레지스터를 이용하여 딜레이 프로그램이 가능하면서 라이트 명령어를 딜레이 시키기 위한 시프트 레지스터의 개수를 줄인 라이트 명령어 레이턴시회로를 구현하는 효과가 있다.

Description

라이트 명령어 레이턴시회로 및 그 제어방법
본 발명은 반도체 메모리장치(Semiconductor Memory Device)에 관한 것으로, 특히 초고속 메모리장치인 싱크링크 디램(SynchLink DRAM: 이하 "SLDRAM"이라 칭함)에서의 프로그램 가능한 라이트 명령어(write command) 레이턴시(latency)회로 및 그 제어방법에 관한 것이다.
반도체 메모리장치가 고집적화가 급속히 진행되면서 아울러서 초고속화가 이루어지고 있다. 특히 최근에는 초고속화를 달성한 SLDRAM이 개발되었다.
이 SLDRAM은 다이나믹램(Dynamic RAM: 이하 "DRAM"이라 칭함)의 한 종류로서 기존의 동기식 DRAM(Synchronous DRAM)보다 더 높은 초고속의 성능을 가지는 소자이다. 특히 SLDRAM은 클럭(clock)의 라이징에지(rising edge)와 폴링에지(falling edge)에서 모두 동작을 하기 때문에 굉장히 높은 데이터 대역폭(bandwidth)을 가진다. SLDRAM은 우선 DRAM 동작을 수행하는 데 필요한 명령 신호들(즉, /RAS, /CAS, /WE 와 같은 신호들)과 어드레스신호들이 하나의 꾸러미(packet)로 명령어 어드레스(command address)라고 하는 10비트(bit)의 핀(pin)들을 통해 4번 연속해서 총 40비트의 폭을 가지고 같이 들어오게 된다. 이 40비트의 명령어 어드레스를 가지고 디코딩(decoding)을 해서 일반적인 DRAM 동작(리드(read),라이트(write) 등)과 그 외의 특별한 동작들을 수행하게 된다. SLDRAM은 뱅크(back) 리드/라이트, 페이지(page) 리드/라이트의 동작을 수행하고 버스트(burst) 4 또는 버스트 8로 동작을 한다. 그리고 리드나 라이트시 데이터를 콘트롤러(controller)에 보내거나 상기 콘트롤러로부터 데이터를 받는 시간을 SLDRAM 내부에 저장된 레지스터(register)값을 통해 조정할 수가 있다. 그리고 이 레지스터값은 콘트롤러에 의해 적절한 값으로 프로그램되어질 수 있다.
한편 이와 같은 기존의 SLDRAM에서는 라이트 명령어 레이턴시에 사용되어지는 클럭을 마스터 클럭을 사용하였는데, 이처럼 마스터 클럭을 사용하면서 뱅크 라이트만을 제어하는 별도의 로직구성이 없는 관계로 뱅크 라이트시 외의 동작(예컨대 리드 레이턴시)에서도 라이트 명령어 레이턴시회로가 동작하여 전력소비를 증가시키는 문제를 발생하였다. 또한 마스터 클럭의 로딩(loading)이 크게 나타나는 현상이 나타났다. 그리고 라이트 명령어를 딜레이 시킬 시에 필요로 되는 시프트 레지스터의 개수가 많은 관계로 점유면적의 손실이 발생되었다.
따라서 본 발명은 상기 문제점을 해결하기 위해 창안된 것으로서, 마스터클럭의 로딩을 줄이면서 전력소비를 줄인 라이트 명령어 레이턴시회로 및 그 제어방법을 제공함을 그 목적으로 한다.
또한 본 발명의 다른 목적은 레지스터를 이용하여 딜레이 프로그램이 가능하면서 라이트 명령어를 딜레이 시키기 위한 시프트 레지스터의 개수를 줄인 라이트 명령어 레이턴시회로 및 그 제어방법을 제공함에 있다.
도 1은 본 발명에 의한 라이트 명령어 레이턴시회로의 실시예,
도 2는 도 1의 내부 클럭발생회로의 상세구성 회로도,
도 3은 도 2의 64T 카운터의 상세구성 회로도,
도 4는 도 1의 버스트 제어부의 상세구성 회로도,
도 5는 버스트 제어 타이밍의 일 예,
도 6은 버스트 제어 타이밍의 다른 예,
도 7은 도 1의 시프트레지스터의 상세구성 회로도,
도 8은 도 1의 시프트레지스터/멀티플렉서 조합부의 상세구성 회로도,
도 9는 본 발명에 의한 방식을 페이지 라이트 레이턴시회로에 적용한 예를 나타내는 실시예,
도 10은 본 발명에 의한 방식을 뱅크 리드 레이턴시회로에 적용한 예를 나타내는 실시예,
도 11은 본 발명에 의한 방식을 페이지 리드 레이턴시회로에 적용한 예를 나타내는 실시예.
<도면의 주요 부호에 대한 설명>
3 : 명령어 디코더 7 : 내부클럭발생부
9 : 레지스터 디코더 11 : 버스트 제어부
13 : 시프트 레지스터 15, 17 : 출력부
상기 목적을 달성하기 위한 본 발명에 의한 라이트 명령어 레이턴시회로는, 명령어 어드레스를 디코딩하여 명령어 및 어드레스를 출력하는 명령어 디코더와, 마스터클럭의 입력에 응답하여 레이턴시가 동작하는 동안에 내부클럭을 출력하는 내부클럭발생부와, 레지스터 데이터를 입력하고 디코딩하여 출력하는 레지스터 디코더와, 상기 명령어 디코더의 출력신호와 상기 내부클럭을 입력하여 라이트 명령어 펄스를 출력하는 버스트 제어부와, 상기 버스트 제어부의 출력신호를 상기 내부클럭의 입력에 응답하여 시프트 출력하는 시프트 레지스터와, 상기 시프트 레지스터 및 레지스터 디코더의 출력신호를 입력하여 원하는 딜레이를 가진 라이트 신호를 출력하는 출력부를 구비함을 특징으로 한다.
상기 구성에서 출력부는, 디코딩된 레지스터 데이터를 선택신호로하여 원하는 딜레이 또는 딜레이-1T의 라이트신호를 선택하는 멀티플렉서와, 레지스터 데이터의 LSB 1비트로 최종 1T 딜레이를 선택하여 원하는 딜레이를 가진 라이트 신호를 출력하는 시프트레지스터/멀티플렉서 조합부로 이루어짐을 특징으로 한다.
또한 상기 목적을 달성하기 위한 본 발명에 의한 뱅크 라이트 커맨드 레이턴시 제어방법은, 커맨드 디코더에서 뱅크라이트 명령어를 출력하고, 상기 뱅크라이트 명령어를 입력하고 마스크클럭에 동기하여 내부 클럭을 발생하며, 상기 뱅크 라이트 명령어를 상기 내부 클럭에 동기하여 받아서 뱅크 라이트용 레지스터 데이터에 따라 일정 레이턴시 후 뱅크 라이트 명령어를 출력하는 방법임을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1에 본 발명에 의한 라이트 레이턴시(write latency)회로에 대한 블록다이아그램을 도시하였다. 도 1의 구성은, 명령어 어드레스를 디코딩하여 명령어 및 어드레스를 출력하는 명령어 디코더 3과, 마스터클럭의 입력에 응답하여 레이턴시가 동작하는 동안에 내부클럭을 출력하는 내부클럭발생부 7과, 레지스터 데이터를 입력하고 디코딩하여 출력하는 레지스터 디코더 9와, 상기 명령어 디코더 3의 출력신호와 상기 내부클럭을 입력하여 라이트 명령어 펄스를 출력하는 버스트 제어부 11과, 상기 버스트 제어부 11의 출력신호를 상기 내부클럭의 입력에 응답하여 시프트 출력하는 시프트 레지스터 13과, 상기 시프트 레지스터 13 및 레지스터 디코더 9의 출력신호를 입력하여 원하는 딜레이를 가진 라이트 신호를 출력하는 출력부(15, 17)로 구성된다. 상기 구성에서 출력부는, 디코딩된 레지스터 데이터를 선택(selection)신호로하여 원하는 딜레이 또는 딜레이-1T의 라이트신호를 선택하는 멀티플렉서 15와, 레지스터 데이터의 LSB 1비트로 최종 1T 딜레이를 선택하여 원하는 딜레이를 가진 라이트 신호를 출력하는 2개의 SRGs와 2x1 멀티플렉서로 이루어진 회로 17로 이루어진다.
도 1에서 명령어 디코더(command decoder) 3은 40비트의 명령어 어드레스를 디코딩하여 동작에 필요한 명령어와 어드레스들을 출력하는 회로이다. 도 1에서 내부 클럭발생부 7은 칩 내부에서 동작하는 마스트클럭(master clock: MCLK)을 받아서 레이턴시에 쓰이는 내부 클럭 CLKi를 만들어 주는 회로로서 레이턴시(latency)가 동작하는 동안에만 클럭이 만들어진다. 그리고 레지스터 디코더(register decoder) 9는 n비트(도 1에서는 6비트임)의 레지스터 데이터를 받아서 디코딩하여 원하는 딜레이(delay)의 라이트신호를 선택하도록 한다. 버스트(burst)동작을 제어하는 버스트 제어부 11은 버스트 4일 때는 4 Tick(이하 "T"라 칭함; 1T는 1/2 클럭 사이클)의 폭(width)을 가지는 라이트 명령어 펄스(pulse)를 만들어내고 버스트 8일 때는 8T의 라이트 명령어 펄스를 만들어 낸다. 그리고 이 신호를 시프트 레지스터(shift register)(이하 "SRGs"라 칭함) 13으로 전달해 준다. 2의 n제곱 만큼의 시프트 레지스터를 가지는 SRGs 13은 라이트 명령어를 2T 단위로 딜레이시켜 멀티플렉서(multiplexer: MUX) 15로 보낸다. 그리고 이 멀티플렉서 15는 "2nx 1" 멀티플렉서로 디코딩된 레지스터 데이터를 선택(selection)신호로하여 원하는 딜레이 또는 딜레이-1T의 라이트신호를 선택하게 된다. 그리고 2개의 SRGs와 2x1 멀티플렉서로 이루어진 회로 17은 레지스터 데이터의 LSB 1비트로 최종 1T 딜레이를 선택하여 원하는 딜레이를 가진 라이트 신호를 출력한다.
상기 구성을 참조하면, 본 발명에 의한 뱅크 라이트 커맨드 레이턴시 제어방법은, 커맨드 디코더에서 뱅크라이트 명령어를 출력하고, 상기 뱅크라이트 명령어를 입력하고 마스크클럭에 동기하여 내부 클럭을 발생하며, 상기 뱅크 라이트 명령어를 상기 내부 클럭에 동기하여 받아서 뱅크 라이트용 레지스터 데이터에 따라 일정 레이턴시 후 뱅크 라이트 명령어를 출력하게 된다.
이와 같은 본 발명에 의한 라이트 명령어 레이턴시회로의 상세구성에 대하여 설명하겠다.
도 2는 도 1의 클럭 발생부 7의 실시예이다. 도 2에서 7-3은 4T 펄스폭을 가지는 뱅크라이트(bank write) 명령어가 들어 왔을 때 내부 클럭 clki를 만들어 주고 최대 "64+8T", 최소 "32T+8T" 동안 내부클럭 clki를 유지시켜 주는 회로로서, 라이트 명령어와 마스터 클럭(master clock)을 동기시켜 불필요한 쇼트 하이펄스(short high pulse)가 생기지 않도록 하는 클럭발생회로이다. 그리고 7-5는 내부클럭 clki가 인에이블(enable)된 후 카운팅(counting)을 통해 일정시간 이후(여기서는 64T+8T 32T+8T) clki를 디세이블(disble)시키는 clkdis신호를 발생시키는 회로로서, 크게 64T 카운터 7-7과, "64T+8T"와 "32T+8T"중 하나를 레지스터 데이터 중 MSB 1비트로 선택해주는 2x1 멀티플렉서 7-9로 구성되어 있다. 그리고 2x1 멀티플렉서 7-9는 레지스터 데이터 중 MSB 1비트를 선택신호로하여 64T 카운터 7-7의 출력 "32T"(실제 32T+8T)와 "64T"(실제 64T+8T) 중 하나를 선택하게 하는데 이것은 레지스터에 저장된 데이터값이 32T 이하일 때(MSB가 "0"일 때), clki가 불필요하게 64T+8T까지 동작하는 것을 방지해 준다.
도 3은 도 2의 64T 카운터 7-7의 상세구성을 도시하고 있다. 도 3에서 일반적인 T 플립플롭(flip-flop) 6개를 가지고 구현하였다. 간단히 동작을 살펴 보면, 우선 초기에는 리셋(reset)신호가 인에이블되어서 T 플립플롭의 모든 출력을 로직 "low"로 세팅(setting)시키고 리셋신호가 디세이블된 다음 뱅크 라이트 명령어가 들어와서 내부 클럭 clki가 동작을 시작하면 이때부터 카운팅이 시작된다. 그리고 각 T 플립플롭의 출력중에서 Q<3>과 Q<5>의 조합에 의해 32T라는 출력을 만들고 Q<3>과 Q<6>의 조합에 의해 64T라는 출력을 만든다. 여기서 카운팅이 되는 중에 다시 뱅크 라이트 명령어가 들어오면 T 플립플롭들의 모든 출력이 로직 "low"로 클리어되어서 다시 처음부터 카운팅을 하게 된다. 이렇게 되면 레이턴시 동작중에 또 같은 라이트 명령어가 들어와도 내부 클럭 clki를 계속 최종 레이턴시 출력이 나올 때까지 유지시킬 수 있다.
도 4는 도 1의 버스트 제어부 11의 상세구성을 도시하고 있다. 도 4에서는 뱅크 라이트 명령어와 버스트 8(bl8) 신호를 받아서 SRGs 13이 4T 또는 8T의 뱅크 라이트 명령어를 출력할 수 있도록 해준다. 구체적인 동작을 살펴보면, 우선 초기에 뱅크 라이트 명령어가 들어오기 전에 리셋 역할을 하는 clkdis#신호가 로직 "low"로 인에이블되어서 wrt-8t 노드가 초기에 로직 "low"이고, 결국 노아(NOR)게이트 11-17의 입력이 둘 다 로직 "low"이므로 출력신호 WT는 초기 "low"이다. 그리고 낸드(NAND)게이트 11-5의 출력 노드 delay-8t는 초기에 clki-2T(clki의 2배 주기를 가지는 클럭신호)와 delay-4t 신호가 로직 "low"이기 때문에 로직 "high"를 유지하여 리셋 역할을 하지 못한다. 버스트 4로 라이트 동작하는 경우 WT-B신호가 4T의 하이 펄스폭을 가지고 들어오게 되고 이때 clkdis#신호는 디세이블되게 된다. 그러나 버스트 8을 알려주는 bl8신호가 로직 "low"이기 때문에 낸드(NAND)게이트 11-9의 출력은 초기와 같이 로직 "high"를 유지하고 wrt-8t신호도 역시 초기와 같이 로직 "low"를 유지한다. 그리고 WT-B신호가 노아(NOR)게이트 11-17의 한 쪽 입력으로 들어가므로 출력신호 WT는 WT-B신호와 같이 4T 동안 로직 "high" 레벨을 유지하는 펄스를 가지게 된다. 그 다음 버스트 8로 라이트 동작하는 경우 일단 WT-B신호가 노아(NOR)게이트 11-17의 한쪽 입력으로 들어가 버스트 제어부 11의 출력신호 WT는 로직 "low"에서 로직 "high"로 전이(transition)되고 bl8과 WT-B신호가 같은 타이밍(timing), 같은 하이 펄스폭 4T로 NAND게이트 11-9로 들어와 이 NAND게이트 11-9의 출력이 로직 "low"로 되고 wrt-8t가 로직 "high"로 전이된다. wrt-8t가 로직 "high"가 되면 T 플립플롭 11-3이 동작을 하게 되고 도 5의 타이밍도와 같이 delay-4T는 뱅크 라이트 명령어가 인에이블된 후 dt+3T 이후에 로직 "high"로 전이되고 4T 동안 로직 "high"를 유지하고, clki와 clki-2T가 모두 로직 "high"로 가는 시점인 dt+6T에 낸드(NAND)게이트 11-5의 출력 delay-8T가 로직 "low"로 전이되면서 wrt-8t가 로직 "high"에서 로직 "low"로 전이되고 결국 출력신호 WT는 dt+6T의 하이 펄스폭을 갖게 된다. 이렇게 버스트 8 라이트 동작시 WT가 dt+6T의 하이 펄스를 가지더라도 도 6의 타이밍도와 같이 SRGs 13의 첫 번째 D 플립플롭(후술되는 도 7 참조)의 입력으로 들어가 나오는 출력 D<0>는 8T의 하이 펄스를 가지게 된다.
도 7은 도 1의 SRGs 13에 대한 상세 구성을 도시하고 있다. SRGs 13은 2n개(여기서 n은 레지스터의 비트수)의 D 플립플롭이 순서대로 연결되어진 시프트레지스터인데, 첫 번째 D 플립플롭의 D 노드로 들어오는 입력은 버스트 제어부 11의 출력인 WT이고 CLK 노드로 들어오는 신호는 내부클럭 발생회로 7에서 만들어진 내부클럭 clki이다. 이 회로는 뱅크 라이트 명령어를 받아서 하나의 D 플립플롭을 거칠 때마다 2T delay를 시키며 출력을 내보내게 되는데, 총 2n개의 출력들을 멀티플렉서 15로 보내고 멀티플렉서 15는 이 출력들 중 하나를 레지스터 데이터 값에 따라 선택해 SRGs+mux 17로 전달해 준다.
도 8은 도 1의 SRGs+mux 17의 상세 회로 구성을 도시하고 있다. 여기서는 레지스터의 LSB 1비트의 값에 따라 실제 원하는 딜레이를 가지는 뱅크 라이트 명령어를 최종 출력으로 내보내게 된다.
본 발명은 뱅크 라이트 레이턴시회로를 예로 들어 설명하였지만, 이는 다른 레이턴시회로에서도 적용이 가능하다. 이를 살피면 다음과 같다.
도 9는 본 발명을 SLDRAM에서 페이지 라이트(page write) 레이턴시 회로에 적용한 예를 나타낸다. 도 9에서는 뱅크라이트신호 대신에 페이지 라이트 신호가 레지스터 디코더로 입력되고 있음을 알 수 있다. 따라서 뱅크 라이트와 같은 방식으로 각각의 레지스터 값들에 따라서 일정 딜레이를 거쳐 나오게 할 수 있다.
도 10은 본 발명을 SLDRAM에서 뱅크 리드(bank read) 레이턴시 회로에 적용한 예를 나타낸다. 도 10에서는 뱅크라이트신호 대신에 뱅크 리드 신호가 레지스터 디코더로 입력되고 있음을 알 수 있다. 마찬가지로 뱅크 라이트와 같은 방식으로 각각의 레지스터 값들에 따라서 일정 딜레이를 거쳐 나오게 할 수 있다.
도 11은 본 발명을 SLDRAM에서 페이지 리드 명령어(page read cammand) 레이턴시회로에 적용한 예를 나타낸다. 도 11에서는 뱅크라이트신호 대신에 페이지 리드 신호가 레지스터 디코더로 입력되고 있음을 알 수 있다. 마찬가지로 뱅크 라이트와 같은 방식으로 각각의 레지스터 값들에 따라서 일정 딜레이를 거쳐 나오게 할 수 있다.
상술한 내용은 본 발명의 실시예에 관하여 설명이 이루어졌지만, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명은, 마스터클럭의 로딩을 줄이면서 전력소비를 줄이고 레지스터를 이용하여 딜레이 프로그램이 가능하면서 라이트 명령어를 딜레이 시키기 위한 시프트 레지스터의 개수를 줄인 라이트 명령어 레이턴시회로를 구현하는 효과가 있다.

Claims (3)

  1. 라이트 명령어 레이턴시회로에 있어서,
    명령어 어드레스의 입력을 디코딩하여 출력하는 명령어 디코더와,
    마스터클럭의 입력에 응답하여 레이턴시가 동작하는 동안에 내부클럭을 출력하는 내부클럭발생부와,
    레지스터 데이터를 입력하고 디코딩하여 출력하는 레지스터 디코더와,
    상기 명령어 디코더의 출력신호와 상기 내부클럭을 입력하여 라이트 명령어 펄스를 출력하는 버스트 제어부와,
    상기 버스트 제어부의 출력신호를 상기 내부클럭의 입력에 응답하여 시프트 출력하는 시프트 레지스터와,
    상기 시프트 레지스터 및 레지스터 디코더의 출력신호를 입력하여 원하는 딜레이를 가진 라이트 신호를 출력하는 출력부를 구비함을 특징으로 하는 라이트 명령어 레이턴시 회로.
  2. 제1항에 있어서,
    상기 출력부는, 디코딩된 레지스터 데이터를 선택신호로하여 원하는 딜레이 또는 딜레이-1T의 라이트신호를 선택하는 멀티플렉서와, 레지스터 데이터의 LSB 1비트로 최종 1T 딜레이를 선택하여 원하는 딜레이를 가진 라이트 신호를 출력하는 시프트레지스터/멀티플렉서 조합부로 이루어짐을 특징으로 하는 라이트 명령어 레이턴시 회로.
  3. 뱅크 라이트 명령어 레이턴시 제어방법에 있어서,
    명령어 디코더에서 뱅크라이트 명령어를 출력하고,
    상기 뱅크라이트 명령어를 입력하고 마스크클럭에 동기하여 내부 클럭을 발생하며,
    상기 뱅크 라이트 명령어를 상기 내부 클럭에 동기하여 받아서 뱅크 라이트용 레지스터 데이터에 따라 일정 레이턴시 후 뱅크 라이트 명령어를 출력함을 특징으로 하는 뱅크 라이트 명령어 레이턴시 제어방법.
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