JPH10188574A - Semiconductor storage device - Google Patents
Semiconductor storage deviceInfo
- Publication number
- JPH10188574A JPH10188574A JP8340851A JP34085196A JPH10188574A JP H10188574 A JPH10188574 A JP H10188574A JP 8340851 A JP8340851 A JP 8340851A JP 34085196 A JP34085196 A JP 34085196A JP H10188574 A JPH10188574 A JP H10188574A
- Authority
- JP
- Japan
- Prior art keywords
- output
- level
- voltage
- terminal
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、外部に出力信号を出力するための出力回路
を備えた半導体記憶装置に関する。The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device having an output circuit for outputting an output signal to an external device.
【０００２】[0002]
【従来の技術】最近、この種の半導体記憶装置は、ます
ます高集積化及び高密度化される傾向にある。このよう
に、高集積化された半導体記憶装置には、多数のメモリ
セルを複数のメモリアレイに分割する構成を採用したも
のがある。この場合、各メモリセルから読み出された信
号レベルは非常に低いため、読出信号を増幅するための
出力回路が各メモリアレイ毎に接続され、この出力回路
において、読出信号は入出力装置等の周辺装置で使用で
きる程度のレベルまで増幅されている。2. Description of the Related Art Recently, this type of semiconductor memory device has been increasingly integrated and densified. As described above, some highly integrated semiconductor memory devices adopt a configuration in which a large number of memory cells are divided into a plurality of memory arrays. In this case, since the signal level read from each memory cell is very low, an output circuit for amplifying the read signal is connected to each memory array, and in this output circuit, the read signal is output from an input / output device or the like. It is amplified to a level that can be used by peripheral devices.
【０００３】このような半導体記憶装置用出力回路は、
通常、互いに相補的な２つの入力信号を受け、この入力
信号に応じた出力信号を出力端子に送出する構成を備え
ている。更に言えば、この種の出力回路は、所定の電源
電圧を供給される第１の端子と、通常接地される第２の
端子との間に、直列に接続された一対のトランジスタを
備え、両トランジスタの共通接続点からは出力端子が取
り出され、且つ、一対のトランジスタの入力端子には、
上記した２つの相補的な入力信号に応じた駆動信号が与
えられる構成を有している。[0003] Such an output circuit for a semiconductor memory device includes:
Usually, a configuration is provided in which two complementary input signals are received and an output signal corresponding to the input signal is sent to an output terminal. Furthermore, this type of output circuit includes a pair of transistors connected in series between a first terminal to which a predetermined power supply voltage is supplied and a second terminal which is normally grounded. An output terminal is taken out from a common connection point of the transistors, and an input terminal of the pair of transistors includes:
It has a configuration in which a drive signal corresponding to the two complementary input signals is provided.
【０００４】この構成では、２つの相補的な入力信号に
より、電源電圧を供給される第１の端子側のトランジス
タがオンして、電源電圧に近い電圧が出力信号として、
出力端子に送出され、他方、接地される第２の端子側の
トランジスタが２つの入力信号に応答してオンすると、
出力端子の電圧は接地側のトランジスタを通して接地さ
れる形となる。In this configuration, a transistor on a first terminal side supplied with a power supply voltage is turned on by two complementary input signals, and a voltage close to the power supply voltage is output as an output signal.
When the transistor on the second terminal side, which is sent to the output terminal and is grounded, turns on in response to two input signals,
The voltage of the output terminal is grounded through the transistor on the ground side.
【０００５】従来、特開昭６２−２３９４９６号公報
（以下、引用例１と呼ぶ）では、出力端子に出力される
高レベル及び低レベルの出力信号の内、高レベルの出力
信号を充分に高くし、これによって、高速で出力信号を
出力できる出力回路が開示されている。このため、引用
例１は、電源端子側のトランジスタの入力側に、入力信
号を昇圧して、電源端子側トランジスタに供給する昇圧
回路を設けた出力回路を提案している。Conventionally, in Japanese Patent Application Laid-Open No. 62-239496 (hereinafter referred to as Reference 1), among high-level and low-level output signals output to an output terminal, a high-level output signal is set to a sufficiently high level. Thus, an output circuit capable of outputting an output signal at high speed is disclosed. For this reason, Reference 1 proposes an output circuit in which a booster circuit is provided on the input side of the transistor on the power supply terminal side to boost the input signal and supply the boosted input signal to the transistor on the power supply terminal side.
【０００６】他方、特開昭５９−１４０６８９号公報
（以下、引用例２と呼ぶ）は、一対のＭＯＳトランジス
タを直列に接続することによって構成された出力トラン
ジスタ対と、各ＭＯＳトランジスタのゲートにブートス
トラップ駆動回路を備えた出力回路を開示している。こ
の構成では、ブートストラップ駆動回路により、連続供
給電流の消費を非常に少なくして、出力トランジスタの
ゲートによる大容量性負荷の駆動を行なうことができ
る。換言すれば、ブートストラップ駆動回路を出力トラ
ンジスタの入力側に接続することにより、ブートストラ
ップ駆動回路の前段に接続される前置増幅器等に対する
要求を緩和し、簡略化できる出力回路が示されている。
また、引用例２に示されたブートストラップ回路は、出
力回路の電源電圧と同じ電圧によって駆動されている。On the other hand, Japanese Patent Application Laid-Open No. Sho 59-140689 (hereinafter referred to as Reference 2) discloses an output transistor pair formed by connecting a pair of MOS transistors in series, and a boot boot at the gate of each MOS transistor. An output circuit with a strap drive circuit is disclosed. In this configuration, the bootstrap drive circuit can drive a large capacitive load by the gate of the output transistor with very low consumption of continuous supply current. In other words, an output circuit is shown in which the bootstrap drive circuit is connected to the input side of the output transistor, so that the requirement for a preamplifier or the like connected before the bootstrap drive circuit can be reduced and simplified. .
In addition, the bootstrap circuit shown in Reference 2 is driven by the same voltage as the power supply voltage of the output circuit.
【０００７】[0007]
【発明が解決しようとする課題】ここで、複数のメモリ
アレイにそれぞれ出力回路が設けられ、全ての出力回路
における接地側端子が共通に接続された場合における問
題点について、引用例１及び２のいずれも、何等、指摘
していない。より具体的に言えば、メモリアレイの数が
増加すると、メモリアレイ毎に設けられる出力回路の接
地側出力トランジスタと、チップに設けられた接地用パ
ッドとの間の距離は、メモリアレイ毎に相違することに
なる。このことは、接地側出力トランジスタがオンとな
って、出力端子が接地用パッドに電気的に接続された状
態になっても、各出力端子の電位は各メモリアレイ毎に
異なってしまうことになる。Here, the problems in the case where an output circuit is provided in each of a plurality of memory arrays and the ground-side terminals of all the output circuits are connected in common are described in References 1 and 2. Neither pointed out anything. More specifically, as the number of memory arrays increases, the distance between the ground-side output transistor of the output circuit provided for each memory array and the ground pad provided on the chip differs for each memory array. Will do. This means that even if the ground-side output transistor is turned on and the output terminal is electrically connected to the ground pad, the potential of each output terminal will be different for each memory array. .
【０００８】このことを考慮すると、引用例１のよう
に、電源端子側トランジスタに昇圧回路を接続した場
合、出力端子に供給される出力信号は、高レベルには迅
速に遷移するが、接地側への低レベルには、高レベル遷
移に比較して、緩慢に遷移してしまう。このため、出力
信号の低レベル遷移には、アクセス遅れが生じてしまう
と言う欠点がある。また、引用例１の構成では、各メモ
リアレイにおける接地電位の変動と共に、ノイズが大き
くなると言う欠点もある。In consideration of this, when the booster circuit is connected to the transistor on the power supply terminal side as in the cited reference 1, the output signal supplied to the output terminal quickly transitions to a high level, while The transition to a low level will be slower than a high level transition. For this reason, there is a drawback that an access delay occurs in the low level transition of the output signal. Further, the configuration of the cited reference 1 has a disadvantage that noise increases with the fluctuation of the ground potential in each memory array.
【０００９】また、引用例２のように、各出力トランジ
スタの入力側に、出力トランジスタ用の電源電圧と同じ
電圧が印加されるブートストラップ回路を接続しても、
出力信号の低レベル遷移の際におけるアクセス遅れを防
止することは出来ない。Further, even when a bootstrap circuit to which the same voltage as the power supply voltage for the output transistor is applied is connected to the input side of each output transistor as in Reference Example 2,
It is not possible to prevent access delay at the time of low level transition of the output signal.
【００１０】本発明の目的は、出力信号の低レベル遷移
の際におけるアクセス遅れを防止できる半導体記憶装置
を提供することである。An object of the present invention is to provide a semiconductor memory device which can prevent an access delay at the time of a low level transition of an output signal.
【００１１】本発明の他の目的は、複数のメモリアレイ
に分割され、各メモリアレイ毎に出力回路を設けた場
合、各出力回路における接地レベルの変動の影響を少な
くすることができる半導体記憶装置を提供することであ
る。Another object of the present invention is to provide a semiconductor memory device which is divided into a plurality of memory arrays and in which an output circuit is provided for each memory array, the influence of a change in ground level in each output circuit can be reduced. It is to provide.
【００１２】本発明の更に他の目的は、接地側出力トラ
ンジスタがオン状態のときにおける接地電位のバラツキ
を防止できる出力回路を提供することである。Still another object of the present invention is to provide an output circuit capable of preventing variations in ground potential when a ground-side output transistor is in an on state.
【００１３】[0013]
【課題を解決するための手段】本発明の一実施の形態に
よれば、互いに相補的な第１及び第２の入力信号を受
け、当該入力信号に応じた第１及び第２のレベルのいず
れかを有する出力信号を出力する出力回路を備えた半導
体記憶装置において、前記出力回路は、所定の電源電圧
を与えるための第１の端子、基準電圧を与えるための第
２の端子、第１及び第２の端子間に、互いに直列に接続
された第１及び第２の出力用トランジスタ、第１及び第
２の出力用トランジスタの共通接続点から取り出された
出力端子、及び、前記第２の入力信号を受けると共に、
前記第２の出力用トランジスタに接続され、前記第２の
入力信号による前記出力端子における状態遷移速度を、
前記第１の入力信号による前記出力端子の状態遷移速度
に応じて、調整するための回路を有している半導体記憶
装置が得られる。According to one embodiment of the present invention, first and second input signals complementary to each other are received, and any one of the first and second levels corresponding to the input signal is received. A semiconductor memory device having an output circuit for outputting an output signal having a first terminal for supplying a predetermined power supply voltage, a second terminal for supplying a reference voltage, a first terminal for supplying a reference voltage, and a first terminal for supplying a reference voltage. First and second output transistors connected in series between the second terminals, an output terminal taken out from a common connection point of the first and second output transistors, and the second input While receiving the signal,
The state transition speed at the output terminal, which is connected to the second output transistor and is caused by the second input signal,
A semiconductor memory device having a circuit for adjusting according to a state transition speed of the output terminal by the first input signal is obtained.
【００１４】更に、本発明の他の実施の形態によれば、
前記第１の入力信号を受けると共に、前記電源電圧とは
異なる電圧が与えられ、前記第１の入力信号とレベルの
異なる第１の駆動信号を前記第１の出力用トランジスタ
に出力する第１のレベル変換回路、及び、前記第２の入
力信号を受けると共に、前記電源電圧とは異なる電圧が
与えられ、前記第２の入力信号とはレベルの異なる第２
の駆動信号を前記第２の出力トランジスタに出力する第
２のレベル変換回路とを有する出力回路が得られる。Further, according to another embodiment of the present invention,
Receiving a first input signal, receiving a first drive signal having a voltage different from the power supply voltage, and outputting a first drive signal having a different level from the first input signal to the first output transistor; A level conversion circuit for receiving the second input signal, a second voltage different from the power supply voltage, and a second level different from the second input signal;
And a second level conversion circuit for outputting the drive signal of (1) to the second output transistor.
【００１５】[0015]
【発明の実施の形態】図１を参照すると、本発明を適用
できる半導体記憶装置として、１６ＭＤＲＡＭが概略的
に示されている。図示された半導体記憶装置は、１Ｍつ
づ１６個のメモリアレイＭＡ１〜ＭＡ１６に分割されて
おり、各メモリアレイＭＡ１〜ＭＡ１６は１Ｍのメモリ
セルを含むアレイ部分Ａ１〜Ａ１６と、出力回路Ｏ１〜
Ｏ１６とを有している。図示された例では、出力回路Ｏ
１〜Ｏ１６はそれぞれ対応するアレイ部分Ａ１〜Ａ１６
に接続されており（図示せず）、アレイ部分Ａ１〜Ａ１
６からの読出信号を受けて、出力信号を出力端子ＯＵＴ
１〜ＯＵＴ１６に出力する。図示された各出力回路Ｏ１
〜Ｏ１６は共通の接地線ＧＬを介して、接地用パッドＧ
ＮＤに接続されている。この構成では、各メモリアレイ
ＭＡ１〜ＭＡ１６から１ビットつづ読み出し、合計１６
ビットからなる出力信号を出力端子ＯＵＴ１〜ＯＵＴ１
６を介して同時的に外部の周辺回路に出力できる。尚、
図示された出力回路Ｏ１〜Ｏ１６はメモリアレイＭＡ１
〜ＭＡ１６毎に設けられている場合を上げているが、各
メモリアレイＭＡ１〜ＭＡ１６が複数、例えば、１６又
は３２に分割されている場合には、出力回路はメモリア
レイの分割数に対応して設けられる。Referring to FIG. 1, a 16 MDRAM is schematically shown as a semiconductor memory device to which the present invention can be applied. The illustrated semiconductor memory device is divided into 16 memory arrays MA1 to MA16 each of 1M. Each of the memory arrays MA1 to MA16 includes an array portion A1 to A16 including 1M memory cells, and output circuits O1 to O16.
O16. In the example shown, the output circuit O
1 to O16 are corresponding array portions A1 to A16, respectively.
(Not shown), and array portions A1 to A1
6, the output signal is output to the output terminal OUT.
1 to OUT16. Each output circuit O1 shown
To O16 are connected to a ground pad G via a common ground line GL.
Connected to ND. In this configuration, one bit is read from each of the memory arrays MA1 to MA16, and a total of 16 bits are read.
Output signals consisting of bits are output to output terminals OUT1 to OUT1.
6 can be simultaneously output to an external peripheral circuit. still,
The illustrated output circuits O1 to O16 correspond to the memory array MA1.
In the case where each memory array MA1 to MA16 is divided into a plurality of, for example, 16 or 32, the output circuit corresponds to the number of divisions of the memory array. Provided.
【００１６】図示されているように、各メモリアレイＭ
Ａ１〜ＭＡ１６は共通の接地用パッドＧＮＤに接地線Ｇ
Ｌを介して接続されている。したがって、接地用パッド
ＧＮＤが接地された場合、各出力回路Ｏ１〜Ｏ１６に与
えられる接地電位は、接地用パッドＧＮＤからの距離に
応じて変動する。As shown, each memory array M
A1 to MA16 are connected to a common ground pad GND by a ground line G.
It is connected via L. Therefore, when the ground pad GND is grounded, the ground potential applied to each of the output circuits O1 to O16 fluctuates according to the distance from the ground pad GND.
【００１７】図２を参照して、図１の出力回路Ｏ１〜Ｏ
１６として使用される出力回路Ｏの概略構成を説明す
る。図示された出力回路Ｏは、所定の電源電圧ＶCC（例
えば、５Ｖ）の電圧が印加される電源端子と、接地線Ｇ
Ｌに接続された接地端子とを有し、両端子間には、互い
に直列に接続された第１及び第２のＭＯＳトランジスタ
Ｑ１及びＱ２が接続されている。即ち、第１のＭＯＳト
ランジスタＱ１のソースは第２のＭＯＳトランジスタＱ
２のドレインに接続され、第１及び第２のＭＯＳトラン
ジスタＱ１、Ｑ２のドレイン及びソースはそれぞれ電源
端子 （ＶCC）及び接地端子（ＧＬ）に接続されてい
る。第１及び第２のＭＯＳトランジスタＱ１、Ｑ２の共
通接続点は出力端子ＯＵＴに接続されている。Referring to FIG. 2, output circuits O1-O of FIG.
The schematic configuration of the output circuit O used as 16 will be described. The illustrated output circuit O includes a power supply terminal to which a predetermined power supply voltage V CC (for example, 5 V) is applied, and a ground line G.
A first and second MOS transistors Q1 and Q2 connected in series to each other are connected between the two terminals. That is, the source of the first MOS transistor Q1 is connected to the second MOS transistor Q1.
2 and the drain and source of the first and second MOS transistors Q1 and Q2 are connected to a power supply terminal (V CC ) and a ground terminal (GL), respectively. The common connection point of the first and second MOS transistors Q1 and Q2 is connected to the output terminal OUT.
【００１８】更に、第１のＭＯＳトランジスタＱ１のゲ
ートには、第１のレベル変換回路１１が接続され、他
方、第２のＭＯＳトランジスタＱ２のゲートには、第２
のレベル変換回路１２が接続されている。第１及び第２
のレベル変換回路１１及び１２には、メモリセルからの
読出信号が互いに相補的な入力信号Ａ及びＡＢとして与
えられ、レベル変換された後、第１及び第２の駆動信号
Ｄ１及びＤ２として、第１及び第２のＭＯＳトランジス
タＱ１及びＱ２にそれぞれ供給される。Further, a first level conversion circuit 11 is connected to the gate of the first MOS transistor Q1, and a second level conversion circuit 11 is connected to the gate of the second MOS transistor Q2.
Are connected. First and second
The read signals from the memory cells are supplied to the level conversion circuits 11 and 12 as complementary input signals A and AB, and after level conversion, the signals are converted into first and second drive signals D1 and D2. It is supplied to the first and second MOS transistors Q1 and Q2, respectively.
【００１９】図２からも明らかなように、第１及び第２
のレベル変換回路１１及び１２には、第１及び第２のＭ
ＯＳトランジスタＱ１及びＱ２の電源電圧ＶCCとは異な
る電圧ＶDDが印加されており、ここでは、この電圧ＶDD
は電源電圧ＶCCよりも高いものとする。したがって、第
１及び第２のレベル変換回路１１、１２はそれぞれ昇圧
回路に接続されていることが分かる。As is clear from FIG. 2, the first and second
In the level conversion circuits 11 and 12, the first and second M
OS are different voltage V DD applied to the power supply voltage V CC of the transistors Q1 and Q2, here, the voltage V DD
Is higher than the power supply voltage V CC . Therefore, it can be seen that the first and second level conversion circuits 11 and 12 are respectively connected to the booster circuit.
【００２０】次に、図示された出力回路Ｏの動作を説明
すると、第１及び第２の入力信号Ａ及びＡＢとして、そ
れぞれ高レベル及び低レベルの信号が入力された場合、
第１のレベル変換回路１１は電源電圧ＶCCより高い電圧
を有する第１の駆動信号Ｄ１を第１のＭＯＳトランジス
タＱ１のゲートに供給し、第１のＭＯＳトランジスタＱ
１をオン状態にする。他方、低レベルの入力信号ＡＢが
与えられた場合、第２の変換回路１２は零レベルを第２
の駆動信号Ｄ２として出力するから、第２のＭＯＳトラ
ンジスタＱ２はオフ状態となる。この結果、出力端子Ｏ
ＵＴには、第１のトランジスタＱ１を介して、電源電圧
ＶCCが出力信号として送出される。Next, the operation of the illustrated output circuit O will be described. When high-level and low-level signals are input as the first and second input signals A and AB, respectively,
The first level conversion circuit 11 supplies a first drive signal D1 having a voltage higher than the power supply voltage V CC to the gate of the first MOS transistor Q1, and
1 is turned on. On the other hand, when the low-level input signal AB is given, the second conversion circuit 12 sets the zero level to the second level.
, The second MOS transistor Q2 is turned off. As a result, the output terminal O
The power supply voltage V CC is sent to the UT via the first transistor Q1 as an output signal.
【００２１】また、第１及び第２の入力信号Ａ及びＡＢ
として、それぞれ低レベル及び高レベルの信号が第１及
び第２のレベル変換回路１１、１２に与えられると、第
１のレベル変換回路１１は零レベルの信号を第１の駆動
信号Ｄ１として出力するため、第１のＭＯＳトランジス
タＱ１はオフ状態となる。他方、第２のレベル変換回路
１２は第２の入力信号ＡＢを電源電圧ＶCCより高い電圧
に変換して第２の駆動信号Ｄ２として、第２のＭＯＳト
ランジスタＱ２に供給する。第２のＭＯＳトランジスタ
Ｑ２は大振幅の駆動信号によって駆動されるため、充分
なゲートーソース間電圧が得られ、この結果、第２のＭ
ＯＳトランジスタＱ２は迅速にオン状態に遷移する。し
たがって、第２のＭＯＳトランジスタＱ２のオンの際、
ノイズ等によるアクセス遅れがなくなる。The first and second input signals A and AB
When the low-level signal and the high-level signal are supplied to the first and second level conversion circuits 11 and 12, respectively, the first level conversion circuit 11 outputs a zero-level signal as the first drive signal D1. Therefore, the first MOS transistor Q1 is turned off. On the other hand, the second level conversion circuit 12 converts the second input signal AB to a voltage higher than the power supply voltage V CC and supplies the same as the second drive signal D2 to the second MOS transistor Q2. Since the second MOS transistor Q2 is driven by the large amplitude drive signal, a sufficient gate-source voltage is obtained, and as a result, the second M
OS transistor Q2 quickly transitions to the ON state. Therefore, when the second MOS transistor Q2 is turned on,
Access delay due to noise or the like is eliminated.
【００２２】図３を参照すると、図２に示された第１及
び第２のレベル変換回路１１及び１２の具体例が示され
ている。図示された第１及び第２のレベル変換回路１１
及び１２には、図２と同様に、互いに相補的な入力信号
Ａ及びＡＢが与えられている。第１及び第２のレベル変
換回路１１及び１２は、実質上、同一の構成及び動作を
行うから、ここでは、第１のレベル変換回路１１の構成
及び動作についてのみ説明する。図示された第１のレベ
ル変換回路１１は、入力信号Ａ及びＡＢを受けるＡＮＤ
ゲートＧ１を備え、このゲート出力はＮチャンネルＭＯ
ＳトランジスタＭＯＳ−Ｎ１のゲートに供給される。更
に、第１のレベル変換回路１１は、互いにドレインとゲ
ートを接続された一対のＰチャンネルＭＯＳトランジス
タＭＯＳ−Ｐ１及びＭＯＳ−Ｐ２とを備えており、両Ｐ
チャンネルＭＯＳトランジスタＭＯＳ−Ｐ１及びＭＯＳ
−Ｐ２のソース及び基板は、昇圧電源ＶDDに接続されて
いる。前述したＭＯＳ−Ｎ１のドレインは、ＭＯＳ−Ｐ
１及びＰ２のソース及びゲートに接続されており、他
方、ＭＯＳ−Ｐ１のゲートとＭＯＳ−Ｐ２のドレインと
の共通接続点は、図示されているように、Ｐチャンネル
ＭＯＳトランジスタＭＯＳ−Ｐ３のゲート、及び、Ｎチ
ャンネルＭＯＳトランジスタＭＯＳ−Ｎ２のゲートに接
続されており、両ＭＯＳ−Ｐ３及びＭＯＳ−Ｎ２の共通
に接続されたドレインから第１の駆動信号Ｄ１が出力さ
れている。Referring to FIG. 3, there is shown a specific example of the first and second level conversion circuits 11 and 12 shown in FIG. The illustrated first and second level conversion circuits 11
And 12 are supplied with mutually complementary input signals A and AB, as in FIG. Since the first and second level conversion circuits 11 and 12 have substantially the same configuration and operation, only the configuration and operation of the first level conversion circuit 11 will be described here. The illustrated first level conversion circuit 11 receives an input signal A and an input signal AB.
A gate G1 is provided, the gate output of which is an N-channel MO.
It is supplied to the gate of the S transistor MOS-N1. Further, the first level conversion circuit 11 includes a pair of P-channel MOS transistors MOS-P1 and MOS-P2 whose drain and gate are connected to each other.
Channel MOS transistors MOS-P1 and MOS
The source and substrate of -P2 are connected to the boosted power supply VDD. The drain of the MOS-N1 is connected to the MOS-P
1 and P2, while the common connection point between the gate of MOS-P1 and the drain of MOS-P2 is, as shown, the gate of P-channel MOS transistor MOS-P3, The first drive signal D1 is output from the drain of the N-channel MOS transistor MOS-N2, which is connected to the gate of the N-channel MOS transistor MOS-N2.
【００２３】更に、ＭＯＳ−Ｐ２のドレインとＭＯＳ−
Ｐ１のゲートとの共通接続点と、ＭＯＳ−Ｎ１のゲート
との間には、ＮチャンネルＭＯＳトランジスタＭＯＳ−
Ｎ３が接続されている。このＭＯＳ−Ｎ３は、ＭＯＳ−
Ｐ２が導通状態になって、昇圧電源電圧（ＶDD）になっ
た場合、カットオフ状態となって、電源電圧ＶCCで動作
しているＭＯＳ−Ｎ１側に、電流が逆流するのを防止す
るためのトランジスタである。Further, the drain of the MOS-P2 and the MOS-P2
An N-channel MOS transistor MOS-N is connected between a common connection point with the gate of P1 and the gate of MOS-N1.
N3 is connected. This MOS-N3 is
When P2 becomes conductive and becomes the boosted power supply voltage (VDD), it becomes a cut-off state and prevents a current from flowing backward to the MOS-N1 operating at the power supply voltage VCC. It is a transistor.
【００２４】同様に、第２のレベル変換回路１２は、Ａ
ＮＤゲートＧ１´、ＭＯＳ−Ｎ１´、ＭＯＳ−Ｐ１´、
ＭＯＳ−Ｐ２´、ＭＯＳ−Ｐ３´、及び、ＭＯＳ−Ｎ２
´を備えており、第１のレベル変換回路１１に対して、
相補的に動作する。尚、ＭＯＳ−Ｐ１´、ＭＯＳ−Ｐ２
´、及び、ＭＯＳ−Ｐ３´のソースは、第１のレベル変
換回路１２と同様に、昇圧電源ＶDDに接続されている。
尚、第２のレベル変換回路１２のＭＯＳ−Ｐ２´とＭＯ
Ｓ−Ｎ１´との間にも、逆流防止用のＮチャンネルＭＯ
ＳトランジスタＭＯＳ−Ｎ３´が接続されている。Similarly, the second level conversion circuit 12
ND gate G1 ', MOS-N1', MOS-P1 ',
MOS-P2 ', MOS-P3', and MOS-N2
′ For the first level conversion circuit 11.
Operate complementarily. Note that MOS-P1 ′, MOS-P2
, And the source of the MOS-P3 'are connected to the boosted power supply VDD as in the first level conversion circuit 12.
Note that the MOS-P2 'of the second level conversion circuit 12 and the MO
N-channel MO for backflow prevention between S-N1 '
The S transistor MOS-N3 'is connected.
【００２５】また、図示された例では、第１及び第２の
ＡＮＤゲートＧ１及びＧ２に、入力信号ＡＢ及びＡの否
定信号が与えられている。In the illustrated example, the negative signals of the input signals AB and A are given to the first and second AND gates G1 and G2.
【００２６】図において、第１及び第２の入力信号Ａ及
びＡＢとして、高レベル及び低レベルの信号が与えられ
たものとして、第１及び第２のレベル変換回路１１及び
１２の動作を説明する。まず、第１のレベル変換回路１
１側では、ゲートＧ１から高レベルの信号が出力される
ため、ＭＯＳ−Ｎ１のドレインの電位は低レベルにな
る。このため、ＭＯＳ−Ｐ２が導通状態となって、ＭＯ
Ｓ−Ｐ２のドレインには、昇圧電源ＶDDからの昇圧電圧
が与えられ、この結果として、ＭＯＳ−Ｐ１は非導通状
態となる。他方、ＭＯＳ−Ｐ２のドレインに昇圧電圧Ｖ
DDが与えられることにより、ＭＯＳ−Ｐ３は非導通状態
となり、他方、ＭＯＳ−Ｎ２は導通状態となる。このた
め、ＭＯＳ−Ｎ２のドレインには、接地電位が供給され
るが、ＭＯＳ−Ｎ２は昇圧電圧によって駆動されている
ため、迅速に接地電位をあらわす第１の駆動信号Ｄ１が
出力されることになる。In the figure, the operation of the first and second level conversion circuits 11 and 12 will be described assuming that high-level and low-level signals are given as the first and second input signals A and AB. . First, the first level conversion circuit 1
On the 1 side, since a high-level signal is output from the gate G1, the potential of the drain of the MOS-N1 becomes low. As a result, the MOS-P2 becomes conductive, and the
The boosted voltage from the boosted power supply VDD is applied to the drain of SP-P2, and as a result, the MOS-P1 is turned off. On the other hand, the boosted voltage V is applied to the drain of the MOS-P2.
By receiving DD, MOS-P3 is turned off, and MOS-N2 is turned on. For this reason, the ground potential is supplied to the drain of the MOS-N2, but since the MOS-N2 is driven by the boosted voltage, the first drive signal D1 representing the ground potential is promptly output. Become.
【００２７】他方、第２のレベル変換回路１２では、ゲ
ートＧ２から低レベルの信号が出力されるため、ＭＯＳ
−Ｎ１´は非導通状態になり、ＭＯＳ−Ｐ２´は非導通
状態となって、ＭＯＳ−Ｐ２´のドレインは接地され
る。この結果、ＭＯＳ−Ｐ２´のドレインに、ゲートを
接続されたＭＯＳ−Ｐ３´は導通状態となって、ＭＯＳ
−Ｐ３´のドレインには昇圧電圧（ＶDD) が第２の駆動
信号Ｄ２として出力される。On the other hand, in the second level conversion circuit 12, since a low level signal is output from the gate G2,
-N1 'is turned off, MOS-P2' is turned off, and the drain of MOS-P2 'is grounded. As a result, the MOS-P3 ', whose gate is connected to the drain of the MOS-P2', becomes conductive and the MOS-P3 '
The boosted voltage (VDD) is output to the drain of -P3 'as the second drive signal D2.
【００２８】このように、図示された第１及び第２のレ
ベル変換回路１１及び１２では、昇圧された電圧を供給
できるため、一対の出力トランジスタを迅速に接地電位
にすることができ、接地電位の浮き等を防止できる。As described above, in the illustrated first and second level conversion circuits 11 and 12, since a boosted voltage can be supplied, the pair of output transistors can be quickly set to the ground potential, and Can be prevented from floating.
【００２９】[0029]
【発明の効果】本発明では、直列に接続された一対の出
力トランジスタの内、接地側の出力トランジスタの入力
にも、レベル変換回路を接続することにより、迅速に接
地電圧を出力端子に送出でき、これによって、アクセス
遅れを防止できると言う利点がある。According to the present invention, the ground voltage can be quickly sent to the output terminal by connecting the level conversion circuit to the input of the ground-side output transistor among the pair of output transistors connected in series. This has the advantage that an access delay can be prevented.
【図１】本発明を適用できる半導体記憶装置の概略構成
を示す図である。FIG. 1 is a diagram showing a schematic configuration of a semiconductor memory device to which the present invention can be applied;
【図２】本発明の一実施の形態に係る出力回路を示す概
略回路図である。FIG. 2 is a schematic circuit diagram showing an output circuit according to one embodiment of the present invention.
【図３】図２のレベル変換回路の一例を示す回路図であ
る。FIG. 3 is a circuit diagram illustrating an example of a level conversion circuit in FIG. 2;
ＭＡ１〜ＭＡ１６ メモリアレイ Ｏ１〜Ｏ１６ 出力回路 Ａ１〜Ａ１６ アレイ部 ＯＵＴ１〜ＯＵＴ１６ 出力端子 ＧＮＤ 接地パッド ＧＬ 接地線 Ｑ１、Ｑ２ 出力トランジスタ Ａ、ＡＢ 入力信号 ＶCC 電源電圧 ＶDD 昇圧電圧 １１ 第１のレベル変換回
路 １２ 第２のレベル変換回
路MA1 to MA16 Memory array O1 to O16 Output circuit A1 to A16 Array section OUT1 to OUT16 Output terminal GND Ground pad GL Ground line Q1, Q2 Output transistor A, AB Input signal V CC power supply voltage V DD boost voltage 11 First level conversion Circuit 12 Second level conversion circuit
Claims (8)
を受け、当該入力信号に応じた第１及び第２のレベルの
いずれかを有する出力信号を出力する出力回路を備えた
半導体記憶装置において、前記出力回路は、所定の電源
電圧を与えるための第１の端子、基準電圧を与えるため
の第２の端子、第１及び第２の端子間に、互いに直列に
接続された第１及び第２の出力用トランジスタ、第１及
び第２の出力用トランジスタの共通接続点から取り出さ
れた出力端子、前記第１の入力信号を受けると共に、前
記電源電圧とは異なる電圧が与えられ、前記第１の入力
信号とレベルの異なる第１の駆動信号を前記第１の出力
用トランジスタに出力する第１のレベル変換回路、及
び、前記第２の入力信号を受けると共に、前記電源電圧
とは異なる電圧が与えられ、前記第２の入力信号とはレ
ベルの異なる第２の駆動信号を前記第２の出力トランジ
スタに出力する第２のレベル変換回路とを有しているこ
とを特徴とする半導体記憶装置。1. A semiconductor memory having an output circuit receiving first and second input signals complementary to each other and outputting an output signal having one of a first level and a second level according to the input signals. In the apparatus, the output circuit includes a first terminal for applying a predetermined power supply voltage, a second terminal for applying a reference voltage, and a first terminal connected in series between the first and second terminals. And a second output transistor, an output terminal taken out from a common connection point of the first and second output transistors, the first input signal, and a voltage different from the power supply voltage is applied. A first level conversion circuit for outputting a first drive signal having a level different from that of the first input signal to the first output transistor; and receiving the second input signal and different from the power supply voltage. Voltage gives And a second level conversion circuit for outputting a second drive signal having a level different from that of the second input signal to the second output transistor.
レベル変換回路に与えられる電圧は前記電源電圧より高
いことを特徴とする半導体記憶装置。2. The semiconductor memory device according to claim 1, wherein a voltage applied to said first and second level conversion circuits is higher than said power supply voltage.
駆動信号は前記第１及び第２の入力信号より高い電圧レ
ベルを有していることを特徴とする半導体記憶装置。3. The semiconductor memory device according to claim 2, wherein said first and second drive signals have a higher voltage level than said first and second input signals.
は、複数のメモリアレイに分割されており、且つ、前記
出力回路は、各メモリアレイの分割数に応じて設けられ
ていることを特徴とする半導体記憶装置。4. The semiconductor device according to claim 1, wherein the semiconductor memory device is divided into a plurality of memory arrays, and the output circuits are provided according to the number of divisions of each memory array. Semiconductor storage device.
を受け、当該入力信号に応じた第１及び第２のレベルの
いずれかを有する出力信号を出力する出力回路を備えた
半導体記憶装置において、前記出力回路は、所定の電源
電圧を与えるための第１の端子、基準電圧を与えるため
の第２の端子、第１及び第２の端子間に、互いに直列に
接続された第１及び第２の出力用トランジスタ、第１及
び第２の出力用トランジスタの共通接続点から取り出さ
れた出力端子、及び、前記第２の入力信号を受けると共
に、前記第２の出力用トランジスタに接続され、前記第
２の入力信号による前記出力端子における状態遷移速度
を、前記第１の入力信号による前記出力端子の状態遷移
速度に応じて、調整するための回路を有していることを
特徴とする半導体記憶装置。5. A semiconductor memory comprising an output circuit receiving first and second input signals complementary to each other and outputting an output signal having one of a first level and a second level according to the input signals. In the apparatus, the output circuit includes a first terminal for applying a predetermined power supply voltage, a second terminal for applying a reference voltage, and a first terminal connected in series between the first and second terminals. And a second output transistor, an output terminal taken out from a common connection point of the first and second output transistors, and the second input signal, and connected to the second output transistor. And a circuit for adjusting a state transition speed of the output terminal due to the second input signal in accordance with a state transition speed of the output terminal due to the first input signal. Semiconductor notes Storage device.
を受け、当該入力信号に応じた第１及び第２のレベルの
いずれかを有する出力信号を出力する半導体記憶装置用
出力回路において、所定の電源電圧を与えるための第１
の端子、基準電圧を与えるための第２の端子、第１及び
第２の端子間に、互いに直列に接続された第１及び第２
の出力用トランジスタ、第１及び第２の出力用トランジ
スタの共通接続点から取り出された出力端子、前記第１
の入力信号を受けると共に、前記電源電圧とは異なる電
圧が与えられ、前記第１の入力信号とレベルの異なる第
１の駆動信号を前記第１の出力用トランジスタに出力す
る第１のレベル変換回路、及び、前記第２の入力信号を
受けると共に、前記電源電圧とは異なる電圧が与えら
れ、前記第２の入力信号とはレベルの異なる第２の駆動
信号を前記第２の出力トランジスタに出力する第２のレ
ベル変換回路とを有していることを特徴とする半導体記
憶装置用出力回路。6. An output circuit for a semiconductor memory device that receives first and second input signals complementary to each other and outputs an output signal having one of a first level and a second level according to the input signals. , For providing a predetermined power supply voltage
, A second terminal for applying a reference voltage, and first and second terminals connected in series to each other between the first and second terminals.
An output terminal extracted from a common connection point of the first and second output transistors;
A first level conversion circuit receiving a first drive signal having a voltage different from the power supply voltage and outputting a first drive signal having a different level from the first input signal to the first output transistor. And receiving the second input signal, applying a voltage different from the power supply voltage, and outputting a second drive signal having a level different from that of the second input signal to the second output transistor. An output circuit for a semiconductor memory device, comprising: a second level conversion circuit.
レベル変換回路に与えられる電圧は、前記電源電圧より
高いことを特徴とする半導体記憶装置用出力回路。7. The output circuit according to claim 6, wherein a voltage applied to the first and second level conversion circuits is higher than the power supply voltage.
駆動信号は前記第１及び第２の入力信号より高い電圧レ
ベルを有していることを特徴とする半導体記憶装置用出
力回路。8. The output circuit according to claim 7, wherein the first and second drive signals have a higher voltage level than the first and second input signals.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8340851A JPH10188574A (en) | 1996-12-20 | 1996-12-20 | Semiconductor storage device |
| TW086119346A TW357350B (en) | 1996-12-20 | 1997-12-19 | Semiconductor memory device |
| KR1019970070803A KR100265270B1 (en) | 1996-12-20 | 1997-12-19 | Semiconductor memory device and output circuit therefor |
| US08/995,973 US5862084A (en) | 1996-12-20 | 1997-12-22 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8340851A JPH10188574A (en) | 1996-12-20 | 1996-12-20 | Semiconductor storage device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10188574A true JPH10188574A (en) | 1998-07-21 |
Family
ID=18340899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8340851A Pending JPH10188574A (en) | 1996-12-20 | 1996-12-20 | Semiconductor storage device |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5862084A (en) |
| JP (1) | JPH10188574A (en) |
| KR (1) | KR100265270B1 (en) |
| TW (1) | TW357350B (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476106B1 (en) * | 2002-11-04 | 2005-03-11 | 엘지전자 주식회사 | Output driving circuit |
| JP2006216211A (en) * | 2005-02-04 | 2006-08-17 | Hynix Semiconductor Inc | Data output circuit in semiconductor storage element and its method |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2133946B (en) * | 1983-01-14 | 1986-02-26 | Itt Ind Ltd | Memory output circuit |
| JPS62239496A (en) * | 1986-04-11 | 1987-10-20 | Nec Corp | Data output buffer device |
| JPH04341009A (en) * | 1991-05-17 | 1992-11-27 | Nec Corp | Semiconductor integrated circuit device |
| JP3253389B2 (en) * | 1992-03-31 | 2002-02-04 | 株式会社東芝 | Semiconductor integrated circuit device |
| JP3213179B2 (en) * | 1994-10-21 | 2001-10-02 | 東芝マイクロエレクトロニクス株式会社 | Semiconductor integrated circuit |
-
1996
- 1996-12-20 JP JP8340851A patent/JPH10188574A/en active Pending
-
1997
- 1997-12-19 TW TW086119346A patent/TW357350B/en not_active IP Right Cessation
- 1997-12-19 KR KR1019970070803A patent/KR100265270B1/en not_active IP Right Cessation
- 1997-12-22 US US08/995,973 patent/US5862084A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476106B1 (en) * | 2002-11-04 | 2005-03-11 | 엘지전자 주식회사 | Output driving circuit |
| JP2006216211A (en) * | 2005-02-04 | 2006-08-17 | Hynix Semiconductor Inc | Data output circuit in semiconductor storage element and its method |
Also Published As
| Publication number | Publication date |
|---|---|
| TW357350B (en) | 1999-05-01 |
| KR100265270B1 (en) | 2000-10-02 |
| KR19980064385A (en) | 1998-10-07 |
| US5862084A (en) | 1999-01-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3562725B2 (en) | Output buffer circuit and input / output buffer circuit | |
| KR100363142B1 (en) | Semiconductor Integrated Circuits with Three-State Logic Circuits | |
| US4649294A (en) | BIMOS logic gate | |
| US4813020A (en) | Semiconductor device | |
| JP2743878B2 (en) | Input buffer circuit | |
| US5506522A (en) | Data input/output line sensing circuit of a semiconductor integrated circuit | |
| KR100295159B1 (en) | Low Power Sensing Amplifiers for Memory | |
| US7359277B2 (en) | High speed power-gating technique for integrated circuit devices incorporating a sleep mode of operation | |
| US6157581A (en) | Semiconductor memory having a restore voltage control circuit | |
| US6487133B2 (en) | Semiconductor device | |
| EP1133061A1 (en) | Current matrix type digital-to-analog converter incorporating operational amplifier | |
| JPH0567963A (en) | Integrated logic circuit | |
| US5241504A (en) | Integrated memory comprising a sense amplifier | |
| JPH10188574A (en) | Semiconductor storage device | |
| KR100311973B1 (en) | Logic interface circuit and semiconductor memory device using this circuit | |
| US6049498A (en) | Double transistor switch for supplying multiple voltages to flash memory wordlines | |
| EP0320779B1 (en) | Sense amplifier | |
| US6525575B2 (en) | Output buffer circuit | |
| US5751167A (en) | CMOS output buffer circuit which converts CMOS logic signals to ECL logic signals and which discharges parasitic load capacitances | |
| US4891534A (en) | Circuit for comparing magnitudes of binary signals | |
| US7098698B2 (en) | Semiconductor integrated circuit device and sense amplifier of memory | |
| JP3586985B2 (en) | Output circuit of semiconductor device | |
| US6362658B1 (en) | Decoder for memories having optimized configuration | |
| US6211700B1 (en) | Data transfer device with a post charge logic | |
| JP3144825B2 (en) | Output buffer circuit |