JPS62239496A - Data output buffer device - Google Patents

Abstract

PURPOSE:To execute the data output of a high electric potential at high speed by boosting the electric potential of the gate of a transistor to output the data with a periodical signal to occur in a semiconductor. CONSTITUTION:By the internal part of a semiconductor memory, data are read, a signal phiA1 comes to be a high level, a signal; the inverse of phiA1 comes to be a low level, a transistor Q11 is turned off, a transistor Q19 is turned on, a nodal point; the inverse of NA1 comes to be a GND and a transistor Q17 is turned off. On the other hand, a transistor Q12 is turned on, a transistor Q18 is turned off and the electric potential of a nodal point NA1 rises. Since a signal phiB is made into a high level and a transistor Q15 is turned on, the electric potential of the nodal point NA1 is boosted up to an electric power source VCC level by the charge of a nodal point NB2 quicker than when the potential is charged only by the transistor Q12. Continuously, when the signal phiA1 is made into a low level while the signal phiB is a high level, the transistor Q12 is turned off, and accompanying the amplitude of a signal phif, the level of the nodal point NA1 is boosted to an electric power source VCC or above by a transistor Q13, a transistor Q14 and the transistor Q15.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ出力バッ７ア装置に関し、特に半導体メ
モリのデータを出力するデータ出力バッファ装置に関す
る。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a data output buffer device, and more particularly to a data output buffer device that outputs data from a semiconductor memory.

なお以下の説明はトランジスタとしてＮチャンネルｆｉ
ＭＯＳトランジスタを用い、トランジスタは特にことわ
らないかぎり、エンハンスメント型とする。Note that the following explanation uses N-channel fi as a transistor.
A MOS transistor is used, and unless otherwise specified, the transistor is of an enhancement type.

〔従来の技術〕[Conventional technology]

第３図は従来のデータ出力バッファ装置の一例を示す回
路図である。FIG. 3 is a circuit diagram showing an example of a conventional data output buffer device.

第３図において、トランジスタＱ３１のドレインは電源
Ｖ　ｃｃに、ゲート信号φ人に、ソースはトランジスタ
Ｑ３４のゲートにそれぞれ接続され、トランジスタＱ３
２のドレインは電源Ｖｃｃに、ゲートは信号φ人に、ソ
ースはトランジスタＱ３３のゲートにそれぞれ接続され
、トランジスタＱ３３のドレインにそれぞれ接続され、
トランジスタＱ３４のソースＩｄＧＮＤに接続され、ト
ランジスタＱ３５のドレインはトランジスタＱ３２のソ
ース及びトランジスタＱ３３のゲートに、ゲートは信号
７ＡにソースはＧＮＤにそれぞれ接続され、トランジス
タＱ３６のドレインはトランジスタＱ３１のソース及び
トランジスタＱ３４のゲートに、ゲートは信号φいに、
ソースはＧＮＤにそれぞれ接続されている。In FIG. 3, the drain of the transistor Q31 is connected to the power supply Vcc, the gate signal φ is connected, the source is connected to the gate of the transistor Q34, and the transistor Q3
The drain of 2 is connected to the power supply Vcc, the gate is connected to the signal φ, the source is connected to the gate of the transistor Q33, and the drain of the transistor Q33 is connected,
The source of transistor Q34 is connected to IdGND, the drain of transistor Q35 is connected to the source of transistor Q32 and the gate of transistor Q33, the gate is connected to signal 7A, the source is connected to GND, and the drain of transistor Q36 is connected to the source of transistor Q31 and transistor Q34. , the gate receives the signal φ,
The sources are each connected to GND.

次に第４図に示すタイミングチャートを用いて、本回路
の動作について説明する。Next, the operation of this circuit will be explained using the timing chart shown in FIG.

半導体メモリ内部よりデータが読み出されるまでは他の
回路により、節点Ｎλ３と節点ＮＡ３とはＧＮＤになっ
ている。つづいてデータが読み出されて信号φ人及びφ
人が高レベルもしくは低レベルとなる。このときには節
点Ｎ人３及びＮＡ３は低レベルの７０−ティングとなっ
ている。Until data is read from inside the semiconductor memory, the node Nλ3 and the node NA3 are set to GND by another circuit. Subsequently, the data is read out and the signals φ and φ are read out.
A person becomes high level or low level. At this time, the nodes N3 and NA3 are at a low level of 70-ting.

まず内部から読み出されたデータにより、φ人が高レベ
ル、φ人が低レベルの場合について説明する。φ人が高
レベルに、変化し、φ人が低レベルのままの状態では、
トランジスタＱ３１はオフして、トランジスタＱｓａは
オンする。これにより節点ＮＡ３は低レベルとなり、ト
ランジスタＱ３４はオフする。一方トランジスタＱ３ｔ
はオンし、トランジスタＱｓｓはオフするので節点ＮＡ
３は高レベルとなりトランジスタＱＣ３がオンして出力
Ｄ　ｏｕｔが高レベルを出力する。φ人が高レベルでφ
人が低レベルの場合について説明したが逆にφ人が低レ
ベルでφＡが高レベルの場合も同様でＮＡ３が低レベル
、節点ＮＡ３が高レベルとなって出力Ｄｏｕｔは低レベ
ルとなる。First, a case will be described in which the φ person is at a high level and the φ person is at a low level based on data read from the inside. When the φ person changes to a high level and the φ person remains at a low level,
Transistor Q31 is turned off and transistor Qsa is turned on. As a result, the node NA3 becomes a low level, and the transistor Q34 is turned off. On the other hand, transistor Q3t
turns on and transistor Qss turns off, so the node NA
3 becomes a high level, transistor QC3 is turned on, and the output D out outputs a high level. φ people are at a high level φ
Although the case where the person is at a low level has been described, conversely, when the φ person is at a low level and φA is at a high level, the same holds true: NA3 is at a low level, node NA3 is at a high level, and the output Dout is at a low level.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

しかしながら、従来例においては、出力Ｄ　ｏｕｔに高
レベルを出力する場合に、トランジスタＱｓｔのみを用
いて信号φ人により節点ＮＡ３を充電するため、節点Ｎ
人３のレベルは高々電源ＶＣＣのレベルであり、出力Ｄ
ｏｕｔのレベルはトランジスタＱ３３のスレッショルド
電圧をＶＴとすると（電源Ｖｃｃ　−ＶＴ）　　のレベ
ルまでしか上がらず、まだ充電時間も長く、出力Ｄｏｕ
ｔ　の応答が遅れてしまうという欠点があった。However, in the conventional example, when outputting a high level to the output D out, the node NA3 is charged by the signal φ using only the transistor Qst.
The level of person 3 is at most the level of the power supply VCC, and the output D
When the threshold voltage of transistor Q33 is VT, the level of out only rises to the level of (power supply Vcc - VT), the charging time is still long, and the output Dou
There was a drawback that the response of t was delayed.

本発明の目的は、出力の高レベルが十分に高く、まだ高
速で出力することが可能なデータ出力バッファ装置を提
供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a data output buffer device that has a sufficiently high level of output and is still capable of outputting at high speed.

〔問題点を解決するための手段〕[Means for solving problems]

本発明のデータ出力バッファ装置は、ダイナミック型半
導体メモリのデータ出力バッファ装置において、半導体
メモリの内部より読み出された信号を外部に出力する出
力トランジスタのゲート電位を半導体メモリの内部で発
生した周期的信号を利用して昇圧することを特数とする
。The data output buffer device of the present invention is a data output buffer device for a dynamic semiconductor memory, in which the gate potential of an output transistor that outputs a signal read from the inside of the semiconductor memory to the outside is controlled by a periodic signal generated inside the semiconductor memory. The special feature is that the signal is used to boost the voltage.

〔実施例〕〔Example〕

以下、本発明について図面を参照して説明する。 Hereinafter, the present invention will be explained with reference to the drawings.

第１図は本発明の一実施例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of the present invention.

トランジスタＱ１１のドレインは電源ＶＣＣに、ゲート
は信号φ人ｌに、ソースは節点Ｎ人１にそれぞれ接続す
れ、トランジスタＱ＋２のドレインは電源ｖｃｃに、ゲ
ートは信号φ人ｌにソースは節点ＮＡｌにそれぞれ接続
され、トランジスタＱ＋３のドレイン及びゲートは電源
ＶＣＣに、ソースは節点ＮＢ２にそれぞれに接続され、
トランジスタＱ１４のドレイン及びゲートは節点ＮＢＩ
に、ソースは節点ＮＢ２にそれぞれ接続され、トランジ
スタＱ　Ｉ　Ｍのドレインは節点ＮＢ２に、ゲートは信
号φＢに、ソースは節点ＮＡＩにそれぞれ接続され、ト
ランジスタＱ１６のドレインは電源ＶＣＣに、ゲートは
節点Ｎ人１に、ソースはＤ　ｏｕｔにそれぞれ接続され
、トランジスタＱ１７のドレインはｌ）　ｏｕｔに、ゲ
ートは節点ＮＡｌに、ソースはＧＮＤにそれぞれ接続さ
れ、トランジスタＱ　１８のドレインは節点Ｎ人１に、
ゲートはφ人ｌに、ソースはＧＮＤにそれぞれに接続さ
れ、トランジスタＱｌｓのドレインは節点ＮＡ１に、ゲ
ートはφ人に、ソースはＧＮＤにそれぞｎ裏続され、容
重Ｃ１の一方は節点ＮｆＨＫ池方は信号φｆにそれぞれ
接続されている。The drain of the transistor Q11 is connected to the power supply VCC, the gate is connected to the signal φ, and the source is connected to the node N1, and the drain of the transistor Q+2 is connected to the power supply VCC, the gate is connected to the signal φ, and the source is connected to the node NAl. The drain and gate of the transistor Q+3 are connected to the power supply VCC, the source is connected to the node NB2, and
The drain and gate of transistor Q14 are connected to node NBI
, the source is connected to the node NB2, the drain of the transistor Q I M is connected to the node NB2, the gate is connected to the signal φB, and the source is connected to the node NAI, the drain of the transistor Q16 is connected to the power supply VCC, and the gate is connected to the node N The drain of transistor Q17 is connected to l) out, the gate is connected to node NAl, the source is connected to GND, the drain of transistor Q18 is connected to node N1,
The gate is connected to φ, the source is connected to GND, the drain of transistor Qls is connected to node NA1, the gate is connected to φ, and the source is connected to GND, and one of the capacitors C1 is connected to node NfHK. The two terminals are respectively connected to the signal φf.

次に第２図に示す夕・ｆミングチャートを参照して本実
施νりの動作について説明する。Next, the operation of this embodiment will be explained with reference to the evening/f timing chart shown in FIG.

まず、半導体メモリ内部よりデータが読み出される以前
の状態では、信号φＭ及び信号φえ□は低レベルであり
、信号φ８も低レベルである。節点Ｎλ１及び節点ＮＡ
Ｉも低レベルどなっている。ここで、信号φｆが低レベ
ルのときは、節点ＮＢＩも低レベルとなりトランジスタ
Ｑ！３はオンする。一方トランジスタＱ１４はオフして
いる。これによって節点ＮＢ１の電位が上昇する。つづ
いて信号φｆが高レベルとなると節点Ｎ　Ｂ　１の電位
はさらに上昇する。このときトランジスタＱ１３はオフ
している。First, before data is read from inside the semiconductor memory, the signal φM and the signal φE□ are at a low level, and the signal φ8 is also at a low level. Node Nλ1 and node NA
I'm also at a low level. Here, when the signal φf is at a low level, the node NBI is also at a low level and the transistor Q! 3 turns on. On the other hand, transistor Q14 is off. This increases the potential at node NB1. Subsequently, when the signal φf becomes high level, the potential at the node N B 1 further increases. At this time, transistor Q13 is off.

一方トランジスタＱ　１４　’ｄオンして、節点Ｎ８□
のレベルが高レベルとなる。このとさ・１百号φ８は低
レベルなのでトランジスタＱｌｓはオフしている。この
信号φｆの高レベルと低レベルの繰り返しによって節点
ＮＢ□の電位は非常に上昇する。このあと、半導体メモ
リ内部によりデータが読み出されて、信号φＡ１が高レ
ベル信号φＡ１が低レベルとなる。On the other hand, transistor Q14'd is turned on, and node N8□
level becomes high level. Since this Tosa No. 100 φ8 is at a low level, the transistor Qls is off. By repeating the high and low levels of the signal φf, the potential at the node NB□ rises significantly. Thereafter, data is read out from inside the semiconductor memory, and the signal φA1 becomes high level and the signal φA1 becomes low level.

これによってトランジスタＱｕはオフ、トランジスタＱ
１９はオンして節点ＮＡ１けＧＮＤとなり、トランジス
タＱ＋７ｉオフする。一方トランジスタＱ１２はオンし
、トランジスタＱ１ｄはオフする。これにより節点Ｎλ
１の電位は上昇する。また、信号φＢが高レベルとした
ためにトランジスタＱｘｓはオンする。これにより節点
ＮＢ２の電荷によって節点ＮＡＩの電位はトランジスタ
Ｑ１２のみによって充電さｎるより早く、電源Ｖｃｃレ
ベルまで昇圧される。As a result, transistor Qu turns off, transistor Q
19 is turned on, node NA1 becomes GND, and transistor Q+7i is turned off. On the other hand, transistor Q12 is turned on and transistor Q1d is turned off. This allows the node Nλ
The potential of 1 increases. Furthermore, since the signal φB is at a high level, the transistor Qxs is turned on. As a result, the potential at the node NAI is boosted to the power supply Vcc level by the charge at the node NB2 faster than charging by the transistor Q12 alone.

つづいて信号φＢを高レベルのまま信号φＡｌを低レベ
ルとすると、トランジスタＱ１２はオフする。Subsequently, when the signal φAl is set to a low level while keeping the signal φB at a high level, the transistor Q12 is turned off.

そして信号φｆの振幅にともなってトランジスタＱ１３
．トランジスタＱ１４．ｈランジスタＱ１ｓにより節点
ＮＡｌのレベルは電源Ｖｃｃ以上に昇圧される。Then, as the amplitude of the signal φf increases, the transistor Q13
．． Transistor Q14. The level of the node NAl is boosted to a level higher than the power supply Vcc by the h transistor Q1s.

こｎにより出力Ｄｏｕｔの高レベルは十分に高くするこ
とができる。With this, the high level of the output Dout can be made sufficiently high.

本実施例によれば半導体メモリ内部で発生したした信号
φｆにより出力トランジスタのゲートを昇圧することに
より、より高速で十分に高レベルの出力信号の出力！助
・作が可能である。According to this embodiment, by boosting the gate of the output transistor using the signal φf generated inside the semiconductor memory, an output signal of a sufficiently high level can be outputted at a higher speed! Able to assist and create.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明は、データを出力するトラン
ジスタのゲートの電位と、半導体内部で発生した周期的
信号を用いて昇圧することにエリ、より高速で、ｇｉ定
電位データ出力が可能なデータ出力バッファ装置が得ら
れる。As explained above, the present invention has the advantage of boosting the voltage by using the gate potential of the transistor that outputs data and a periodic signal generated inside the semiconductor, which enables faster gi constant potential data output. An output buffer device is obtained.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一メ施タＩＩを示す回路図、第２図は
第１Ａの回路の動作のタイミングチャート、第３図は従
来のデータ出力７７７７回路の回路図、第４図は笥３図
の回路の動作のタイミングチャートである。 Ｄｏｕｔ−−・−・出力節点、ＮＡ”　、ｉＡ□ｔ　Ｎ
Ａ３　、πＡ３１ＮＢ１．ＮＢ２・・・・・・節点、Ｑ
ｌｔ〜Ｑ１９．Ｑ３１〜Ｑ３Ｇ・・・・・・エンハンス
メント型ＮチャンネルＭＯＳトランジスタ・　φＡｌ・
φ人ｌ・φｆ・φＢ　φ人３・φＡ３°”°°°°信号
０ど番＾ 代理人　弁理士　　内　原　　　ヨ 毎 １÷ 第３図 第４図Fig. 1 is a circuit diagram showing the one-step processor II of the present invention, Fig. 2 is a timing chart of the operation of the circuit 1A, Fig. 3 is a circuit diagram of a conventional data output 7777 circuit, and Fig. 4 is a circuit diagram of a conventional data output 7777 circuit. 4 is a timing chart of the operation of the circuit of FIG. 3. FIG. Dout−・−・Output node, NA”, iA□t N
A3, πA31NB1. NB2...Node, Q
lt～Q19. Q31~Q3G...Enhancement type N-channel MOS transistor・φAl・
φperson 1・φf・φB φperson 3・φA3°”°°°°Signal 0 number＾ Agent Patent attorney Uchihara Yo 1 ÷ Figure 3 Figure 4

Claims (1)

【特許請求の範囲】[Claims] ダイナミック型半導体メモリのデータ出力バッファ装置
において、前記半導体メモリの内部より読み出された信
号を外部に出力する出力トランジスタのゲート電位を前
記半導体メモリの内部で発生した周期的信号を利用して
昇圧することを特徴とするデータ出力バッファ装置。In a data output buffer device for a dynamic semiconductor memory, the gate potential of an output transistor that outputs a signal read from inside the semiconductor memory to the outside is boosted by using a periodic signal generated inside the semiconductor memory. A data output buffer device characterized by: