JPH10173909A - 画像形成装置 - Google Patents
画像形成装置Info
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- JPH10173909A JPH10173909A JP9009561A JP956197A JPH10173909A JP H10173909 A JPH10173909 A JP H10173909A JP 9009561 A JP9009561 A JP 9009561A JP 956197 A JP956197 A JP 956197A JP H10173909 A JPH10173909 A JP H10173909A
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Abstract
(57)【要約】
【課題】 画像データの転送量を削減し、また、転送時
に正常にミラーリング変換する。 【解決手段】 ビット配列変更部23は8ビット幅のM
Dバス50と、入力端子C0〜C4がMDバス50に接
続された8個の第1〜第8セレクタ41〜48と、第1
〜第8セレクタ41〜48の各出力端子Q0〜Q7がそ
れぞれ接続された8ビット幅のDバス51を有する。セ
レクタ41〜48は階調設定信号SEL1、SEL2に
基づいてMDバス50の各ビットデータを選択すること
により、ミラーリング変換時に各画素の画像データの順
番が逆になるように、且つライン順が正順になるよう
に、且つ各画素の画像データの最上位ビットから最下位
ビットまでの順番が正順になるようにビット単位で並べ
替える。
に正常にミラーリング変換する。 【解決手段】 ビット配列変更部23は8ビット幅のM
Dバス50と、入力端子C0〜C4がMDバス50に接
続された8個の第1〜第8セレクタ41〜48と、第1
〜第8セレクタ41〜48の各出力端子Q0〜Q7がそ
れぞれ接続された8ビット幅のDバス51を有する。セ
レクタ41〜48は階調設定信号SEL1、SEL2に
基づいてMDバス50の各ビットデータを選択すること
により、ミラーリング変換時に各画素の画像データの順
番が逆になるように、且つライン順が正順になるよう
に、且つ各画素の画像データの最上位ビットから最下位
ビットまでの順番が正順になるようにビット単位で並べ
替える。
Description
【0001】
【発明の属する技術分野】本発明は、画像を転送時にミ
ラーリング変換(陰影反転)する画像形成装置に関す
る。
ラーリング変換(陰影反転)する画像形成装置に関す
る。
【0002】
【従来の技術】画像データの転送量を削減して転送速度
を早くする従来の方法としては、例えば特開平7−58
963号公報に示すように画像入力装置からの高階調
(例えば256階調:8ビット)の画像データを低階調
(例えば16階調:4ビット)の画像データに変換し、
複数画素分の低階調画像データを複数ビット(8ビッ
ト)から成る1転送単位にパッキングして画像出力装置
に転送する方法が知られている。
を早くする従来の方法としては、例えば特開平7−58
963号公報に示すように画像入力装置からの高階調
(例えば256階調:8ビット)の画像データを低階調
(例えば16階調:4ビット)の画像データに変換し、
複数画素分の低階調画像データを複数ビット(8ビッ
ト)から成る1転送単位にパッキングして画像出力装置
に転送する方法が知られている。
【0003】
【発明が解決しようとする課題】ところで、画像を例え
ばTシャツにプリントする場合、Tシャツに転写するた
めの記録紙に対してTシャツプリント用の画像を形成す
るときには、この記録紙上に形成される画像は、Tシャ
ツにプリントされる画像に対してミラーリングされてい
なければならない。
ばTシャツにプリントする場合、Tシャツに転写するた
めの記録紙に対してTシャツプリント用の画像を形成す
るときには、この記録紙上に形成される画像は、Tシャ
ツにプリントされる画像に対してミラーリングされてい
なければならない。
【0004】しかしながら、画像入力装置からの高階調
画像データを記憶手段に記憶し、その転送速度を向上さ
せるために、上記従来例により複数画素分の画像データ
を1転送単位にパッキングして画像出力装置に転送する
と、記憶手段に記憶されている画像データにより形成さ
れる画像をミラーリング処理した画像を記録紙等に形成
しても正常なミラーリング変換画像を得ることができな
いという問題点がある。また、画像読み取り手段により
画素順に読み取られ、1画素のデータが複数のビットよ
り成る画像データを画像出力手段に転送する構成におい
ても同様に、正常なミラーリング変換画像を得ることが
できない。
画像データを記憶手段に記憶し、その転送速度を向上さ
せるために、上記従来例により複数画素分の画像データ
を1転送単位にパッキングして画像出力装置に転送する
と、記憶手段に記憶されている画像データにより形成さ
れる画像をミラーリング処理した画像を記録紙等に形成
しても正常なミラーリング変換画像を得ることができな
いという問題点がある。また、画像読み取り手段により
画素順に読み取られ、1画素のデータが複数のビットよ
り成る画像データを画像出力手段に転送する構成におい
ても同様に、正常なミラーリング変換画像を得ることが
できない。
【0005】その理由を図10を参照して説明する。図
10(a)は1画素単位で転送してミラーリング変換す
る場合を示し、記憶手段に記憶されている画像データの
内、先頭ラインの最終画素「1」から画素「1−1」
「1−2」「1−3」〜先頭画素までこの順番で転送
し、以下同様に第2先頭ラインの最終画素「1」から転
送することにより、記録紙上には最終画素「1」から画
素「1−1」「1−2」「1−3」〜先頭画素までこの
順番で記録され、したがって、正常にミラーリング変換
される。
10(a)は1画素単位で転送してミラーリング変換す
る場合を示し、記憶手段に記憶されている画像データの
内、先頭ラインの最終画素「1」から画素「1−1」
「1−2」「1−3」〜先頭画素までこの順番で転送
し、以下同様に第2先頭ラインの最終画素「1」から転
送することにより、記録紙上には最終画素「1」から画
素「1−1」「1−2」「1−3」〜先頭画素までこの
順番で記録され、したがって、正常にミラーリング変換
される。
【0006】これに対し、図10(b)は2画素単位で
転送してミラーリング変換する場合を示している。この
場合、1回の転送で画素「1」と画素「1−1」の位
置、画素「1−2」と「1−3」の位置が逆転するの
で、記録紙上には画素「1−1」→「1」→「1−3」
→「1−2」の順番で記録され、したがって、正常にミ
ラーリング変換されない。
転送してミラーリング変換する場合を示している。この
場合、1回の転送で画素「1」と画素「1−1」の位
置、画素「1−2」と「1−3」の位置が逆転するの
で、記録紙上には画素「1−1」→「1」→「1−3」
→「1−2」の順番で記録され、したがって、正常にミ
ラーリング変換されない。
【0007】本発明は上記従来の問題点に鑑み、画像デ
ータの転送量を削減することができると共に、転送時に
正常にミラーリング変換することができる画像形成装置
を提供することを目的とする。
ータの転送量を削減することができると共に、転送時に
正常にミラーリング変換することができる画像形成装置
を提供することを目的とする。
【0008】
【課題を解決するための手段】第1の手段は上記目的を
達成するために、1画素のデータが複数のビットより成
る画像データを画素順に画像記憶手段に記憶し、前記画
像記憶手段から読み出して画像出力手段に転送して記録
紙に形成する画像形成装置において、複数の画素分の画
像データを1転送単位として前記画像出力手段に転送す
る転送手段と、ミラーリング変換時に前記画像記憶手段
から読み出された各画素の画像データの順番が逆になる
ように、且つライン順が正順になるように、且つ各画素
の画像データの最上位ビットから最下位ビットまでの順
番が正順になるようにビット単位で並び替えて前記転送
手段に印加するビット配列変更手段とを備えたことを特
徴とする。
達成するために、1画素のデータが複数のビットより成
る画像データを画素順に画像記憶手段に記憶し、前記画
像記憶手段から読み出して画像出力手段に転送して記録
紙に形成する画像形成装置において、複数の画素分の画
像データを1転送単位として前記画像出力手段に転送す
る転送手段と、ミラーリング変換時に前記画像記憶手段
から読み出された各画素の画像データの順番が逆になる
ように、且つライン順が正順になるように、且つ各画素
の画像データの最上位ビットから最下位ビットまでの順
番が正順になるようにビット単位で並び替えて前記転送
手段に印加するビット配列変更手段とを備えたことを特
徴とする。
【0009】第2の手段は、画像読み取り手段により画
素順に読み取られた、1画素のデータが複数のビットよ
り成る画像データを画像出力手段に転送して記録紙に形
成する画像形成装置において、複数の画素分の画像デー
タを1転送単位として前記画像出力手段に転送する転送
手段と、ミラーリング変換時に前記画像読み取り手段に
より画素順に読み取られた各画素の画像データの順番が
逆になるように、且つライン順が正順になるように、且
つ各画素の画像データの最上位ビットから最下位ビット
までの順番が正順になるようにビット単位で並び替えて
前記転送手段に印加するビット配列変更手段とを備えた
ことを特徴とする。
素順に読み取られた、1画素のデータが複数のビットよ
り成る画像データを画像出力手段に転送して記録紙に形
成する画像形成装置において、複数の画素分の画像デー
タを1転送単位として前記画像出力手段に転送する転送
手段と、ミラーリング変換時に前記画像読み取り手段に
より画素順に読み取られた各画素の画像データの順番が
逆になるように、且つライン順が正順になるように、且
つ各画素の画像データの最上位ビットから最下位ビット
までの順番が正順になるようにビット単位で並び替えて
前記転送手段に印加するビット配列変更手段とを備えた
ことを特徴とする。
【0010】第3の手段は、第1、第2の手段において
前記ビット配列変更手段が、前記1転送単位の数のビッ
トラインより成り、各ビットラインに前記画像記憶手段
から読み出された前記1転送単位分のビットデータが出
力される第1のバスと、前記1転送単位の数のビットラ
インより成り、前記並び替え処理後の前記1転送単位分
のビットデータを前記転送手段に印加するための第2の
バスと、ミラーリング変換時に前記第1のバス上の各ビ
ットラインのデータを選択して前記第2のバスの各ビッ
トラインに出力することにより前記並び替え処理を行う
ビットデータ選択手段とを備えたことを特徴とする。
前記ビット配列変更手段が、前記1転送単位の数のビッ
トラインより成り、各ビットラインに前記画像記憶手段
から読み出された前記1転送単位分のビットデータが出
力される第1のバスと、前記1転送単位の数のビットラ
インより成り、前記並び替え処理後の前記1転送単位分
のビットデータを前記転送手段に印加するための第2の
バスと、ミラーリング変換時に前記第1のバス上の各ビ
ットラインのデータを選択して前記第2のバスの各ビッ
トラインに出力することにより前記並び替え処理を行う
ビットデータ選択手段とを備えたことを特徴とする。
【0011】第4の手段は、第1ないし第3の手段にお
いて前記ビット配列変更手段が、画像データの階調数に
基づいて前記並び替えを変更することを特徴とする。
いて前記ビット配列変更手段が、画像データの階調数に
基づいて前記並び替えを変更することを特徴とする。
【0012】第5の手段は、第1、第3、第4の手段に
おいて前記ビット配列変更手段が、ホスト装置からのコ
マンドに基づいて前記並び替えとその変更を行うことを
特徴とする。
おいて前記ビット配列変更手段が、ホスト装置からのコ
マンドに基づいて前記並び替えとその変更を行うことを
特徴とする。
【0013】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図1は本発明に係る画像形成装置
の一実施形態としてプリンタコントローラを示すブロッ
ク図、図2は図1の画像制御部を詳細に示すブロック
図、図3は図2のフレームメモリ上の画像データの座標
を示す説明図、図4は図2及び図3のフレームメモリ上
の画像データのビットデータを示す説明図、図5は図1
及び図2のSCSIバスの転送単位を示す説明図、図6
は図2のビット配列変更部を詳細に示すブロック図、図
7は図6のセレクタの選択信号を示す説明図、図8はミ
ラーリング変換時に1画素当たり4ビットの画像データ
を8ビット単位で転送する処理を示す説明図、図9はミ
ラーリング変換時に1画素当たり2ビットの画像データ
を8ビット単位で転送する処理と、1画素当たり1ビッ
トの画像データを8ビット単位で転送する処理を示す説
明図である。
施の形態を説明する。図1は本発明に係る画像形成装置
の一実施形態としてプリンタコントローラを示すブロッ
ク図、図2は図1の画像制御部を詳細に示すブロック
図、図3は図2のフレームメモリ上の画像データの座標
を示す説明図、図4は図2及び図3のフレームメモリ上
の画像データのビットデータを示す説明図、図5は図1
及び図2のSCSIバスの転送単位を示す説明図、図6
は図2のビット配列変更部を詳細に示すブロック図、図
7は図6のセレクタの選択信号を示す説明図、図8はミ
ラーリング変換時に1画素当たり4ビットの画像データ
を8ビット単位で転送する処理を示す説明図、図9はミ
ラーリング変換時に1画素当たり2ビットの画像データ
を8ビット単位で転送する処理と、1画素当たり1ビッ
トの画像データを8ビット単位で転送する処理を示す説
明図である。
【0014】図1に示すプリンタコントローラ1には画
像入力手段であるホスト装置2と、補助記憶装置6と、
ICカード8と、タッチパネル9と、表示装置12と、
画像出力手段であるプリンタエンジン18とが接続され
ている。プリンタコントローラ1はホスト装置2からの
文字コード、ミラーリング変換時のビット割り当て指示
を含む制御コマンド等をI/Oコントローラ4を介して
受け取る。この文字コード、制御コマンド等はCPU3
により解釈されてビットイメージデータに展開された
後、メインメモリ5の作業領域に格納される。メインメ
モリ5はまた、補助記憶装置6に格納されているアプリ
ケーションプログラムやICカード8に格納されている
フォント情報をCPU3がロードしてそれを実行するた
めにも用いられる。補助記憶装置6からメインメモリ5
にロードする場合には補助記憶装置コントローラ7を介
して行われる。
像入力手段であるホスト装置2と、補助記憶装置6と、
ICカード8と、タッチパネル9と、表示装置12と、
画像出力手段であるプリンタエンジン18とが接続され
ている。プリンタコントローラ1はホスト装置2からの
文字コード、ミラーリング変換時のビット割り当て指示
を含む制御コマンド等をI/Oコントローラ4を介して
受け取る。この文字コード、制御コマンド等はCPU3
により解釈されてビットイメージデータに展開された
後、メインメモリ5の作業領域に格納される。メインメ
モリ5はまた、補助記憶装置6に格納されているアプリ
ケーションプログラムやICカード8に格納されている
フォント情報をCPU3がロードしてそれを実行するた
めにも用いられる。補助記憶装置6からメインメモリ5
にロードする場合には補助記憶装置コントローラ7を介
して行われる。
【0015】メインメモリ5の作業領域に格納されたビ
ットイメージデータは、図2に詳しく示す画像制御部1
6に渡され、画像記憶装置であるフレームメモリ17の
連続した領域に画像データとして記憶される。フレーム
メモリ17はDRAM(ダイナミック・ランダム・アク
セス・メモリ)で構成されている。本実施形態における
プリンタはカラープリンタであり、フレームメモリ17
にはシアン(C)、マゼンタ(M)、イエロー(Y)及
び黒(K)の各色の画像データがそれぞれの連続した領
域にマッピングされて格納される。
ットイメージデータは、図2に詳しく示す画像制御部1
6に渡され、画像記憶装置であるフレームメモリ17の
連続した領域に画像データとして記憶される。フレーム
メモリ17はDRAM(ダイナミック・ランダム・アク
セス・メモリ)で構成されている。本実施形態における
プリンタはカラープリンタであり、フレームメモリ17
にはシアン(C)、マゼンタ(M)、イエロー(Y)及
び黒(K)の各色の画像データがそれぞれの連続した領
域にマッピングされて格納される。
【0016】フレームメモリ17に格納された画像デー
タは、転送手段であるSCSI(スモール・コンピュー
タ・システム・インタフェース)バス19を介してDM
A(ダイレクト・メモリ・アクセス)転送によりプリン
タエンジン18に転送される。上記DMA転送はSCS
Iコントローラ14により制御され、また、このSCS
Iコントローラ14はSCSIバス19の状態遷移等も
制御する。プリンタエンジン18では、転送されてきた
画像データに基づいてカラー画像が記録紙上に記録され
る。プログラムROM11には、プリンタに電源が投入
された際の立ち上げ時に使用される初期プログラムや、
CPU3がハードウエアを制御するためのプログラム等
が予め格納されている。
タは、転送手段であるSCSI(スモール・コンピュー
タ・システム・インタフェース)バス19を介してDM
A(ダイレクト・メモリ・アクセス)転送によりプリン
タエンジン18に転送される。上記DMA転送はSCS
Iコントローラ14により制御され、また、このSCS
Iコントローラ14はSCSIバス19の状態遷移等も
制御する。プリンタエンジン18では、転送されてきた
画像データに基づいてカラー画像が記録紙上に記録され
る。プログラムROM11には、プリンタに電源が投入
された際の立ち上げ時に使用される初期プログラムや、
CPU3がハードウエアを制御するためのプログラム等
が予め格納されている。
【0017】このプリンタを使用するユーザの操作情報
はタッチパネル9を介して入力され、このタッチパネル
9はタッチパネル(T/P)コントローラ10により制
御される。プリンタの状態を示す情報やアプリケーショ
ンプログラムに関する所定の情報は表示装置12を介し
てユーザに知らされ、表示装置12は表示コントローラ
13により制御される。したがって、タッチパネル9及
びこれを制御するT/Pコントローラ10と表示装置1
2及びこれを制御する表示コントローラ13は、プリン
タとこれを使用するユーザのインタフェースとして機能
する。不揮発性メモリ15はプリンタ特有の情報、例え
ばプリント枚数、プリンタエンジン18のγ補正値(入
出力特性補正値)等の情報が格納される。
はタッチパネル9を介して入力され、このタッチパネル
9はタッチパネル(T/P)コントローラ10により制
御される。プリンタの状態を示す情報やアプリケーショ
ンプログラムに関する所定の情報は表示装置12を介し
てユーザに知らされ、表示装置12は表示コントローラ
13により制御される。したがって、タッチパネル9及
びこれを制御するT/Pコントローラ10と表示装置1
2及びこれを制御する表示コントローラ13は、プリン
タとこれを使用するユーザのインタフェースとして機能
する。不揮発性メモリ15はプリンタ特有の情報、例え
ばプリント枚数、プリンタエンジン18のγ補正値(入
出力特性補正値)等の情報が格納される。
【0018】次に、図2を参照して画像制御部16につ
いて詳しく説明する。ここで、ホスト装置2からI/O
コントローラ4を介して受け取った文字コード、制御コ
マンド等はCPU3により解釈され、1画素当たり8ビ
ットのビットイメージデータに展開された後、メインメ
モリ5を経由し、図3に示すように記録紙上の各画素の
座標位置を示すX座標及びY座標とともに画像制御部1
6に渡される。
いて詳しく説明する。ここで、ホスト装置2からI/O
コントローラ4を介して受け取った文字コード、制御コ
マンド等はCPU3により解釈され、1画素当たり8ビ
ットのビットイメージデータに展開された後、メインメ
モリ5を経由し、図3に示すように記録紙上の各画素の
座標位置を示すX座標及びY座標とともに画像制御部1
6に渡される。
【0019】この1画素当たり8ビットのビットイメー
ジデータはC、M、Y、Kの各色毎に存在し、画像制御
部16内の画像処理回路27によりγ補正とディザ処理
を施すことにより例えば1画素当たり4ビットの画像デ
ータに変換される。この画像処理回路27はまた、再現
しようとする画像の階調に応じて、上記γ補正とディザ
処理の内容を変更することが可能であり、1画素当たり
8ビットのビットイメージデータを1画素当たり4ビッ
トの画像データに変換するのみならず、例えば1画素当
たり2ビット、1ビットの画像データに変換することも
可能である。
ジデータはC、M、Y、Kの各色毎に存在し、画像制御
部16内の画像処理回路27によりγ補正とディザ処理
を施すことにより例えば1画素当たり4ビットの画像デ
ータに変換される。この画像処理回路27はまた、再現
しようとする画像の階調に応じて、上記γ補正とディザ
処理の内容を変更することが可能であり、1画素当たり
8ビットのビットイメージデータを1画素当たり4ビッ
トの画像データに変換するのみならず、例えば1画素当
たり2ビット、1ビットの画像データに変換することも
可能である。
【0020】図3に示すX座標及びY座標から成る各画
素の2次元アドレスはアドレス制御回路25により、実
メモリ上の物理アドレスに相当する1次元アドレスに変
換される。この1次元アドレスはDMAコントローラ回
路26により、フレームメモリ17の所定のアドレスに
画像データを書き込むためのメモリアドレスに変換され
る。
素の2次元アドレスはアドレス制御回路25により、実
メモリ上の物理アドレスに相当する1次元アドレスに変
換される。この1次元アドレスはDMAコントローラ回
路26により、フレームメモリ17の所定のアドレスに
画像データを書き込むためのメモリアドレスに変換され
る。
【0021】そして、DMAコントローラ回路26はリ
ード、モディファイ、ライト処理により、図4に示すよ
うに上記1画素当たり4ビットの画像データを上記メモ
リアドレスにより指定されるフレームメモリ17の領域
に書き込む。ここで、リード、モディファイ、ライト処
理とは、新たに書き込むデータの書き込み先となる領域
に既に格納されているデータを一度読み出し、この既に
書き込まれているデータと新たに書き込むデータとの論
理和演算を行い、その結果得られたデータを上記書き込
み先となる領域に書き込む処理をいう。
ード、モディファイ、ライト処理により、図4に示すよ
うに上記1画素当たり4ビットの画像データを上記メモ
リアドレスにより指定されるフレームメモリ17の領域
に書き込む。ここで、リード、モディファイ、ライト処
理とは、新たに書き込むデータの書き込み先となる領域
に既に格納されているデータを一度読み出し、この既に
書き込まれているデータと新たに書き込むデータとの論
理和演算を行い、その結果得られたデータを上記書き込
み先となる領域に書き込む処理をいう。
【0022】図4を参照して説明すると、フレームメモ
リ17の ・アドレスx0000000hからx0EBC0C0h
までの連続した領域には、第1画素から第n画素につい
てのY色の画像データが格納され、 ・アドレスx1000000hからx1EBC0C0h
までの連続した領域には、第1画素から第n画素につい
てのM色の画像データが格納され、 ・アドレスx2000000hからx2EBC0C0h
までの連続した領域には、第1画素から第n画素につい
てのC色の画像データが格納され、 ・アドレスx3000000hからx3EBC0C0h
までの連続した領域には、第1画素から第n画素につい
てのK色の画像データが格納される。
リ17の ・アドレスx0000000hからx0EBC0C0h
までの連続した領域には、第1画素から第n画素につい
てのY色の画像データが格納され、 ・アドレスx1000000hからx1EBC0C0h
までの連続した領域には、第1画素から第n画素につい
てのM色の画像データが格納され、 ・アドレスx2000000hからx2EBC0C0h
までの連続した領域には、第1画素から第n画素につい
てのC色の画像データが格納され、 ・アドレスx3000000hからx3EBC0C0h
までの連続した領域には、第1画素から第n画素につい
てのK色の画像データが格納される。
【0023】また、1画素分のデータは0番目(MS
B)から3番目(LSB)までの4ビット(例えば1Y
3,1Y2,1Y1,1Y0)より成り、1つのアドレ
ス領域(例えばx0000000h)には2画素分の8
ビット(1バイト)の画像データ(例えば1Y3,1Y
2,1Y1,1Y0,2Y3,2Y2,2Y1,2Y
0)が格納される。ここで、図4において色を表すY、
M、C、Kの左側の数字は画素番号を示し、右側の数字
は当該画素の画像データの何ビット目かを示している。
例えば1Y3はY色の第1画素のMSBを示す。
B)から3番目(LSB)までの4ビット(例えば1Y
3,1Y2,1Y1,1Y0)より成り、1つのアドレ
ス領域(例えばx0000000h)には2画素分の8
ビット(1バイト)の画像データ(例えば1Y3,1Y
2,1Y1,1Y0,2Y3,2Y2,2Y1,2Y
0)が格納される。ここで、図4において色を表すY、
M、C、Kの左側の数字は画素番号を示し、右側の数字
は当該画素の画像データの何ビット目かを示している。
例えば1Y3はY色の第1画素のMSBを示す。
【0024】フレームメモリ17に転送された画像デー
タは、SCSIコントローラ14の制御によるDMA転
送によりSCSIバス19を介してプリンタエンジン1
8に転送される。ここで、ミラーリング変換を行わない
通常のDMA転送について詳細に説明する。
タは、SCSIコントローラ14の制御によるDMA転
送によりSCSIバス19を介してプリンタエンジン1
8に転送される。ここで、ミラーリング変換を行わない
通常のDMA転送について詳細に説明する。
【0025】CPU3はSCSIコントローラ14とア
ドレス制御回路25に対してDMA転送を行う各色毎の
画像データの先頭アドレスと総転送バイト数を設定し、
これによりSCSIコントローラ14はCPU3からの
DMA転送要求を受けるとDMA転送を開始する。
ドレス制御回路25に対してDMA転送を行う各色毎の
画像データの先頭アドレスと総転送バイト数を設定し、
これによりSCSIコントローラ14はCPU3からの
DMA転送要求を受けるとDMA転送を開始する。
【0026】この後、以下の(1)(2)(3)の動作
をDMA転送すべき先頭アドレスから最終アドレスまで
繰り返すことにより、フレームメモリ17からプリンタ
エンジン18へのDMA転送を実現する。なお、最終ア
ドレスはアドレス制御回路25がCPU3により設定さ
れた先頭アドレスと総転送バイト数に基づいて計算す
る。
をDMA転送すべき先頭アドレスから最終アドレスまで
繰り返すことにより、フレームメモリ17からプリンタ
エンジン18へのDMA転送を実現する。なお、最終ア
ドレスはアドレス制御回路25がCPU3により設定さ
れた先頭アドレスと総転送バイト数に基づいて計算す
る。
【0027】(1)DMAコントローラ回路26はメモ
リアドレスバス30を用いて、アドレス制御回路25に
より指定されたDMA転送すべきフレームメモリ17の
アドレスから1ライン分のデータをメモリデータバス3
1上に読み出し、ビット配列変更部23を介して1ライ
ン分のFIFO(先入れ先出し)メモリ22に書き込
む。
リアドレスバス30を用いて、アドレス制御回路25に
より指定されたDMA転送すべきフレームメモリ17の
アドレスから1ライン分のデータをメモリデータバス3
1上に読み出し、ビット配列変更部23を介して1ライ
ン分のFIFO(先入れ先出し)メモリ22に書き込
む。
【0028】(2)SCSIコントローラ14はFIF
Oメモリ22に書き込まれた画像データを、FIFOコ
ントローラ21により生成されたリードクロック32に
基づいて読み出し、データバス28、CPUバス20、
SCSIバス19を介してプリンタエンジン18に転送
する。
Oメモリ22に書き込まれた画像データを、FIFOコ
ントローラ21により生成されたリードクロック32に
基づいて読み出し、データバス28、CPUバス20、
SCSIバス19を介してプリンタエンジン18に転送
する。
【0029】(3)アドレス制御回路25はアドレスを
1つインクリメントしてDMAコントローラ回路26に
印加する。
1つインクリメントしてDMAコントローラ回路26に
印加する。
【0030】このようにしてDMA転送された画像デー
タは、例えば公知の電子写真方式のレーザプリンタによ
り構成されるプリンタエンジン18により記録紙上に記
録される。
タは、例えば公知の電子写真方式のレーザプリンタによ
り構成されるプリンタエンジン18により記録紙上に記
録される。
【0031】SCSIバス19は並列伝送バスであり、
1転送単位は8ビット(1バイト)である。図5に示す
ように例えばY色の1画素当たり4ビットの画像データ
をSCSIバス19を介して転送する場合には、先ず、
第1画素の4ビット分(1Y3がMSB)と第2画素の
4ビット分(2Y0がLSB)を1転送単位(8ビッ
ト)で並列に転送し、以下同様にして第(i−1)画素
の4ビット分と第i画素の4ビット分を転送し、最後の
第(n−1)画素の4ビット分と第n画素の4ビット分
までを転送する。
1転送単位は8ビット(1バイト)である。図5に示す
ように例えばY色の1画素当たり4ビットの画像データ
をSCSIバス19を介して転送する場合には、先ず、
第1画素の4ビット分(1Y3がMSB)と第2画素の
4ビット分(2Y0がLSB)を1転送単位(8ビッ
ト)で並列に転送し、以下同様にして第(i−1)画素
の4ビット分と第i画素の4ビット分を転送し、最後の
第(n−1)画素の4ビット分と第n画素の4ビット分
までを転送する。
【0032】ビット配列変更部23はフレームメモリ1
7に格納された画像データをミラーリング変換してプリ
ンタエンジン18に転送する場合に、SCSIバス19
上の1転送単位の各画素のビット割り当てを変更するこ
とにより正常なミラーリング変換を行う。ビット配列変
更部23は図6に詳細に示すように、メモリデータバス
31に接続された第1バスバッファ49と、第1バスバ
ッファ49に接続された8ビット幅〔7:0〕のMDバ
ス50と、入力端子C0〜C4がMDバス50に接続さ
れた8個の第1〜第8セレクタ41〜48と、第1〜第
8セレクタ41〜48の各出力端子Q0〜Q7がそれぞ
れ接続された8ビット幅〔7:0〕のDバス51と、D
バス51上の8ビットデータを一時蓄えて図2に示すF
IFOメモリ22に出力する第2バスバッファ52を有
する。なお、図2において符号24はバスバッファ、符
号29はアドレスバスである。
7に格納された画像データをミラーリング変換してプリ
ンタエンジン18に転送する場合に、SCSIバス19
上の1転送単位の各画素のビット割り当てを変更するこ
とにより正常なミラーリング変換を行う。ビット配列変
更部23は図6に詳細に示すように、メモリデータバス
31に接続された第1バスバッファ49と、第1バスバ
ッファ49に接続された8ビット幅〔7:0〕のMDバ
ス50と、入力端子C0〜C4がMDバス50に接続さ
れた8個の第1〜第8セレクタ41〜48と、第1〜第
8セレクタ41〜48の各出力端子Q0〜Q7がそれぞ
れ接続された8ビット幅〔7:0〕のDバス51と、D
バス51上の8ビットデータを一時蓄えて図2に示すF
IFOメモリ22に出力する第2バスバッファ52を有
する。なお、図2において符号24はバスバッファ、符
号29はアドレスバスである。
【0033】メモリデータバス31には、フレームメモ
リ17から読み出された8ビットデータがそのままの配
列で並列に出力されて第1バスバッファ49を介してM
Dバス50上に出力される。ここで、MDバス50の最
上位ビットラインはMD7であり、以下、MD6、MD
5、MD4の順番で下位ビットラインとなり、最下位ビ
ットラインはMD0である。そして、第1〜第8セレク
タ41〜48は8ビット幅〔7:0〕のMDバス50の
内、以下のように4ラインのデータが印加され、共通の
2ビットの階調設定信号SEL1、SEL2に基づいて
1ラインのデータを選択する。
リ17から読み出された8ビットデータがそのままの配
列で並列に出力されて第1バスバッファ49を介してM
Dバス50上に出力される。ここで、MDバス50の最
上位ビットラインはMD7であり、以下、MD6、MD
5、MD4の順番で下位ビットラインとなり、最下位ビ
ットラインはMD0である。そして、第1〜第8セレク
タ41〜48は8ビット幅〔7:0〕のMDバス50の
内、以下のように4ラインのデータが印加され、共通の
2ビットの階調設定信号SEL1、SEL2に基づいて
1ラインのデータを選択する。
【0034】・ラインMD7は第1セレクタ41の入力
端子C0と、第5セレクタ45の入力端子C1と、第7
セレクタ47の入力端子C2と、第8セレクタ48の入
力端子C3に接続されている。
端子C0と、第5セレクタ45の入力端子C1と、第7
セレクタ47の入力端子C2と、第8セレクタ48の入
力端子C3に接続されている。
【0035】・ラインMD6は第2セレクタ42の入力
端子C0と、第6セレクタ46の入力端子C1と、第7
セレクタ47の入力端子C3と、第8セレクタ48の入
力端子C2に接続されている。
端子C0と、第6セレクタ46の入力端子C1と、第7
セレクタ47の入力端子C3と、第8セレクタ48の入
力端子C2に接続されている。
【0036】・ラインMD5は第3セレクタ43の入力
端子C0と、第5セレクタ45の入力端子C2と、第6
セレクタ46の入力端子C3と、第7セレクタ47の入
力端子C1に接続されている。
端子C0と、第5セレクタ45の入力端子C2と、第6
セレクタ46の入力端子C3と、第7セレクタ47の入
力端子C1に接続されている。
【0037】・ラインMD4は第4セレクタ44の入力
端子C0と、第5セレクタ45の入力端子C3と、第6
セレクタ46の入力端子C2と、第8セレクタ48の入
力端子C1に接続されている。
端子C0と、第5セレクタ45の入力端子C3と、第6
セレクタ46の入力端子C2と、第8セレクタ48の入
力端子C1に接続されている。
【0038】・ラインMD3は第1セレクタ41の入力
端子C1と、第3セレクタ43の入力端子C2と、第4
セレクタ48の入力端子C3と、第5セレクタ45の入
力端子C0に接続されている。
端子C1と、第3セレクタ43の入力端子C2と、第4
セレクタ48の入力端子C3と、第5セレクタ45の入
力端子C0に接続されている。
【0039】・ラインMD2は第2セレクタ42の入力
端子C1と、第3セレクタ43の入力端子C3と、第4
セレクタ44の入力端子C2と、第6セレクタ46の入
力端子C0に接続されている。
端子C1と、第3セレクタ43の入力端子C3と、第4
セレクタ44の入力端子C2と、第6セレクタ46の入
力端子C0に接続されている。
【0040】・ラインMD1は第1セレクタ41の入力
端子C2と、第2セレクタ42の入力端子C3と、第3
セレクタ43の入力端子C1と、第7セレクタ47の入
力端子C0に接続されている。
端子C2と、第2セレクタ42の入力端子C3と、第3
セレクタ43の入力端子C1と、第7セレクタ47の入
力端子C0に接続されている。
【0041】・ラインMD0は第1セレクタ41の入力
端子C3と、第2セレクタ42の入力端子C2と、第4
セレクタ44の入力端子C1と、第8セレクタ48の入
力端子C0に接続されている。
端子C3と、第2セレクタ42の入力端子C2と、第4
セレクタ44の入力端子C1と、第8セレクタ48の入
力端子C0に接続されている。
【0042】8ビット幅〔7:0〕のDバス51の最上
位ビットラインはD7であり、以下、D6、D5、D4
の順番で下位ビットラインとなり、最下位ビットライン
はD0である。そして、第1セレクタ41の出力端子Q
0はラインD7に接続され、第2セレクタ42の出力端
子Q1はラインD6に接続され、第3セレクタ43の出
力端子Q2はラインD5に接続され、第4セレクタ44
の出力端子Q3はラインD4に接続され、第5セレクタ
45の出力端子Q4はラインD3に接続され、第6セレ
クタ46の出力端子Q5はラインD2に接続され、第7
セレクタ47の出力端子Q6はラインD1に接続され、
第8セレクタ48の出力端子Q7はラインD0に接続さ
れている。
位ビットラインはD7であり、以下、D6、D5、D4
の順番で下位ビットラインとなり、最下位ビットライン
はD0である。そして、第1セレクタ41の出力端子Q
0はラインD7に接続され、第2セレクタ42の出力端
子Q1はラインD6に接続され、第3セレクタ43の出
力端子Q2はラインD5に接続され、第4セレクタ44
の出力端子Q3はラインD4に接続され、第5セレクタ
45の出力端子Q4はラインD3に接続され、第6セレ
クタ46の出力端子Q5はラインD2に接続され、第7
セレクタ47の出力端子Q6はラインD1に接続され、
第8セレクタ48の出力端子Q7はラインD0に接続さ
れている。
【0043】本実施形態では、記録紙上に再現する画像
の階調に応じた階調設定信号SEL1、SEL2によ
り、MDバス50のラインMD7〜MD0上のビットデ
ータの配列を変更するようにしている。これは、再現す
る画像の階調が異なれば、1画素を表現するビット数が
異なるため、ビット割り当てを一律にすると、再現する
画像の階調に依って位置ずれが発生するからである。
の階調に応じた階調設定信号SEL1、SEL2によ
り、MDバス50のラインMD7〜MD0上のビットデ
ータの配列を変更するようにしている。これは、再現す
る画像の階調が異なれば、1画素を表現するビット数が
異なるため、ビット割り当てを一律にすると、再現する
画像の階調に依って位置ずれが発生するからである。
【0044】次に、フレームメモリ17に格納されてい
る画像データをミラーリング処理してプリンタエンジン
18にDMA転送する動作について説明する。この場
合、CPU3はSCSIコントローラ14に対してDM
A転送を行う各色毎の画像データの先頭アドレスと総転
送バイト数を設定すると共に、アドレス制御回路25に
対して1ライン分の転送バイト数を設定する。
る画像データをミラーリング処理してプリンタエンジン
18にDMA転送する動作について説明する。この場
合、CPU3はSCSIコントローラ14に対してDM
A転送を行う各色毎の画像データの先頭アドレスと総転
送バイト数を設定すると共に、アドレス制御回路25に
対して1ライン分の転送バイト数を設定する。
【0045】これによりアドレス制御回路25はライン
の最終画素が含まれるアドレスを計算し、フレームメモ
リ17の読み出すアドレスをデクリメントする。そし
て、当該ラインの先頭アドレスに達すると次のラインの
最終画素が含まれるアドレスを計算し、以下同様な処理
を繰り返す。そして、SCSIコントローラ14に設定
された総転送バイト数に達するとこのDMA転送処理を
終了する。
の最終画素が含まれるアドレスを計算し、フレームメモ
リ17の読み出すアドレスをデクリメントする。そし
て、当該ラインの先頭アドレスに達すると次のラインの
最終画素が含まれるアドレスを計算し、以下同様な処理
を繰り返す。そして、SCSIコントローラ14に設定
された総転送バイト数に達するとこのDMA転送処理を
終了する。
【0046】次に、ミラーリング変換時の階調設定信号
SEL1、SEL2とビット割り当ての関係を説明す
る。
SEL1、SEL2とビット割り当ての関係を説明す
る。
【0047】〔1画素を4ビットで表現する場合〕1画
素を4ビットで表現する場合には、図7に示すように階
調設定信号SEL1がH(ハイレベル)に設定され、階
調設定信号SEL2がL(ローレベル)に設定される。
この場合、第1〜第8セレクタ48は入力端子C1の信
号を選択し、Dバス51上に出力する。この結果、MD
バス50の各ラインMD7〜MD0とDバス51の各ラ
インD7〜D0のデータの関係は図8に示すように次の
ようになる。
素を4ビットで表現する場合には、図7に示すように階
調設定信号SEL1がH(ハイレベル)に設定され、階
調設定信号SEL2がL(ローレベル)に設定される。
この場合、第1〜第8セレクタ48は入力端子C1の信
号を選択し、Dバス51上に出力する。この結果、MD
バス50の各ラインMD7〜MD0とDバス51の各ラ
インD7〜D0のデータの関係は図8に示すように次の
ようになる。
【0048】MD7→D3 MD6→D2 MD5→D1 MD4→D0 MD3→D7 MD2→D6 MD1→D5 MD0→D4 したがって、図5に示すように第1〜第i−1〜第n−
1画素の4ビット分であるMDバス50のラインMD7
〜MD4の上位4ビットデータがDバス51の下位ライ
ンD3〜D0に出力され、第2〜第i〜第n画素の4ビ
ット分であるラインMD3〜MD0の下位4ビットデー
タがDバス51の上位ラインD7〜D4に出力される。
また、図4に示すフレームメモリ13のアドレスx0E
BC0C0hに格納されているY色の第n−1画素の4
ビットデータはメモリデータバス31の上位4ビットラ
インに存在するので、Dバス51の下位ラインD3〜D
0に出力され、第n画素の4ビットデータはメモリデー
タバス31の下位ビットラインに存在するので、Dバス
51の上位ラインD7〜D4に出力される(図7に示す
Aを参照)。
1画素の4ビット分であるMDバス50のラインMD7
〜MD4の上位4ビットデータがDバス51の下位ライ
ンD3〜D0に出力され、第2〜第i〜第n画素の4ビ
ット分であるラインMD3〜MD0の下位4ビットデー
タがDバス51の上位ラインD7〜D4に出力される。
また、図4に示すフレームメモリ13のアドレスx0E
BC0C0hに格納されているY色の第n−1画素の4
ビットデータはメモリデータバス31の上位4ビットラ
インに存在するので、Dバス51の下位ラインD3〜D
0に出力され、第n画素の4ビットデータはメモリデー
タバス31の下位ビットラインに存在するので、Dバス
51の上位ラインD7〜D4に出力される(図7に示す
Aを参照)。
【0049】〔1画素を4階調(2ビット)で表現する
場合〕1画素を2ビットで表現する場合には、図7に示
すように階調設定信号SEL1がLに設定され、階調設
定信号SEL2がHに設定される。この場合、第1〜第
8セレクタ48は入力端子C2の信号を選択し、Dバス
51上に出力する。この結果、この結果、MDバス50
の各ラインMD7〜MD0とDバス51の各ラインD7
〜D0のデータの関係は次のようになる。
場合〕1画素を2ビットで表現する場合には、図7に示
すように階調設定信号SEL1がLに設定され、階調設
定信号SEL2がHに設定される。この場合、第1〜第
8セレクタ48は入力端子C2の信号を選択し、Dバス
51上に出力する。この結果、この結果、MDバス50
の各ラインMD7〜MD0とDバス51の各ラインD7
〜D0のデータの関係は次のようになる。
【0050】MD7→D1 MD6→D0 MD5→D3 MD4→D2 MD3→D5 MD2→D4 MD1→D7 MD0→D6 ここで、1画素を2ビットで表現する場合には、MDバ
ス50上の各ビットデータは図9(a)に示すように、
ラインMD7とMD6の2ビットにより第1画素(1Y
1,1Y0)を表現し、以下同様にラインMD5とMD
4、ラインMD3とMD2、ラインMD1とMD0の各
ビットにより第2画素(2Y1,2Y0)、第3画素
(3Y1,3Y0)、第4画素(4Y1,4Y0)を表
現しており、8ビットが4画素分を表現している。その
理由は、画像を4階調で記録紙上に再現する場合には、
画像処理回路16によるγ補正及びディザ処理により、
フレームメモリ17に格納されている画像データが1画
素当たり2ビットであるからであり、また、このデータ
がメモリデータバス31を介してMDバス50上に出力
されるからである。
ス50上の各ビットデータは図9(a)に示すように、
ラインMD7とMD6の2ビットにより第1画素(1Y
1,1Y0)を表現し、以下同様にラインMD5とMD
4、ラインMD3とMD2、ラインMD1とMD0の各
ビットにより第2画素(2Y1,2Y0)、第3画素
(3Y1,3Y0)、第4画素(4Y1,4Y0)を表
現しており、8ビットが4画素分を表現している。その
理由は、画像を4階調で記録紙上に再現する場合には、
画像処理回路16によるγ補正及びディザ処理により、
フレームメモリ17に格納されている画像データが1画
素当たり2ビットであるからであり、また、このデータ
がメモリデータバス31を介してMDバス50上に出力
されるからである。
【0051】したがって、上記選択により、図9(a)
に示すように、Dバス51のラインD7、D6には第4
画素(4Y1,4Y0)がラインD5、D4には第3画
素(3Y1,3Y0)がラインD3、D2には第2画素
(2Y1,2Y0)がラインD1、D0には第1画素
(1Y1,1Y0)が出力される。
に示すように、Dバス51のラインD7、D6には第4
画素(4Y1,4Y0)がラインD5、D4には第3画
素(3Y1,3Y0)がラインD3、D2には第2画素
(2Y1,2Y0)がラインD1、D0には第1画素
(1Y1,1Y0)が出力される。
【0052】〔1画素を2階調(1ビット)で表現する
場合〕1画素を1ビットで表現する場合には、図7に示
すように階調設定信号SEL1、SEL2が共にHに設
定され、この場合には第1〜第8セレクタ48は入力端
子C3の信号を選択する。この結果、MDバス50の各
ラインMD7〜MD0とDバス51の各ラインD7〜D
0のデータの関係は次のようになる。
場合〕1画素を1ビットで表現する場合には、図7に示
すように階調設定信号SEL1、SEL2が共にHに設
定され、この場合には第1〜第8セレクタ48は入力端
子C3の信号を選択する。この結果、MDバス50の各
ラインMD7〜MD0とDバス51の各ラインD7〜D
0のデータの関係は次のようになる。
【0053】MD7→D0 MD6→D1 MD5→D2 MD4→D3 MD3→D4 MD2→D5 MD1→D6 MD0→D7 ここで、1画素を1ビットで表現する場合には、MDバ
ス50上の各ビットデータは図9(b)に示すように、
ラインMD7〜MD0の各1ビットにより第1〜第8画
素(1Y〜8Y)を表現しており、8ビットが8画素分
を表現している。その理由も同様に、画像を2階調で記
録紙上に再現する場合には、画像処理回路16によるγ
補正及びディザ処理により、フレームメモリ17に格納
されている画像データが1画素当たり1ビットであるか
らであり、また、このデータがメモリデータバス31を
介してMDバス50上に出力されるからである。したが
って、上記選択により、図9(b)に示すように、Dバ
ス51のラインD7〜D0にはそれぞれ第8〜第1画素
(8Y〜1Y)が出力される。
ス50上の各ビットデータは図9(b)に示すように、
ラインMD7〜MD0の各1ビットにより第1〜第8画
素(1Y〜8Y)を表現しており、8ビットが8画素分
を表現している。その理由も同様に、画像を2階調で記
録紙上に再現する場合には、画像処理回路16によるγ
補正及びディザ処理により、フレームメモリ17に格納
されている画像データが1画素当たり1ビットであるか
らであり、また、このデータがメモリデータバス31を
介してMDバス50上に出力されるからである。したが
って、上記選択により、図9(b)に示すように、Dバ
ス51のラインD7〜D0にはそれぞれ第8〜第1画素
(8Y〜1Y)が出力される。
【0054】また、ミラーリング処理しない通常のプリ
ント時には、図7に示すように階調設定信号SEL1、
SEL2が共にLに設定され、この場合にはビット配列
を変更しないように第1〜第8セレクタ48は入力端子
C0の信号を選択する。
ント時には、図7に示すように階調設定信号SEL1、
SEL2が共にLに設定され、この場合にはビット配列
を変更しないように第1〜第8セレクタ48は入力端子
C0の信号を選択する。
【0055】ここで、本実施形態では、ビット配列変更
部23によるビット割り当ての変更指示は、ホスト装置
2からのコマンドにより指定されるようにしているが、
これに限らずスキャナ装置等の画像読み取り装置を画像
入力手段として用いた構成についても適用することがで
きる。また、本実施形態では、プリンタエンジン18に
画像データを転送するバスとして、並列伝送バスである
SCSIバス19を用いたが、直列伝送バスを用いて複
数画素分の画像データを1つのパケットとして転送する
構成についても適用することができる。
部23によるビット割り当ての変更指示は、ホスト装置
2からのコマンドにより指定されるようにしているが、
これに限らずスキャナ装置等の画像読み取り装置を画像
入力手段として用いた構成についても適用することがで
きる。また、本実施形態では、プリンタエンジン18に
画像データを転送するバスとして、並列伝送バスである
SCSIバス19を用いたが、直列伝送バスを用いて複
数画素分の画像データを1つのパケットとして転送する
構成についても適用することができる。
【0056】次に、図11〜図15を参照して第2の実
施形態について説明する。図11は本発明に係る画像形
成装置の第2の実施形態として複写機システムを示すブ
ロック図、図12は図11の複写機システムの機構を示
す構成図、図13は図11の第1通信制御部を詳細に示
すブロック図、図14は図13のバッファ回路を詳細に
示すブロック図、図15は図11の画像入力装置と、画
像出力装置と制御処理装置の接続状態を示すブロック図
である。
施形態について説明する。図11は本発明に係る画像形
成装置の第2の実施形態として複写機システムを示すブ
ロック図、図12は図11の複写機システムの機構を示
す構成図、図13は図11の第1通信制御部を詳細に示
すブロック図、図14は図13のバッファ回路を詳細に
示すブロック図、図15は図11の画像入力装置と、画
像出力装置と制御処理装置の接続状態を示すブロック図
である。
【0057】この複写機システムは概略的に、図11
(a)及び図12(a)に示すような画像入力装置10
0と、図11(b)及び図12(b)に示すような画像
出力装置200と、図11(c)及び図12(c)に示
すような制御処理装置300により構成されている。画
像入力装置100は図11(a)に示すように、第1通
信制御部110と、画像読み取り部111と、基本画像
処理部112と拡張画像処理部113を有する。画像出
力装置200は図11(b)に示すように、第2通信制
御部220と、画像形成部221aと記録制御部223
aを有する。制御処理装置300は図11(c)に示す
ように、第3通信制御部330と、操作部331と、シ
ステム制御部332と外部記憶装置333を有する。
(a)及び図12(a)に示すような画像入力装置10
0と、図11(b)及び図12(b)に示すような画像
出力装置200と、図11(c)及び図12(c)に示
すような制御処理装置300により構成されている。画
像入力装置100は図11(a)に示すように、第1通
信制御部110と、画像読み取り部111と、基本画像
処理部112と拡張画像処理部113を有する。画像出
力装置200は図11(b)に示すように、第2通信制
御部220と、画像形成部221aと記録制御部223
aを有する。制御処理装置300は図11(c)に示す
ように、第3通信制御部330と、操作部331と、シ
ステム制御部332と外部記憶装置333を有する。
【0058】画像入力装置100、画像出力装置200
及び制御処理装置300は機構的には図12(a)〜
(c)に示すように分離されているが、図15に示すよ
うに伝送路109を介して通信を行うことにより複写機
システムを構成している。また、制御処理装置300は
機構的には画像入力装置100、画像出力装置200の
一方に組み込むようにしてもよい。
及び制御処理装置300は機構的には図12(a)〜
(c)に示すように分離されているが、図15に示すよ
うに伝送路109を介して通信を行うことにより複写機
システムを構成している。また、制御処理装置300は
機構的には画像入力装置100、画像出力装置200の
一方に組み込むようにしてもよい。
【0059】以下、各装置100、200、300の構
成と動作を詳細に説明する。画像読み取り部111は図
11(a)に示すように、カラー撮像デバイス114
と、A/D変換器116と、シェーディング補正回路1
17とサンプリング位置ずれ補償回路118を有する。
また、原稿を走査する場合には図12(a)に示すよう
に、先ず、第1キャリッジ111aがホームセンサ12
0の真上に静止して待機しており、読み取り開始指令が
入力するとモータ114aが駆動されて右方向に移動を
開始して原稿の副走査を開始する。また、その走査に伴
って第1キャリッジ111aがホームセンサ120の検
知範囲を外れると、その時の位置が走査基準位置として
記憶され、校正基準点として用いられる。
成と動作を詳細に説明する。画像読み取り部111は図
11(a)に示すように、カラー撮像デバイス114
と、A/D変換器116と、シェーディング補正回路1
17とサンプリング位置ずれ補償回路118を有する。
また、原稿を走査する場合には図12(a)に示すよう
に、先ず、第1キャリッジ111aがホームセンサ12
0の真上に静止して待機しており、読み取り開始指令が
入力するとモータ114aが駆動されて右方向に移動を
開始して原稿の副走査を開始する。また、その走査に伴
って第1キャリッジ111aがホームセンサ120の検
知範囲を外れると、その時の位置が走査基準位置として
記憶され、校正基準点として用いられる。
【0060】また、第1通信制御部110は画像先端1
19までの到達時間と速度の要求精度を達成するために
最適加速計画を計算し、モータ114aのステップパル
ス列を算出する。以降、第1キャリッジ111aの速度
はこのパルス列により制御されて駆動され、画像先端1
19に至る時刻と所望の一定の速度による走査が達成さ
れる。
19までの到達時間と速度の要求精度を達成するために
最適加速計画を計算し、モータ114aのステップパル
ス列を算出する。以降、第1キャリッジ111aの速度
はこのパルス列により制御されて駆動され、画像先端1
19に至る時刻と所望の一定の速度による走査が達成さ
れる。
【0061】校正基準点を通過した後は、速度のいかん
にかかわらずカラー撮像デバイス114は各色の主走査
方向の1ラインを原画換算で例えば16画素/mmに分
解し、標本化して読み取る。上記基準点通過後は、先
ず、シェーディング補正用の図示省略の白基準板が読み
取られてA/D変換器116により8ビットデータ(=
256階調)に変換され、シェーディング補正回路11
7に記憶される。
にかかわらずカラー撮像デバイス114は各色の主走査
方向の1ラインを原画換算で例えば16画素/mmに分
解し、標本化して読み取る。上記基準点通過後は、先
ず、シェーディング補正用の図示省略の白基準板が読み
取られてA/D変換器116により8ビットデータ(=
256階調)に変換され、シェーディング補正回路11
7に記憶される。
【0062】第1キャリッジ111aが画像先端119
に達すると、カラー撮像デバイス114からは原稿のR
GB反射光に応じたアナログ電圧が画素単位で出力さ
れ、以降読み取られた画像データはA/D変換器116
を介してシェーディング補正回路117に送られ、白基
準板の読み取りデータに基づいてシェーディング補正さ
れる。このようにして原稿の全てを読み取り、第1キャ
リッジ111aが右端に達すると、モータ114aが逆
転され、ホーム位置に達すると停止し、次の走査に備え
る。
に達すると、カラー撮像デバイス114からは原稿のR
GB反射光に応じたアナログ電圧が画素単位で出力さ
れ、以降読み取られた画像データはA/D変換器116
を介してシェーディング補正回路117に送られ、白基
準板の読み取りデータに基づいてシェーディング補正さ
れる。このようにして原稿の全てを読み取り、第1キャ
リッジ111aが右端に達すると、モータ114aが逆
転され、ホーム位置に達すると停止し、次の走査に備え
る。
【0063】次に、図13を参照して第1通信制御部1
10について詳細に説明する。第1通信制御部110は
CPU101、RAM102、ROM103、タイマ1
04、同期信号発生器105、DMAコントローラ10
6、図14に詳しく示すようにビット配列を変更するた
めのバッファ回路107及びSCSIコントローラ10
8を有し、また、内部バスは画像読み取り部111、基
準画像処理部112及び拡張画像処理113に接続され
ている。
10について詳細に説明する。第1通信制御部110は
CPU101、RAM102、ROM103、タイマ1
04、同期信号発生器105、DMAコントローラ10
6、図14に詳しく示すようにビット配列を変更するた
めのバッファ回路107及びSCSIコントローラ10
8を有し、また、内部バスは画像読み取り部111、基
準画像処理部112及び拡張画像処理113に接続され
ている。
【0064】第1通信制御部110はまた、図15に示
すように伝送路109を介して制御処理装置300と画
像出力装置200との間で所定のプロトコルで交信し、
その指令に基づいて画像読み取りを制御すると共に読み
取り画像データを画像出力装置200に転送し、また、
画像入力装置100内の全ての構成要素を有機的に制御
する。ここで、カラー複写モード時において、画像出力
装置200がCMYKの面順次作像方式の場合、1枚の
原稿に対して4回の走査が必要であり、画像入力装置1
00からは1回の走査毎にCMYKの1色に対応する読
み取り信号が出力される。
すように伝送路109を介して制御処理装置300と画
像出力装置200との間で所定のプロトコルで交信し、
その指令に基づいて画像読み取りを制御すると共に読み
取り画像データを画像出力装置200に転送し、また、
画像入力装置100内の全ての構成要素を有機的に制御
する。ここで、カラー複写モード時において、画像出力
装置200がCMYKの面順次作像方式の場合、1枚の
原稿に対して4回の走査が必要であり、画像入力装置1
00からは1回の走査毎にCMYKの1色に対応する読
み取り信号が出力される。
【0065】図11(b)に示す画像出力装置200内
の第2通信制御部220は、第1通信制御部110と略
同様であるがバッファ回路107の代わりにFIFOメ
モリが用いられている。第2通信制御部220も同様
に、図15に示すように伝送路109を介して制御処理
装置300と画像入力装置100と交信し、その指令に
基づいて画像入力装置100から転送される画像データ
を受信し、また、そのデータを記録制御部223aに伝
達すると共に画像出力装置200内の全ての構成要素を
有機的に制御する。
の第2通信制御部220は、第1通信制御部110と略
同様であるがバッファ回路107の代わりにFIFOメ
モリが用いられている。第2通信制御部220も同様
に、図15に示すように伝送路109を介して制御処理
装置300と画像入力装置100と交信し、その指令に
基づいて画像入力装置100から転送される画像データ
を受信し、また、そのデータを記録制御部223aに伝
達すると共に画像出力装置200内の全ての構成要素を
有機的に制御する。
【0066】画像出力装置200の画像形成部221a
の機構を図12を参照して説明する。この機構はレーザ
ダイオード211、fθレンズ212、ミラー213、
感光体ドラム214、給紙ローラ215、中間転写ベル
ト216、1次転写コロトロン217、2次転写コロト
ロン218、帯電スコロトロン219、シアン、イエロ
ー、マゼンタ及び黒の各現像装置220C、220Y、
220M、220K、クリーナ221、搬送ベルト22
2、定着ローラ223、駆動モータ224及び画像位置
検出センサ225等を有し、第2通信制御部220を介
して入力するCMYKの各色の画像データに基づいてフ
ルカラー可視画像を形成し、紙上に出力する。
の機構を図12を参照して説明する。この機構はレーザ
ダイオード211、fθレンズ212、ミラー213、
感光体ドラム214、給紙ローラ215、中間転写ベル
ト216、1次転写コロトロン217、2次転写コロト
ロン218、帯電スコロトロン219、シアン、イエロ
ー、マゼンタ及び黒の各現像装置220C、220Y、
220M、220K、クリーナ221、搬送ベルト22
2、定着ローラ223、駆動モータ224及び画像位置
検出センサ225等を有し、第2通信制御部220を介
して入力するCMYKの各色の画像データに基づいてフ
ルカラー可視画像を形成し、紙上に出力する。
【0067】画像形成部221aの像形成サイクルを説
明する。この像形成サイクルが開始されると、先ず、感
光体ドラム214は駆動モータ224により反時計回り
に回転を開始し、感光体ドラム214の回転に伴ってC
の潜像形成、Cのトナー像形成、Mの潜像形成、Mのト
ナー像形成、Yの潜像形成、Yのトナー像形成、Kの潜
像形成、Kのトナー像形成が行われる。そして、最終的
にCMYKの順で各トナー像が中間転写ベルト216上
に重ねられる。一例としてC像を形成する場合を詳細に
説明すると、帯電スコロトロン219がコロナ放電によ
り感光体ドラム214を負電荷で−700Vに一様に帯
電し、次いでレーザダイオード211がC信号に基づい
て感光体ドラム214をラスタ露光することにより感光
体ドラム214上にCの潜像を形成する。
明する。この像形成サイクルが開始されると、先ず、感
光体ドラム214は駆動モータ224により反時計回り
に回転を開始し、感光体ドラム214の回転に伴ってC
の潜像形成、Cのトナー像形成、Mの潜像形成、Mのト
ナー像形成、Yの潜像形成、Yのトナー像形成、Kの潜
像形成、Kのトナー像形成が行われる。そして、最終的
にCMYKの順で各トナー像が中間転写ベルト216上
に重ねられる。一例としてC像を形成する場合を詳細に
説明すると、帯電スコロトロン219がコロナ放電によ
り感光体ドラム214を負電荷で−700Vに一様に帯
電し、次いでレーザダイオード211がC信号に基づい
て感光体ドラム214をラスタ露光することにより感光
体ドラム214上にCの潜像を形成する。
【0068】この記録信号は第2通信制御部220に入
力する画像データであり、記録制御部223aがこの記
録信号に基づいてレーザダイオード211を画素単位で
発光制御する。より具体的に言えば、信号が最高濃度画
素のときには全主走査幅に相当する時間だけレーザダイ
オード211を発光させ、白画素のときには全く発光さ
せず、中間的な濃度のときには濃度データに比例した時
間だけ発光させる。このようにラスタ像が感光体ドラム
214上に露光されると、露光された領域の電荷が露光
光量に比例して消失し、静電潜像が形成される。
力する画像データであり、記録制御部223aがこの記
録信号に基づいてレーザダイオード211を画素単位で
発光制御する。より具体的に言えば、信号が最高濃度画
素のときには全主走査幅に相当する時間だけレーザダイ
オード211を発光させ、白画素のときには全く発光さ
せず、中間的な濃度のときには濃度データに比例した時
間だけ発光させる。このようにラスタ像が感光体ドラム
214上に露光されると、露光された領域の電荷が露光
光量に比例して消失し、静電潜像が形成される。
【0069】次いで、現像装置200C内で撹拌されて
負極性に帯電したCトナーが感光体ドラム214上の電
荷がない領域、すなわち露光された領域に吸着し、Cの
可視像が形成される。このように形成されたCトナー像
は、感光体ドラム214が反時計回りに回転して1次転
写コロトロン217に対向する位置に達すると、感光体
ドラム214と接しながら同一速度で駆動されている中
間転写ベルト216上にコロナ転写される。
負極性に帯電したCトナーが感光体ドラム214上の電
荷がない領域、すなわち露光された領域に吸着し、Cの
可視像が形成される。このように形成されたCトナー像
は、感光体ドラム214が反時計回りに回転して1次転
写コロトロン217に対向する位置に達すると、感光体
ドラム214と接しながら同一速度で駆動されている中
間転写ベルト216上にコロナ転写される。
【0070】次いで、Mのトナー像を中間転写ベルト2
16上のCトナー像上に重ね合わせるために、Mの潜像
形成に先立って同期信号、すなわち読み取り開始制御情
報を画像入力装置100に送る。このタイミングは上記
C像の形成の際に、有効C画像(C画像の開始位置)よ
り僅かに先行した見当合わせ(レジストレーション)C
トナーマーク画像を画像位置検知センサ225が検知す
るタイミングである。
16上のCトナー像上に重ね合わせるために、Mの潜像
形成に先立って同期信号、すなわち読み取り開始制御情
報を画像入力装置100に送る。このタイミングは上記
C像の形成の際に、有効C画像(C画像の開始位置)よ
り僅かに先行した見当合わせ(レジストレーション)C
トナーマーク画像を画像位置検知センサ225が検知す
るタイミングである。
【0071】次に、制御処理装置300について詳細に
説明する。この制御処理装置300は複写機システム全
体を統合的に制御する機能を有し、本システムを構成す
る他のサブシステム、例えば画像入力装置100や画像
出力装置200と伝送路109を介して接続され、制御
情報(コマンドやプロトコル上必要な情報)や画像デー
タを送受信しながらシステム全体を制御する。
説明する。この制御処理装置300は複写機システム全
体を統合的に制御する機能を有し、本システムを構成す
る他のサブシステム、例えば画像入力装置100や画像
出力装置200と伝送路109を介して接続され、制御
情報(コマンドやプロトコル上必要な情報)や画像デー
タを送受信しながらシステム全体を制御する。
【0072】システム制御部332は図11(c)に示
すように複写制御部321と、ファクシミリ通信部32
2と、プリント制御部323と、知的画像処理部324
を有し、また、制御処理装置300には図12(b)に
示すように外部接続コネクタ325が設けられている。
第3通信制御部330は画像入力装置100における第
1通信制御部110と同様なハードウエア構成である。
また、操作部331はキー入力部と表示部を有し、操作
者に対してメッセージを表示したり、各種指示を入力す
る機能を有する。
すように複写制御部321と、ファクシミリ通信部32
2と、プリント制御部323と、知的画像処理部324
を有し、また、制御処理装置300には図12(b)に
示すように外部接続コネクタ325が設けられている。
第3通信制御部330は画像入力装置100における第
1通信制御部110と同様なハードウエア構成である。
また、操作部331はキー入力部と表示部を有し、操作
者に対してメッセージを表示したり、各種指示を入力す
る機能を有する。
【0073】次に、図14を参照して第1通信制御部1
1内のバッファ回路107について説明する。このバッ
ファ回路107はFIFOメモリ107aと、LIFO
メモリ107bと、FIFOメモリ107a及びLIF
Oメモリ107bの出力を選択するセレクタ107c
と、第1の実施形態(図6参照)と同様なビット割り当
て変更部23を有する。通常のコピー時には、基本画像
処理部112から転送された画像データがFIFOメモ
リ107a、セレクタ107cを介してビット割り当て
変更部23に印加され、ビット割り当て変更部23はこ
の画像データを転送順(ビットのスワップ無し)にSC
SIコントローラ108に渡す。
1内のバッファ回路107について説明する。このバッ
ファ回路107はFIFOメモリ107aと、LIFO
メモリ107bと、FIFOメモリ107a及びLIF
Oメモリ107bの出力を選択するセレクタ107c
と、第1の実施形態(図6参照)と同様なビット割り当
て変更部23を有する。通常のコピー時には、基本画像
処理部112から転送された画像データがFIFOメモ
リ107a、セレクタ107cを介してビット割り当て
変更部23に印加され、ビット割り当て変更部23はこ
の画像データを転送順(ビットのスワップ無し)にSC
SIコントローラ108に渡す。
【0074】これに対し、ミラーリングモードが操作部
331を介して設定されると、画像読み取り部111に
より読み取られた画像データが基本画像処理部112、
LIFOメモリ107b、セレクタ107cを介してビ
ット割り当て変更部23に印加される。このとき、基本
画像処理部112は第1の実施形態と同様に、 〔1画素を4ビットで表現する場合〕 〔1画素を4階調(2ビット)で表現する場合〕 〔1画素を2階調(1ビット)で表現する場合〕 のビット間引きを行う。そして、ビット割り当て変更部
23はこの画像データのビット配置を第1の実施形態と
同様に入れ替え(スワップし)、SCSIコントローラ
108に渡す。このデータは伝送路109を介して画像
出力装置200内の第2通信制御部220に送られてミ
ラーリングコピーが行われる。なお、このビット割り当
て変更部23等は第1通信制御部110内に設ける代わ
りに、画像出力装置200内の第2通信制御部220に
設けるようにしてもよい。
331を介して設定されると、画像読み取り部111に
より読み取られた画像データが基本画像処理部112、
LIFOメモリ107b、セレクタ107cを介してビ
ット割り当て変更部23に印加される。このとき、基本
画像処理部112は第1の実施形態と同様に、 〔1画素を4ビットで表現する場合〕 〔1画素を4階調(2ビット)で表現する場合〕 〔1画素を2階調(1ビット)で表現する場合〕 のビット間引きを行う。そして、ビット割り当て変更部
23はこの画像データのビット配置を第1の実施形態と
同様に入れ替え(スワップし)、SCSIコントローラ
108に渡す。このデータは伝送路109を介して画像
出力装置200内の第2通信制御部220に送られてミ
ラーリングコピーが行われる。なお、このビット割り当
て変更部23等は第1通信制御部110内に設ける代わ
りに、画像出力装置200内の第2通信制御部220に
設けるようにしてもよい。
【0075】
【発明の効果】以上説明したように請求項1記載の発明
によれば、ミラーリング変換時に画像記憶手段から読み
出された各画素の画像データの順番が逆になるように、
且つライン順が正順になるように、且つ各画素の画像デ
ータの最上位ビットから最下位ビットまでの順番が正順
になるようにビット単位で並び替え、複数の画素分の画
像データを1転送単位として転送するようにしたので、
画像データの転送量を削減することができると共に、転
送時に正常にミラーリング変換することができる。
によれば、ミラーリング変換時に画像記憶手段から読み
出された各画素の画像データの順番が逆になるように、
且つライン順が正順になるように、且つ各画素の画像デ
ータの最上位ビットから最下位ビットまでの順番が正順
になるようにビット単位で並び替え、複数の画素分の画
像データを1転送単位として転送するようにしたので、
画像データの転送量を削減することができると共に、転
送時に正常にミラーリング変換することができる。
【0076】請求項2記載の発明によれば、ミラーリン
グ変換時に画像読み取り手段により画素順に読み取られ
た各画素の画像データの順番が逆になるように、且つラ
イン順が正順になるように、且つ各画素の画像データの
最上位ビットから最下位ビットまでの順番が正順になる
ようにビット単位で並び替え、複数の画素分の画像デー
タを1転送単位として転送するようにしたので、画像デ
ータの転送量を削減することができると共に、転送時に
正常にミラーリング変換することができる。
グ変換時に画像読み取り手段により画素順に読み取られ
た各画素の画像データの順番が逆になるように、且つラ
イン順が正順になるように、且つ各画素の画像データの
最上位ビットから最下位ビットまでの順番が正順になる
ようにビット単位で並び替え、複数の画素分の画像デー
タを1転送単位として転送するようにしたので、画像デ
ータの転送量を削減することができると共に、転送時に
正常にミラーリング変換することができる。
【0077】請求項3記載の発明によれば、セレクタの
入出力バスの各ビットラインを選択することにより並び
替え処理を行うので、安価なハードウエア構成で画像デ
ータの転送量を削減することができると共に、転送時に
正常にミラーリング変換することができる。
入出力バスの各ビットラインを選択することにより並び
替え処理を行うので、安価なハードウエア構成で画像デ
ータの転送量を削減することができると共に、転送時に
正常にミラーリング変換することができる。
【0078】請求項4記載の発明によれば、画像データ
の階調数に基づいて並び替えを変更するので、1転送単
位で転送される画素数に関係なく画像データの転送量を
削減することができると共に、転送時に正常にミラーリ
ング変換することができる。
の階調数に基づいて並び替えを変更するので、1転送単
位で転送される画素数に関係なく画像データの転送量を
削減することができると共に、転送時に正常にミラーリ
ング変換することができる。
【0079】請求項5記載の発明によれば、ホスト装置
からのコマンドに基づいて並び替えを行うので、画像を
例えばTシャツにプリントする場合に、ミラーリング変
換された画像を転写紙に記録し、転写紙上の画像を正常
にTシャツにプリントすることができる。
からのコマンドに基づいて並び替えを行うので、画像を
例えばTシャツにプリントする場合に、ミラーリング変
換された画像を転写紙に記録し、転写紙上の画像を正常
にTシャツにプリントすることができる。
【図1】本発明に係る画像形成装置の一実施形態として
プリンタコントローラを示すブロック図である。
プリンタコントローラを示すブロック図である。
【図2】図1の画像制御部を詳細に示すブロック図であ
る。
る。
【図3】図2のフレームメモリ上の画像データの座標を
示す説明図である。
示す説明図である。
【図4】図2及び図3のフレームメモリ上の画像データ
のビットデータを示す説明図である。
のビットデータを示す説明図である。
【図5】図1及び図2のSCSIバスの転送単位を示す
説明図である。
説明図である。
【図6】図2のビット配列変更部を詳細に示すブロック
図である。
図である。
【図7】図6のセレクタの選択信号を示す説明図であ
る。
る。
【図8】ミラーリング変換時に1画素当たり4ビットの
画像データを8ビット単位で転送する処理を示す説明図
である。
画像データを8ビット単位で転送する処理を示す説明図
である。
【図9】ミラーリング変換時に1画素当たり2ビットの
画像データを8ビット単位で転送する処理と1ビットの
画像データを8ビット単位で転送する処理を示す説明図
である。
画像データを8ビット単位で転送する処理と1ビットの
画像データを8ビット単位で転送する処理を示す説明図
である。
【図10】従来のミラーリング変換処理を示す説明図で
ある。
ある。
【図11】本発明に係る画像形成装置の第2の実施形態
として複写機システムを示すブロック図である。
として複写機システムを示すブロック図である。
【図12】図11の複写機システムの機構を示す構成図
である。
である。
【図13】図11の第1通信制御部を詳細に示すブロッ
ク図である。
ク図である。
【図14】図13のバッファ回路を詳細に示すブロック
図である。
図である。
【図15】図11の画像入力装置と、画像出力装置と制
御処理装置の接続状態を示すブロック図である。
御処理装置の接続状態を示すブロック図である。
2 ホスト装置 17 フレームメモリ 18 プリンタエンジン 23 ビット配列変更部 41〜48 セレクタ 50 MDバス 51 Dバス 107 バッファ回路 107a FIFOメモリ 107b LIFOメモリ 107c セレクタ 110 第1通信制御部 111 画像読み取り部 221a 画像形成部
フロントページの続き (51)Int.Cl.6 識別記号 FI G06T 3/60 G06F 15/66 350A
Claims (5)
- 【請求項1】 1画素のデータが複数のビットより成る
画像データを画素順に画像記憶手段に記憶し、前記画像
記憶手段から読み出して画像出力手段に転送して記録紙
に形成する画像形成装置において、 複数の画素分の画像データを1転送単位として前記画像
出力手段に転送する転送手段と、 ミラーリング変換時に前記画像記憶手段から読み出され
た各画素の画像データの順番が逆になるように、且つラ
イン順が正順になるように、且つ各画素の画像データの
最上位ビットから最下位ビットまでの順番が正順になる
ようにビット単位で並び替えて前記転送手段に印加する
ビット配列変更手段と、を備えたことを特徴とする画像
形成装置。 - 【請求項2】 画像読み取り手段により画素順に読み取
られた、1画素のデータが複数のビットより成る画像デ
ータを画像出力手段に転送して記録紙に形成する画像形
成装置において、 複数の画素分の画像データを1転送単位として前記画像
出力手段に転送する転送手段と、 ミラーリング変換時に前記画像読み取り手段により画素
順に読み取られた各画素の画像データの順番が逆になる
ように、且つライン順が正順になるように、且つ各画素
の画像データの最上位ビットから最下位ビットまでの順
番が正順になるようにビット単位で並び替えて前記転送
手段に印加するビット配列変更手段と、を備えたことを
特徴とする画像形成装置。 - 【請求項3】 前記ビット配列変更手段は、 前記1転送単位の数のビットラインより成り、各ビット
ラインに前記画像記憶手段から読み出された前記1転送
単位分のビットデータが出力される第1のバスと、 前記1転送単位の数のビットラインより成り、前記並び
替え処理後の前記1転送単位分のビットデータを前記転
送手段に印加するための第2のバスと、 ミラーリング変換時に前記第1のバス上の各ビットライ
ンのデータを選択して前記第2のバスの各ビットライン
に出力することにより前記並び替え処理を行うビットデ
ータ選択手段と、を備えたことを特徴とする請求項1ま
たは2記載の画像形成装置。 - 【請求項4】 前記ビット配列変更手段は、画像データ
の階調数に基づいて前記並び替えを変更することを特徴
とする請求項1ないし3のいずれか1項に記載の画像形
成装置。 - 【請求項5】 前記ビット配列変更手段は、ホスト装置
からのコマンドに基づいて前記並び替えとその変更を行
うことを特徴とする請求項1、3および4のいずれか1
項に記載の画像形成装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9009561A JPH10173909A (ja) | 1996-08-30 | 1997-01-22 | 画像形成装置 |
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23103596 | 1996-08-30 | ||
JP8-231035 | 1996-10-09 | ||
JP8-268579 | 1996-10-09 | ||
JP26857996 | 1996-10-09 | ||
JP9009561A JPH10173909A (ja) | 1996-08-30 | 1997-01-22 | 画像形成装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10173909A true JPH10173909A (ja) | 1998-06-26 |
Family
ID=27278546
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9009561A Pending JPH10173909A (ja) | 1996-08-30 | 1997-01-22 | 画像形成装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10173909A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007055101A (ja) * | 2005-08-24 | 2007-03-08 | Ricoh Co Ltd | 画像形成装置 |
-
1997
- 1997-01-22 JP JP9009561A patent/JPH10173909A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007055101A (ja) * | 2005-08-24 | 2007-03-08 | Ricoh Co Ltd | 画像形成装置 |
US7518625B2 (en) | 2005-08-24 | 2009-04-14 | Ricoh Company, Ltd. | Image forming apparatus and associated methodology of forming an enlarged image |
JP4570156B2 (ja) * | 2005-08-24 | 2010-10-27 | 株式会社リコー | 画像形成装置 |
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