JPH10172971A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH10172971A JPH10172971A JP33421796A JP33421796A JPH10172971A JP H10172971 A JPH10172971 A JP H10172971A JP 33421796 A JP33421796 A JP 33421796A JP 33421796 A JP33421796 A JP 33421796A JP H10172971 A JPH10172971 A JP H10172971A
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Abstract
(57)【要約】
【課題】 アルミウィスカーが発生することのない構成
の下層金属配線層を有する半導体装置を提供する。 【解決手段】 多層の配線金属層を有する半導体装置に
おいて、シリコン基板20上の下層配線金属層27が、
シリコン基板20に対するバリアメタル層として機能す
るTi膜21、TiN膜22と、配線金属層本体である
AlSiCu膜23a、23bと、AlSiCu膜の内
部に形成されて内部応力を緩和する内部バリアメタル層
であるTi膜24と、反射防止膜であるTiN膜25に
よって構成されている。
の下層金属配線層を有する半導体装置を提供する。 【解決手段】 多層の配線金属層を有する半導体装置に
おいて、シリコン基板20上の下層配線金属層27が、
シリコン基板20に対するバリアメタル層として機能す
るTi膜21、TiN膜22と、配線金属層本体である
AlSiCu膜23a、23bと、AlSiCu膜の内
部に形成されて内部応力を緩和する内部バリアメタル層
であるTi膜24と、反射防止膜であるTiN膜25に
よって構成されている。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、多層配線構造を持つ半導体
装置における下層側の配線金属層の構造とその形成方法
に関するものである。
その製造方法に関し、特に、多層配線構造を持つ半導体
装置における下層側の配線金属層の構造とその形成方法
に関するものである。
【0002】
【従来の技術】LSIの配線材料としては従来からアル
ミニウム(以下、Alと記す)が多く用いられてきた。
ところが、Al配線を単独で使用すると、例えばシリコ
ン基板上にAl配線を形成した場合にAlとSiが合金
化したり、フォトリソグラフィー工程においてAl表面
で光が反射し反射光の影響で異常パターンが形成される
という問題があった。そこで、これらの問題を解決する
ために、Al配線の下に合金化防止のためのバリアメタ
ル層として、チタン膜(以下、Ti膜と記す)や窒化チ
タン膜(以下、TiN膜と記す)を形成したり、Al配
線の上に反射防止膜としてTiN膜を形成することで、
これら各機能を持つ膜を組み合わせて一つの配線金属層
とする技術が用いられている。
ミニウム(以下、Alと記す)が多く用いられてきた。
ところが、Al配線を単独で使用すると、例えばシリコ
ン基板上にAl配線を形成した場合にAlとSiが合金
化したり、フォトリソグラフィー工程においてAl表面
で光が反射し反射光の影響で異常パターンが形成される
という問題があった。そこで、これらの問題を解決する
ために、Al配線の下に合金化防止のためのバリアメタ
ル層として、チタン膜(以下、Ti膜と記す)や窒化チ
タン膜(以下、TiN膜と記す)を形成したり、Al配
線の上に反射防止膜としてTiN膜を形成することで、
これら各機能を持つ膜を組み合わせて一つの配線金属層
とする技術が用いられている。
【0003】この種の配線金属層の例が、特開昭60−
119755号公報に開示されている。これを応用した
配線金属層の形成方法を図3を用いて説明する。まず、
図3(a)に示すように、半導体素子(図示せず)が形
成されたシリコン基板1上に、Ti膜2、TiN膜3、
銅およびシリコン添加アルミニウム膜4(以下、AlS
iCu膜と記す)、TiN膜5をそれぞれTiN5/A
lSiCu4/TiN3/Ti2=500Å/8000
Å/1000Å/500Åの膜厚にてRFスパッタ法を
用いて形成する。次に、図3(b)に示すように、フォ
トリソグラフィー技術を用いてTiN膜5上にフォトレ
ジスト6を形成した後、これをマスクとした異方性エッ
チングによりTiN膜5、AlSiCu膜4、TiN膜
3、Ti膜2を全てエッチングし、下層配線金属層7を
形成する。その後、フォトレジスト6を除去する。
119755号公報に開示されている。これを応用した
配線金属層の形成方法を図3を用いて説明する。まず、
図3(a)に示すように、半導体素子(図示せず)が形
成されたシリコン基板1上に、Ti膜2、TiN膜3、
銅およびシリコン添加アルミニウム膜4(以下、AlS
iCu膜と記す)、TiN膜5をそれぞれTiN5/A
lSiCu4/TiN3/Ti2=500Å/8000
Å/1000Å/500Åの膜厚にてRFスパッタ法を
用いて形成する。次に、図3(b)に示すように、フォ
トリソグラフィー技術を用いてTiN膜5上にフォトレ
ジスト6を形成した後、これをマスクとした異方性エッ
チングによりTiN膜5、AlSiCu膜4、TiN膜
3、Ti膜2を全てエッチングし、下層配線金属層7を
形成する。その後、フォトレジスト6を除去する。
【0004】次に、図3(c)に示すように、バイアス
酸化膜を約2.0μm形成した後、ケミカル研磨法(以
下、CMP法と記す)を用いて表面を平坦化し、層間絶
縁膜8とする。その後、図3(d)に示すように、フォ
トリソグラフィー技術を用いて層間絶縁膜8上にフォト
レジスト9を形成した後、これをマスクとしたドライエ
ッチングにより層間絶縁膜8をエッチングし、スルーホ
ール10を開孔する。ところがこの際、現在のドライエ
ッチング技術では、層間絶縁膜8とTiN膜5のエッチ
ング選択比が充分に得られず、スルーホール10下のT
iN膜5を充分な厚さ残すことができない。
酸化膜を約2.0μm形成した後、ケミカル研磨法(以
下、CMP法と記す)を用いて表面を平坦化し、層間絶
縁膜8とする。その後、図3(d)に示すように、フォ
トリソグラフィー技術を用いて層間絶縁膜8上にフォト
レジスト9を形成した後、これをマスクとしたドライエ
ッチングにより層間絶縁膜8をエッチングし、スルーホ
ール10を開孔する。ところがこの際、現在のドライエ
ッチング技術では、層間絶縁膜8とTiN膜5のエッチ
ング選択比が充分に得られず、スルーホール10下のT
iN膜5を充分な厚さ残すことができない。
【0005】そして、フォトレジスト9を除去した後、
RFスパッタ法を用いて上層配線金属層となるTi膜1
1、TiN膜12をウェハー全面に形成するが、スルー
ホール10下のTiN膜5が極めて薄いか、あるいは除
去されてしまっているため、図3(e)に示すように、
スルーホール10底部のTiN膜12、Ti膜11には
局所的に膜厚の薄い部分13ができる。その後、図3
(f)に示すように、CVD法を用いてウェハー全面に
タングステン膜(以下、W膜と記す)を成長させてWプ
ラグ14を形成する。ところがこの際、W膜を成長させ
る際の熱処理により、TiN膜12、Ti膜11の局所
的に薄い部分13を突き破り、アルミウィスカー15が
発生する。
RFスパッタ法を用いて上層配線金属層となるTi膜1
1、TiN膜12をウェハー全面に形成するが、スルー
ホール10下のTiN膜5が極めて薄いか、あるいは除
去されてしまっているため、図3(e)に示すように、
スルーホール10底部のTiN膜12、Ti膜11には
局所的に膜厚の薄い部分13ができる。その後、図3
(f)に示すように、CVD法を用いてウェハー全面に
タングステン膜(以下、W膜と記す)を成長させてWプ
ラグ14を形成する。ところがこの際、W膜を成長させ
る際の熱処理により、TiN膜12、Ti膜11の局所
的に薄い部分13を突き破り、アルミウィスカー15が
発生する。
【0006】このアルミウィスカー15の発生原因は明
らかではないが、W膜形成時のCVD法(以下、W−C
VD法と記す)による熱によって層間絶縁膜8が収縮・
膨張し、その際の層間絶縁膜8の応力によりアルミニウ
ム原子が拡散され、スルーホール10のTiN膜12、
Ti膜11の薄い部分13からアルミウィスカー15が
発生すると考えられている。
らかではないが、W膜形成時のCVD法(以下、W−C
VD法と記す)による熱によって層間絶縁膜8が収縮・
膨張し、その際の層間絶縁膜8の応力によりアルミニウ
ム原子が拡散され、スルーホール10のTiN膜12、
Ti膜11の薄い部分13からアルミウィスカー15が
発生すると考えられている。
【0007】また、特開昭63−128646号公報に
も、同様の配線構造が開示されている。図4はその構造
を応用した配線金属層の例を示す図である。図4に示す
ように、この例が上記の例と異なるのは、下層配線金属
層7であるAlSiCu膜4上にTi膜16、TiN膜
5が積層されている点である。しかしながら、この構造
においても、上記の構造と同様にアルミウィスカー15
が発生する。
も、同様の配線構造が開示されている。図4はその構造
を応用した配線金属層の例を示す図である。図4に示す
ように、この例が上記の例と異なるのは、下層配線金属
層7であるAlSiCu膜4上にTi膜16、TiN膜
5が積層されている点である。しかしながら、この構造
においても、上記の構造と同様にアルミウィスカー15
が発生する。
【0008】
【発明が解決しようとする課題】このように、従来の配
線金属層の形成においては、W−CVD法等の熱処理を
伴う方法を用いてスルーホールを埋め込もうとすると、
アルミウィスカーが発生して配線ショート等の不良が発
生し、歩留まりが低下するという問題があった。その原
因は、上述したように、W−CVD法等による熱により
層間絶縁膜が収縮・膨張し、層間絶縁膜の応力によりア
ルミニウム原子が拡散され、スルーホールのTiN膜、
Ti膜の薄い部分からアルミウィスカーが発生すると考
えられるからである。
線金属層の形成においては、W−CVD法等の熱処理を
伴う方法を用いてスルーホールを埋め込もうとすると、
アルミウィスカーが発生して配線ショート等の不良が発
生し、歩留まりが低下するという問題があった。その原
因は、上述したように、W−CVD法等による熱により
層間絶縁膜が収縮・膨張し、層間絶縁膜の応力によりア
ルミニウム原子が拡散され、スルーホールのTiN膜、
Ti膜の薄い部分からアルミウィスカーが発生すると考
えられるからである。
【0009】本発明は、上記の課題を解決するためにな
されたものであって、アルミウィスカーが発生すること
のない構成の下層金属配線層を有する半導体装置および
その製造方法を提供することを目的とする。
されたものであって、アルミウィスカーが発生すること
のない構成の下層金属配線層を有する半導体装置および
その製造方法を提供することを目的とする。
【0010】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の請求項1に記載の半導体装置は、多層の
配線金属層を有する半導体装置において、それら配線金
属層のうちの少なくとも1層が、半導体基板または当該
配線金属層の下層の配線金属層に対するバリアメタル層
と、配線金属層本体と、配線金属層本体の内部に形成さ
れて内部応力を緩和する内部バリアメタル層と、反射防
止膜を含む、4層以上の金属膜によって構成されている
ことを特徴とするものである。
めに、本発明の請求項1に記載の半導体装置は、多層の
配線金属層を有する半導体装置において、それら配線金
属層のうちの少なくとも1層が、半導体基板または当該
配線金属層の下層の配線金属層に対するバリアメタル層
と、配線金属層本体と、配線金属層本体の内部に形成さ
れて内部応力を緩和する内部バリアメタル層と、反射防
止膜を含む、4層以上の金属膜によって構成されている
ことを特徴とするものである。
【0011】また、請求項2に記載の半導体装置は、前
記内部バリアメタル層が、チタンまたはチタン窒化物か
らなることを特徴とするものである。
記内部バリアメタル層が、チタンまたはチタン窒化物か
らなることを特徴とするものである。
【0012】また、請求項3に記載の半導体装置は、前
記内部バリアメタル層が、モリブデン等の遷移金属から
なることを特徴とするものである。
記内部バリアメタル層が、モリブデン等の遷移金属から
なることを特徴とするものである。
【0013】そして、本発明の請求項4に記載の半導体
装置の製造方法は、多層の配線金属層を有する半導体装
置の製造方法において、半導体基板または当該配線金属
層の下層の配線金属層上に、これら半導体基板または配
線金属層に対するバリアメタル層、内部バリアメタル層
を含む配線金属層本体、反射防止膜を順次形成した後、
パターニングすることにより下層配線金属層を形成する
工程と、この下層配線金属層を覆う層間絶縁膜を形成す
る工程と、この層間絶縁膜に前記下層配線金属層に達す
るスルーホールを形成する工程と、このスルーホールの
内面を含む全面に上層配線金属層を形成する工程、を有
することを特徴とするものである。
装置の製造方法は、多層の配線金属層を有する半導体装
置の製造方法において、半導体基板または当該配線金属
層の下層の配線金属層上に、これら半導体基板または配
線金属層に対するバリアメタル層、内部バリアメタル層
を含む配線金属層本体、反射防止膜を順次形成した後、
パターニングすることにより下層配線金属層を形成する
工程と、この下層配線金属層を覆う層間絶縁膜を形成す
る工程と、この層間絶縁膜に前記下層配線金属層に達す
るスルーホールを形成する工程と、このスルーホールの
内面を含む全面に上層配線金属層を形成する工程、を有
することを特徴とするものである。
【0014】また、請求項5に記載の半導体装置の製造
方法は、前記内部バリアメタル層の材料として、チタン
またはチタン窒化物を用いることを特徴とするものであ
る。
方法は、前記内部バリアメタル層の材料として、チタン
またはチタン窒化物を用いることを特徴とするものであ
る。
【0015】また、請求項6に記載の半導体装置の製造
方法は、前記内部バリアメタル層の材料として、モリブ
デン等の遷移金属を用いることを特徴とするものであ
る。
方法は、前記内部バリアメタル層の材料として、モリブ
デン等の遷移金属を用いることを特徴とするものであ
る。
【0016】本発明の半導体装置においては、配線金属
層本体の内部に内部バリアメタル層を設けたことによっ
て、アルミウィスカーの発生原因と考えられる層間絶縁
膜の収縮・膨張が発生した際に、内部バリアメタル層が
配線金属層本体の内部を伝播する内部応力を緩和し、さ
らにその応力による配線金属層本体を構成する原子の拡
散を抑制するように作用する。
層本体の内部に内部バリアメタル層を設けたことによっ
て、アルミウィスカーの発生原因と考えられる層間絶縁
膜の収縮・膨張が発生した際に、内部バリアメタル層が
配線金属層本体の内部を伝播する内部応力を緩和し、さ
らにその応力による配線金属層本体を構成する原子の拡
散を抑制するように作用する。
【0017】また、本発明の半導体装置の製造方法によ
れば、上記の作用を有する半導体装置を作成することが
できる。
れば、上記の作用を有する半導体装置を作成することが
できる。
【0018】
【発明の実施の形態】以下、本発明の第1の実施の形態
を図1を参照して説明する。図1は本実施の形態の半導
体装置の製造方法を工程順を追って示すプロセスフロー
図である。
を図1を参照して説明する。図1は本実施の形態の半導
体装置の製造方法を工程順を追って示すプロセスフロー
図である。
【0019】まず、図1(a)に示すように、半導体素
子(図示略)が形成されたシリコン基板20(半導体基
板)上に、RFスパッタ法を用いてTi膜21、TiN
膜22、AlSiCu膜23a、Ti膜24、AlSi
Cu膜23b、TiN膜25をそれぞれTiN25/A
lSiCu23b/Ti24/AlSiCu23a/T
iN22/Ti21=500Å/2000Å/500Å
/6000Å/1000Å/500Åの膜厚で成膜す
る。次に、図1(b)に示すように、フォトリソグラフ
ィー技術を用いてTiN膜25上にフォトレジスト26
を形成した後、これをマスクとした異方性エッチングに
よりTiN膜25、AlSiCu膜23b、Ti膜2
4、AlSiCu膜23a、TiN膜22、Ti膜21
を全てエッチングし、下層配線金属層27を形成する。
その後、フォトレジスト26を除去する。
子(図示略)が形成されたシリコン基板20(半導体基
板)上に、RFスパッタ法を用いてTi膜21、TiN
膜22、AlSiCu膜23a、Ti膜24、AlSi
Cu膜23b、TiN膜25をそれぞれTiN25/A
lSiCu23b/Ti24/AlSiCu23a/T
iN22/Ti21=500Å/2000Å/500Å
/6000Å/1000Å/500Åの膜厚で成膜す
る。次に、図1(b)に示すように、フォトリソグラフ
ィー技術を用いてTiN膜25上にフォトレジスト26
を形成した後、これをマスクとした異方性エッチングに
よりTiN膜25、AlSiCu膜23b、Ti膜2
4、AlSiCu膜23a、TiN膜22、Ti膜21
を全てエッチングし、下層配線金属層27を形成する。
その後、フォトレジスト26を除去する。
【0020】次に、図1(c)に示すように、バイアス
酸化膜を約2.0μm形成し、CMP法を用いて表面を
平坦化し、層間絶縁膜28とする。その後、図1(d)
に示すように、フォトリソグラフィー技術を用いて層間
絶縁膜28上にフォトレジスト29を形成した後、これ
をマスクとした異方性ドライエッチングにより層間絶縁
膜28をエッチングし、スルーホール30を開孔する。
この際、従来の技術の項で述べたように、スルーホール
30下のTiN膜25は除去される。
酸化膜を約2.0μm形成し、CMP法を用いて表面を
平坦化し、層間絶縁膜28とする。その後、図1(d)
に示すように、フォトリソグラフィー技術を用いて層間
絶縁膜28上にフォトレジスト29を形成した後、これ
をマスクとした異方性ドライエッチングにより層間絶縁
膜28をエッチングし、スルーホール30を開孔する。
この際、従来の技術の項で述べたように、スルーホール
30下のTiN膜25は除去される。
【0021】そして、フォトレジスト29を除去した
後、図1(e)に示すように、RFスパッタ法を用いて
上層配線金属層となるTi膜31、TiN膜32をウェ
ハー全面に形成する。なお、異方性ドライエッチングに
よりスルーホール30を開孔した際に側壁にデポ(反応
生成物)が堆積する。このデポをウェットエッチングで
除去するため、AlSiCu膜23bのサイドエッチン
グが生じ、スルーホール30底部の形状が図1(e)の
ようになる。その後、図1(f)に示すように、W−C
VD法を用いてウェハー全面にW膜を成長させた後、エ
ッチバックを行うことによってスルーホール30を埋め
込むWプラグ33を形成する。このようにして、本実施
の形態の半導体装置が完成する。
後、図1(e)に示すように、RFスパッタ法を用いて
上層配線金属層となるTi膜31、TiN膜32をウェ
ハー全面に形成する。なお、異方性ドライエッチングに
よりスルーホール30を開孔した際に側壁にデポ(反応
生成物)が堆積する。このデポをウェットエッチングで
除去するため、AlSiCu膜23bのサイドエッチン
グが生じ、スルーホール30底部の形状が図1(e)の
ようになる。その後、図1(f)に示すように、W−C
VD法を用いてウェハー全面にW膜を成長させた後、エ
ッチバックを行うことによってスルーホール30を埋め
込むWプラグ33を形成する。このようにして、本実施
の形態の半導体装置が完成する。
【0022】この半導体装置は、図1(f)に示すよう
に、下層配線金属層27を構成する各層のうち、Ti膜
21およびTiN膜22がシリコン基板20とAlSi
Cu膜23aの合金化を防止するバリアメタル層を構成
する。そして、2層のAlSiCu膜23a、23bが
配線金属層本体を構成し、AlSiCu膜23a、23
b間に挟まれたTi膜24が内部バリアメタル層を構成
する。また、最上層のTiN膜25が反射防止膜を構成
する。そして、これら6層の金属膜によって下層配線金
属層27が構成されている。
に、下層配線金属層27を構成する各層のうち、Ti膜
21およびTiN膜22がシリコン基板20とAlSi
Cu膜23aの合金化を防止するバリアメタル層を構成
する。そして、2層のAlSiCu膜23a、23bが
配線金属層本体を構成し、AlSiCu膜23a、23
b間に挟まれたTi膜24が内部バリアメタル層を構成
する。また、最上層のTiN膜25が反射防止膜を構成
する。そして、これら6層の金属膜によって下層配線金
属層27が構成されている。
【0023】本実施の形態の半導体装置によれば、W膜
形成時のCVDの熱により層間絶縁膜28が収縮・膨張
して下層配線金属層27、特にAlSiCu膜23a、
23bに内部応力を与えても、その内部応力がTi膜2
4によって緩和され、また、アルミウィスカーの生成源
であるアルミニウム原子の拡散がTi膜24によって抑
えられる。したがって、この構造では、アルミウィスカ
ーが発生することがなく、配線ショート等の不良によっ
て歩留まりが低下するという従来の問題を解決すること
ができる。
形成時のCVDの熱により層間絶縁膜28が収縮・膨張
して下層配線金属層27、特にAlSiCu膜23a、
23bに内部応力を与えても、その内部応力がTi膜2
4によって緩和され、また、アルミウィスカーの生成源
であるアルミニウム原子の拡散がTi膜24によって抑
えられる。したがって、この構造では、アルミウィスカ
ーが発生することがなく、配線ショート等の不良によっ
て歩留まりが低下するという従来の問題を解決すること
ができる。
【0024】次に、本発明の第2の実施の形態を図2を
参照して説明する。図2は本実施の形態の半導体装置を
示す図であるが、図1と共通の構成要素には同一の符号
を付す。
参照して説明する。図2は本実施の形態の半導体装置を
示す図であるが、図1と共通の構成要素には同一の符号
を付す。
【0025】本実施の形態の場合、図2に示すように、
下層配線金属層27aを上から、TiN膜25(反射防
止膜)、AlSiCu膜23c(配線金属層本体)、T
i膜24b(内部バリアメタル層)、AlSiCu膜2
3b(配線金属層本体)、Ti膜24a(内部バリアメ
タル層)、AlSiCu膜23a(配線金属層本体)、
TiN膜22(バリアメタル層)、Ti膜21(バリア
メタル層)とした。つまり、第1の実施の形態に比べて
内部バリアメタル層のTi膜をもう1層追加した。
下層配線金属層27aを上から、TiN膜25(反射防
止膜)、AlSiCu膜23c(配線金属層本体)、T
i膜24b(内部バリアメタル層)、AlSiCu膜2
3b(配線金属層本体)、Ti膜24a(内部バリアメ
タル層)、AlSiCu膜23a(配線金属層本体)、
TiN膜22(バリアメタル層)、Ti膜21(バリア
メタル層)とした。つまり、第1の実施の形態に比べて
内部バリアメタル層のTi膜をもう1層追加した。
【0026】本実施の形態の半導体装置によれば、内部
バリアメタル層としてのTi膜をさらに1層追加したこ
とにより、応力をより一層緩和することができ、アルミ
ウィスカーの発生をより充分に抑えることが可能とな
る。
バリアメタル層としてのTi膜をさらに1層追加したこ
とにより、応力をより一層緩和することができ、アルミ
ウィスカーの発生をより充分に抑えることが可能とな
る。
【0027】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば上記実施の形態では、内部バリア層としてTi膜を
用いたが、Ti膜に代えて、TiN膜、あるいはモリブ
デン等の遷移金属を用いても同様の効果を得ることがで
きる。また、本発明の構造を持つ下層配線金属層をシリ
コン基板上に形成する例を示したが、配線金属層の上に
形成したものとしてもよい。そして、上記実施の形態で
用いた各種膜の材料や、膜厚等の具体的な数値は、各膜
の機能に支障がない範囲で適宜変更してよい。
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば上記実施の形態では、内部バリア層としてTi膜を
用いたが、Ti膜に代えて、TiN膜、あるいはモリブ
デン等の遷移金属を用いても同様の効果を得ることがで
きる。また、本発明の構造を持つ下層配線金属層をシリ
コン基板上に形成する例を示したが、配線金属層の上に
形成したものとしてもよい。そして、上記実施の形態で
用いた各種膜の材料や、膜厚等の具体的な数値は、各膜
の機能に支障がない範囲で適宜変更してよい。
【0028】
【発明の効果】以上、詳細に説明したように、本発明の
半導体装置によれば、配線金属層本体の内部に内部バリ
アメタル層を設けたことによって、アルミウィスカーの
発生原因と考えられる層間絶縁膜の収縮・膨張が発生し
た際に、内部バリア層が内部応力を緩和し、さらにその
応力による配線金属層本体を構成する原子の拡散を抑制
する。したがって、アルミウィスカーが発生することが
なく、配線ショート等の不良によって歩留まりが低下す
るという従来の問題を解決することができる。また、本
発明の半導体装置の製造方法によれば、上記の効果を有
する半導体装置を作成することができる。
半導体装置によれば、配線金属層本体の内部に内部バリ
アメタル層を設けたことによって、アルミウィスカーの
発生原因と考えられる層間絶縁膜の収縮・膨張が発生し
た際に、内部バリア層が内部応力を緩和し、さらにその
応力による配線金属層本体を構成する原子の拡散を抑制
する。したがって、アルミウィスカーが発生することが
なく、配線ショート等の不良によって歩留まりが低下す
るという従来の問題を解決することができる。また、本
発明の半導体装置の製造方法によれば、上記の効果を有
する半導体装置を作成することができる。
【図1】 本発明の第1の実施の形態の半導体装置の製
造方法を工程順を追って示すプロセスフロー図である。
造方法を工程順を追って示すプロセスフロー図である。
【図2】 本発明の第2の実施の形態の半導体装置を示
す断面図である。
す断面図である。
【図3】 従来の半導体装置の製造方法の一例を示すプ
ロセスフロー図である。
ロセスフロー図である。
【図4】 従来の半導体装置の他の例を示す断面図であ
る。
る。
20 シリコン基板(半導体基板) 21 Ti膜(バリアメタル層) 22 TiN膜(バリアメタル層) 23a,23b,23c AlSiCu膜(配線金属層
本体) 24,24a,24b Ti膜(内部バリアメタル層) 25 TiN膜(反射防止膜) 26,29 フォトレジスト 27 下層金属配線層 28 層間絶縁膜 30 スルーホール 31 Ti膜(上層金属配線層) 32 TiN膜(上層金属配線層)
本体) 24,24a,24b Ti膜(内部バリアメタル層) 25 TiN膜(反射防止膜) 26,29 フォトレジスト 27 下層金属配線層 28 層間絶縁膜 30 スルーホール 31 Ti膜(上層金属配線層) 32 TiN膜(上層金属配線層)
Claims (6)
- 【請求項1】 多層の配線金属層を有する半導体装置に
おいて、 それら配線金属層のうちの少なくとも1層が、半導体基
板または当該配線金属層の下層の配線金属層に対するバ
リアメタル層と、配線金属層本体と、この配線金属層本
体の内部に形成されて内部応力を緩和する内部バリアメ
タル層と、反射防止膜を含む、4層以上の金属膜によっ
て構成されていることを特徴とする半導体装置。 - 【請求項2】 請求項1に記載の半導体装置において、 前記内部バリアメタル層が、チタンまたはチタン窒化物
からなることを特徴とする半導体装置。 - 【請求項3】 請求項1に記載の半導体装置において、 前記内部バリアメタル層が、モリブデン等の遷移金属か
らなることを特徴とする半導体装置。 - 【請求項4】 多層の配線金属層を有する半導体装置の
製造方法において、 半導体基板または当該配線金属層の下層の配線金属層上
に、これら半導体基板または配線金属層に対するバリア
メタル層、内部バリアメタル層を含む配線金属層本体、
反射防止膜を順次形成した後、パターニングすることに
より下層配線金属層を形成する工程と、この下層配線金
属層を覆う層間絶縁膜を形成する工程と、この層間絶縁
膜に前記下層配線金属層に達するスルーホールを形成す
る工程と、このスルーホールの内面を含む全面に上層配
線金属層を形成する工程、を有することを特徴とする半
導体装置の製造方法。 - 【請求項5】 請求項4に記載の半導体装置の製造方法
において、 前記内部バリアメタル層の材料として、チタンまたはチ
タン窒化物を用いることを特徴とする半導体装置の製造
方法。 - 【請求項6】 請求項4に記載の半導体装置の製造方法
において、 前記内部バリアメタル層の材料として、モリブデン等の
遷移金属を用いることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33421796A JPH10172971A (ja) | 1996-12-13 | 1996-12-13 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33421796A JPH10172971A (ja) | 1996-12-13 | 1996-12-13 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10172971A true JPH10172971A (ja) | 1998-06-26 |
Family
ID=18274866
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33421796A Pending JPH10172971A (ja) | 1996-12-13 | 1996-12-13 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10172971A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100357194B1 (ko) * | 2000-12-15 | 2002-10-19 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 형성 방법 |
KR100373708B1 (ko) * | 2000-07-24 | 2003-02-25 | 아남반도체 주식회사 | 반도체 소자의 금속 배선층 형성 방법 |
US7303988B2 (en) | 2003-12-31 | 2007-12-04 | Dongbu Electronics Co., Ltd. | Methods of manufacturing multi-level metal lines in semiconductor devices |
JP2013150017A (ja) * | 2006-06-29 | 2013-08-01 | Agere Systems Inc | 半導体デバイス製造において金属欠陥を改善する方法 |
US8749071B2 (en) | 2012-07-11 | 2014-06-10 | Samsung Electronics Co., Ltd. | Semiconductor devices and the method of manufacturing the same |
-
1996
- 1996-12-13 JP JP33421796A patent/JPH10172971A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100373708B1 (ko) * | 2000-07-24 | 2003-02-25 | 아남반도체 주식회사 | 반도체 소자의 금속 배선층 형성 방법 |
KR100357194B1 (ko) * | 2000-12-15 | 2002-10-19 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 형성 방법 |
US7303988B2 (en) | 2003-12-31 | 2007-12-04 | Dongbu Electronics Co., Ltd. | Methods of manufacturing multi-level metal lines in semiconductor devices |
JP2013150017A (ja) * | 2006-06-29 | 2013-08-01 | Agere Systems Inc | 半導体デバイス製造において金属欠陥を改善する方法 |
US8749071B2 (en) | 2012-07-11 | 2014-06-10 | Samsung Electronics Co., Ltd. | Semiconductor devices and the method of manufacturing the same |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990309 |