JPH10172971A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH10172971A JPH10172971A JP33421796A JP33421796A JPH10172971A JP H10172971 A JPH10172971 A JP H10172971A JP 33421796 A JP33421796 A JP 33421796A JP 33421796 A JP33421796 A JP 33421796A JP H10172971 A JPH10172971 A JP H10172971A
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Abstract
(57)【要約】
【課題】 アルミウィスカーが発生することのない構成
の下層金属配線層を有する半導体装置を提供する。 【解決手段】 多層の配線金属層を有する半導体装置に
おいて、シリコン基板２０上の下層配線金属層２７が、
シリコン基板２０に対するバリアメタル層として機能す
るＴｉ膜２１、ＴｉＮ膜２２と、配線金属層本体である
ＡｌＳｉＣｕ膜２３ａ、２３ｂと、ＡｌＳｉＣｕ膜の内
部に形成されて内部応力を緩和する内部バリアメタル層
であるＴｉ膜２４と、反射防止膜であるＴｉＮ膜２５に
よって構成されている。
の下層金属配線層を有する半導体装置を提供する。 【解決手段】 多層の配線金属層を有する半導体装置に
おいて、シリコン基板２０上の下層配線金属層２７が、
シリコン基板２０に対するバリアメタル層として機能す
るＴｉ膜２１、ＴｉＮ膜２２と、配線金属層本体である
ＡｌＳｉＣｕ膜２３ａ、２３ｂと、ＡｌＳｉＣｕ膜の内
部に形成されて内部応力を緩和する内部バリアメタル層
であるＴｉ膜２４と、反射防止膜であるＴｉＮ膜２５に
よって構成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、多層配線構造を持つ半導体
装置における下層側の配線金属層の構造とその形成方法
に関するものである。
その製造方法に関し、特に、多層配線構造を持つ半導体
装置における下層側の配線金属層の構造とその形成方法
に関するものである。
【０００２】
【従来の技術】ＬＳＩの配線材料としては従来からアル
ミニウム（以下、Ａｌと記す）が多く用いられてきた。
ところが、Ａｌ配線を単独で使用すると、例えばシリコ
ン基板上にＡｌ配線を形成した場合にＡｌとＳｉが合金
化したり、フォトリソグラフィー工程においてＡｌ表面
で光が反射し反射光の影響で異常パターンが形成される
という問題があった。そこで、これらの問題を解決する
ために、Ａｌ配線の下に合金化防止のためのバリアメタ
ル層として、チタン膜（以下、Ｔｉ膜と記す）や窒化チ
タン膜（以下、ＴｉＮ膜と記す）を形成したり、Ａｌ配
線の上に反射防止膜としてＴｉＮ膜を形成することで、
これら各機能を持つ膜を組み合わせて一つの配線金属層
とする技術が用いられている。
ミニウム（以下、Ａｌと記す）が多く用いられてきた。
ところが、Ａｌ配線を単独で使用すると、例えばシリコ
ン基板上にＡｌ配線を形成した場合にＡｌとＳｉが合金
化したり、フォトリソグラフィー工程においてＡｌ表面
で光が反射し反射光の影響で異常パターンが形成される
という問題があった。そこで、これらの問題を解決する
ために、Ａｌ配線の下に合金化防止のためのバリアメタ
ル層として、チタン膜（以下、Ｔｉ膜と記す）や窒化チ
タン膜（以下、ＴｉＮ膜と記す）を形成したり、Ａｌ配
線の上に反射防止膜としてＴｉＮ膜を形成することで、
これら各機能を持つ膜を組み合わせて一つの配線金属層
とする技術が用いられている。
【０００３】この種の配線金属層の例が、特開昭６０−
１１９７５５号公報に開示されている。これを応用した
配線金属層の形成方法を図３を用いて説明する。まず、
図３（ａ）に示すように、半導体素子（図示せず）が形
成されたシリコン基板１上に、Ｔｉ膜２、ＴｉＮ膜３、
銅およびシリコン添加アルミニウム膜４（以下、ＡｌＳ
ｉＣｕ膜と記す）、ＴｉＮ膜５をそれぞれＴｉＮ５／Ａ
ｌＳｉＣｕ４／ＴｉＮ３／Ｔｉ２＝５００Å／８０００
Å／１０００Å／５００Åの膜厚にてＲＦスパッタ法を
用いて形成する。次に、図３（ｂ）に示すように、フォ
トリソグラフィー技術を用いてＴｉＮ膜５上にフォトレ
ジスト６を形成した後、これをマスクとした異方性エッ
チングによりＴｉＮ膜５、ＡｌＳｉＣｕ膜４、ＴｉＮ膜
３、Ｔｉ膜２を全てエッチングし、下層配線金属層７を
形成する。その後、フォトレジスト６を除去する。
１１９７５５号公報に開示されている。これを応用した
配線金属層の形成方法を図３を用いて説明する。まず、
図３（ａ）に示すように、半導体素子（図示せず）が形
成されたシリコン基板１上に、Ｔｉ膜２、ＴｉＮ膜３、
銅およびシリコン添加アルミニウム膜４（以下、ＡｌＳ
ｉＣｕ膜と記す）、ＴｉＮ膜５をそれぞれＴｉＮ５／Ａ
ｌＳｉＣｕ４／ＴｉＮ３／Ｔｉ２＝５００Å／８０００
Å／１０００Å／５００Åの膜厚にてＲＦスパッタ法を
用いて形成する。次に、図３（ｂ）に示すように、フォ
トリソグラフィー技術を用いてＴｉＮ膜５上にフォトレ
ジスト６を形成した後、これをマスクとした異方性エッ
チングによりＴｉＮ膜５、ＡｌＳｉＣｕ膜４、ＴｉＮ膜
３、Ｔｉ膜２を全てエッチングし、下層配線金属層７を
形成する。その後、フォトレジスト６を除去する。
【０００４】次に、図３（ｃ）に示すように、バイアス
酸化膜を約２．０μｍ形成した後、ケミカル研磨法（以
下、ＣＭＰ法と記す）を用いて表面を平坦化し、層間絶
縁膜８とする。その後、図３（ｄ）に示すように、フォ
トリソグラフィー技術を用いて層間絶縁膜８上にフォト
レジスト９を形成した後、これをマスクとしたドライエ
ッチングにより層間絶縁膜８をエッチングし、スルーホ
ール１０を開孔する。ところがこの際、現在のドライエ
ッチング技術では、層間絶縁膜８とＴｉＮ膜５のエッチ
ング選択比が充分に得られず、スルーホール１０下のＴ
ｉＮ膜５を充分な厚さ残すことができない。
酸化膜を約２．０μｍ形成した後、ケミカル研磨法（以
下、ＣＭＰ法と記す）を用いて表面を平坦化し、層間絶
縁膜８とする。その後、図３（ｄ）に示すように、フォ
トリソグラフィー技術を用いて層間絶縁膜８上にフォト
レジスト９を形成した後、これをマスクとしたドライエ
ッチングにより層間絶縁膜８をエッチングし、スルーホ
ール１０を開孔する。ところがこの際、現在のドライエ
ッチング技術では、層間絶縁膜８とＴｉＮ膜５のエッチ
ング選択比が充分に得られず、スルーホール１０下のＴ
ｉＮ膜５を充分な厚さ残すことができない。
【０００５】そして、フォトレジスト９を除去した後、
ＲＦスパッタ法を用いて上層配線金属層となるＴｉ膜１
１、ＴｉＮ膜１２をウェハー全面に形成するが、スルー
ホール１０下のＴｉＮ膜５が極めて薄いか、あるいは除
去されてしまっているため、図３（ｅ）に示すように、
スルーホール１０底部のＴｉＮ膜１２、Ｔｉ膜１１には
局所的に膜厚の薄い部分１３ができる。その後、図３
（ｆ）に示すように、ＣＶＤ法を用いてウェハー全面に
タングステン膜（以下、Ｗ膜と記す）を成長させてＷプ
ラグ１４を形成する。ところがこの際、Ｗ膜を成長させ
る際の熱処理により、ＴｉＮ膜１２、Ｔｉ膜１１の局所
的に薄い部分１３を突き破り、アルミウィスカー１５が
発生する。
ＲＦスパッタ法を用いて上層配線金属層となるＴｉ膜１
１、ＴｉＮ膜１２をウェハー全面に形成するが、スルー
ホール１０下のＴｉＮ膜５が極めて薄いか、あるいは除
去されてしまっているため、図３（ｅ）に示すように、
スルーホール１０底部のＴｉＮ膜１２、Ｔｉ膜１１には
局所的に膜厚の薄い部分１３ができる。その後、図３
（ｆ）に示すように、ＣＶＤ法を用いてウェハー全面に
タングステン膜（以下、Ｗ膜と記す）を成長させてＷプ
ラグ１４を形成する。ところがこの際、Ｗ膜を成長させ
る際の熱処理により、ＴｉＮ膜１２、Ｔｉ膜１１の局所
的に薄い部分１３を突き破り、アルミウィスカー１５が
発生する。
【０００６】このアルミウィスカー１５の発生原因は明
らかではないが、Ｗ膜形成時のＣＶＤ法（以下、Ｗ−Ｃ
ＶＤ法と記す）による熱によって層間絶縁膜８が収縮・
膨張し、その際の層間絶縁膜８の応力によりアルミニウ
ム原子が拡散され、スルーホール１０のＴｉＮ膜１２、
Ｔｉ膜１１の薄い部分１３からアルミウィスカー１５が
発生すると考えられている。
らかではないが、Ｗ膜形成時のＣＶＤ法（以下、Ｗ−Ｃ
ＶＤ法と記す）による熱によって層間絶縁膜８が収縮・
膨張し、その際の層間絶縁膜８の応力によりアルミニウ
ム原子が拡散され、スルーホール１０のＴｉＮ膜１２、
Ｔｉ膜１１の薄い部分１３からアルミウィスカー１５が
発生すると考えられている。
【０００７】また、特開昭６３−１２８６４６号公報に
も、同様の配線構造が開示されている。図４はその構造
を応用した配線金属層の例を示す図である。図４に示す
ように、この例が上記の例と異なるのは、下層配線金属
層７であるＡｌＳｉＣｕ膜４上にＴｉ膜１６、ＴｉＮ膜
５が積層されている点である。しかしながら、この構造
においても、上記の構造と同様にアルミウィスカー１５
が発生する。
も、同様の配線構造が開示されている。図４はその構造
を応用した配線金属層の例を示す図である。図４に示す
ように、この例が上記の例と異なるのは、下層配線金属
層７であるＡｌＳｉＣｕ膜４上にＴｉ膜１６、ＴｉＮ膜
５が積層されている点である。しかしながら、この構造
においても、上記の構造と同様にアルミウィスカー１５
が発生する。
【０００８】
【発明が解決しようとする課題】このように、従来の配
線金属層の形成においては、Ｗ−ＣＶＤ法等の熱処理を
伴う方法を用いてスルーホールを埋め込もうとすると、
アルミウィスカーが発生して配線ショート等の不良が発
生し、歩留まりが低下するという問題があった。その原
因は、上述したように、Ｗ−ＣＶＤ法等による熱により
層間絶縁膜が収縮・膨張し、層間絶縁膜の応力によりア
ルミニウム原子が拡散され、スルーホールのＴｉＮ膜、
Ｔｉ膜の薄い部分からアルミウィスカーが発生すると考
えられるからである。
線金属層の形成においては、Ｗ−ＣＶＤ法等の熱処理を
伴う方法を用いてスルーホールを埋め込もうとすると、
アルミウィスカーが発生して配線ショート等の不良が発
生し、歩留まりが低下するという問題があった。その原
因は、上述したように、Ｗ−ＣＶＤ法等による熱により
層間絶縁膜が収縮・膨張し、層間絶縁膜の応力によりア
ルミニウム原子が拡散され、スルーホールのＴｉＮ膜、
Ｔｉ膜の薄い部分からアルミウィスカーが発生すると考
えられるからである。
【０００９】本発明は、上記の課題を解決するためにな
されたものであって、アルミウィスカーが発生すること
のない構成の下層金属配線層を有する半導体装置および
その製造方法を提供することを目的とする。
されたものであって、アルミウィスカーが発生すること
のない構成の下層金属配線層を有する半導体装置および
その製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の請求項１に記載の半導体装置は、多層の
配線金属層を有する半導体装置において、それら配線金
属層のうちの少なくとも１層が、半導体基板または当該
配線金属層の下層の配線金属層に対するバリアメタル層
と、配線金属層本体と、配線金属層本体の内部に形成さ
れて内部応力を緩和する内部バリアメタル層と、反射防
止膜を含む、４層以上の金属膜によって構成されている
ことを特徴とするものである。
めに、本発明の請求項１に記載の半導体装置は、多層の
配線金属層を有する半導体装置において、それら配線金
属層のうちの少なくとも１層が、半導体基板または当該
配線金属層の下層の配線金属層に対するバリアメタル層
と、配線金属層本体と、配線金属層本体の内部に形成さ
れて内部応力を緩和する内部バリアメタル層と、反射防
止膜を含む、４層以上の金属膜によって構成されている
ことを特徴とするものである。
【００１１】また、請求項２に記載の半導体装置は、前
記内部バリアメタル層が、チタンまたはチタン窒化物か
らなることを特徴とするものである。
記内部バリアメタル層が、チタンまたはチタン窒化物か
らなることを特徴とするものである。
【００１２】また、請求項３に記載の半導体装置は、前
記内部バリアメタル層が、モリブデン等の遷移金属から
なることを特徴とするものである。
記内部バリアメタル層が、モリブデン等の遷移金属から
なることを特徴とするものである。
【００１３】そして、本発明の請求項４に記載の半導体
装置の製造方法は、多層の配線金属層を有する半導体装
置の製造方法において、半導体基板または当該配線金属
層の下層の配線金属層上に、これら半導体基板または配
線金属層に対するバリアメタル層、内部バリアメタル層
を含む配線金属層本体、反射防止膜を順次形成した後、
パターニングすることにより下層配線金属層を形成する
工程と、この下層配線金属層を覆う層間絶縁膜を形成す
る工程と、この層間絶縁膜に前記下層配線金属層に達す
るスルーホールを形成する工程と、このスルーホールの
内面を含む全面に上層配線金属層を形成する工程、を有
することを特徴とするものである。
装置の製造方法は、多層の配線金属層を有する半導体装
置の製造方法において、半導体基板または当該配線金属
層の下層の配線金属層上に、これら半導体基板または配
線金属層に対するバリアメタル層、内部バリアメタル層
を含む配線金属層本体、反射防止膜を順次形成した後、
パターニングすることにより下層配線金属層を形成する
工程と、この下層配線金属層を覆う層間絶縁膜を形成す
る工程と、この層間絶縁膜に前記下層配線金属層に達す
るスルーホールを形成する工程と、このスルーホールの
内面を含む全面に上層配線金属層を形成する工程、を有
することを特徴とするものである。
【００１４】また、請求項５に記載の半導体装置の製造
方法は、前記内部バリアメタル層の材料として、チタン
またはチタン窒化物を用いることを特徴とするものであ
る。
方法は、前記内部バリアメタル層の材料として、チタン
またはチタン窒化物を用いることを特徴とするものであ
る。
【００１５】また、請求項６に記載の半導体装置の製造
方法は、前記内部バリアメタル層の材料として、モリブ
デン等の遷移金属を用いることを特徴とするものであ
る。
方法は、前記内部バリアメタル層の材料として、モリブ
デン等の遷移金属を用いることを特徴とするものであ
る。
【００１６】本発明の半導体装置においては、配線金属
層本体の内部に内部バリアメタル層を設けたことによっ
て、アルミウィスカーの発生原因と考えられる層間絶縁
膜の収縮・膨張が発生した際に、内部バリアメタル層が
配線金属層本体の内部を伝播する内部応力を緩和し、さ
らにその応力による配線金属層本体を構成する原子の拡
散を抑制するように作用する。
層本体の内部に内部バリアメタル層を設けたことによっ
て、アルミウィスカーの発生原因と考えられる層間絶縁
膜の収縮・膨張が発生した際に、内部バリアメタル層が
配線金属層本体の内部を伝播する内部応力を緩和し、さ
らにその応力による配線金属層本体を構成する原子の拡
散を抑制するように作用する。
【００１７】また、本発明の半導体装置の製造方法によ
れば、上記の作用を有する半導体装置を作成することが
できる。
れば、上記の作用を有する半導体装置を作成することが
できる。
【００１８】
【発明の実施の形態】以下、本発明の第１の実施の形態
を図１を参照して説明する。図１は本実施の形態の半導
体装置の製造方法を工程順を追って示すプロセスフロー
図である。
を図１を参照して説明する。図１は本実施の形態の半導
体装置の製造方法を工程順を追って示すプロセスフロー
図である。
【００１９】まず、図１（ａ）に示すように、半導体素
子（図示略）が形成されたシリコン基板２０（半導体基
板）上に、ＲＦスパッタ法を用いてＴｉ膜２１、ＴｉＮ
膜２２、ＡｌＳｉＣｕ膜２３ａ、Ｔｉ膜２４、ＡｌＳｉ
Ｃｕ膜２３ｂ、ＴｉＮ膜２５をそれぞれＴｉＮ２５／Ａ
ｌＳｉＣｕ２３ｂ／Ｔｉ２４／ＡｌＳｉＣｕ２３ａ／Ｔ
ｉＮ２２／Ｔｉ２１＝５００Å／２０００Å／５００Å
／６０００Å／１０００Å／５００Åの膜厚で成膜す
る。次に、図１（ｂ）に示すように、フォトリソグラフ
ィー技術を用いてＴｉＮ膜２５上にフォトレジスト２６
を形成した後、これをマスクとした異方性エッチングに
よりＴｉＮ膜２５、ＡｌＳｉＣｕ膜２３ｂ、Ｔｉ膜２
４、ＡｌＳｉＣｕ膜２３ａ、ＴｉＮ膜２２、Ｔｉ膜２１
を全てエッチングし、下層配線金属層２７を形成する。
その後、フォトレジスト２６を除去する。
子（図示略）が形成されたシリコン基板２０（半導体基
板）上に、ＲＦスパッタ法を用いてＴｉ膜２１、ＴｉＮ
膜２２、ＡｌＳｉＣｕ膜２３ａ、Ｔｉ膜２４、ＡｌＳｉ
Ｃｕ膜２３ｂ、ＴｉＮ膜２５をそれぞれＴｉＮ２５／Ａ
ｌＳｉＣｕ２３ｂ／Ｔｉ２４／ＡｌＳｉＣｕ２３ａ／Ｔ
ｉＮ２２／Ｔｉ２１＝５００Å／２０００Å／５００Å
／６０００Å／１０００Å／５００Åの膜厚で成膜す
る。次に、図１（ｂ）に示すように、フォトリソグラフ
ィー技術を用いてＴｉＮ膜２５上にフォトレジスト２６
を形成した後、これをマスクとした異方性エッチングに
よりＴｉＮ膜２５、ＡｌＳｉＣｕ膜２３ｂ、Ｔｉ膜２
４、ＡｌＳｉＣｕ膜２３ａ、ＴｉＮ膜２２、Ｔｉ膜２１
を全てエッチングし、下層配線金属層２７を形成する。
その後、フォトレジスト２６を除去する。
【００２０】次に、図１（ｃ）に示すように、バイアス
酸化膜を約２．０μｍ形成し、ＣＭＰ法を用いて表面を
平坦化し、層間絶縁膜２８とする。その後、図１（ｄ）
に示すように、フォトリソグラフィー技術を用いて層間
絶縁膜２８上にフォトレジスト２９を形成した後、これ
をマスクとした異方性ドライエッチングにより層間絶縁
膜２８をエッチングし、スルーホール３０を開孔する。
この際、従来の技術の項で述べたように、スルーホール
３０下のＴｉＮ膜２５は除去される。
酸化膜を約２．０μｍ形成し、ＣＭＰ法を用いて表面を
平坦化し、層間絶縁膜２８とする。その後、図１（ｄ）
に示すように、フォトリソグラフィー技術を用いて層間
絶縁膜２８上にフォトレジスト２９を形成した後、これ
をマスクとした異方性ドライエッチングにより層間絶縁
膜２８をエッチングし、スルーホール３０を開孔する。
この際、従来の技術の項で述べたように、スルーホール
３０下のＴｉＮ膜２５は除去される。
【００２１】そして、フォトレジスト２９を除去した
後、図１（ｅ）に示すように、ＲＦスパッタ法を用いて
上層配線金属層となるＴｉ膜３１、ＴｉＮ膜３２をウェ
ハー全面に形成する。なお、異方性ドライエッチングに
よりスルーホール３０を開孔した際に側壁にデポ（反応
生成物）が堆積する。このデポをウェットエッチングで
除去するため、ＡｌＳｉＣｕ膜２３ｂのサイドエッチン
グが生じ、スルーホール３０底部の形状が図１（ｅ）の
ようになる。その後、図１（ｆ）に示すように、Ｗ−Ｃ
ＶＤ法を用いてウェハー全面にＷ膜を成長させた後、エ
ッチバックを行うことによってスルーホール３０を埋め
込むＷプラグ３３を形成する。このようにして、本実施
の形態の半導体装置が完成する。
後、図１（ｅ）に示すように、ＲＦスパッタ法を用いて
上層配線金属層となるＴｉ膜３１、ＴｉＮ膜３２をウェ
ハー全面に形成する。なお、異方性ドライエッチングに
よりスルーホール３０を開孔した際に側壁にデポ（反応
生成物）が堆積する。このデポをウェットエッチングで
除去するため、ＡｌＳｉＣｕ膜２３ｂのサイドエッチン
グが生じ、スルーホール３０底部の形状が図１（ｅ）の
ようになる。その後、図１（ｆ）に示すように、Ｗ−Ｃ
ＶＤ法を用いてウェハー全面にＷ膜を成長させた後、エ
ッチバックを行うことによってスルーホール３０を埋め
込むＷプラグ３３を形成する。このようにして、本実施
の形態の半導体装置が完成する。
【００２２】この半導体装置は、図１（ｆ）に示すよう
に、下層配線金属層２７を構成する各層のうち、Ｔｉ膜
２１およびＴｉＮ膜２２がシリコン基板２０とＡｌＳｉ
Ｃｕ膜２３ａの合金化を防止するバリアメタル層を構成
する。そして、２層のＡｌＳｉＣｕ膜２３ａ、２３ｂが
配線金属層本体を構成し、ＡｌＳｉＣｕ膜２３ａ、２３
ｂ間に挟まれたＴｉ膜２４が内部バリアメタル層を構成
する。また、最上層のＴｉＮ膜２５が反射防止膜を構成
する。そして、これら６層の金属膜によって下層配線金
属層２７が構成されている。
に、下層配線金属層２７を構成する各層のうち、Ｔｉ膜
２１およびＴｉＮ膜２２がシリコン基板２０とＡｌＳｉ
Ｃｕ膜２３ａの合金化を防止するバリアメタル層を構成
する。そして、２層のＡｌＳｉＣｕ膜２３ａ、２３ｂが
配線金属層本体を構成し、ＡｌＳｉＣｕ膜２３ａ、２３
ｂ間に挟まれたＴｉ膜２４が内部バリアメタル層を構成
する。また、最上層のＴｉＮ膜２５が反射防止膜を構成
する。そして、これら６層の金属膜によって下層配線金
属層２７が構成されている。
【００２３】本実施の形態の半導体装置によれば、Ｗ膜
形成時のＣＶＤの熱により層間絶縁膜２８が収縮・膨張
して下層配線金属層２７、特にＡｌＳｉＣｕ膜２３ａ、
２３ｂに内部応力を与えても、その内部応力がＴｉ膜２
４によって緩和され、また、アルミウィスカーの生成源
であるアルミニウム原子の拡散がＴｉ膜２４によって抑
えられる。したがって、この構造では、アルミウィスカ
ーが発生することがなく、配線ショート等の不良によっ
て歩留まりが低下するという従来の問題を解決すること
ができる。
形成時のＣＶＤの熱により層間絶縁膜２８が収縮・膨張
して下層配線金属層２７、特にＡｌＳｉＣｕ膜２３ａ、
２３ｂに内部応力を与えても、その内部応力がＴｉ膜２
４によって緩和され、また、アルミウィスカーの生成源
であるアルミニウム原子の拡散がＴｉ膜２４によって抑
えられる。したがって、この構造では、アルミウィスカ
ーが発生することがなく、配線ショート等の不良によっ
て歩留まりが低下するという従来の問題を解決すること
ができる。
【００２４】次に、本発明の第２の実施の形態を図２を
参照して説明する。図２は本実施の形態の半導体装置を
示す図であるが、図１と共通の構成要素には同一の符号
を付す。
参照して説明する。図２は本実施の形態の半導体装置を
示す図であるが、図１と共通の構成要素には同一の符号
を付す。
【００２５】本実施の形態の場合、図２に示すように、
下層配線金属層２７ａを上から、ＴｉＮ膜２５（反射防
止膜）、ＡｌＳｉＣｕ膜２３ｃ（配線金属層本体）、Ｔ
ｉ膜２４ｂ（内部バリアメタル層）、ＡｌＳｉＣｕ膜２
３ｂ（配線金属層本体）、Ｔｉ膜２４ａ（内部バリアメ
タル層）、ＡｌＳｉＣｕ膜２３ａ（配線金属層本体）、
ＴｉＮ膜２２（バリアメタル層）、Ｔｉ膜２１（バリア
メタル層）とした。つまり、第１の実施の形態に比べて
内部バリアメタル層のＴｉ膜をもう１層追加した。
下層配線金属層２７ａを上から、ＴｉＮ膜２５（反射防
止膜）、ＡｌＳｉＣｕ膜２３ｃ（配線金属層本体）、Ｔ
ｉ膜２４ｂ（内部バリアメタル層）、ＡｌＳｉＣｕ膜２
３ｂ（配線金属層本体）、Ｔｉ膜２４ａ（内部バリアメ
タル層）、ＡｌＳｉＣｕ膜２３ａ（配線金属層本体）、
ＴｉＮ膜２２（バリアメタル層）、Ｔｉ膜２１（バリア
メタル層）とした。つまり、第１の実施の形態に比べて
内部バリアメタル層のＴｉ膜をもう１層追加した。
【００２６】本実施の形態の半導体装置によれば、内部
バリアメタル層としてのＴｉ膜をさらに１層追加したこ
とにより、応力をより一層緩和することができ、アルミ
ウィスカーの発生をより充分に抑えることが可能とな
る。
バリアメタル層としてのＴｉ膜をさらに１層追加したこ
とにより、応力をより一層緩和することができ、アルミ
ウィスカーの発生をより充分に抑えることが可能とな
る。
【００２７】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば上記実施の形態では、内部バリア層としてＴｉ膜を
用いたが、Ｔｉ膜に代えて、ＴｉＮ膜、あるいはモリブ
デン等の遷移金属を用いても同様の効果を得ることがで
きる。また、本発明の構造を持つ下層配線金属層をシリ
コン基板上に形成する例を示したが、配線金属層の上に
形成したものとしてもよい。そして、上記実施の形態で
用いた各種膜の材料や、膜厚等の具体的な数値は、各膜
の機能に支障がない範囲で適宜変更してよい。
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば上記実施の形態では、内部バリア層としてＴｉ膜を
用いたが、Ｔｉ膜に代えて、ＴｉＮ膜、あるいはモリブ
デン等の遷移金属を用いても同様の効果を得ることがで
きる。また、本発明の構造を持つ下層配線金属層をシリ
コン基板上に形成する例を示したが、配線金属層の上に
形成したものとしてもよい。そして、上記実施の形態で
用いた各種膜の材料や、膜厚等の具体的な数値は、各膜
の機能に支障がない範囲で適宜変更してよい。
【００２８】
【発明の効果】以上、詳細に説明したように、本発明の
半導体装置によれば、配線金属層本体の内部に内部バリ
アメタル層を設けたことによって、アルミウィスカーの
発生原因と考えられる層間絶縁膜の収縮・膨張が発生し
た際に、内部バリア層が内部応力を緩和し、さらにその
応力による配線金属層本体を構成する原子の拡散を抑制
する。したがって、アルミウィスカーが発生することが
なく、配線ショート等の不良によって歩留まりが低下す
るという従来の問題を解決することができる。また、本
発明の半導体装置の製造方法によれば、上記の効果を有
する半導体装置を作成することができる。
半導体装置によれば、配線金属層本体の内部に内部バリ
アメタル層を設けたことによって、アルミウィスカーの
発生原因と考えられる層間絶縁膜の収縮・膨張が発生し
た際に、内部バリア層が内部応力を緩和し、さらにその
応力による配線金属層本体を構成する原子の拡散を抑制
する。したがって、アルミウィスカーが発生することが
なく、配線ショート等の不良によって歩留まりが低下す
るという従来の問題を解決することができる。また、本
発明の半導体装置の製造方法によれば、上記の効果を有
する半導体装置を作成することができる。
【図１】 本発明の第１の実施の形態の半導体装置の製
造方法を工程順を追って示すプロセスフロー図である。
造方法を工程順を追って示すプロセスフロー図である。
【図２】 本発明の第２の実施の形態の半導体装置を示
す断面図である。
す断面図である。
【図３】 従来の半導体装置の製造方法の一例を示すプ
ロセスフロー図である。
ロセスフロー図である。
【図４】 従来の半導体装置の他の例を示す断面図であ
る。
る。
２０ シリコン基板（半導体基板） ２１ Ｔｉ膜（バリアメタル層） ２２ ＴｉＮ膜（バリアメタル層） ２３ａ，２３ｂ，２３ｃ ＡｌＳｉＣｕ膜（配線金属層
本体） ２４，２４ａ，２４ｂ Ｔｉ膜（内部バリアメタル層） ２５ ＴｉＮ膜（反射防止膜） ２６，２９ フォトレジスト ２７ 下層金属配線層 ２８ 層間絶縁膜 ３０ スルーホール ３１ Ｔｉ膜（上層金属配線層） ３２ ＴｉＮ膜（上層金属配線層）
本体） ２４，２４ａ，２４ｂ Ｔｉ膜（内部バリアメタル層） ２５ ＴｉＮ膜（反射防止膜） ２６，２９ フォトレジスト ２７ 下層金属配線層 ２８ 層間絶縁膜 ３０ スルーホール ３１ Ｔｉ膜（上層金属配線層） ３２ ＴｉＮ膜（上層金属配線層）
Claims (6)
- 【請求項１】 多層の配線金属層を有する半導体装置に
おいて、 それら配線金属層のうちの少なくとも１層が、半導体基
板または当該配線金属層の下層の配線金属層に対するバ
リアメタル層と、配線金属層本体と、この配線金属層本
体の内部に形成されて内部応力を緩和する内部バリアメ
タル層と、反射防止膜を含む、４層以上の金属膜によっ
て構成されていることを特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、 前記内部バリアメタル層が、チタンまたはチタン窒化物
からなることを特徴とする半導体装置。 - 【請求項３】 請求項１に記載の半導体装置において、 前記内部バリアメタル層が、モリブデン等の遷移金属か
らなることを特徴とする半導体装置。 - 【請求項４】 多層の配線金属層を有する半導体装置の
製造方法において、 半導体基板または当該配線金属層の下層の配線金属層上
に、これら半導体基板または配線金属層に対するバリア
メタル層、内部バリアメタル層を含む配線金属層本体、
反射防止膜を順次形成した後、パターニングすることに
より下層配線金属層を形成する工程と、この下層配線金
属層を覆う層間絶縁膜を形成する工程と、この層間絶縁
膜に前記下層配線金属層に達するスルーホールを形成す
る工程と、このスルーホールの内面を含む全面に上層配
線金属層を形成する工程、を有することを特徴とする半
導体装置の製造方法。 - 【請求項５】 請求項４に記載の半導体装置の製造方法
において、 前記内部バリアメタル層の材料として、チタンまたはチ
タン窒化物を用いることを特徴とする半導体装置の製造
方法。 - 【請求項６】 請求項４に記載の半導体装置の製造方法
において、 前記内部バリアメタル層の材料として、モリブデン等の
遷移金属を用いることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33421796A JPH10172971A (ja) | 1996-12-13 | 1996-12-13 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33421796A JPH10172971A (ja) | 1996-12-13 | 1996-12-13 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10172971A true JPH10172971A (ja) | 1998-06-26 |
Family
ID=18274866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33421796A Pending JPH10172971A (ja) | 1996-12-13 | 1996-12-13 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10172971A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100357194B1 (ko) * | 2000-12-15 | 2002-10-19 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 형성 방법 |
| KR100373708B1 (ko) * | 2000-07-24 | 2003-02-25 | 아남반도체 주식회사 | 반도체 소자의 금속 배선층 형성 방법 |
| US7303988B2 (en) | 2003-12-31 | 2007-12-04 | Dongbu Electronics Co., Ltd. | Methods of manufacturing multi-level metal lines in semiconductor devices |
| JP2013150017A (ja) * | 2006-06-29 | 2013-08-01 | Agere Systems Inc | 半導体デバイス製造において金属欠陥を改善する方法 |
| US8749071B2 (en) | 2012-07-11 | 2014-06-10 | Samsung Electronics Co., Ltd. | Semiconductor devices and the method of manufacturing the same |
-
1996
- 1996-12-13 JP JP33421796A patent/JPH10172971A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100373708B1 (ko) * | 2000-07-24 | 2003-02-25 | 아남반도체 주식회사 | 반도체 소자의 금속 배선층 형성 방법 |
| KR100357194B1 (ko) * | 2000-12-15 | 2002-10-19 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 형성 방법 |
| US7303988B2 (en) | 2003-12-31 | 2007-12-04 | Dongbu Electronics Co., Ltd. | Methods of manufacturing multi-level metal lines in semiconductor devices |
| JP2013150017A (ja) * | 2006-06-29 | 2013-08-01 | Agere Systems Inc | 半導体デバイス製造において金属欠陥を改善する方法 |
| US8749071B2 (en) | 2012-07-11 | 2014-06-10 | Samsung Electronics Co., Ltd. | Semiconductor devices and the method of manufacturing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990309 |