JPH10144955A - 発光素子アレイ及びその製造方法 - Google Patents
発光素子アレイ及びその製造方法Info
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- JPH10144955A JPH10144955A JP29999296A JP29999296A JPH10144955A JP H10144955 A JPH10144955 A JP H10144955A JP 29999296 A JP29999296 A JP 29999296A JP 29999296 A JP29999296 A JP 29999296A JP H10144955 A JPH10144955 A JP H10144955A
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Abstract
(57)【要約】
【課題】 安価で特性のよい電子写真プリントヘッドの
発光素子アレイを得る。 【解決手段】 複数のｐｎ接合を有するｎ型化合物半導
体層１２からなる複数のｎ型ブロック１９を有する基板
からなり、各ｎ型ブロックの各ｐｎ接合で構成するアレ
イ状発光素子のｎ型化合物半導体層１２に接続する共通
電極１７４及びｎ型半導体層の表面に形成された複数の
拡散領域１６に接続する個別電極１７３をｎ型ブロック
の同一表面に設け、共通電極と配線を介して接続する共
通電極パッド１７１及び複数の個別電極１７３と配線を
介して接続するライン配線パッド１７２の２つのパッド
を各ｎ型ブロック１９の同一表面にそれぞれ１個宛配設
したもの。
発光素子アレイを得る。 【解決手段】 複数のｐｎ接合を有するｎ型化合物半導
体層１２からなる複数のｎ型ブロック１９を有する基板
からなり、各ｎ型ブロックの各ｐｎ接合で構成するアレ
イ状発光素子のｎ型化合物半導体層１２に接続する共通
電極１７４及びｎ型半導体層の表面に形成された複数の
拡散領域１６に接続する個別電極１７３をｎ型ブロック
の同一表面に設け、共通電極と配線を介して接続する共
通電極パッド１７１及び複数の個別電極１７３と配線を
介して接続するライン配線パッド１７２の２つのパッド
を各ｎ型ブロック１９の同一表面にそれぞれ１個宛配設
したもの。
Description
【０００１】
【発明の属する技術分野】本発明は発光素子アレイ及び
その製造方法に関し、特に電子写真のプリントヘッドの
光源等に用いる発光素子（ＬＥＤともいう）アレイ及び
その製造方法に関するものである。
その製造方法に関し、特に電子写真のプリントヘッドの
光源等に用いる発光素子（ＬＥＤともいう）アレイ及び
その製造方法に関するものである。
【０００２】
【従来の技術】従来、電子写真のプリントヘッドの光源
に使用するＬＥＤアレイについては、例えば、文献の
「トリケップス（ＷＳ−６），光プリンタの設計，武木
田義祐監修，昭和６０年１０月３１日，（株）トリケッ
プス発行」に開示されたものがある。
に使用するＬＥＤアレイについては、例えば、文献の
「トリケップス（ＷＳ−６），光プリンタの設計，武木
田義祐監修，昭和６０年１０月３１日，（株）トリケッ
プス発行」に開示されたものがある。
【０００３】図１２は上記文献の１２６頁に掲載されて
いるＬＥＤアレイ構造の概要を模式的に示す要部説明図
である。図１２の下側図は上面斜視図であり、上側図は
Ｍ−Ｍ断面図である。一般的に、従来ＬＥＤアレイに使
用する基板はＩＩＩ−Ｖ族化合物半導体からなるもの
で、例えばＧａＡｓ1-x Ｐx エピタキシャル基板が使用
されていた。
いるＬＥＤアレイ構造の概要を模式的に示す要部説明図
である。図１２の下側図は上面斜視図であり、上側図は
Ｍ−Ｍ断面図である。一般的に、従来ＬＥＤアレイに使
用する基板はＩＩＩ−Ｖ族化合物半導体からなるもの
で、例えばＧａＡｓ1-x Ｐx エピタキシャル基板が使用
されていた。
【０００４】そして、接合形成の容易さからｎ型のＧａ
Ａｓ1-x Ｐx 基板１にｐ型不純物のＺｎ（亜鉛）を選択
的に拡散してｐ型拡散層２を形成し、ＬＥＤのエミッタ
領域３となるｐｎ接合を作成する。このｐｎ接合（発光
素子）を複数個整列させたものがＬＥＤアレイとして形
成される。この場合の形成工程中、Ｚｎをｎ型のＧａＡ
ｓ1-x Ｐx 基板１に選択拡散するために、半導体基板上
の拡散予定領域に開口部を有する図示しない拡散マスク
（ＳｉＮ等の絶縁膜）６を形成するのが一般的である。
Ａｓ1-x Ｐx 基板１にｐ型不純物のＺｎ（亜鉛）を選択
的に拡散してｐ型拡散層２を形成し、ＬＥＤのエミッタ
領域３となるｐｎ接合を作成する。このｐｎ接合（発光
素子）を複数個整列させたものがＬＥＤアレイとして形
成される。この場合の形成工程中、Ｚｎをｎ型のＧａＡ
ｓ1-x Ｐx 基板１に選択拡散するために、半導体基板上
の拡散予定領域に開口部を有する図示しない拡散マスク
（ＳｉＮ等の絶縁膜）６を形成するのが一般的である。
【０００５】拡散開口部を有する半導体基板表面全面を
露出させて、各開口部の領域の一部をも覆うような金属
等の導電体からなるＰ電極（電極パッドを兼用）４が形
成されている。そして、基板の裏面全面にＮ電極５を形
成するのが一般的である。以上のように従来のＬＥＤア
レイは、図１２に見られるように、それぞれのｐ型領域
（ｐ型拡散層２）にそれぞれ１個のＰ電極４が設けられ
る構造となっている。そして、Ｐ電極４−Ｎ電極５間に
電圧を印可して順電流を流すことによって、エミッタ領
域３から素子特有の光を放射するようになっている。
露出させて、各開口部の領域の一部をも覆うような金属
等の導電体からなるＰ電極（電極パッドを兼用）４が形
成されている。そして、基板の裏面全面にＮ電極５を形
成するのが一般的である。以上のように従来のＬＥＤア
レイは、図１２に見られるように、それぞれのｐ型領域
（ｐ型拡散層２）にそれぞれ１個のＰ電極４が設けられ
る構造となっている。そして、Ｐ電極４−Ｎ電極５間に
電圧を印可して順電流を流すことによって、エミッタ領
域３から素子特有の光を放射するようになっている。
【０００６】
【発明が解決しようとする課題】上述のような従来のＬ
ＥＤアレイ及びその製造方法では、次の１）〜３）に述
べるような解決すべき問題点があった。 １）電極パッドとＬＥＤが１：１となっているので、例
えば１２００ＤＰＩ（ＤＰＩ：ドットパーインチ）のよ
うな高密度アレイとした場合に、電極パッドの占める割
合（密度）が高くなり、配線パターン形成が困難にな
る。 ２）配線密度が非常に高くなり、ＩＣとの接続が困難に
なる。 ３）そのため、実装コストが非常に高くなる。
ＥＤアレイ及びその製造方法では、次の１）〜３）に述
べるような解決すべき問題点があった。 １）電極パッドとＬＥＤが１：１となっているので、例
えば１２００ＤＰＩ（ＤＰＩ：ドットパーインチ）のよ
うな高密度アレイとした場合に、電極パッドの占める割
合（密度）が高くなり、配線パターン形成が困難にな
る。 ２）配線密度が非常に高くなり、ＩＣとの接続が困難に
なる。 ３）そのため、実装コストが非常に高くなる。
【０００７】
【課題を解決するための手段】本発明に係る発光素子ア
レイは、複数のｐｎ接合を有するｎ型半導体層が構成す
る複数のｎ型ブロックを有する基板からなり、各ｐｎ接
合をアレイ状の発光素子として構成する発光素子アレイ
であって、ｎ型半導体層に接続するｎ型共通電極及びｎ
型半導体層の表面に形成された複数のｐ型拡散領域に接
続するｐ型個別電極をｎ型ブロックの同一表面に設け、
ｎ型共通電極と配線を介して接続する共通電極パッド及
びｎ型ブロック内の同順位のｐ型個別電極と配線を介し
て接続するライン配線パッドの２つのパッドを各ｎ型ブ
ロックの同一表面にそれぞれ１個宛配設したものであ
る。ここで、上記の複数の発光素子アレイのｎ型ブロッ
クは、同一基板上のｎ型半導体層を分離溝により分割・
形成されたものであることがよい。また、共通電極パッ
ド及びライン配線パッドの２つのパッドをｐｎ接合に対
して同一側に配設したものであることが望ましく、ある
いは、共通電極パッドをｐｎ接合に対してライン配線と
反対側に配設したものであってもよい。
レイは、複数のｐｎ接合を有するｎ型半導体層が構成す
る複数のｎ型ブロックを有する基板からなり、各ｐｎ接
合をアレイ状の発光素子として構成する発光素子アレイ
であって、ｎ型半導体層に接続するｎ型共通電極及びｎ
型半導体層の表面に形成された複数のｐ型拡散領域に接
続するｐ型個別電極をｎ型ブロックの同一表面に設け、
ｎ型共通電極と配線を介して接続する共通電極パッド及
びｎ型ブロック内の同順位のｐ型個別電極と配線を介し
て接続するライン配線パッドの２つのパッドを各ｎ型ブ
ロックの同一表面にそれぞれ１個宛配設したものであ
る。ここで、上記の複数の発光素子アレイのｎ型ブロッ
クは、同一基板上のｎ型半導体層を分離溝により分割・
形成されたものであることがよい。また、共通電極パッ
ド及びライン配線パッドの２つのパッドをｐｎ接合に対
して同一側に配設したものであることが望ましく、ある
いは、共通電極パッドをｐｎ接合に対してライン配線と
反対側に配設したものであってもよい。
【０００８】さらに、上述の発光素子において、ｎ型ブ
ロック内の同順位のｐ型個別電極と配線を介して接続す
るライン配線は、ライン配線１本に対して複数のライン
配線パッドを設ける構造としたものであっても良く、あ
るいは、ｎ型ブロック内の同順位のｐ型個別電極と配線
を介して接続するライン配線は、チップ内のマトリック
ス配線を複数のセクションに分割した構造としたもので
あってもよい。
ロック内の同順位のｐ型個別電極と配線を介して接続す
るライン配線は、ライン配線１本に対して複数のライン
配線パッドを設ける構造としたものであっても良く、あ
るいは、ｎ型ブロック内の同順位のｐ型個別電極と配線
を介して接続するライン配線は、チップ内のマトリック
ス配線を複数のセクションに分割した構造としたもので
あってもよい。
【０００９】そして、本発明に係る発光素子アレイの製
造方法は、その製造工程において、少なくとも次の１）
〜５）の工程の一つを実施するものである。 １）分離溝形成工程前にｐ型拡散領域の形成工程及び電
極・配線パターン形成工程を実施する。 ２）コンタクト形成によるｎ型共通電極形成前にｐ型個
別電極を形成・シンターする。 ３）ｐ型個別電極の形成・シンター後にＡｕ合金−Ａｌ
系配線のコンタクトを有する共通電極配線・パッド形成
を実施する。 ４）１層目のＡｌ系配線上に酸化防止膜を形成し、２層
目のＡｌ系配線とのコンタクトを形成する。 ５）共通電極のコンタクトはＡｕ合金電極とし、絶縁膜
上はＡｌ系配線として配線形成を行う。
造方法は、その製造工程において、少なくとも次の１）
〜５）の工程の一つを実施するものである。 １）分離溝形成工程前にｐ型拡散領域の形成工程及び電
極・配線パターン形成工程を実施する。 ２）コンタクト形成によるｎ型共通電極形成前にｐ型個
別電極を形成・シンターする。 ３）ｐ型個別電極の形成・シンター後にＡｕ合金−Ａｌ
系配線のコンタクトを有する共通電極配線・パッド形成
を実施する。 ４）１層目のＡｌ系配線上に酸化防止膜を形成し、２層
目のＡｌ系配線とのコンタクトを形成する。 ５）共通電極のコンタクトはＡｕ合金電極とし、絶縁膜
上はＡｌ系配線として配線形成を行う。
【００１０】
［第１の実施の形態］図１は本発明によるＬＥＤアレイ
の第１の実施の形態を示す模式要部説明図である。図１
においては、ＬＥＤアレイの上面図（上図）、上面図の
Ａ−Ａ断面図（左中図）、上面図のＢ−Ｂ断面図（左下
図）及び上面図のＣ−Ｃ断面図（右中図）が示されてい
る。なお、以下の各実施の形態における図面と同様に、
図１は本発明が理解できる限り模式的に示したものであ
り、寸法など本発明を限定するものではない。
の第１の実施の形態を示す模式要部説明図である。図１
においては、ＬＥＤアレイの上面図（上図）、上面図の
Ａ−Ａ断面図（左中図）、上面図のＢ−Ｂ断面図（左下
図）及び上面図のＣ−Ｃ断面図（右中図）が示されてい
る。なお、以下の各実施の形態における図面と同様に、
図１は本発明が理解できる限り模式的に示したものであ
り、寸法など本発明を限定するものではない。
【００１１】基板は半絶縁性化合物半導体上にｎ型化合
物半導体をエピタキシャル成長した構造のものを使用し
た。半絶縁性基板１１は、例えばＩＩＩ−Ｖ族化合物半
導体のＧａＡｓウエハーで、ｎ型化合物半導体層１２は
Ａｌx Ｇａ1-x Ａｓエピタキシャル成長層である。組成
Ｘは所望の発光波長により定めることができる。
物半導体をエピタキシャル成長した構造のものを使用し
た。半絶縁性基板１１は、例えばＩＩＩ−Ｖ族化合物半
導体のＧａＡｓウエハーで、ｎ型化合物半導体層１２は
Ａｌx Ｇａ1-x Ａｓエピタキシャル成長層である。組成
Ｘは所望の発光波長により定めることができる。
【００１２】ｎ型化合物半導体層１２は分離溝１８によ
って複数のｎ型ブロック１９に分割されている。各ｎ型
ブロック１９には、Ｚｎを選択拡散して形成した複数の
ｐ型の拡散領域１６とｎ型化合物半導体層１２とによっ
て複数のｐｎ接合が形成されている。ｐｎ接合の拡散領
域１６上は、Ａ−Ａ断面図に見られるように、層間絶縁
膜１３，１４及び絶縁膜１５を貫く拡散開口部（発光
部）１６１が形成されている。すなわち、ｐｎ接合部で
発光された光はこの開口部から外へ放射されるようにな
っている。
って複数のｎ型ブロック１９に分割されている。各ｎ型
ブロック１９には、Ｚｎを選択拡散して形成した複数の
ｐ型の拡散領域１６とｎ型化合物半導体層１２とによっ
て複数のｐｎ接合が形成されている。ｐｎ接合の拡散領
域１６上は、Ａ−Ａ断面図に見られるように、層間絶縁
膜１３，１４及び絶縁膜１５を貫く拡散開口部（発光
部）１６１が形成されている。すなわち、ｐｎ接合部で
発光された光はこの開口部から外へ放射されるようにな
っている。
【００１３】各ｎ型ブロック１９にはｐｎ接合近傍にオ
ーミック電極によるｎ側電極としての共通電極１７４を
設け、各ｐｎ接合にはオーミックコンタクト電極による
ｐ側電極としての個別電極１７３を設けている。個別電
極１７３は層間絶縁膜１３及び層間絶縁膜１４によって
ｎ型化合物半導体層１２と絶縁されている。そして、共
通電極１７４は例えばＡｕ合金で形成され、個別電極１
７３はＡｌ又はＡｌを含む金属によって形成される。
ーミック電極によるｎ側電極としての共通電極１７４を
設け、各ｐｎ接合にはオーミックコンタクト電極による
ｐ側電極としての個別電極１７３を設けている。個別電
極１７３は層間絶縁膜１３及び層間絶縁膜１４によって
ｎ型化合物半導体層１２と絶縁されている。そして、共
通電極１７４は例えばＡｕ合金で形成され、個別電極１
７３はＡｌ又はＡｌを含む金属によって形成される。
【００１４】また、共通電極１７４からは、個別電極１
７３と同様に層間絶縁膜１３及び層間絶縁膜１４によっ
て基板と絶縁された配線によって共通電極パッド１７１
と接続されている。そして、各ｐｎ接合に設けられた個
別電極１７３は、各ｎ型ブロック１９内の同順位の電極
が、１本の配線によって接続されている。ここで、共通
電極（ｎ側電極）１７４と個別電極（ｐ側電極）１７３
を構成する配線を１層目配線１７５と呼び、各ｎ型ブロ
ック１９内の同順位の電極と接続する配線を２層目配線
１７６と呼ぶ。
７３と同様に層間絶縁膜１３及び層間絶縁膜１４によっ
て基板と絶縁された配線によって共通電極パッド１７１
と接続されている。そして、各ｐｎ接合に設けられた個
別電極１７３は、各ｎ型ブロック１９内の同順位の電極
が、１本の配線によって接続されている。ここで、共通
電極（ｎ側電極）１７４と個別電極（ｐ側電極）１７３
を構成する配線を１層目配線１７５と呼び、各ｎ型ブロ
ック１９内の同順位の電極と接続する配線を２層目配線
１７６と呼ぶ。
【００１５】２層目配線１７６は分離溝１８を跨ぐの
で、分離溝１８は絶縁膜１５によって平坦化している。
本発明においては２層目配線１７６は、この絶縁膜１５
を層間絶縁膜として使用している。この場合、層間絶縁
膜の機能から明らかなように、１層目配線１７５と２層
目配線１７６の間の層間絶縁膜に関しては、平坦化用の
絶縁膜１５を設けた上に他の絶縁膜をもう１層設けても
よい。
で、分離溝１８は絶縁膜１５によって平坦化している。
本発明においては２層目配線１７６は、この絶縁膜１５
を層間絶縁膜として使用している。この場合、層間絶縁
膜の機能から明らかなように、１層目配線１７５と２層
目配線１７６の間の層間絶縁膜に関しては、平坦化用の
絶縁膜１５を設けた上に他の絶縁膜をもう１層設けても
よい。
【００１６】２層目配線１７６のライン数は、１つのｎ
型ブロック１９内に存在するｐｎ接合の数、すなわち１
つのｎ型ブロック１９内の個別電極１７３の数と同数で
ある。各共通電極１７４と２層目配線１７６の各ライン
には、それぞれ１個ずつ駆動ＩＣ（図示せず）へ接続す
るための共通電極パッド１７１とライン配線パッド１７
２を設けている。これらの電極パッドは、ｐｎ接合アレ
イに対して全て同一の側に設けている。このように同一
側に設けることにより、駆動ＩＣはｐｎ接合アレイチッ
プに対して同一の側に設置することができ、基板の幅を
狭くすること、駆動ＩＣの数を減らすことが可能とな
る。
型ブロック１９内に存在するｐｎ接合の数、すなわち１
つのｎ型ブロック１９内の個別電極１７３の数と同数で
ある。各共通電極１７４と２層目配線１７６の各ライン
には、それぞれ１個ずつ駆動ＩＣ（図示せず）へ接続す
るための共通電極パッド１７１とライン配線パッド１７
２を設けている。これらの電極パッドは、ｐｎ接合アレ
イに対して全て同一の側に設けている。このように同一
側に設けることにより、駆動ＩＣはｐｎ接合アレイチッ
プに対して同一の側に設置することができ、基板の幅を
狭くすること、駆動ＩＣの数を減らすことが可能とな
る。
【００１７】上述の電極パッドは分離溝１８の上にかか
ることのないように配設されるが、電極パッド数と配置
の仕方は各ｎ型ブロック１９内に設けるｐｎ接合の数と
ピッチによって決まる。このｐｎ接合の数とピッチの幅
により、電極パッドが一直線上に並べることができる
か、あるいは複数段になるかが決まる。共通電極パッド
１７１とライン配線パッド１７２のピッチは任意に決め
ることができる。本実施の形態では、共通電極パッド１
７１のピッチとライン配線パッド１７２のピッチはそれ
ぞれ等ピッチとなっている。
ることのないように配設されるが、電極パッド数と配置
の仕方は各ｎ型ブロック１９内に設けるｐｎ接合の数と
ピッチによって決まる。このｐｎ接合の数とピッチの幅
により、電極パッドが一直線上に並べることができる
か、あるいは複数段になるかが決まる。共通電極パッド
１７１とライン配線パッド１７２のピッチは任意に決め
ることができる。本実施の形態では、共通電極パッド１
７１のピッチとライン配線パッド１７２のピッチはそれ
ぞれ等ピッチとなっている。
【００１８】上述の第１の実施の形態では、半絶縁性化
合物半導体上にｎ型化合物半導体をエピタキシャル成長
した基板を使用したものについて説明したが、図２に示
す基板のように、高抵抗の Ｓｉ基板２３上に何らかの
構造のバッファー層である例えば半絶縁半導体層２２を
介して上面にｎ型半導体層２１を形成した構造を有する
基板を使用してもよい。
合物半導体上にｎ型化合物半導体をエピタキシャル成長
した基板を使用したものについて説明したが、図２に示
す基板のように、高抵抗の Ｓｉ基板２３上に何らかの
構造のバッファー層である例えば半絶縁半導体層２２を
介して上面にｎ型半導体層２１を形成した構造を有する
基板を使用してもよい。
【００１９】以上のように第１の実施の形態によれば、
複数のｐｎ接合を有する複数のブロックに分割されたｎ
型半導体層を配設し、ｎ側の共通電極を各ｎ型ブロック
に設け、各ｎ型ブロック内の同順位のｐ側の個別電極を
結線するためのライン配線を設け、ｐｎ接合に対して同
一の側に各ｎ側の共通電極と各ライン配線に一つずつ電
極配線を設けるようにしたので、下記の１）〜４）に示
すような効果が得られる。 １）ダイナミック駆動が可能な発光素子アレイが得られ
る。 ２）駆動ＩＣへの配線接続密度を下げることができる。 ３）電極パッドを１列に並べる構造とすることも可能
で、超高密度アレイでもチップサイズを小さくできる。 ４）ｐｎ接合アレイチップに対して、駆動ＩＣを片側に
並べることができるので、ｐｎ接合アレイチップと駆動
ＩＣを実装するための基板サイズを小さくすることがで
きる。この場合には駆動ＩＣの数も少なくすることがで
きる。
複数のｐｎ接合を有する複数のブロックに分割されたｎ
型半導体層を配設し、ｎ側の共通電極を各ｎ型ブロック
に設け、各ｎ型ブロック内の同順位のｐ側の個別電極を
結線するためのライン配線を設け、ｐｎ接合に対して同
一の側に各ｎ側の共通電極と各ライン配線に一つずつ電
極配線を設けるようにしたので、下記の１）〜４）に示
すような効果が得られる。 １）ダイナミック駆動が可能な発光素子アレイが得られ
る。 ２）駆動ＩＣへの配線接続密度を下げることができる。 ３）電極パッドを１列に並べる構造とすることも可能
で、超高密度アレイでもチップサイズを小さくできる。 ４）ｐｎ接合アレイチップに対して、駆動ＩＣを片側に
並べることができるので、ｐｎ接合アレイチップと駆動
ＩＣを実装するための基板サイズを小さくすることがで
きる。この場合には駆動ＩＣの数も少なくすることがで
きる。
【００２０】［第２の実施の形態］図３は本発明による
ＬＥＤアレイの第２の実施の形態を示す模式要部説明図
である。本実施の形態では、第１の実施の形態におい
て、１本のライン配線に対して、例えば複数のライン配
線パッド１７２−１ａ，…１７２−８ａ，１７２−１
ｂ，…１７２−８ｂ等を設けた構造である。
ＬＥＤアレイの第２の実施の形態を示す模式要部説明図
である。本実施の形態では、第１の実施の形態におい
て、１本のライン配線に対して、例えば複数のライン配
線パッド１７２−１ａ，…１７２−８ａ，１７２−１
ｂ，…１７２−８ｂ等を設けた構造である。
【００２１】１チップに含まれるｐｎ接合（発光素子領
域）の数が多い場合には、チップ長さが長くなる。従っ
て、各ｎ型ブロック１９内の同順位のｐｎ接合を結線す
るライン配線の長さが長くなる。また、チップ幅を狭く
する場合には、ライン配線幅を狭くすることによって省
スペースが可能である。ここで、配線の長さが長くなる
こと及び配線の幅が狭くなることは、いずれも配線の電
気抵抗が増加することを意味している。特にライン配線
の抵抗が高い場合にはライン電極パッドからの距離にし
たがって発生する電圧降下が無視できなくなって、各ド
ットの発光強度にばらつきが発生するようになりうる。
域）の数が多い場合には、チップ長さが長くなる。従っ
て、各ｎ型ブロック１９内の同順位のｐｎ接合を結線す
るライン配線の長さが長くなる。また、チップ幅を狭く
する場合には、ライン配線幅を狭くすることによって省
スペースが可能である。ここで、配線の長さが長くなる
こと及び配線の幅が狭くなることは、いずれも配線の電
気抵抗が増加することを意味している。特にライン配線
の抵抗が高い場合にはライン電極パッドからの距離にし
たがって発生する電圧降下が無視できなくなって、各ド
ットの発光強度にばらつきが発生するようになりうる。
【００２２】本実施の形態では、このような状況に対し
て、１本のライン配線の抵抗に応じて複数のライン電極
パッドを設けることにより、各発光素子の発光強度が均
一になるような構造としたものである。図３の構成で
は、複数に分割されたｎ型ブロックで８ブロックおき
に、同一のライン配線に接続する電極パッドを設けた構
造を示している。なお、本実施の形態の目的から明らか
なように、同一ラインに設ける電極パッド数は設計によ
り任意に設定できる。
て、１本のライン配線の抵抗に応じて複数のライン電極
パッドを設けることにより、各発光素子の発光強度が均
一になるような構造としたものである。図３の構成で
は、複数に分割されたｎ型ブロックで８ブロックおき
に、同一のライン配線に接続する電極パッドを設けた構
造を示している。なお、本実施の形態の目的から明らか
なように、同一ラインに設ける電極パッド数は設計によ
り任意に設定できる。
【００２３】以上のように第２の実施の形態によれば、
ライン配線１本に対して複数のライン配線パッドを設け
る構造としたので、下記の１）〜３）に示すような効果
が得られる。 １）ライン配線長が長くなったり、配線幅が狭まったり
あるいは配線の厚さが薄いことにより、ライン配線の抵
抗が高くなるような場合でも、電圧降下の影響を軽減で
き、発光強度のばらつき小さい発光素子のダイナミック
駆動が可能となる。 ２）ライン配線の設計マージンが大きくとれる。 ３）１チップ当たりのドット数を増大できる。
ライン配線１本に対して複数のライン配線パッドを設け
る構造としたので、下記の１）〜３）に示すような効果
が得られる。 １）ライン配線長が長くなったり、配線幅が狭まったり
あるいは配線の厚さが薄いことにより、ライン配線の抵
抗が高くなるような場合でも、電圧降下の影響を軽減で
き、発光強度のばらつき小さい発光素子のダイナミック
駆動が可能となる。 ２）ライン配線の設計マージンが大きくとれる。 ３）１チップ当たりのドット数を増大できる。
【００２４】［第３の実施の形態］図４は本発明による
ＬＥＤアレイの第３の実施の形態を示す模式要部説明図
である。本実施の形態の特徴は、１本のライン配線を、
ライン配線の分離箇所４１で、複数のラインに分割した
構造とした点にある。この場合、分割した各ライン配線
には、１個又は複数の電極パッドを設ける。図４で見る
と、分割した各ライン配線には、それぞれ１個のライン
配線パッド１７２が設けられている。
ＬＥＤアレイの第３の実施の形態を示す模式要部説明図
である。本実施の形態の特徴は、１本のライン配線を、
ライン配線の分離箇所４１で、複数のラインに分割した
構造とした点にある。この場合、分割した各ライン配線
には、１個又は複数の電極パッドを設ける。図４で見る
と、分割した各ライン配線には、それぞれ１個のライン
配線パッド１７２が設けられている。
【００２５】図４の基板構造、すなわち素子断面によっ
て示される構造は、第１の実施の形態で示した図１と同
様である。図１の構成及び構造は、その説明中で説明し
たので、この項では割愛する。上述のような本実施の形
態による発光素子構造により、チップ内でライン配線を
分割した各セクションの発光素子群は、それぞれ独立し
てダイナミック駆動が可能となる。従って、ＬＥＤ１ラ
インの駆動スピードを速くすることが可能となる。
て示される構造は、第１の実施の形態で示した図１と同
様である。図１の構成及び構造は、その説明中で説明し
たので、この項では割愛する。上述のような本実施の形
態による発光素子構造により、チップ内でライン配線を
分割した各セクションの発光素子群は、それぞれ独立し
てダイナミック駆動が可能となる。従って、ＬＥＤ１ラ
インの駆動スピードを速くすることが可能となる。
【００２６】なお、第３の実施の形態では、半絶縁性化
合物半導体上にｎ型化合物半導体をエピタキシャル成長
した基板を使用したものについて説明したが、図２に示
す基板のように、高抵抗の Ｓｉ基板２３上に何らかの
構造のバッファー層である例えば半絶縁半導体層２２を
介して上面にｎ型半導体層２１を形成した構造を有する
基板を使用してもよいが、これも第１の実施の形態で説
明した通りである。
合物半導体上にｎ型化合物半導体をエピタキシャル成長
した基板を使用したものについて説明したが、図２に示
す基板のように、高抵抗の Ｓｉ基板２３上に何らかの
構造のバッファー層である例えば半絶縁半導体層２２を
介して上面にｎ型半導体層２１を形成した構造を有する
基板を使用してもよいが、これも第１の実施の形態で説
明した通りである。
【００２７】以上のように第３の実施の形態によれば、
チップ内のマトリックス配線を複数のセクションに分割
した構造としたので、下記の１）〜３）に示すような効
果が得られる。 １）チップ内の複数のセクション毎に独立して、発光素
子のダイナミック駆動が可能となる。 ２）チップ内の複数のセクションを、同時に発光素子の
ダイナミック駆動ができるので、高速の駆動が可能であ
る。 ３）マトリックス配線を複数のセクションに分割するの
で、分割するセクション数によってライン配線の本数を
少なくすることができ、発光素子アレイのチップ幅を小
さくすることができる。
チップ内のマトリックス配線を複数のセクションに分割
した構造としたので、下記の１）〜３）に示すような効
果が得られる。 １）チップ内の複数のセクション毎に独立して、発光素
子のダイナミック駆動が可能となる。 ２）チップ内の複数のセクションを、同時に発光素子の
ダイナミック駆動ができるので、高速の駆動が可能であ
る。 ３）マトリックス配線を複数のセクションに分割するの
で、分割するセクション数によってライン配線の本数を
少なくすることができ、発光素子アレイのチップ幅を小
さくすることができる。
【００２８】［第４の実施の形態］本実施の形態では上
述の第１〜第３の実施の形態で述べた構造のＬＥＤアレ
イの製造方法を説明する。図５，図６，図７及び図８は
本発明によるＬＥＤアレイの製造方法の一実施の形態を
示す一連の要部工程説明図である。なお、各図を通して
付記した（ａ）〜（ｆ）が一連の工程順図となる。ここ
では、半絶縁性のＧａＡｓ基板５４上にｎ型化合物半導
体層のｎ型ＡｌxＧａ1-x Ａｓエピ（エピタキシャルの
略称）層５３を設けた構造のアレイ基板を使用した場合
の製造方法について、図の順番にしたがって説明する。
述の第１〜第３の実施の形態で述べた構造のＬＥＤアレ
イの製造方法を説明する。図５，図６，図７及び図８は
本発明によるＬＥＤアレイの製造方法の一実施の形態を
示す一連の要部工程説明図である。なお、各図を通して
付記した（ａ）〜（ｆ）が一連の工程順図となる。ここ
では、半絶縁性のＧａＡｓ基板５４上にｎ型化合物半導
体層のｎ型ＡｌxＧａ1-x Ａｓエピ（エピタキシャルの
略称）層５３を設けた構造のアレイ基板を使用した場合
の製造方法について、図の順番にしたがって説明する。
【００２９】図５の（ａ）：前記のアレイ基板上に選択
的に拡散開口部５１（左平面図では拡散開口部５１１）
を有する拡散マスク薄膜５２を形成する。薄膜材料は、
例えばＡｌＮ（窒化アルミニウム：絶縁物）を使用す
る。 図５の（ｂ）：Ｚｎを含む拡散源膜５６（例えば、Ｚｎ
ドープトシリカ膜）を膜付けした後、アニールキャップ
膜５５を膜付けする。この状態でアニール炉に入れ、例
えば６５０℃で１時間拡散アニールしてｐｎ接合を構成
する拡散領域５８を形成する。この条件で例えば拡散深
さ１〜１．５μｍの接合形成が可能である。拡散アニー
ル条件は、所望の拡散深さによって適宜調節する。
的に拡散開口部５１（左平面図では拡散開口部５１１）
を有する拡散マスク薄膜５２を形成する。薄膜材料は、
例えばＡｌＮ（窒化アルミニウム：絶縁物）を使用す
る。 図５の（ｂ）：Ｚｎを含む拡散源膜５６（例えば、Ｚｎ
ドープトシリカ膜）を膜付けした後、アニールキャップ
膜５５を膜付けする。この状態でアニール炉に入れ、例
えば６５０℃で１時間拡散アニールしてｐｎ接合を構成
する拡散領域５８を形成する。この条件で例えば拡散深
さ１〜１．５μｍの接合形成が可能である。拡散アニー
ル条件は、所望の拡散深さによって適宜調節する。
【００３０】図６の（ｃ）：上述のようにして選択的に
ｐｎ接合形成後、拡散源膜５６を除去してｎ側電極（ｎ
側オーミックコンタクト）形成領域の基板表面を露出さ
せ、コンタクト形成用の共通電極形成開口部５２１を形
成する。この工程では、分離溝形成予定領域５２２上の
拡散マスク薄膜５２（ＡｌＮ）も除去する。
ｐｎ接合形成後、拡散源膜５６を除去してｎ側電極（ｎ
側オーミックコンタクト）形成領域の基板表面を露出さ
せ、コンタクト形成用の共通電極形成開口部５２１を形
成する。この工程では、分離溝形成予定領域５２２上の
拡散マスク薄膜５２（ＡｌＮ）も除去する。
【００３１】図６の（ｄ）：次に層間絶縁性を高めるた
めに発光部とｎ型電極形成領域に開口部を有するＳｉＮ
膜６０を拡散マスク薄膜５２上に形成する。ＳｉＮ膜６
０の形成後、標準的フォトリソグラフィー技術とドライ
エッチングにより、拡散マスク薄膜５２の開口部箇所に
開口部を形成する。この時分離溝形成予定領域上のＳｉ
Ｎ膜６０も除去する。さらに、発光開口部にコンタクト
を有するＡｌ系のｐ側電極５９のパターンを形成する。
以上の各パターン形成工程では、標準的フォトリソグラ
フィー技術とＳｉＮのパターンの形成はドライエッチン
グ技術により、Ａｌ配線形成はウエットエッチングの技
術を適用する。Ａｌ系配線の形成によりリフトオフの技
術を用いることも可能である。そして、Ａｌ系のｐ側電
極５９のパターンを形成した後、良好なオーミックコン
タクトを得るために、全体をシンターする。
めに発光部とｎ型電極形成領域に開口部を有するＳｉＮ
膜６０を拡散マスク薄膜５２上に形成する。ＳｉＮ膜６
０の形成後、標準的フォトリソグラフィー技術とドライ
エッチングにより、拡散マスク薄膜５２の開口部箇所に
開口部を形成する。この時分離溝形成予定領域上のＳｉ
Ｎ膜６０も除去する。さらに、発光開口部にコンタクト
を有するＡｌ系のｐ側電極５９のパターンを形成する。
以上の各パターン形成工程では、標準的フォトリソグラ
フィー技術とＳｉＮのパターンの形成はドライエッチン
グ技術により、Ａｌ配線形成はウエットエッチングの技
術を適用する。Ａｌ系配線の形成によりリフトオフの技
術を用いることも可能である。そして、Ａｌ系のｐ側電
極５９のパターンを形成した後、良好なオーミックコン
タクトを得るために、全体をシンターする。
【００３２】図７の（ｅ）：次に、共通電極形成開口部
５２１にＡｕ合金のパターンをリフトオフ法によって形
成し、共通電極パターン５９３を形成する。共通電極パ
ターン５９３の形成後、良好なオーミックコンタクトを
得るために、全体をシンターする。 図８の（ｆ）：さらに、共通電極パターン５９３、共通
電極パッド５９２とライン配線パッド５９１を形成す
る。配線は、例えばＡｌ系金属で作成する。Ａｌ系金属
で配線することにより、絶縁膜と配線の間の密着性を良
好に保つことが可能である。Ａｌ系金属配線は、例えば
Ｎｉ（ニッケル）等で被覆することにより配線表面の酸
化を防止するようにしている。
５２１にＡｕ合金のパターンをリフトオフ法によって形
成し、共通電極パターン５９３を形成する。共通電極パ
ターン５９３の形成後、良好なオーミックコンタクトを
得るために、全体をシンターする。 図８の（ｆ）：さらに、共通電極パターン５９３、共通
電極パッド５９２とライン配線パッド５９１を形成す
る。配線は、例えばＡｌ系金属で作成する。Ａｌ系金属
で配線することにより、絶縁膜と配線の間の密着性を良
好に保つことが可能である。Ａｌ系金属配線は、例えば
Ｎｉ（ニッケル）等で被覆することにより配線表面の酸
化を防止するようにしている。
【００３３】次に、ｎ型ブロックを分離溝によって分離
する工程を図９の（ａ），（ｂ）及び図１０の（ｃ）に
示す工程説明図により説明する。なお、各図ではＬＥＤ
アレイの構造は図示を省略しており、ｎ型ブロックの分
離方法のみに注目して図示している。
する工程を図９の（ａ），（ｂ）及び図１０の（ｃ）に
示す工程説明図により説明する。なお、各図ではＬＥＤ
アレイの構造は図示を省略しており、ｎ型ブロックの分
離方法のみに注目して図示している。
【００３４】図９の（ａ）：まず、半絶縁性基板６１上
に形成されたｎ型化合物半導体エピ層６５からなる基板
を用い、さらにその上に１層目絶縁膜６３と２層目絶縁
膜６４を設けておき、まず分離溝形成領域の１層目絶縁
膜６３と２層目絶縁膜６４に絶縁膜開口部６３ａを形成
する。ここまでは図８の（ｆ）で説明した製造工程で形
成されている。すなわち１層目絶縁膜６３の開口部は図
６の（ｃ）の工程で、２層目絶縁膜は図６の（ｄ）の工
程で除去されている。そして、この絶縁膜開口部６３ａ
より狭い幅の開口部６２ａを有するネガレジストパター
ン６２を形成する。これは後工程で分離溝形成後、分離
溝上に庇（ひさし）が残らないようにするためである。
次に、開口部６２ａを介してリン酸過水（リン酸＋過酸
化水素水＋水）でｎ型エピ層６５及び半絶縁性基板６１
の表面側の一部をエッチングし、分離溝６１１を形成す
る。
に形成されたｎ型化合物半導体エピ層６５からなる基板
を用い、さらにその上に１層目絶縁膜６３と２層目絶縁
膜６４を設けておき、まず分離溝形成領域の１層目絶縁
膜６３と２層目絶縁膜６４に絶縁膜開口部６３ａを形成
する。ここまでは図８の（ｆ）で説明した製造工程で形
成されている。すなわち１層目絶縁膜６３の開口部は図
６の（ｃ）の工程で、２層目絶縁膜は図６の（ｄ）の工
程で除去されている。そして、この絶縁膜開口部６３ａ
より狭い幅の開口部６２ａを有するネガレジストパター
ン６２を形成する。これは後工程で分離溝形成後、分離
溝上に庇（ひさし）が残らないようにするためである。
次に、開口部６２ａを介してリン酸過水（リン酸＋過酸
化水素水＋水）でｎ型エピ層６５及び半絶縁性基板６１
の表面側の一部をエッチングし、分離溝６１１を形成す
る。
【００３５】図９の（ｂ）：ついで、ネガレジストパタ
ーン６２を除去した後、分離溝６１１をポリイミド樹脂
を用いて充填し、平坦化することにより、平坦化膜６６
を形成する。 図１０の（ｃ）：さらに、１層目配線６７と２層目配線
６８をコンタクトさせる箇所及びパッド形成位置にコン
タクトホール６９を形成した後、Ａｌ配線パターン７
２，７５を形成する。すなわち、共通電極パッド７０と
共通電極７１とを接続するＡｌ配線パターン７２、ライ
ン配線パッド７３と拡散領域７４とを結ぶＡｌ配線パタ
ーン７５を標準的フォトリソグラフィー技術とウェット
エッチングの手法を適用して形成する。
ーン６２を除去した後、分離溝６１１をポリイミド樹脂
を用いて充填し、平坦化することにより、平坦化膜６６
を形成する。 図１０の（ｃ）：さらに、１層目配線６７と２層目配線
６８をコンタクトさせる箇所及びパッド形成位置にコン
タクトホール６９を形成した後、Ａｌ配線パターン７
２，７５を形成する。すなわち、共通電極パッド７０と
共通電極７１とを接続するＡｌ配線パターン７２、ライ
ン配線パッド７３と拡散領域７４とを結ぶＡｌ配線パタ
ーン７５を標準的フォトリソグラフィー技術とウェット
エッチングの手法を適用して形成する。
【００３６】以上のように第４の実施の形態によれば、
上述のような方法でＬＥＤアレイを製造するので、下記
の１）〜５）に示すような効果が得られる。 １）分離溝形成前に拡散工程と電極・配線パターン形成
工程を実施するので、拡散と電極・配線パターン形成が
分離溝の影響を受けない。また、平坦化膜形成がｐ側コ
ンタクト形成やシンター工程の影響を受けない。 ２）ｎ型コンタクト（ｎ側電極）形成前にｐ型コンタク
ト（ｐ側電極）を形成・シンターするので、ｎ型コンタ
クトがシンターの影響を受けない。
上述のような方法でＬＥＤアレイを製造するので、下記
の１）〜５）に示すような効果が得られる。 １）分離溝形成前に拡散工程と電極・配線パターン形成
工程を実施するので、拡散と電極・配線パターン形成が
分離溝の影響を受けない。また、平坦化膜形成がｐ側コ
ンタクト形成やシンター工程の影響を受けない。 ２）ｎ型コンタクト（ｎ側電極）形成前にｐ型コンタク
ト（ｐ側電極）を形成・シンターするので、ｎ型コンタ
クトがシンターの影響を受けない。
【００３７】３）ｐ型コンタクト形成・シンター後に共
通電極配線、パッド形成を実施するので、Ａｕ合金−Ａ
ｌ系配線のコンタクトがシンターの影響を受けない。 ４）１層目のＡｌ系配線膜上にＮｉ等の酸化防止膜を形
成するので、２層目のＡｌ系配線とのコンタクト抵抗を
低いまま保持できる。 ５）共通電極配線をコンタクトはＡｕ合金電極、絶縁膜
上はＡｌ系配線としたので、絶縁膜と配線の密着性を良
好に保つことができる。
通電極配線、パッド形成を実施するので、Ａｕ合金−Ａ
ｌ系配線のコンタクトがシンターの影響を受けない。 ４）１層目のＡｌ系配線膜上にＮｉ等の酸化防止膜を形
成するので、２層目のＡｌ系配線とのコンタクト抵抗を
低いまま保持できる。 ５）共通電極配線をコンタクトはＡｕ合金電極、絶縁膜
上はＡｌ系配線としたので、絶縁膜と配線の密着性を良
好に保つことができる。
【００３８】［第５の実施の形態］図１１は本発明の第
５の実施の形態を示すＬＥＤアレイの別の態様を示す模
式構成説明図である。なお、図１１は前述の第４の実施
の形態で説明した図１０の（ｃ）の説明図と対応する構
成説明図となっている。
５の実施の形態を示すＬＥＤアレイの別の態様を示す模
式構成説明図である。なお、図１１は前述の第４の実施
の形態で説明した図１０の（ｃ）の説明図と対応する構
成説明図となっている。
【００３９】図１１においては、ｎ側共通電極の共通電
極パッド８０をｐｎ接合アレイ８１に対してライン配線
パッド８２と反対側に形成して配設したものである。こ
こで、ｐｎ接合アレイ８１の構成内容は、共通配線パタ
ーン７２ａ以外は図１０の（ｃ）のそれと同様である。
そして、この構成においては、共通電極パッド８０と共
通電極７１を接続する共通配線パターン７２ａは一方向
の単純な１層目配線で形成したものとなっている。
極パッド８０をｐｎ接合アレイ８１に対してライン配線
パッド８２と反対側に形成して配設したものである。こ
こで、ｐｎ接合アレイ８１の構成内容は、共通配線パタ
ーン７２ａ以外は図１０の（ｃ）のそれと同様である。
そして、この構成においては、共通電極パッド８０と共
通電極７１を接続する共通配線パターン７２ａは一方向
の単純な１層目配線で形成したものとなっている。
【００４０】以上のように第５の実施の形態によれば、
図の上下方向で示されるチップ幅は増加するが、ドット
密度が高いｐｎ接合アレイの場合には、より大きな配線
スペースを確保することができる利点がある。すなわ
ち、ｐｎ接合アレイに対してライン配線パッドと反対側
に共通電極パッドを設けるので、特に図の横方向の配線
スペースを確保できる効果がある。
図の上下方向で示されるチップ幅は増加するが、ドット
密度が高いｐｎ接合アレイの場合には、より大きな配線
スペースを確保することができる利点がある。すなわ
ち、ｐｎ接合アレイに対してライン配線パッドと反対側
に共通電極パッドを設けるので、特に図の横方向の配線
スペースを確保できる効果がある。
【００４１】上述の実施の形態では、ｎ型エピタキシャ
ル層の分離は分離溝により行ったが、ｐ型不純物の拡散
により分離帯を形成してもよい。この場合は、発光領域
の選択拡散工程よりも前に分離領域に選択的にｐ型不純
物の拡散を行えばよい。また、エピタキシャル層はＡｌ
ＧａＡｓ以外でも本発明は適用可能であることは明らか
である。さらに、ＡｌＧａＡｓ層をＧａＡｓ基板の上に
成長させた基板では、ＡｌＧａＡｓ層とＧａＡｓ基板の
間に、結晶性を良くする目的で、ＧａＡｓエピタキシャ
ル層のようなバッファー層を設けてもよい。
ル層の分離は分離溝により行ったが、ｐ型不純物の拡散
により分離帯を形成してもよい。この場合は、発光領域
の選択拡散工程よりも前に分離領域に選択的にｐ型不純
物の拡散を行えばよい。また、エピタキシャル層はＡｌ
ＧａＡｓ以外でも本発明は適用可能であることは明らか
である。さらに、ＡｌＧａＡｓ層をＧａＡｓ基板の上に
成長させた基板では、ＡｌＧａＡｓ層とＧａＡｓ基板の
間に、結晶性を良くする目的で、ＧａＡｓエピタキシャ
ル層のようなバッファー層を設けてもよい。
【００４２】
【発明の効果】以上のように本発明によれば、複数のｐ
ｎ接合を有するｎ型半導体層が構成する複数のｎ型ブロ
ックを有する基板からなり、ｎ型半導体層に接続するｎ
型共通電極及びｎ型半導体層の表面に形成された複数の
ｐ型拡散領域に接続するｐ型個別電極をｎ型ブロックの
同一表面に設け、ｎ型共通電極と配線を介して接続する
共通電極パッド及びｎ型ブロック内の同順位のｐ型個別
電極と配線を介して接続するライン配線パッドの２つの
パッドを各ｎ型ブロックの同一表面にそれぞれ１個宛配
設したから、 １）ダイナミック駆動が可能な発光素子アレイが得られ
る。 ２）駆動ＩＣへの配線接続密度を下げることができる。 ３）電極パッドを１列に並べる構造とすることも可能
で、超高密度アレイでもチップサイズを小さくできる。 ４）ｐｎ接合アレイチップに対して、駆動ＩＣを片側に
並べることができるので、ｐｎ接合アレイチップと駆動
ＩＣを実装するための基板サイズを小さくすることがで
きる。等のような優れた効果が得られる。
ｎ接合を有するｎ型半導体層が構成する複数のｎ型ブロ
ックを有する基板からなり、ｎ型半導体層に接続するｎ
型共通電極及びｎ型半導体層の表面に形成された複数の
ｐ型拡散領域に接続するｐ型個別電極をｎ型ブロックの
同一表面に設け、ｎ型共通電極と配線を介して接続する
共通電極パッド及びｎ型ブロック内の同順位のｐ型個別
電極と配線を介して接続するライン配線パッドの２つの
パッドを各ｎ型ブロックの同一表面にそれぞれ１個宛配
設したから、 １）ダイナミック駆動が可能な発光素子アレイが得られ
る。 ２）駆動ＩＣへの配線接続密度を下げることができる。 ３）電極パッドを１列に並べる構造とすることも可能
で、超高密度アレイでもチップサイズを小さくできる。 ４）ｐｎ接合アレイチップに対して、駆動ＩＣを片側に
並べることができるので、ｐｎ接合アレイチップと駆動
ＩＣを実装するための基板サイズを小さくすることがで
きる。等のような優れた効果が得られる。
【図１】本発明によるＬＥＤアレイの第１の実施の形態
を示す模式要部説明図である。
を示す模式要部説明図である。
【図２】本発明で使用することの可能な他の基板の例を
示す説明図である。
示す説明図である。
【図３】本発明によるＬＥＤアレイの第２の実施の形態
を示す模式要部説明図である。
を示す模式要部説明図である。
【図４】本発明によるＬＥＤアレイの第３の実施の形態
を示す模式要部説明図である。
を示す模式要部説明図である。
【図５】本発明の第４の実施の形態としてＬＥＤアレイ
の製造方法の一実施の形態を示す一連の要部工程説明図
である。
の製造方法の一実施の形態を示す一連の要部工程説明図
である。
【図６】本発明の第４の実施の形態としてＬＥＤアレイ
の製造方法の一実施の形態を示す一連の要部工程説明図
である。
の製造方法の一実施の形態を示す一連の要部工程説明図
である。
【図７】本発明の第４の実施の形態としてＬＥＤアレイ
の製造方法の一実施の形態を示す一連の要部工程説明図
である。
の製造方法の一実施の形態を示す一連の要部工程説明図
である。
【図８】本発明の第４の実施の形態としてＬＥＤアレイ
の製造方法の一実施の形態を示す一連の要部工程説明図
である。
の製造方法の一実施の形態を示す一連の要部工程説明図
である。
【図９】本発明のｎ型ブロックを分離溝で分離する工程
を示す工程説明図である。
を示す工程説明図である。
【図１０】本発明のｎ型ブロックを分離溝で分離する工
程を示す工程説明図である。
程を示す工程説明図である。
【図１１】本発明の第５の実施の形態を示すＬＥＤアレ
イの別の態様を示す模式構成説明図である。
イの別の態様を示す模式構成説明図である。
【図１２】文献に掲載されているＬＥＤアレイ構造を模
式的に示す要部説明図である。
式的に示す要部説明図である。
１ ｎ型のＧａＡｓ1-x Ｐx 基板 ２ ｐ型拡散層 ３ エミッタ領域 ４ Ｐ電極 ５ Ｎ電極 ６ 拡散マスク １１，６１ 半絶縁性基板 １２ ｎ型化合物半導体層 １３，１４ 層間絶縁膜 １５ 絶縁膜 １６，５８，７４ 拡散領域 １７，１７３ 個別電極 １８ 分離溝 １９ ｎ型ブロック １６１ 拡散開口部（発光部） １７１ 共通電極パッド １７２ ライン配線パッド １７４ 共通電極 １７５，６７ １層目配線 １７６，６８ ２層目配線 ２１ ｎ型半導体層 ２２ 半絶縁半導体層 ２３ Ｓｉ基板 ４１ ライン配線の分離箇所 ５１，５１１ 拡散開口部 ５２ 拡散マスク薄膜 ５３ ｎ型Ａｌx Ｇａ1-x Ａｓエピ層 ５４ ＧａＡｓ基板 ５５ アニールキャップ膜 ５６ 拡散源膜 ５９ ｐ側電極 ６０ ＳｉＮ膜 ５２１ 共通電極形成開口部 ５２２ 分離溝形成予定領域 ５９１ ライン配線パッド ５９２，７０ 共通電極パッド ５９３ 共通電極パターン ６１ 半絶縁性基板 ６２ ネガレジストパターン ６２ａ 開口部 ６３ １層目絶縁膜 ６３ａ 絶縁膜開口部 ６４ ２層目絶縁膜 ６５ ｎ型エピ層 ６６ 平坦化膜 ６９ コンタクトホール ６１１ 分離溝 ７０ 共通電極パッド ７１ 共通電極 ７２，７５ Ａｌ配線パターン ７２ａ 共通配線パターン ７３，８２ ライン配線パッド ８１ ｐｎ接合アレイ
Claims (11)
- 【請求項１】 複数のｐｎ接合を有するｎ型半導体層が
構成する複数のｎ型ブロックを有する基板からなり、前
記各ｐｎ接合をアレイ状の発光素子として構成する発光
素子アレイであって、 前記ｎ型半導体層に接続するｎ型共通電極及び前記ｎ型
半導体層の表面に形成された複数のｐ型拡散領域に接続
するｐ型個別電極を前記ｎ型ブロックの同一表面に設
け、前記ｎ型共通電極と配線を介して接続する共通電極
パッド及び前記ｎ型ブロック内の同順位の前記ｐ型個別
電極と配線を介して接続するライン配線パッドの２つの
パッドを前記各ｎ型ブロックの同一表面にそれぞれ１個
宛配設したことを特徴とする発光素子アレイ。 - 【請求項２】 複数のｎ型ブロックは同一基板上のｎ型
半導体層を分離溝により分割・形成されたものであるこ
とを特徴とする請求項１に記載の発光素子アレイ。 - 【請求項３】 共通電極パッド及びライン配線パッドの
２つのパッドをｐｎ接合に対して同一側に配設したこと
を特徴とする請求項１又は請求項２に記載の発光素子ア
レイ。 - 【請求項４】 共通電極パッドをｐｎ接合に対してライ
ン配線と反対側に配設したことを特徴とする請求項１又
は請求項２に記載の発光素子アレイ。 - 【請求項５】 ｎ型ブロック内の同順位のｐ型個別電極
と配線を介して接続するライン配線は、ライン配線１本
に対して複数のライン配線パッドを設ける構造としたこ
とを特徴とする請求項１に記載の発光素子アレイ。 - 【請求項６】 ｎ型ブロック内の同順位のｐ型個別電極
と配線を介して接続するライン配線は、チップ内のマト
リックス配線を複数のセクションに分割した構造とした
ことを特徴とする請求項１に記載の発光素子アレイ。 - 【請求項７】 請求項１〜請求項６記載の発光素子アレ
イを形成する発光素子アレイの製造方法において、分離
溝形成工程前にｐ型拡散領域の形成工程及び電極・配線
パターン形成工程を実施することを特徴とする発光素子
アレイの製造方法。 - 【請求項８】 請求項１〜請求項６記載の発光素子アレ
イを形成する発光素子アレイの製造方法において、コン
タクト形成によるｎ型共通電極形成前にｐ型個別電極を
形成・シンターすることを特徴とする発光素子アレイの
製造方法。 - 【請求項９】 請求項１〜請求項６記載の発光素子アレ
イを形成する発光素子アレイの製造方法において、ｐ型
個別電極の形成・シンター後にＡｕ合金−Ａｌ系配線の
コンタクトを有する共通電極配線・パッド形成を実施す
ることを特徴とする発光素子アレイの製造方法。 - 【請求項１０】 請求項１〜請求項６記載の発光素子ア
レイを形成する発光素子アレイの製造方法において、１
層目のＡｌ系配線上に酸化防止膜を形成し２層目のＡｌ
系配線とのコンタクトを形成することを特徴とする発光
素子アレイの製造方法。 - 【請求項１１】 請求項１〜請求項６記載の発光素子ア
レイを形成する発光素子アレイの製造方法において、共
通電極のコンタクトはＡｕ合金電極とし、絶縁膜上はＡ
ｌ系配線として配線形成を行うことを特徴とする発光素
子アレイの製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29999296A JP3185049B2 (ja) | 1996-11-12 | 1996-11-12 | 発光素子アレイ及びその製造方法 |
| US08/900,064 US5955747A (en) | 1996-07-25 | 1997-07-23 | High-density light-emitting-diode array utilizing a plurality of isolation channels |
| EP97112847A EP0821416B1 (en) | 1996-07-25 | 1997-07-25 | Light-emitting-diode array and fabrication method thereof |
| DE69707590T DE69707590T2 (de) | 1996-07-25 | 1997-07-25 | Leuchtdiodenanordnung und Verfahren zu ihrer Herstellung |
| US09/359,789 US6190935B1 (en) | 1996-07-25 | 1999-07-26 | Low-cost, high-density light-emitting-diode array and fabrication method thereof |
| US09/750,299 US6563138B2 (en) | 1996-07-25 | 2000-12-29 | Low-cost, high-density light-emitting-diode array and fabrication method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29999296A JP3185049B2 (ja) | 1996-11-12 | 1996-11-12 | 発光素子アレイ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10144955A true JPH10144955A (ja) | 1998-05-29 |
| JP3185049B2 JP3185049B2 (ja) | 2001-07-09 |
Family
ID=17879445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29999296A Expired - Fee Related JP3185049B2 (ja) | 1996-07-25 | 1996-11-12 | 発光素子アレイ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3185049B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004165535A (ja) * | 2002-11-15 | 2004-06-10 | Nippon Sheet Glass Co Ltd | 自己走査型発光素子アレイ |
| KR100644954B1 (ko) | 2003-08-08 | 2006-11-10 | 히다치 덴센 가부시끼가이샤 | 발광 다이오드 어레이 |
| JP2008227467A (ja) * | 2007-02-16 | 2008-09-25 | Canon Inc | 発光素子アレイチップおよび露光光源装置 |
| JP2009274449A (ja) * | 2009-01-28 | 2009-11-26 | Suzuka Fuji Xerox Co Ltd | Ｌｅｄ基板装置、ｌｅｄプリントヘッドおよび画像形成装置 |
| KR101138946B1 (ko) | 2005-02-04 | 2012-04-25 | 서울옵토디바이스주식회사 | 복수개의 발광셀들을 갖는 발광 소자 및 그것을 제조하는방법 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7287678B2 (en) | 2001-11-16 | 2007-10-30 | Vamco International Inc. | Method and apparatus for determining and setting material release mechanism timing for a material feed mechanism |
| JP4960665B2 (ja) | 2006-08-11 | 2012-06-27 | キヤノン株式会社 | 発光素子アレイ及び画像形成装置 |
| JP4908837B2 (ja) | 2005-12-13 | 2012-04-04 | キヤノン株式会社 | 発光素子アレイ及び画像形成装置 |
| KR101997104B1 (ko) * | 2018-02-21 | 2019-07-05 | 순천대학교 산학협력단 | 마이크로 어레이 발광 다이오드 및 이의 제조 방법 |
-
1996
- 1996-11-12 JP JP29999296A patent/JP3185049B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR101138946B1 (ko) | 2005-02-04 | 2012-04-25 | 서울옵토디바이스주식회사 | 복수개의 발광셀들을 갖는 발광 소자 및 그것을 제조하는방법 |
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| Publication number | Publication date |
|---|---|
| JP3185049B2 (ja) | 2001-07-09 |
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