JPH10142774A - Mask blank for electron beam exposure and production of mask for electron beam exposure - Google Patents
Mask blank for electron beam exposure and production of mask for electron beam exposureInfo
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- JPH10142774A JPH10142774A JP29632096A JP29632096A JPH10142774A JP H10142774 A JPH10142774 A JP H10142774A JP 29632096 A JP29632096 A JP 29632096A JP 29632096 A JP29632096 A JP 29632096A JP H10142774 A JPH10142774 A JP H10142774A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、電子線露光用マス
クブランク及び電子線露光用マスクの製造方法に関す
る。The present invention relates to a mask blank for electron beam exposure and a method for manufacturing a mask for electron beam exposure.
【０００２】[0002]
【従来の技術】近年、半導体集積回路の進歩は目ざまし
く、特にＤＲＡＭに代表されるメモリ素子の記憶容量は
３年ごとに４倍という大容量化が進展している。この進
歩は微細加工技術の進歩によるところが大きく、特にリ
ソグラフィー技術の進歩に依存するものである。2. Description of the Related Art In recent years, semiconductor integrated circuits have made remarkable progress, and in particular, the storage capacity of a memory element represented by a DRAM has been increasing four times every three years. This progress is largely due to advances in microfabrication technology, and in particular depends on advances in lithography technology.
【０００３】微細パターンを半導体基板であるウェーハ
上に形成するには、紫外光を光源とした縮小投影露光装
置いわゆるステッパーが用いられていたが、より微細パ
ターンを転写するために、光源の短波長化が行われ、水
銀ランプのｇ線（４３６ｎｍ）から同じ水銀ランプのｉ
線（３６５ｎｍ）へ、さらには弗化クリプトンガスを用
いたＫｒＦエキシマレーザ光（２４９ｎｍ）へと変化し
てきた。To form a fine pattern on a semiconductor substrate wafer, a reduction projection exposure apparatus using ultraviolet light as a light source, a so-called stepper, has been used. From the g-line (436 nm) of the mercury lamp to the i of the same mercury lamp.
Line (365 nm) and further to KrF excimer laser light (249 nm) using krypton fluoride gas.
【０００４】しかし、光源の短波長化による微細パター
ンの転写能力すなわち解像力の向上は、逆に焦点深度の
低下を招いている。そこで、焦点深度が光露光法に比べ
飛躍的に広い電子線露光法が注目されている。[0004] However, the improvement of the transfer capability of fine patterns, that is, the resolution, by shortening the wavelength of the light source, on the contrary, lowers the depth of focus. Therefore, an electron beam exposure method, which has a drastically wider depth of focus than a light exposure method, has attracted attention.
【０００５】この電子線露光法は半導体集積回路パター
ンをスポットの小さな電子線で順次パターンを倣って描
画するため、より微細化が可能であるものの、光露光法
に比べ処理能力の低いことが問題とされていた。[0005] In this electron beam exposure method, a semiconductor integrated circuit pattern is successively drawn by imitating the pattern with an electron beam having a small spot, so that finer patterning is possible, but the processing capability is lower than that of the light exposure method. And it was.
【０００６】しかしながら、電子線露光法においては、
この一筆書き描画方法に代わって、特開平２−１２６６
３０号公報に記載されているような半導体集積回路パタ
ーンの一部を形成した電子線露光用マスクを用いて一括
縮小転写し、それらの一括縮小パターンを繋げて全体の
回路パターンを縮小転写する部分一括電子線露光法が開
発され、処理能力が飛躍的に向上した。[0006] However, in the electron beam exposure method,
Instead of this one-stroke drawing method, Japanese Patent Laid-Open No.
No. 30, a portion for collectively reducing and transferring using a mask for electron beam exposure in which a part of a semiconductor integrated circuit pattern is formed, and connecting the collectively reduced patterns to reduce and transfer the entire circuit pattern The batch electron beam exposure method was developed, and the processing capacity was dramatically improved.
【０００７】図５は従来の電子線露光用マスクブランク
及びそれを用いた電子線露光用マスクの製造方法の説明
のための工程順断面図である。FIG. 5 is a cross-sectional view in a process order for explaining a conventional mask blank for electron beam exposure and a method for manufacturing a mask for electron beam exposure using the same.
【０００８】図５（ａ）は従来の電子線露光用マスクブ
ランクの縦断面図である。ブランクとしてシリコン貼り
合わせウェーハ１が従来用いられており、その構造は、
厚さ４００〜６００μｍ、面方位（１００）のシリコン
基板２上に、１〜２μｍ厚さのＳｉＯ2 層３を介して、
厚さ２０ミクロン以上のシリコン層（パターン層４）が
貼り合わせ、その１枚のシリコン基板を研磨して図５
（ａ）の状態にする手法が説明されているが、信越化学
（株）等のシリコンウェーハメーカからすでに貼り合わ
された、貼り合わせウェーハ（ＳＯＩ基板）が販売され
ておりこれを使用可能である。FIG. 5A is a longitudinal sectional view of a conventional mask blank for electron beam exposure. Conventionally, a silicon bonded wafer 1 is used as a blank.
On a silicon substrate 2 having a thickness of 400 to 600 μm and a plane orientation of (100), via a SiO 2 layer 3 having a thickness of 1 to 2 μm,
A silicon layer (pattern layer 4) having a thickness of 20 μm or more is bonded, and the one silicon substrate is polished to obtain a silicon layer as shown in FIG.
Although the method for setting the state of (a) is described, a bonded wafer (SOI substrate) already bonded by a silicon wafer maker such as Shin-Etsu Chemical Co., Ltd. is sold and can be used.
【０００９】このブランクからマスクを作製するには、
まず、図５（ｂ）に示すように、シリコンでなるパター
ン層４上に酸化シリコン膜５をＣＶＤ法等により形成し
た後、その上にレジスト膜６を塗布し、所望のパターン
に露光・現像処理により形成する。次に、形成されたレ
ジスト膜パターン６をマスクとして酸化シリコン膜５を
ドライエッチングし、さらに、酸化シリコン膜５をマス
クとしてパターン層３をドライエッチングする事によ
り、所望のパターン（開口７−１，７−２）がパターン
層３に形成される。ここで、形成される開口７−１，７
−２の寸法は、電子線露光装置がマスクパターンをウェ
ーハ上に転写する時の縮小率（１／２５〜１／１００）
に依るが、通常半導体集積回路パターンの設計値の２５
倍から１００倍になる。To manufacture a mask from this blank,
First, as shown in FIG. 5 (b), after a silicon oxide film 5 is formed on a pattern layer 4 made of silicon by a CVD method or the like, a resist film 6 is applied thereon, and is exposed and developed to a desired pattern. It is formed by processing. Next, the silicon oxide film 5 is dry-etched using the formed resist film pattern 6 as a mask, and further, the pattern layer 3 is dry-etched using the silicon oxide film 5 as a mask to obtain a desired pattern (openings 7-1, 7-1). 7-2) is formed on the pattern layer 3. Here, the openings 7-1 and 7 formed are
The dimension of -2 is the reduction ratio (1/25 to 1/100) when the electron beam exposure apparatus transfers the mask pattern onto the wafer.
Depends on the design value of the semiconductor integrated circuit pattern.
Double to 100 times.
【００１０】その後、レジスト膜パターン６剥離液によ
り、また、酸化シリコン膜５を弗酸等により剥離する
（図５（ｃ））。After that, the silicon oxide film 5 is stripped off with a resist film pattern 6 stripping solution and hydrofluoric acid or the like (FIG. 5C).
【００１１】次に、ＣＶＤ法により、図５（ｄ）に示す
ように、両面にウェットエッチング用保護膜（シリコン
窒化膜等）８を被着する。Next, as shown in FIG. 5D, a wet etching protective film (silicon nitride film or the like) 8 is deposited on both surfaces by the CVD method.
【００１２】シリコン基板２の裏面に、図示しないレジ
スト膜を塗布、露光、現像し、バックエッチ用窓パター
ンを形成し、それをマスクとしてウェットエッチング用
保護膜７に、図５（ｅ）に示すように、バックエッチ用
窓９をドライエッチングにより形成する。A resist film (not shown) is applied, exposed, and developed on the back surface of the silicon substrate 2 to form a window pattern for back etching, and this is used as a mask on the protective film 7 for wet etching, as shown in FIG. As described above, the back etching window 9 is formed by dry etching.
【００１３】レジスト膜を剥離した後、図５（ｆ）に示
すように、このバックエッチ用窓９に露出しているシリ
コン基板２を水酸化カリウム、ヒドラジン等のアルカリ
溶液を加熱したウェットエッチング溶液によりＳｉＯ2
層３を含めバックエッチングして開口部１０を形成して
開口７−１，７−２の設けられたパターン層を支持する
基体１１を形成する。開口部１０は、ウェットエッチン
グ時に面方位（１１１）が現れることによりテーパーを
持たせている。After the resist film is removed, as shown in FIG. 5F, the silicon substrate 2 exposed in the back etch window 9 is wet-etched with an alkali solution such as potassium hydroxide or hydrazine heated. By SiO 2
The opening 10 is formed by back etching including the layer 3 to form the base 11 that supports the pattern layer provided with the openings 7-1 and 7-2. The opening 10 is tapered by the appearance of the plane orientation (111) during wet etching.
【００１４】その後、図５（ｇ）に示すように、ウェッ
トエッチング用保護膜８を除去し、場合により表面部に
導電層１２をスパッタ法により被着し、電子線露光用マ
スクが完成する。Thereafter, as shown in FIG. 5 (g), the protective film 8 for wet etching is removed, and a conductive layer 12 is applied to the surface portion by sputtering in some cases, thereby completing an electron beam exposure mask.
【００１５】[0015]
【発明が解決しようとする課題】この従来の電子線露光
用マスクブランクは、ブランクから電子線露光用マスク
が完成するまでのプロセスが非常に複雑であり、かつ工
期も非常に長く、そのため、歩留まりが低い、欠陥が多
い、使用したい時にマスクが完成していない等の問題が
ある。In this conventional mask blank for electron beam exposure, the process from the blank to the completion of the mask for electron beam exposure is very complicated, and the construction period is very long. Are low, there are many defects, and the mask is not completed when it is desired to use it.
【００１６】また、パターン層４に形成されるパターン
には様々な寸法、形状のものがあるが、パターンによっ
て、ドライエッチングされる速度が異なる。小さなパタ
ーンではエッチングガスが被エッチング部に入りにくい
ため、エッチングされるのが遅いためである。大きなパ
ターンが設計寸法にエッチングされた時、小さなパター
ンはまだエッチング不足で寸法が小さく、形状も悪い。
逆に、小さなパターンが設計寸法になる時には、大きな
パターンは大きくエッチングされ過ぎると同時に、形状
も劣化してしまう。このため、ウェーハ上に形成される
レジストパターン、即ち半導体集積回路パターンの寸法
精度、形状が悪くなり、歩留まりが低くなるという問題
がある。The pattern formed on the pattern layer 4 has various dimensions and shapes, but the dry etching speed differs depending on the pattern. This is because the etching gas is slow in a small pattern because the etching gas does not easily enter the portion to be etched. When a large pattern is etched to design dimensions, the small pattern is still under-etched and has small dimensions and poor shape.
Conversely, when a small pattern has a design size, a large pattern is etched too much and its shape is also deteriorated. For this reason, there is a problem that the dimensional accuracy and shape of the resist pattern formed on the wafer, that is, the semiconductor integrated circuit pattern are deteriorated, and the yield is reduced.
【００１７】本発明の目的は上記問題点に鑑みてなされ
たものであって、あらかじめ規則的なパターンを設けて
おくことにより、ブランクからマスクを作製する工期を
短くするとともに、寸法精度を向上することが可能な電
子線露光用マスクブランク及びそれを用いた電子線露光
用マスクの製造方法を提供することを目的とする。The object of the present invention has been made in view of the above problems. By providing a regular pattern in advance, it is possible to shorten a period for manufacturing a mask from a blank and to improve dimensional accuracy. An object of the present invention is to provide a mask blank for electron beam exposure that can be used and a method for manufacturing a mask for electron beam exposure using the same.
【００１８】[0018]
【課題を解決するための手段】本発明電子線露光用マス
クブランクは、電子線を透過する開口を設けるパターン
層及び前記パターン層を支持する基板を備え、前記パタ
ーン層に前記開口より小さく解像限界未満の寸法の基本
開口が複数個所定のピッチでマトリクス状に予め形成さ
れているというものである。According to the present invention, there is provided a mask blank for electron beam exposure, comprising a pattern layer provided with an opening through which an electron beam passes, and a substrate supporting the pattern layer. A plurality of basic openings having dimensions smaller than the limit are previously formed in a matrix at a predetermined pitch.
【００１９】この場合、基本開口の平面形状が十字形又
は正方形のいずれかにすることができる。In this case, the plane shape of the basic opening can be either a cross or a square.
【００２０】本発明第１の電子線露光用マスクの製造方
法は、電子線を透過する開口を設けるパターン層及び前
記パターン層を支持する基板を備え、前記パターン層に
前記開口より小さく解像限界未満の寸法の基本開口が複
数個所定のピッチでマトリクス状に予め形成されている
電子線露光用マスクブランクを準備する工程と、前記パ
ターン層を選択的に除去して複数の前記基本開口を連結
することにより前記開口を形成する工程とを有するとい
うものである。According to a first aspect of the present invention, there is provided a method of manufacturing a mask for electron beam exposure, comprising a pattern layer provided with an opening through which an electron beam passes, and a substrate supporting the pattern layer, wherein the pattern layer has a resolution limit smaller than the opening. A step of preparing a mask blank for electron beam exposure in which a plurality of basic openings having dimensions smaller than a predetermined pitch are formed in a matrix at a predetermined pitch, and selectively connecting the plurality of the basic openings by selectively removing the pattern layer; And forming the opening.
【００２１】又、本発明第２の電子線露光用マスクの製
造方法は、第１のシリコン基板と第２のシリコン基板と
を間に酸化シリコン層を挟んで貼り合せ、前記第２のシ
リコン基板を研磨してパターン層を形成する工程と、前
記パターン層を選択的に除去して解像限界未満の寸法の
複数の基本開口を複数個所定のピッチでマトリクス状に
配置して形成する工程と、前記第１のシリコン基板及び
酸化シリコン膜をそれぞれ選択的に除去して前記パター
ン層を支持する基体を形成する工程と、前記パターン層
を選択的に除去して複数の前記基本開口を連結すること
により電子線を透過する開口を形成する工程とを有する
というものである。According to a second method of manufacturing a mask for electron beam exposure according to the present invention, the first silicon substrate and the second silicon substrate are bonded together with a silicon oxide layer interposed therebetween, and the second silicon substrate is Polishing and forming a pattern layer, and a step of selectively removing the pattern layer and forming a plurality of basic openings having dimensions smaller than the resolution limit arranged in a matrix at a predetermined pitch. Selectively removing the first silicon substrate and the silicon oxide film to form a substrate supporting the pattern layer, and selectively removing the pattern layer to connect the plurality of basic openings. Forming an opening for transmitting an electron beam.
【００２２】基本開口をマトリクス状に配置したマスク
ブランクを用意しておき、複数の基本開口を連結するだ
けで所要のパターンを形成することができる。A required pattern can be formed only by preparing a mask blank in which basic openings are arranged in a matrix and connecting a plurality of basic openings.
【００２３】[0023]
【発明の実施の形態】図１（ａ）は本発明の第１の実施
の形態の電子線露光用マスクブランクを概略的に示す裏
面図、図１（ｂ）は図１（ａ）のＸ−Ｘ線断面図、図２
（ａ）は図１のユニット領域を示す拡大上面図、図２
（ｂ）は図２（ａ）のＸ−Ｘ線断面図である。FIG. 1A is a rear view schematically showing a mask blank for electron beam exposure according to a first embodiment of the present invention, and FIG. -X-ray sectional view, FIG.
FIG. 2A is an enlarged top view showing the unit area of FIG. 1, and FIG.
FIG. 2B is a sectional view taken along line XX of FIG.
【００２４】ＳＯＩ基板を選択的にエッチングして、枠
１１ａ，リブ１１ｂでなる基体にＳｉＯ2 層３を介して
パターン層４を貼り合せた構造を有している。枠１１ａ
及び又はリブ１１ｂで区画された正方形状のユニット領
域１３に十字形の第１の基本開口１４がマトリクス状に
配置されている。第１の基本開口１４は一辺がＬ１の正
方形５個でなり（一辺が３Ｌ１の正方形の四隅から一辺
Ｌ１の正方形を除いた形）、Ｌ１及び基本開口間の寸法
Ｌ２は、いずれも解像限界未満の寸法になっている。ユ
ニット領域１３の隅にはＬ字形の第２の基本開口１４ａ
が、又、辺にはＴ字形の第２，第３の基本開口１４ｂ，
１４ｃがそれぞれ設けられているが、これらは第１の基
本開口１４でもよい。しかし、図示のようにした方が多
少とも面積的に有利である。The SOI substrate has a structure in which the SOI substrate is selectively etched, and the pattern layer 4 is bonded to the base including the frame 11a and the rib 11b via the SiO 2 layer 3. Frame 11a
And / or a cross-shaped first basic opening 14 is arranged in a matrix in a square unit region 13 partitioned by the ribs 11b. The first basic opening 14 is made up of five squares each having a side of L1 (a shape obtained by removing a square having a side L1 from four corners of a square having a side of 3L1). The dimensions are less than. An L-shaped second basic opening 14a is provided at a corner of the unit region 13.
On the sides, the T-shaped second and third basic openings 14b,
14 c are provided, but these may be the first basic openings 14. However, the arrangement shown is more or less advantageous in area.
【００２５】この基本開口を配列したパターンは電子線
露光によってレジスト膜へ転写するためのものでなく、
後に、転写すべきパターンを短時間で高精度形成するた
めの補助として働くものである。The pattern in which the basic openings are arranged is not for transferring to a resist film by electron beam exposure.
Later, it serves as an aid for forming a pattern to be transferred with high precision in a short time.
【００２６】また、ここで解像限界とは、電子線露光装
置と電子線レジストの組み合わせにより決まる、ウェー
ハ上に形成可能な最小のレジストパターン寸法のことで
ある。Here, the resolution limit is a minimum resist pattern size that can be formed on a wafer, determined by a combination of an electron beam exposure apparatus and an electron beam resist.
【００２７】最新の電子線露光装置とレジストを用い
て、限界解像度はウェーハ上で０．１ミクロンである。
マスク倍率が２５倍の時、マスク上で２．５μｍ（ウェ
ーハ上で、２５分の１の０．１μｍとなる）以上のパタ
ーンが転写可能である。これ未満の寸法のパターンがマ
スク上に形成されていても、パターンエッチング部での
電子線の散乱等により、電子数が減少し、ウェーハ上に
十分な電子が到達せず、レジストパターンが形成されな
い。従って、基本開口１４，開口１４ａ，１４ｂ，１４
ｃは、このままでは転写されず、何もパターンの無いブ
ランクとほぼ等価である。Using the latest electron beam exposure equipment and resist, the critical resolution is 0.1 micron on the wafer.
When the mask magnification is 25 times, it is possible to transfer a pattern of 2.5 μm or more on the mask (0.1 μm which is 1/25 on the wafer). Even if a pattern with a dimension smaller than this is formed on the mask, the number of electrons is reduced due to scattering of electron beams at the pattern etching portion, sufficient electrons do not reach the wafer, and a resist pattern is not formed. . Therefore, the basic opening 14, the openings 14a, 14b, 14
c is not transferred as it is, and is substantially equivalent to a blank having no pattern.
【００２８】第１の基本開口１４，第２，第３，第４の
基本開口１４ａ，１４ｂ，１４ｃは、従来の図５を参照
して説明したマスクブランクからマスクを作製する方法
と同じ方法で形成される。このような基本開口をパター
ン層４に設けるときに、全ての基本開口の寸法差が２０
％程度以下であれば、パターン層４のドライエッチング
時（図５（ｂ）に対応）に、エッチング速度差による寸
法精度の低下は生じず、高寸法精度なパターンが形成可
能である。すなわち、第１の基本開口１４どうし、第２
の基本開口１４ａどうし、…の寸法差は、このマスクブ
ランクを形成するときの露光用マスク（図５（ｂ）のレ
ジスト膜パターン６を形成するときの露光用マスクに相
当する）の精度及びレジスト膜上への転写精度できま
る。The first basic opening 14, the second, third, and fourth basic openings 14a, 14b, and 14c are formed in the same manner as a method of manufacturing a mask from a mask blank described with reference to FIG. It is formed. When such a basic opening is provided in the pattern layer 4, the dimensional difference between all the basic openings is 20.
% Or less, the dimensional accuracy does not decrease due to the difference in etching rate during the dry etching of the pattern layer 4 (corresponding to FIG. 5B), and a pattern with high dimensional accuracy can be formed. That is, the first basic openings 14 are
The dimensional difference between the basic openings 14a,... Depends on the precision of the exposure mask (corresponding to the exposure mask when forming the resist film pattern 6 in FIG. The transfer accuracy on the film can be determined.
【００２９】この、高精度パターンの形成されたウェー
ハをあらかじめ作製し、これらの内、欠陥が無く、寸法
精度的にも異常のないことが確認された良品を、電子線
露光用マスクブランクとして、大量に蓄えておく。A wafer on which a high-precision pattern is formed is prepared in advance, and among these, a non-defective product which has been confirmed to have no defect and no abnormality in dimensional accuracy is used as a mask blank for electron beam exposure. Store in large quantities.
【００３０】次に、この電子線露光用マスクブランクか
ら電子線露光用マスクを作製する方法について、図２及
び図３を参照して説明する。ここでは、ウェーハ上に
０．２μｍのコンタクトホールパターンを転写する場合
について説明する。この場合、マスクブランク上には５
μｍのコンタクトホールパターンを形成する必要があ
る。そこで、図２に示した、予めＬ３、Ｌ４がそれぞれ
５μｍ、Ｌ１，Ｌ２が１μｍで形成されたマスクブラン
クを用いる。ＤＲＡＭ等の半導体デバイスの設計寸法
は、おおよそ決まっており、約３年は同じ寸法ルールな
ので、予めこのようなブランクスを準備しておくことは
簡単である。このブランクスのＤ１、Ｄ２、Ｄ３、Ｄ４
の４ケ所をＦＩＢ（フォーカストイオンビーム）装置あ
るいはレーザービーム装置により切断する。ＦＩＢ装置
は加工精度が高く、レーザービーム装置は加工速度が高
い。必要な精度と速度により、適宜どちらかを用いれば
よい。図３はコンタクトホール用の開口７Ａの形成され
た電子線露光用マスクの上面図である。加工には高精度
なＦＩＢを用いており、加工部がきれいで痕跡は残らな
い。開口７Ａには、３ケ所の角１５に予め形成されてい
たパターンの一部（一辺１μｍの正方形領域）が残って
おり、正確な四角形に成っていないが、この残った正方
形領域は解像限界（ウェーハ上で０．１μｍ。マスク上
で２．５μｍ。）よりも小さく、ウェーハ上への転写に
は影響無く、正確な四角形が高寸法精度で転写される。
こうして、所望の位置に開口を順次形成することによ
り、複数個の開口を形成し、電子線露光時、一度に複数
の開口を転写可能である。また、本マスクブランクを用
いると、マスク作製は従来の３日程度から、僅か数時間
と大幅に短縮される。Next, a method of manufacturing an electron beam exposure mask from the electron beam exposure mask blank will be described with reference to FIGS. Here, a case where a 0.2 μm contact hole pattern is transferred onto a wafer will be described. In this case, 5 on the mask blank
It is necessary to form a contact hole pattern of μm. Therefore, the mask blank shown in FIG. 2 in which L3 and L4 are each 5 μm and L1 and L2 are each 1 μm is used. The design dimensions of a semiconductor device such as a DRAM are roughly determined, and the same size rule is used for about three years. Therefore, it is easy to prepare such blanks in advance. D1, D2, D3, D4 of this blank
Are cut by a FIB (focused ion beam) device or a laser beam device. FIB equipment has high processing accuracy, and laser beam equipment has high processing speed. Either one may be used as appropriate depending on the required accuracy and speed. FIG. 3 is a top view of an electron beam exposure mask in which an opening 7A for a contact hole is formed. High-precision FIB is used for processing, and the processed part is clean and no trace remains. In the opening 7A, a part of a pattern (a square area with a side of 1 μm) formed in advance at three corners 15 remains and is not an accurate square, but the remaining square area is the resolution limit. (0.1 μm on the wafer; 2.5 μm on the mask), accurate squares are transferred with high dimensional accuracy without affecting transfer on the wafer.
In this way, by sequentially forming openings at desired positions, a plurality of openings can be formed, and the plurality of openings can be transferred at once during electron beam exposure. In addition, when the present mask blank is used, mask production is greatly reduced to only several hours from the conventional three days.
【００３１】尚、本実施の形態ではＬ１，Ｌ２を１μ
ｍ、Ｌ３，Ｌ４を５μｍとしたが、より小さな寸法で形
成しておき、いくつかの基本開口を組み合わせ１つのコ
ンタクトホール用の開口としても良い。In this embodiment, L1 and L2 are set to 1 μm.
Although m, L3, and L4 are set to 5 μm, they may be formed in smaller dimensions, and some basic openings may be combined to form an opening for one contact hole.
【００３２】なおまた、短辺が解像限界未満の長方形状
の開口は長辺の寸法とは無関係に転写されない。同様
に、例えば、第１の基本開口１４は最大寸法３μｍであ
るが、転写されない。Note that a rectangular opening whose short side is less than the resolution limit is not transferred regardless of the size of the long side. Similarly, for example, the first basic opening 14 has a maximum dimension of 3 μm, but is not transferred.
【００３３】図４は、本発明の第２の実施の形態の電子
線露光用マスクブランクを示す平面図である。FIG. 4 is a plan view showing a mask blank for electron beam exposure according to a second embodiment of the present invention.
【００３４】本マスクブランクは一辺の長さＬの正方形
状の基本開口１４Ａが間隔Ｌで二次元的に配置されてい
る。Ｌは解像限界２．５μｍ未満、例えば１μｍであ
る。このマスクブランクにより形成できるマスク上の最
小寸法パターンは一辺の長さ３Ｌの正方形である。In the present mask blank, square basic openings 14 A each having a side length L are two-dimensionally arranged at intervals L. L is less than a resolution limit of 2.5 μm, for example, 1 μm. The minimum dimension pattern on the mask that can be formed by this mask blank is a square with a side length of 3L.
【００３５】以上、本発明を上記実施の形態に即して説
明したが、本発明はこれらにのみ限定されるものではな
く、本発明の主旨に照らして各種の様態を含むことはも
ちろんである。例えば、上記実施の形態では、予め形成
しておく基本開口として四角形もしくはその組合せパタ
ーンを用いたが、四角形でなくとも良く、形状には何ら
制限はない。又、マスク上の開口も四角形に限らず、隣
接する基本開口を複数個連結したものであれば何でもよ
い。Although the present invention has been described with reference to the above embodiments, the present invention is not limited to these embodiments, but includes various embodiments in light of the gist of the present invention. . For example, in the above-described embodiment, a square or a combination pattern thereof is used as a basic opening to be formed in advance, but the shape is not limited to a square, and the shape is not limited at all. Further, the opening on the mask is not limited to a square, but may be any as long as a plurality of adjacent basic openings are connected.
【００３６】[0036]
【発明の効果】以上説明したように本発明によれば、あ
らかじめ解像限界未満の複数の基本開口を規則的に配置
して形成したマスクブランクを準備しておくことによ
り、マスクの作製がＦＩＢあるいはレーザービームによ
る切断工程だけで可能となり、作製工期が大幅に短縮さ
れる。また同時に、マスクブランクのユニット領域には
基本開口のみを形成すれば良く、エッチング時の寸法精
度が良く、従って、その後形成される所望のマスクの転
写パターン（開口）の寸法が大幅に向上する。更に、マ
スクブランクに欠陥がないことを予め確認しておくこと
により、完成したマスクも欠陥が少なく、マスクの歩留
まりが大幅に向上し、ひいては、高品質のＬＳＩを高歩
留まりで生産できるという効果を有する。As described above, according to the present invention, by preparing a mask blank formed by regularly arranging a plurality of basic openings less than the resolution limit in advance, the mask can be manufactured by FIB. Alternatively, it becomes possible only by a cutting step using a laser beam, and the manufacturing period is greatly reduced. At the same time, only the basic opening need be formed in the unit region of the mask blank, and the dimensional accuracy at the time of etching is good. Therefore, the size of a transfer pattern (opening) of a desired mask formed thereafter is greatly improved. Furthermore, by confirming in advance that there is no defect in the mask blank, the completed mask has few defects, and the yield of the mask is greatly improved. As a result, a high-quality LSI can be produced at a high yield. Have.
【図１】本発明の第１の実施の形態の電子線露光用マス
クブランクを概略的に示す裏面図（図１（ａ））及び図
１（ａ）のＸ−Ｘ線断面図（図１（ｂ））である。FIG. 1 is a rear view schematically showing a mask blank for electron beam exposure according to a first embodiment of the present invention (FIG. 1A) and a cross-sectional view taken along line XX of FIG. (B)).
【図２】図１のユニット領域を示す拡大平面図（図２
（ａ））及び図２（ａ）のＸ−Ｘ線断面図（図２
（ｂ））である。FIG. 2 is an enlarged plan view showing a unit area of FIG. 1 (FIG. 2);
(A)) and a sectional view taken along line XX of FIG.
(B)).
【図３】本発明の第１の実施の形態の電子線露光用マス
クを示す平面図である。FIG. 3 is a plan view showing an electron beam exposure mask according to the first embodiment of the present invention.
【図４】本発明の第２の実施の形態の電子線露光用マス
クブランクを示す平面図である。FIG. 4 is a plan view showing a mask blank for electron beam exposure according to a second embodiment of the present invention.
【図５】従来の電子線露光用マスクの製造方法について
説明するための（ａ）〜（ｇ）に分図して示す工程順断
面図である。FIGS. 5A to 5G are cross-sectional views in the order of steps for explaining a conventional method of manufacturing an electron beam exposure mask.
【符号の説明】 １ 貼り合せウェーハ ２ シリコン基板 ３ ＳｉＯ2 膜 ４ パターン層（シリコン層） ５ 酸化シリコン膜 ６ レジスト膜パターン ７−１，７−２ 開口 ７Ａ コンタクトホール用の開口 ８ ウェットエッチング用保護膜 ９ エッチバック用窓 １０ 開口部 １１ 基体 １１ａ 枠 １１ｂ リブ １２ 導電層 １３ ユニット領域 １４，１４Ａ，１４ａ，１４ｂ，１４ｃ 基本開口[Description of Signs] 1 bonded wafer 2 silicon substrate 3 SiO 2 film 4 pattern layer (silicon layer) 5 silicon oxide film 6 resist film pattern 7-1, 7-2 opening 7A opening for contact hole 8 protection for wet etching Film 9 Window for etch back 10 Opening 11 Base 11a Frame 11b Rib 12 Conductive layer 13 Unit area 14, 14A, 14a, 14b, 14c Basic opening
Claims (5)
層及び前記パターン層を支持する基板を備え、前記パタ
ーン層に前記開口より小さく解像限界未満の寸法の基本
開口が複数個所定のピッチでマトリクス状に予め形成さ
れていることを特徴とする電子線露光用マスクブラン
ク。A pattern layer provided with an opening for transmitting an electron beam; and a substrate for supporting the pattern layer, wherein a plurality of basic openings having a size smaller than the opening and smaller than a resolution limit are provided at a predetermined pitch in the pattern layer. A mask blank for electron beam exposure, which is formed in a matrix in advance.
項１記載の電子線露光用マスクブランク。2. The mask blank for electron beam exposure according to claim 1, wherein the planar shape of the basic opening is a cross.
項１記載の電子線露光用マスクブランク。3. The mask blank for electron beam exposure according to claim 1, wherein the planar shape of the basic opening is a square.
層及び前記パターン層を支持する基板を備え、前記パタ
ーン層に前記開口より小さく解像限界未満の寸法の基本
開口が複数個所定のピッチでマトリクス状に予め形成さ
れている電子線露光用マスクブランクを準備する工程
と、前記パターン層を選択的に除去して複数の前記基本
開口を連結することにより前記開口を形成する工程とを
有することを特徴とする電子線露光用マスクの製造方
法。4. A pattern layer provided with an opening for transmitting an electron beam, and a substrate for supporting the pattern layer, wherein a plurality of basic openings having a size smaller than the opening and smaller than the resolution limit are provided at a predetermined pitch in the pattern layer. Having a step of preparing a mask blank for electron beam exposure previously formed in a matrix form, and a step of selectively removing the pattern layer and forming the openings by connecting a plurality of the basic openings. A method for producing an electron beam exposure mask, comprising:
板とを間に酸化シリコン層を挟んで貼り合せ、前記第２
のシリコン基板を研磨してパターン層を形成する工程
と、前記パターン層を選択的に除去して解像限界未満の
寸法の複数の基本開口を複数個所定のピッチでマトリク
ス状に配置して形成する工程と、前記第１のシリコン基
板及び酸化シリコン膜をそれぞれ選択的に除去して前記
パターン層を支持する基体を形成する工程と、前記パタ
ーン層を選択的に除去して複数の前記基本開口を連結す
ることにより電子線を透過する開口を形成する工程とを
有することを特徴とする電子線露光用マスクの製造方
法。5. A method according to claim 5, wherein the first silicon substrate and the second silicon substrate are bonded together with a silicon oxide layer interposed therebetween.
Polishing a silicon substrate to form a pattern layer, and selectively removing the pattern layer to form a plurality of basic openings having dimensions smaller than the resolution limit arranged in a matrix at a predetermined pitch. Forming the substrate supporting the pattern layer by selectively removing the first silicon substrate and the silicon oxide film, respectively; and removing the plurality of the basic openings by selectively removing the pattern layer. Forming an opening for transmitting an electron beam by linking the masks.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29632096A JP2888211B2 (en) | 1996-11-08 | 1996-11-08 | Mask blank for electron beam exposure and method of manufacturing mask for electron beam exposure |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29632096A JP2888211B2 (en) | 1996-11-08 | 1996-11-08 | Mask blank for electron beam exposure and method of manufacturing mask for electron beam exposure |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10142774A true JPH10142774A (en) | 1998-05-29 |
| JP2888211B2 JP2888211B2 (en) | 1999-05-10 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP29632096A Expired - Fee Related JP2888211B2 (en) | 1996-11-08 | 1996-11-08 | Mask blank for electron beam exposure and method of manufacturing mask for electron beam exposure |
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|---|---|
| JP (1) | JP2888211B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001091167A1 (en) * | 2000-05-25 | 2001-11-29 | Toppan Printing Co., Ltd. | Substrate for transfer mask, transfer mask, and method of manufacture thereof |
-
1996
- 1996-11-08 JP JP29632096A patent/JP2888211B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001091167A1 (en) * | 2000-05-25 | 2001-11-29 | Toppan Printing Co., Ltd. | Substrate for transfer mask, transfer mask, and method of manufacture thereof |
| US6638666B2 (en) | 2000-05-25 | 2003-10-28 | Toppan Printing Co., Ltd. | Substrate for a transfer mask, transfer mask, and method of manufacturing the transfer mask |
| KR100770196B1 (en) | 2000-05-25 | 2007-10-26 | 도판 인사츠 가부시키가이샤 | Substrate for transfer mask, transfer mask, and method of manufacture thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2888211B2 (en) | 1999-05-10 |
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