JPH10135813A - Output buffer circuit - Google Patents
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- JPH10135813A JPH10135813A JP8285186A JP28518696A JPH10135813A JP H10135813 A JPH10135813 A JP H10135813A JP 8285186 A JP8285186 A JP 8285186A JP 28518696 A JP28518696 A JP 28518696A JP H10135813 A JPH10135813 A JP H10135813A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、出力バッファ回路
に関する。特に、信号伝達特性を改善した出力バッファ
回路に関する。[0001] The present invention relates to an output buffer circuit. In particular, the present invention relates to an output buffer circuit having improved signal transfer characteristics.
【0002】[0002]
【従来の技術】電子機器を構成する場合に、所定のボー
ド上に複数の半導体チップを載置し、これら複数の半導
体チップ間をボード上の配線によって接続することによ
り、電子機器を構成する手法が広く用いられている。2. Description of the Related Art When configuring an electronic device, a method of configuring an electronic device by mounting a plurality of semiconductor chips on a predetermined board and connecting the plurality of semiconductor chips by wiring on the board. Is widely used.
【0003】このように、ボード上に半導体チップを複
数載置する場合に、各半導体チップとチップとの間、ま
たはあるボードと別のボートとの間の配線において、い
わゆるバス配線を利用した信号線接続が用いられる場合
がある。このようなバス配線は、電子機器相互の間でも
用いられる。As described above, when a plurality of semiconductor chips are mounted on a board, a signal using so-called bus wiring is used for wiring between each semiconductor chip or between a certain board and another boat. Wire connections may be used. Such a bus wiring is also used between electronic devices.
【0004】このようなバス配線は、通常、多ビット化
したデータ線などに用いられる場合が多く、このような
バス配線においてはバスを構成する各信号線の信号伝達
特性は同一であることが望ましい。このようなバス配線
を表す概念図が図5に示されている。図5に示されてい
るように、ボード10の上には複数の半導体チップ、例
えばLSI−1,LSI−2,LSI−3が載置されて
いる。そして、これらの半導体チップは、バス12の信
号線によって相互に接続されている。[0004] Such a bus wiring is often used for a data line of multi-bits in many cases, and in such a bus wiring, the signal transmission characteristics of each signal line constituting the bus may be the same. desirable. FIG. 5 is a conceptual diagram showing such a bus wiring. As shown in FIG. 5, a plurality of semiconductor chips, for example, LSI-1, LSI-2, and LSI-3 are mounted on the board 10. These semiconductor chips are mutually connected by a signal line of the bus 12.
【0005】[0005]
【発明が解決しようとする課題】このようなバス配線を
構成する信号線の一部について、外部抵抗素子によりプ
ルアップ又はプルダウンする場合がある。このように、
バス配線の中の一部の配線を抵抗素子により例えばプル
アップした例が図6に示されている。図6の例では、バ
スを構成する1つの配線がプルアップ抵抗14によりプ
ルアップされている。Some of the signal lines constituting such a bus wiring may be pulled up or down by an external resistance element. in this way,
FIG. 6 shows an example in which a part of the bus wiring is pulled up by a resistance element, for example. In the example of FIG. 6, one wiring constituting the bus is pulled up by the pull-up resistor 14.
【0006】このように、一部の信号線のみがプルアッ
プされるのは、バス規格によっては、動作状態の検出等
の目的に基づいて、一本の信号線をプルアップするよう
要求される場合があるからである。このような規格とし
ては、PCIバスの規格や、ISAバスの規格、その他
の規格などがある。このような規格においては、その電
子機器の動作状態(モードと呼ばれる場合が多い)の識
別などの目的により図6に示されているようにバス配線
の中の一部の配線のみをプルアップしたり、又はプルダ
ウンすることを要求する規定が設けられている場合があ
る。The reason why only some signal lines are pulled up as described above is required to pull up one signal line based on the purpose of detecting an operation state or the like depending on a bus standard. This is because there are cases. Such standards include a PCI bus standard, an ISA bus standard, and other standards. In such a standard, as shown in FIG. 6, only some of the bus lines are pulled up for the purpose of identifying the operation state (often called a mode) of the electronic device. There are cases where provisions have been made to require a pull-down or pull-down.
【0007】一方、上述したように、バスを構成する各
配線はそれぞれの配線の信号伝達特性が同一であること
が望ましい。しかし、図6に示されているようにバス配
線を構成する信号線の一部のみを外部抵抗によりプルア
ップした場合などにおいては、この外部抵抗素子の有無
によってその信号線の伝達特性がその他の信号配線とは
異なってしまうという問題が発生する。[0007] On the other hand, as described above, it is desirable that the wires constituting the bus have the same signal transmission characteristics. However, as shown in FIG. 6, when only a part of the signal line constituting the bus wiring is pulled up by an external resistor, the transmission characteristic of the signal line depends on the presence or absence of the external resistance element. There is a problem that the signal wiring is different from the signal wiring.
【0008】この外部抵抗素子の有無によって、信号伝
達特性が変わる様子について以下説明する。The manner in which the signal transfer characteristic changes depending on the presence or absence of the external resistance element will be described below.
【0009】例えば、従来の典型的な出力バッファの回
路図が図7に示されている。図7に示されているよう
に、出力バッファ20は、入力信号を受信する2つのイ
ンバータ22と24とを有している。インバータ22の
出力信号はPMOS型トランジスタM1のゲート端子に
供給され、インバータ24の出力信号はNMOS型トラ
ンジスタM2のゲート端子に供給されている。PMOS
型トランジスタM1は、電源Vdd側に接続され、NM
OS型トランジスタM2は、接地側に接続されている。
そして、出力信号はこのPMOS型トランジスタM1
と、NMOS型トランジスタM2の接続点から取り出さ
れている。更に、この2つのトランジスタM1、M2は
いわゆるCMOS構成をなしている。For example, a circuit diagram of a conventional typical output buffer is shown in FIG. As shown in FIG. 7, the output buffer 20 has two inverters 22 and 24 for receiving an input signal. The output signal of the inverter 22 is supplied to the gate terminal of the PMOS transistor M1, and the output signal of the inverter 24 is supplied to the gate terminal of the NMOS transistor M2. PMOS
The type transistor M1 is connected to the power supply Vdd side, and NM
The OS type transistor M2 is connected to the ground side.
The output signal is the PMOS transistor M1
From the connection point of the NMOS transistor M2. Further, the two transistors M1 and M2 have a so-called CMOS configuration.
【0010】出力バッファ20の出力信号は外部のバス
に供給されるが、このバスの信号線の等価回路として図
7においては外部容量C1と、プルアップ抵抗R1とが
示されている。The output signal of the output buffer 20 is supplied to an external bus. FIG. 7 shows an external capacitor C1 and a pull-up resistor R1 as an equivalent circuit of a signal line of the bus.
【0011】この図7に示されているような出力バッフ
ァ22における各部の信号波形が図8のグラフに示され
ている。以下、図7及び図8に基づき出力バッファ20
の動作について説明する。The signal waveforms at various points in the output buffer 22 as shown in FIG. 7 are shown in the graph of FIG. Hereinafter, the output buffer 20 will be described with reference to FIGS.
Will be described.
【0012】通常、出力バッファ20においては大きな
出力電流を取り出すため、PMOS型トランジスタM1
及びNMOS型トランジスタM2は、共に大型のトラン
ジスタが用いられる。この両トランジスタM1、M2は
流れる電流が大きいため、両トランジスタが同時にON
動作する場合を防止する必要がある。これは、PMOS
型トランジスタM1とNMOS型トランジスタM2が同
時にON動作をしてしまうと、電源Vddから接地に対
し極めて大きな貫通電流が流れてしまい、ノイズや誤動
作の原因となってしまうからである。特にこの両トラン
ジスタM1、M2はその大きさが大きいため、その影響
も大きなものとなってしまう。Usually, in the output buffer 20, in order to take out a large output current, the PMOS transistor M1
A large transistor is used for both the NMOS transistor M2 and the NMOS transistor M2. Since both transistors M1 and M2 have a large current, both transistors are simultaneously turned on.
It is necessary to prevent it from operating. This is a PMOS
If the type transistor M1 and the NMOS type transistor M2 perform the ON operation at the same time, an extremely large through current flows from the power supply Vdd to the ground, causing noise and malfunction. In particular, since the size of the transistors M1 and M2 is large, the influence is large.
【0013】従って、この出力バッファ20の出力信号
が「L」から「H」に変化する場合には、NMOS型ト
ランジスタM2がON動作からOFF動作に移行してか
らPMOS型トランジスタM1がOFF動作からON動
作へ移行しなければならない。つまり、出力バッファ2
0の出力信号Voutが「L」から「H」に変化する場
合には、PMOS型トランジスタM1、NMOS型トラ
ンジスタM2が共に、OFF動作する瞬間が生じる。従
って、出力バッファ20の出力端子26にプルアップ抵
抗R1が接続されている場合には、このプルアップ抵抗
R1が接続されていない場合と比較して、以下に示すよ
うな波形の変化が生じてしまう。Therefore, when the output signal of the output buffer 20 changes from "L" to "H", the NMOS transistor M2 shifts from the ON operation to the OFF operation and then the PMOS transistor M1 changes from the OFF operation. Must shift to ON operation. That is, output buffer 2
When the output signal Vout of 0 changes from “L” to “H”, a moment occurs when both the PMOS transistor M1 and the NMOS transistor M2 are turned off. Therefore, when the pull-up resistor R1 is connected to the output terminal 26 of the output buffer 20, the following waveform change occurs as compared with the case where the pull-up resistor R1 is not connected. I will.
【0014】まず、図8(1)のグラフに示されている
ように、入力信号Vinは時間と共に「L」から「H」
と変化する。なお、このグラフにおいて横軸は時間であ
り、縦軸は信号電圧を表す。以下のグラフにおいても同
様に横軸は時間を表し、縦軸は電圧を表す。なお、図8
の(1)から(4)までの各グラフの時間軸はすべてそ
ろえられて表示されている。図8(1)のグラフに示さ
れているように入力信号が「L」から「H」へ変化する
に伴い、図8(2)のグラフに示されているように、イ
ンバータ24の出力信号が「H」から「L」へと変化す
る。これに従って今までこの出力バッファ20の出力レ
ベル「L」を供給していたNMOS型トランジスタM2
がOFF動作に移行する。First, as shown in the graph of FIG. 8A, the input signal Vin changes from "L" to "H" with time.
And change. In this graph, the horizontal axis represents time, and the vertical axis represents signal voltage. Similarly, in the following graphs, the horizontal axis represents time, and the vertical axis represents voltage. FIG.
The time axes of the graphs (1) to (4) are all aligned and displayed. As the input signal changes from “L” to “H” as shown in the graph of FIG. 8A, the output signal of the inverter 24 is changed as shown in the graph of FIG. Changes from “H” to “L”. Accordingly, the NMOS transistor M2 which has supplied the output level "L" of the output buffer 20 up to now.
Shifts to the OFF operation.
【0015】NMOS型トランジスタM2がOFF動作
するタイミングが図8(2)において「M2OFF」で
表されている。このNMOS型トランジスタM2がOF
F動作するタイミングにおいては、PMOS型トランジ
スタM1はまだON動作には移行していない。PMOS
型トランジスタM1がON動作に移行するタイミングは
図8(3)のグラフに示されている。The timing at which the NMOS transistor M2 is turned off is represented by "M2OFF" in FIG. 8 (2). This NMOS transistor M2 is OF
At the timing of the F operation, the PMOS transistor M1 has not yet shifted to the ON operation. PMOS
The timing at which the type transistor M1 shifts to the ON operation is shown in the graph of FIG.
【0016】図8(3)のグラフにはインバータ22の
出力信号であるVn1の変化が示されている。このイン
バータ22の出力信号であるVn1はインバータ24の
出力信号Vn1より遅れて「H」から「L」へ移行す
る。この結果、図8(2)及び(3)から理解されるよ
うに、PMOS型トランジスタM1は、NMOS型トラ
ンジスタM2がOFF動作に移行してから、所定時間遅
れてON動作に移行する。FIG. 8 (3) shows a change in the output signal Vn1 of the inverter 22. The output signal Vn1 of the inverter 22 shifts from "H" to "L" later than the output signal Vn1 of the inverter 24. As a result, as can be understood from FIGS. 8B and 8C, the PMOS transistor M1 shifts to the ON operation with a predetermined delay after the NMOS transistor M2 shifts to the OFF operation.
【0017】ところが、プルアップ抵抗R1が出力端子
26に接続されている場合には、NMOS型トランジス
タM2がOFF動作すると、このプルアップ抵抗R1か
らの外部容量C1への充電電流によって、PMOS型ト
ランジスタM1がON動作していなくとも出力端子26
の電位は上昇する。従って図8(4)のAで示されてい
るようにプルアップ抵抗R1がある場合にはPMOS型
トランジスタM1がON動作する前に信号波形が立ち上
がってしまう。所定の時間が経過しPMOS型トランジ
スタM1がON動作に移行すると、外部容量C1への充
電電流はプルアップ抵抗R1からだけでなく、PMOS
型トランジスタM1からも供給されることになる。従っ
て、図8(4)のBで示されているように出力端子26
の信号波形の傾き(変化率)に変化が生じる。However, when the pull-up resistor R1 is connected to the output terminal 26 and the NMOS transistor M2 is turned off, the charging current from the pull-up resistor R1 to the external capacitor C1 causes the PMOS transistor M2 to be turned off. Output terminal 26 even if M1 is not ON
Potential rises. Therefore, when there is a pull-up resistor R1 as indicated by A in FIG. 8D, the signal waveform rises before the PMOS transistor M1 turns on. When a predetermined time elapses and the PMOS transistor M1 shifts to the ON operation, the charging current to the external capacitor C1 is not only from the pull-up resistor R1 but also from the PMOS transistor M1.
It is also supplied from the type transistor M1. Therefore, as shown by B in FIG.
Changes in the slope (rate of change) of the signal waveform.
【0018】従って、結果として、図8(4)のグラフ
に示されているようにプルアップ抵抗R1がある場合に
は出力バッファ20の出力波形に段差が生じてしまうと
いう問題がある。なお、図8(4)においてはプルアッ
プ抵抗R1がない場合の信号波形が実線で示されてお
り、プルアップ抵抗R1がある場合の信号波形が破線で
示されている。Therefore, as a result, as shown in the graph of FIG. 8D, when the pull-up resistor R1 is provided, there is a problem that a step occurs in the output waveform of the output buffer 20. In FIG. 8D, the signal waveform when there is no pull-up resistor R1 is shown by a solid line, and the signal waveform when there is a pull-up resistor R1 is shown by a broken line.
【0019】このように、NMOS型トランジスタM2
とがOFF動作するタイミングと、PMOS型トランジ
スタM1がON動作するタイミングとは完全に一致しな
いため、外部容量C1に対する充電電流がプルアップ抵
抗R1のみによる場合と、プルアップ抵抗R1とPMO
S型トランジスタM1との双方により充電がされる場合
との2つの期間が発生してしまい、両者において波形の
変化率すなわち傾きに変動が生じてしまう。その結果、
図8(4)のグラフにおいて説明したように出力波形に
段差が生じてしまうのである。As described above, the NMOS transistor M2
Are not completely coincident with the timing at which the PMOS transistor M1 is turned on. Therefore, the charging current to the external capacitor C1 depends only on the pull-up resistor R1, and the timing at which the pull-up resistor R1 and the PMO
Two periods, that is, when charging is performed by both the S-type transistor M1 and the case where the charging is performed by both, occur, and the rate of change of the waveform, that is, the slope varies in both cases. as a result,
As described in the graph of FIG. 8D, a step occurs in the output waveform.
【0020】以上述べたように、従来の出力バッファの
回路構成においては、外部抵抗素子の有無によって信号
伝達特性が変化してしまうという問題が生じていた。As described above, in the conventional circuit configuration of the output buffer, there has been a problem that the signal transmission characteristic changes depending on the presence or absence of the external resistance element.
【0021】本発明は、かかる課題に鑑みなされたもの
であり、その目的は、出力端子に接続される外部抵抗素
子の有無に拘わらず、信号伝達特性をほぼ同時にするこ
とが可能な出力バッファ回路を提供することである。SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and an object of the present invention is to provide an output buffer circuit capable of substantially simultaneously performing signal transmission characteristics regardless of the presence or absence of an external resistance element connected to an output terminal. It is to provide.
【0022】[0022]
【課題を解決するための手段】本発明は、基本的には、
上記課題を解決するために、最終出力段のPMOS(N
MOS)型トランジスタがON動作した瞬間に、NMO
S(又はPMOS)型トランジスタをOFF動作させる
ことにより、外部抵抗素子の有無により伝達特性の差を
ほぼ同一にする手法を提案するものである。Means for Solving the Problems The present invention basically comprises:
In order to solve the above problem, the PMOS (N
At the moment when the MOS) transistor is turned on, the NMO
The present invention proposes a method of turning off an S (or PMOS) transistor to make the difference in transfer characteristics substantially the same depending on the presence or absence of an external resistance element.
【0023】このようなことを実現するためには、種々
の方策が考えられる。1つには、プルアップ抵抗の挿入
によるトランジスタの電気特性変化を見越して、電気特
性変化を補償する対策を施すことがまず考えられる。し
かし、どのような電気特性変化が生じるかを正確に予測
することは困難である。In order to realize this, various measures can be considered. First, it is conceivable to take measures to compensate for the change in the electrical characteristics in anticipation of the change in the electrical characteristics of the transistor due to the insertion of the pull-up resistor. However, it is difficult to accurately predict what kind of electrical characteristic change will occur.
【0024】本発明は上記NMOS型トランジスタのO
FF動作とほぼ同時にPMOS型トランジスタのON動
作を行わせるため、以下の手段を採用している。The present invention relates to the above-mentioned NMOS type transistor.
The following means are employed to perform the ON operation of the PMOS transistor almost simultaneously with the FF operation.
【0025】本発明は、正側最終段トランジスタと、負
側最終段トランジスタと、前記正側最終段トランジスタ
タを排他的に駆動するドライバ回路を備えた出力バッフ
ァ回路において、以下の構成を含むことを特徴とする。According to the present invention, an output buffer circuit including a positive-side last-stage transistor, a negative-side last-stage transistor, and a driver circuit exclusively driving the positive-side last-stage transistor includes the following configuration. It is characterized by.
【0026】すなわち、本発明は、前記正側最終段トラ
ンジスタと同様のしきい値を有するトランジスタであっ
て、前記ドライバ回路によって前記正側最終段トランジ
スタと同様に駆動される正側監視トランジスタと、前記
正側監視トランジスタがON動作することを検出した場
合にのみ、前記負側最終段トランジスタがOFF動作す
ることを許可する負側最終段トランジスタ制御手段と、
ON動作の場合は通常の出力バッファと同様の動作をす
る負側最終段トランジスタ制御手段を含むことを特徴と
する出力バッファ回路である。That is, the present invention provides a transistor having a threshold value similar to that of the positive-side last-stage transistor, wherein the positive-side monitoring transistor is driven by the driver circuit in the same manner as the positive-side final-stage transistor; Negative-side last-stage transistor control means for permitting the negative-side last-stage transistor to be turned off only when it is detected that the positive-side monitoring transistor is turned on;
In the case of an ON operation, the output buffer circuit includes a negative-side last-stage transistor control means that operates in the same manner as a normal output buffer.
【0027】正側監視トランジスタは、正側最終段トラ
ンジスタと同様のタイプのトランジスタであり、この正
側監視トランジスタを正側最終段トランジスタと同様に
ドライバ回路で駆動することにより、正側最終段トラン
ジスタと同様の動作を正側監視トランジスタに行わせる
ことができる。The positive-side monitoring transistor is a transistor of the same type as the positive-side last-stage transistor. By driving this positive-side monitoring transistor with a driver circuit in the same manner as the positive-side last-stage transistor, the positive-side last-stage transistor is driven. The same operation as described above can be performed by the positive side monitoring transistor.
【0028】従って、この正側監視トランジスタがON
動作すれば、正側最終段トランジスタもON動作してい
ると判断される。そのため正側監視トランジスタがON
動作した後に、負側最終段トランジスタをOFF動作さ
せれば、正側最終段トランジスタのON動作と負側の最
終段トランジスタのOFF動作を同一のタイミングで行
える。Therefore, the positive side monitoring transistor is turned on.
If it operates, it is determined that the positive-side final-stage transistor is also performing the ON operation. Therefore, the positive side monitoring transistor is ON
If the negative-side last-stage transistor is turned off after the operation, the ON-operation of the positive-side last-stage transistor and the OFF operation of the negative-side last-stage transistor can be performed at the same timing.
【0029】また、本発明は、正側最終段トランジスタ
と、負側最終段トランジスタと、前記負側最終段トラン
ジスタを排他的に駆動するドライバ回路を備えた出力バ
ッファ回路において、以下の構成を含むことを特徴とす
る。According to the present invention, an output buffer circuit including a positive-side last-stage transistor, a negative-side last-stage transistor, and a driver circuit exclusively driving the negative-side last-stage transistor includes the following configuration. It is characterized by the following.
【0030】すなわち、本発明は、前記負側最終段トラ
ンジスタと同様のしきい値を有するトランジスタであっ
て、前記ドライバ回路によって前記負側最終段トランジ
スタと同様に駆動される負側監視トランジスタと、前記
負側監視トランジスタがON動作することを検出した場
合にのみ、前記正側最終段トランジスタがOFF動作す
ることを許可する正側最終段トランジスタ制御手段と、
ON動作の場合は通常の出力バッファと同様の動作をす
る正側最終段トランジスタ制御手段を含むことを特徴と
する出力バッファ回路である。That is, the present invention provides a transistor having a threshold value similar to that of the negative-side last-stage transistor, wherein the negative-side monitoring transistor is driven by the driver circuit in the same manner as the negative-side last-stage transistor; Positive-side last-stage transistor control means for permitting the positive-side last-stage transistor to be turned off only when detecting that the negative-side monitoring transistor is turned on;
In the case of an ON operation, the output buffer circuit includes a positive-side final-stage transistor control means that performs the same operation as a normal output buffer.
【0031】上記発明は、正側に監視トランジスタを設
けたが、負側に設けることも考えられる。この本発明
は、負側に監視トランジスタを設けたものであり、極性
が異なるだけで、その作用・効果は上記本発明と実質的
に同様である。In the above invention, the monitoring transistor is provided on the positive side, but may be provided on the negative side. In the present invention, a monitoring transistor is provided on the negative side, and the operation and effect thereof are substantially the same as those of the present invention described above except that the polarity is different.
【0032】さらに、本発明は、正側最終段トランジス
タと、負側最終段トランジスタを備えた出力バッファ回
路において、以下の構成を含むことを特徴とする。Further, the present invention is characterized in that an output buffer circuit including a positive-side last-stage transistor and a negative-side last-stage transistor includes the following configuration.
【0033】すなわち、本発明は、前記正側最終段トラ
ンジスタと同様のしきい値を有するトランジスタであっ
て、前記正側最終段トランジスタと同様に駆動される正
側監視トランジスタと、前記負側最終段トランジスタと
同様のしきい値を有するトランジスタであって、前記負
側最終段トランジスタと同様に駆動される負側監視トラ
ンジスタと、前記正側監視トランジスタがON動作する
ことを検出した場合にのみ、前記負側最終段トランジス
タがOFF動作することを許可する負側最終段トランジ
スタ制御手段と、ON動作の場合は通常の出力バッファ
と同様の動作をする負側最終段トランジスタ制御手段
と、前記負側監視トランジスタがON動作することを検
出した場合にのみ、前記正側最終段トランジスタがOF
F動作することを許可する正側最終段トランジスタ制御
手段と、ON動作の場合は通常の出力バッファと同様の
動作をする正側最終段トランジスタ制御手段を含むこと
を特徴とする出力バッファ回路である。That is, the present invention relates to a transistor having a threshold value similar to that of the positive-side final-stage transistor, wherein the positive-side monitoring transistor is driven in the same manner as the positive-side final-stage transistor; A transistor having the same threshold value as the stage transistor, a negative monitoring transistor driven in the same manner as the negative last stage transistor, and only when it is detected that the positive monitoring transistor is turned on, Negative-side last-stage transistor control means for permitting the negative-side last-stage transistor to perform an OFF operation; negative-side last-stage transistor control means for performing the same operation as a normal output buffer in the case of an ON operation; Only when it is detected that the monitoring transistor is turned on, the positive-side last-stage transistor is turned off.
An output buffer circuit comprising: a positive-side final-stage transistor control unit that permits the F operation; and a positive-side final-stage transistor control unit that performs the same operation as a normal output buffer in the case of an ON operation. .
【0034】上記本発明は正側に監視トランジスタを設
けたものであり、さらに本発明は負側に監視トランジス
タを設けたものである。本発明は、正側及び負側の双方
に監視トランジスタを設けたものであり、上記本発明の
全ての作用・効果を同時に奏する。According to the present invention, the monitoring transistor is provided on the positive side, and further, the monitoring transistor is provided on the negative side. The present invention provides monitoring transistors on both the positive side and the negative side, and achieves all the functions and effects of the present invention at the same time.
【0035】[0035]
【発明の実施の形態】以下、本発明の好適な実施の形態
を図面に基づいて説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be described below with reference to the drawings.
【0036】図1には、本発明の好適な実施の形態に係
る出力バッファ回路の回路図が示されている。入力信号
Vinはインバータ32により反転され、Vn1が生成
される。この反転された信号Vn1は、インバータ34
によって更に反転され、Vn2となる。この信号Vn2
はトランジスタM3及びM4によるインバータによって
また反転され、Vn3の信号が生成され、このVn3が
正側のPMOS型トランジスタM1に供給されるのであ
る。従って、PMOS型トランジスタM1には、入力信
号Vinとは反転した信号が基本的には印加される。こ
の点については、図7に示されている従来の出力バッフ
ァ回路20と同様である。FIG. 1 is a circuit diagram of an output buffer circuit according to a preferred embodiment of the present invention. The input signal Vin is inverted by the inverter 32 to generate Vn1. The inverted signal Vn1 is supplied to the inverter 34
Is further inverted to Vn2. This signal Vn2
Is again inverted by the inverter by the transistors M3 and M4, and a signal of Vn3 is generated, and this Vn3 is supplied to the PMOS transistor M1 on the positive side. Therefore, a signal inverted from the input signal Vin is basically applied to the PMOS transistor M1. This is the same as the conventional output buffer circuit 20 shown in FIG.
【0037】本実施の形態において特徴的なことは、P
MOS型トランジスタM1に供給される信号であるVn
3が、PMOS型トランジスタM7にも印加されている
ことである。そして、このトランジスタM7はトランジ
スタM1と同様の特性を有するPMOS型トランジスタ
である。このトランジスタM7は正側の最終段のトラン
ジスタであるトランジスタM1と同様の特性を有するト
ランジスタであり本発明における正側の監視トランジス
タに相当する。The feature of this embodiment is that P
Vn which is a signal supplied to the MOS transistor M1
3 is also applied to the PMOS transistor M7. The transistor M7 is a PMOS transistor having the same characteristics as the transistor M1. The transistor M7 has the same characteristics as the transistor M1, which is the last transistor on the positive side, and corresponds to the positive monitoring transistor in the present invention.
【0038】本実施の形態において特徴的なことは、こ
のように最終段のトランジスタと同様の特性を有するト
ランジスタを別個に設け、この監視トランジスタ(PM
OS型トランジスタM7)がON動作したことを検出す
ることによりトランジスタM1がON動作したことを間
接的に検知することである。そして、この監視トランジ
スタ(PMOS型トランジスタM7)がON動作してか
ら負側の最終段トランジスタであるNMOS型トランジ
スタM2をOFF動作させたのである。従って、トラン
ジスタM1のON動作とトランジスタM2のOFF動作
とをほぼ同時のタイミングで行うことができ、外部にプ
ルアップ抵抗R1は接続されている場合と接続されてい
ない場合とにおける波形の変化を小さくすることが可能
である。図1に示されている出力バッファ回路30の主
要な信号波形のグラフが図2に示されている。The feature of the present embodiment is that a transistor having the same characteristics as the last-stage transistor is separately provided, and the monitoring transistor (PM
By detecting that the OS-type transistor M7) has turned ON, it is indirectly detecting that the transistor M1 has turned ON. Then, after the monitoring transistor (PMOS transistor M7) is turned ON, the NMOS transistor M2, which is the last transistor on the negative side, is turned OFF. Accordingly, the ON operation of the transistor M1 and the OFF operation of the transistor M2 can be performed at substantially the same timing, and the change in waveform between when the external pull-up resistor R1 is connected and when it is not connected is small. It is possible to FIG. 2 is a graph showing the main signal waveforms of the output buffer circuit 30 shown in FIG.
【0039】図1に示されている出力バッファ回路30
について、図2に示される信号波形のグラフを用いてそ
の動作を詳細に説明する。The output buffer circuit 30 shown in FIG.
Will be described in detail with reference to the signal waveform graph shown in FIG.
【0040】図2(1)のグラフに示されているように
出力信号Vinが「L」から「H」に変化する場合の動
作について説明する。図2(1)のグラフにおいて、縦
軸は信号の電圧を示し、横軸は時間を表す。図2に含ま
れる他のグラフについても同様である。The operation when the output signal Vin changes from "L" to "H" as shown in the graph of FIG. 2A will be described. In the graph of FIG. 2A, the vertical axis represents the signal voltage, and the horizontal axis represents time. The same applies to other graphs included in FIG.
【0041】入力信号は、「H」になると、インバータ
32の出力信号はこれに伴い、「H」から「L」に変化
する。このインバータ32の出力信号であるVn1のグ
ラフが図(2)に示されている。このように、信号Vn
1が「H」から「L」に変化することにより、PMOS
型トランジスタM8がON動作し、NMOS型トランジ
スタM9がOFF動作する。すなわち、このトランジス
タM8とM9とはインバータを構成しているのである。
しかしながら、信号Vn1が「L」に変化したタイミン
グにおいては、トランジスタM7がOFF動作をしてい
るため、トランジスタM8、M9からなるインバータの
出力信号であるVn4はまだ「L」を維持しており、
「H」にはなっていない。次に、インバータ34の出力
信号はVn1が「H」になるに伴い、「L」から「H」
に変化する。インバータ34の出力信号であるVn2の
グラフが図2(3)に示されている。このように、信号
Vn2が「H」になるに伴い、PMOS型トランジスタ
M5がOFF動作する。同様に、PMOS型トランジス
タM3がOFF動作し、NMOS型トランジスタM4が
ON動作する。このトランジスタM3とM4とはインバ
ータを構成しており、このインバータの出力信号である
Vn3は信号Vn2を反転した信号となるため、信号V
n2が「H」になるに伴い、「L」の信号となる。信号
Vn3のグラフが図2(4)に示されている。When the input signal becomes "H", the output signal of the inverter 32 changes from "H" to "L" accordingly. A graph of the output signal Vn1 of the inverter 32 is shown in FIG. Thus, the signal Vn
1 changes from “H” to “L”, the PMOS
The type transistor M8 turns on, and the NMOS type transistor M9 turns off. That is, the transistors M8 and M9 constitute an inverter.
However, at the timing when the signal Vn1 changes to “L”, since the transistor M7 is performing the OFF operation, the output signal Vn4 of the inverter including the transistors M8 and M9 still maintains “L”.
It is not "H". Next, the output signal of the inverter 34 changes from “L” to “H” as Vn1 becomes “H”.
Changes to A graph of Vn2, which is the output signal of the inverter 34, is shown in FIG. As described above, as the signal Vn2 becomes “H”, the PMOS transistor M5 is turned off. Similarly, the PMOS transistor M3 turns off and the NMOS transistor M4 turns on. The transistors M3 and M4 form an inverter, and the output signal Vn3 of the inverter is a signal obtained by inverting the signal Vn2.
As n2 becomes "H", the signal becomes "L". A graph of the signal Vn3 is shown in FIG.
【0042】このようにして、信号Vn3が「H」から
「L」に変化すると、正側の最終段トランジスタである
PMOS型トランジスタM1及びこのトランジスタM1
と同タイプのトランジスタであるトランジスタM7が共
にON動作する。As described above, when the signal Vn3 changes from "H" to "L", the PMOS transistor M1 which is the last transistor on the positive side and the transistor M1
Both transistors M7, which are the same type of transistors, are turned on.
【0043】PMOS型トランジスタM7がON動作す
ると、その直後に信号Vn4が「L」から「H」とな
る。トランジスタM8は上述したように予めON動作し
ており、またトランジスタM9については上述したよう
に予めOFF動作をしている。その結果、信号Vn4は
トランジスタM7がON動作するに伴い、迅速に「L」
から「H」に変化するのである。このような信号Vn4
の変化を表すグラフが図2(5)に示されている。この
信号Vn4はその立ち上がりが速いことがこのグラフか
ら理解されよう。信号Vn4が「H」になるに伴い、ト
ランジスタM6がON動作に移行する。When the PMOS transistor M7 is turned on, the signal Vn4 changes from "L" to "H" immediately thereafter. The transistor M8 has been turned on in advance as described above, and the transistor M9 has been turned off in advance as described above. As a result, the signal Vn4 quickly becomes “L” as the transistor M7 turns on.
From "H" to "H". Such a signal Vn4
FIG. 2 (5) is a graph showing the change of the data. It can be understood from this graph that the rising of the signal Vn4 is fast. As the signal Vn4 becomes “H”, the transistor M6 shifts to an ON operation.
【0044】上述したように、トランジスタM5は既に
OFF動作をしているため、トランジスタM6がON動
作するに伴って信号Vn5は迅速に「H」から「L」に
変化する。この信号Vn5の変化を表すグラフが図2
(6)に示されている。この信号Vn5は、トランジス
タM5及びトランジスタM6の合成出力であるが、トラ
ンジスタM5は予めOFF動作しているため、図2
(6)に示されているように迅速に立ち下がる波形とな
る。As described above, since the transistor M5 has already been turned off, the signal Vn5 quickly changes from "H" to "L" as the transistor M6 is turned on. FIG. 2 is a graph showing the change of the signal Vn5.
This is shown in (6). This signal Vn5 is a composite output of the transistor M5 and the transistor M6.
As shown in (6), the waveform quickly falls.
【0045】この信号Vn5が立ち下がり、その値が
「L」になると、初めて負側の最終段トランジスタであ
るNMOS型トランジスタM2がOFF動作をするので
ある。When the signal Vn5 falls and its value becomes "L", the NMOS transistor M2, which is the last transistor on the negative side, is turned off for the first time.
【0046】本実施の形態において特徴的なことは、正
側の最終段トランジスタであるトランジスタM1と同じ
型のトランジスタM7を設けたことである。そして、こ
のトランジスタM7がON動作した後に負側の最終段ト
ランジスタM2がOFF動作するように構成したことで
ある。従って、従来の出力バッファ回路においてはトラ
ンジスタM1がON動作する前にトランジスタM2をO
FF動作させていたが、本実施の形態の出力バッファ回
路30においては、トランジスタM1がON動作するの
を確認してからトランジスタM2のOFF動作を許可し
たのである。A feature of this embodiment is that a transistor M7 of the same type as the transistor M1 which is the last transistor on the positive side is provided. Then, after the transistor M7 is turned on, the negative-side final-stage transistor M2 is turned off. Therefore, in the conventional output buffer circuit, the transistor M2 is turned off before the transistor M1 is turned on.
Although the FF operation was performed, in the output buffer circuit 30 of the present embodiment, the OFF operation of the transistor M2 was permitted after confirming that the transistor M1 was ON.
【0047】この結果、本実施の形態の出力バッファ回
路30においてはトランジスタM1及びトランジスタM
2が同時にOFF動作している場合が生じない。従っ
て、出力バッファ回路30の出力端子にプルアップ抵抗
R1が接続されている場合においても負側の最終段トラ
ンジスタであるNMOS型トランジスタM2のON抵抗
はプルアップ抵抗R1より遥かに小さいため、この負側
の最終段トランジスタM2がOFF動作するまでは出力
信号であるVoutは上昇はしない。この様子が図2
(7)のグラフに示されている。As a result, in the output buffer circuit 30 of the present embodiment, the transistors M1 and M
2 does not operate at the same time. Therefore, even when the pull-up resistor R1 is connected to the output terminal of the output buffer circuit 30, the ON resistance of the NMOS transistor M2, which is the last transistor on the negative side, is much smaller than the pull-up resistor R1. The output signal Vout does not rise until the last stage transistor M2 on the side performs the OFF operation. This is shown in FIG.
This is shown in the graph of (7).
【0048】このように、本実施の形態にかかる出力バ
ッファ回路30は負側のトランジスタM2を入力信号の
立ち上がりと同時にすぐにOFF動作させるのではな
く、正側のトランジスタM1がON動作するのを待って
からOFF動作させたのである。従って、従来の出力バ
ッファ回路のように、プルアップ抵抗R1からの充電電
流のみが外部容量C1に供給される場合、プルアップ抵
抗R1及び正側の最終段トランジスタM1双方から外部
容量C1に充電される場合との2つの期間が存在せず、
常にプルアップ抵抗R1とPMOS型トランジスタM1
の双方から外部容量C1に電流が流れ込まれるのであ
る。従って、図2(7)に示されているようにプルアッ
プ抵抗R1の有無に拘わらず常に同様の信号波形を維持
することが可能である。As described above, the output buffer circuit 30 according to the present embodiment does not turn off the negative transistor M2 immediately after the rising of the input signal but turns on the positive transistor M1. After waiting, it was turned off. Therefore, when only the charging current from the pull-up resistor R1 is supplied to the external capacitor C1 as in the conventional output buffer circuit, the external capacitor C1 is charged from both the pull-up resistor R1 and the positive-side last-stage transistor M1. The two periods do not exist,
Always pull-up resistor R1 and PMOS transistor M1
, A current flows into the external capacitance C1. Therefore, as shown in FIG. 2 (7), it is possible to always maintain the same signal waveform regardless of the presence or absence of the pull-up resistor R1.
【0049】このように、本実施の形態においては最終
段トランジスタM2をOFF動作させてから正側の最終
段トランジスタM1をON動作させたのではないため、
一瞬トランジスタM1とM2が双方ON動作している場
合が生じる。しかしながら、そのような瞬間においては
まだトランジスタM1のON抵抗が大きい時であるた
め、トランジスタM1及びM2を貫通して流れる貫通電
流はそれほど大きくない値に抑えられると考えられる。As described above, in this embodiment, since the last-stage transistor M2 is not turned off after the last-stage transistor M2 is turned on, the last-stage transistor M1 on the positive side is not turned on.
For a moment, a case occurs where the transistors M1 and M2 are both ON. However, at such a moment, since the ON resistance of the transistor M1 is still large, it is considered that the through current flowing through the transistors M1 and M2 can be suppressed to a not so large value.
【0050】このように、出力最終段のPMOS型トラ
ンジスタM1のゲート信号であるVn3を、トランジス
タM1と同様のトランジスタであるトランジスタM7の
ゲートにも供給しており、このトランジスタM7の動作
によって負側の最終段の出力トランジスタであるトラン
ジスタM2のゲート信号をコントロールしたのである。As described above, the gate signal Vn3 of the PMOS transistor M1 at the final output stage is also supplied to the gate of the transistor M7, which is a transistor similar to the transistor M1, and the operation of the transistor M7 causes the negative side. The gate signal of the transistor M2, which is the output transistor of the last stage, is controlled.
【0051】従って、トランジスタM1及びトランジス
タM2双方に流れる貫通電流を最小限の大きさに留める
と共に、プルアップ抵抗R1による出力波形の変化を抑
制することが可能となった。Accordingly, it is possible to keep the through current flowing through both the transistor M1 and the transistor M2 to a minimum value and to suppress a change in the output waveform due to the pull-up resistor R1.
【0052】以上説明した実施の形態においては、出力
端子にプルアップ抵抗R1が接続されていても出力最終
段のPMOS型トランジスタM1のゲート信号により、
負側の最終段のトランジスタであるM2のゲート信号を
コントロールすることによって、プルアップ抵抗R1の
有無に拘わらず伝達特性をほぼ同時にするという効果を
奏することができた。In the embodiment described above, even if the pull-up resistor R1 is connected to the output terminal, the gate signal of the PMOS transistor M1 at the final stage of the output makes it possible.
By controlling the gate signal of the transistor M2, which is the last transistor on the negative side, it is possible to obtain an effect that the transfer characteristics are almost simultaneously regardless of the presence or absence of the pull-up resistor R1.
【0053】本発明の他の実施の形態 上記実施の形態においては、正側の最終段トランジスタ
であるPMOS型トランジスタM1と同様のトランジス
タM7を設けて、トランジスタM1がON動作するま
で、負側の最終段トランジスタM2のON動作を維持さ
せたものである。これと同様の動作を負側の最終段トラ
ンジスタM2と同様の特性を有するトランジスタを別途
設けて、トランジスタM2がON動作してから正側のト
ランジスタM1をOFF動作させることも考えられる。
このような動作は、図2に示されているようなグラフと
は逆に入力信号が「H」から「L」に変化する場合に有
効である。このような構成を採用した場合の出力バッフ
ァの回路図が図3に示されている。この図3に示されて
いる回路図は、図1に示されている回路図と正側と負側
を逆にした構成をしており、その動作は原理的には全く
同一である。但し、図3に示されている回路は、図1に
示されている回路と異なりプルダウン抵抗R1がある場
合に特に効果を奏するものである。 Another embodiment of the present invention In the above embodiment, a transistor M7 similar to the PMOS transistor M1 which is the last transistor on the positive side is provided, and the transistor M7 on the negative side is turned on until the transistor M1 turns on. This is one in which the ON operation of the last-stage transistor M2 is maintained. It is also conceivable that a transistor having the same operation as that of the last transistor M2 on the negative side is separately provided, and the transistor M2 is turned on and then the transistor M1 on the positive side is turned off.
Such an operation is effective when the input signal changes from "H" to "L", contrary to the graph shown in FIG. FIG. 3 shows a circuit diagram of an output buffer when such a configuration is employed. The circuit diagram shown in FIG. 3 has a configuration in which the positive side and the negative side are reversed from the circuit diagram shown in FIG. 1, and the operation is exactly the same in principle. However, the circuit shown in FIG. 3 is particularly effective when there is a pull-down resistor R1 unlike the circuit shown in FIG.
【0054】本発明の更に他の実施の形態 上記図1の出力バッファ回路は正側のトランジスタM1
と同様の特性を有する監視トランジスタM7を設けた。
一方、図3に示されている出力バッファ回路は負側の最
終段トランジスタと同様の特性を有するトランジスタを
監視トランジスタとして設けている。Still another embodiment of the present invention The output buffer circuit shown in FIG.
A monitoring transistor M7 having the same characteristics as described above is provided.
On the other hand, in the output buffer circuit shown in FIG. 3, a transistor having characteristics similar to those of the last-stage transistor on the negative side is provided as a monitoring transistor.
【0055】そこで、上記図1及び図3に示されている
構成を同時に含む回路構成も考えられる。このように正
側及び負側の双方に監視トランジスタを設けた出力バッ
ファ回路の回路図が図4に示されている。図4に示され
ているように、正側の最終段トランジスタM1と同様の
電気特性を有するトランジスタとしてトランジスタM1
0が設けられており、負側の最終段トランジスタM2と
同様の電気特性を有する監視トランジスタとして、トラ
ンジスタM9が設けられている。Therefore, a circuit configuration that simultaneously includes the configurations shown in FIGS. 1 and 3 is also conceivable. FIG. 4 shows a circuit diagram of an output buffer circuit in which monitoring transistors are provided on both the positive side and the negative side. As shown in FIG. 4, the transistor M1 has the same electrical characteristics as the last transistor M1 on the positive side.
0 is provided, and a transistor M9 is provided as a monitoring transistor having the same electrical characteristics as the last transistor M2 on the negative side.
【0056】このように、正側における監視トランジス
タと負側における監視トランジスタの双方を設けている
ため、図4に示されている出力バッファ回路はプルアッ
プ抵抗がある場合とプルダウン抵抗が接続されている場
合との双方に対応することができる。すなわち、この図
4に示されている出力バッファ回路は上記図1及び図3
に示されている出力バッファ回路の特徴・効果を合わせ
持った回路であるといえる。As described above, since both the positive side monitoring transistor and the negative side monitoring transistor are provided, the output buffer circuit shown in FIG. 4 has a pull-up resistor and a pull-down resistor connected. Can be supported. That is, the output buffer circuit shown in FIG.
It can be said that the circuit has the features and effects of the output buffer circuit shown in FIG.
【0057】[0057]
【発明の効果】以上述べたように、本発明によれば正側
最終段トランジスタと同様のしきい値を有する正側監視
トランジスタを設けたため、正側の最終段トランジスタ
がON動作した瞬間に負側の最終段トランジスタをOF
F動作することが可能となり、外部抵抗素子の有無に拘
わらず一定の伝達特性を実現することが可能な出力バッ
ファ回路が得られる。As described above, according to the present invention, the positive-side monitoring transistor having the same threshold value as the positive-side last-stage transistor is provided. Of the last transistor on the side
An F buffer operation can be performed, and an output buffer circuit that can realize constant transfer characteristics regardless of the presence or absence of an external resistance element can be obtained.
【0058】本発明によれば、負側の最終段トランジス
タと同様のしきい値を有する負側監視トランジスタを設
けたため、負側の最終段トランジスタがON動作した瞬
間に正側の最終段トランジスタをOFF動作させること
が可能である。これによって、外部抵抗素子の有無に拘
わらず伝達特性をほぼ同一にすることが可能である。According to the present invention, since the negative monitoring transistor having the same threshold value as that of the negative last transistor is provided, the positive last transistor is turned on at the moment when the negative last transistor is turned on. It is possible to perform an OFF operation. Thus, it is possible to make the transfer characteristics substantially the same regardless of the presence or absence of the external resistance element.
【0059】本発明によれば、上記本発明の構成を全て
含んでいるため、出力端子にプルアップ抵抗が接続され
ている場合とプルダウン抵抗が接続されている場合の双
方の場合において、ほぼ同一の伝達特性を実現すること
が可能な出力バッファ回路が得られる。According to the present invention, since the configuration of the present invention is all included, substantially the same case is obtained in both the case where the pull-up resistor is connected to the output terminal and the case where the pull-down resistor is connected to the output terminal. An output buffer circuit capable of realizing the transfer characteristics described above is obtained.
【図1】 本発明の好適な実施の形態にかかる出力バッ
ファ回路の回路図である。FIG. 1 is a circuit diagram of an output buffer circuit according to a preferred embodiment of the present invention.
【図2】 図1に示されている出力バッファ回路の各部
の信号波形を表すグラフである。FIG. 2 is a graph showing signal waveforms at various parts of the output buffer circuit shown in FIG.
【図3】 図1に示されている出力バッファ回路と逆極
性の回路であり、プルダウン抵抗に対応した出力バッフ
ァ回路の回路図である。FIG. 3 is a circuit diagram of an output buffer circuit having a polarity opposite to that of the output buffer circuit shown in FIG. 1 and corresponding to a pull-down resistor.
【図4】 図1及び図3に示されている構成を双方含む
出力バッファ回路の回路図である。FIG. 4 is a circuit diagram of an output buffer circuit including both the configurations shown in FIGS. 1 and 3;
【図5】 ボード上の半導体チップのバス配線を説明す
る説明図である。FIG. 5 is an explanatory diagram illustrating bus wiring of a semiconductor chip on a board.
【図6】 バス配線の中の1つの信号線をプルアップ抵
抗によりプルアップした例を表す説明図である。FIG. 6 is an explanatory diagram illustrating an example in which one signal line in a bus line is pulled up by a pull-up resistor.
【図7】 従来の出力バッファ回路の回路図である。FIG. 7 is a circuit diagram of a conventional output buffer circuit.
【図8】 図7に示されている従来の出力バッファ回路
の各部の信号波形を表すグラフである。8 is a graph showing a signal waveform of each part of the conventional output buffer circuit shown in FIG.
10 ボ−ド、12 バス、14 プルアップ抵抗、2
0,30 出力バッファ回路、22,24,32,34
インバータ、26 出力端子。10 boards, 12 buses, 14 pull-up resistors, 2
0, 30 output buffer circuit, 22, 24, 32, 34
Inverter, 26 output terminals.
Claims (3)
トランジスタとを備えた出力バッファ回路において、前
記正側最終段トランジスタを駆動するドライバ回路と、
前記正側最終段トランジスタと同様のしきい値を有する
トランジスタであって、前記ドライバ回路によって前記
正側最終段トランジスタと同様に駆動される正側監視ト
ランジスタと、前記正側監視トランジスタがON動作す
ることを検出した直後に、前記負側最終段トランジスタ
がOFF動作するような制御機能を有する前記負側最終
段トランジスタを駆動するドライバ回路とを含むことを
特徴とする出力バッファ回路。1. An output buffer circuit comprising a positive-side last-stage transistor and a negative-side last-stage transistor, a driver circuit for driving the positive-side last-stage transistor;
A transistor having a threshold value similar to that of the positive-side last-stage transistor, wherein the positive-side monitoring transistor is driven by the driver circuit in the same manner as the positive-side final-stage transistor, and the positive-side monitoring transistor is turned on. And a driver circuit for driving the negative-side last-stage transistor having a control function of turning off the negative-side last-stage transistor immediately after detecting the fact.
トランジスタとを備えた出力バッファ回路において、前
記負側最終段トランジスタを駆動するドライバ回路と、
前記負側最終段トランジスタと同様のしきい値を有する
トランジスタであって、前記ドライバ回路によって前記
負側最終段トランジスタと同様に駆動される負側監視ト
ランジスタと、前記負側監視トランジスタがON動作す
ることを検出した直後に、前記正側最終段トランジスタ
がOFF動作するような制御機能を有する前記正側最終
段トランジスタを駆動するドライバ回路とを含むことを
特徴とする出力バッファ回路。2. An output buffer circuit comprising a positive-side last-stage transistor and a negative-side last-stage transistor, wherein: a driver circuit for driving the negative-side last-stage transistor;
A negative-side monitoring transistor that has a threshold value similar to that of the negative-side last-stage transistor, and is driven by the driver circuit in the same manner as the negative-side last-stage transistor; and the negative-side monitoring transistor is turned on. And a driver circuit for driving the positive-side last-stage transistor having a control function of turning off the positive-side final-stage transistor immediately after detecting the fact.
トランジスタとを備えた出力バッファ回路において、前
記正側最終段トランジスタと同様のしきい値を有するト
ランジスタであって、前記正側最終段トランジスタと同
様に駆動される正側監視トランジスタと、前記正側監視
トランジスタがON動作することを検出した直後に、前
記負側最終段トランジスタがOFF動作するような制御
機能を有する前記負側最終段トランジスタを駆動するド
ライバ回路と、前記負側最終段トランジスタと同様のし
きい値を有するトランジスタであって、前記負側最終段
トランジスタと同様に駆動される負側監視トランジスタ
と、前記負側監視トランジスタがON動作することを検
出した直後に、前記正側最終段トランジスタがOFF動
作するような制御機能を有する前記正側最終段トランジ
スタを駆動するドライバ回路とを含むことを特徴とする
出力バッファ回路。3. An output buffer circuit including a positive-side last-stage transistor and a negative-side last-stage transistor, wherein the transistor has a threshold value similar to that of the positive-side last-stage transistor. A positive-side monitoring transistor driven in the same manner as the transistor, and the negative-side last stage having a control function such that the negative-side last-stage transistor is turned off immediately after detecting that the positive-side monitoring transistor is turned on. A driver circuit for driving the transistor, a transistor having a threshold value similar to that of the negative-side last-stage transistor, a negative-side monitoring transistor driven in the same manner as the negative-side last-stage transistor, and the negative-side monitoring transistor A controller that turns off the positive-side last-stage transistor immediately after detecting that the transistor is turned on. A driver circuit for driving the positive-side last-stage transistor having a function.
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